CN110337718B - 绝缘基体、半导体封装以及半导体装置 - Google Patents

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Abstract

本发明提供了绝缘基体，该绝缘基体具备：绝缘基板、金属层、接合材料以及引线端子。绝缘基板为板状，具有从上表面至侧面的槽部。金属层具有：第一金属层，位于绝缘基板的上表面；以及第二金属层，与第一金属层连续，位于槽部的内表面。接合材料位于金属层的上表面。引线端子与槽部重叠，并且隔着接合材料位于第一金属层的上表面。接合材料具有：第一接合材料，将引线端子固定于第一金属层；以及第二接合材料，与第一接合材料连续，位于第二金属层的上表面，槽部具有内壁突出的突出部，并且第二接合材料位于突出部与引线端子之间。

Description

绝缘基体、半导体封装以及半导体装置
技术领域
本发明涉及一种绝缘基体、使用了绝缘基体的半导体封装以及半导体装置。
背景技术
近年来，随着手机等的普及，为了在无线通信设备中传输更高速化、大容量的信息而推荐高频化。其中，已知有一种绝缘基体，该绝缘基体具备传递高频的信号的金属层所在的绝缘基板以及固定于金属层并且用于向外部传递信号的引线端子(参照日本特开2006-179839号公报)。
在日本特开2006-179839号公报所公开的技术中，记载了一种在绝缘基板的侧面具有槽部，在槽部还固定有引线的接合材料所在的绝缘基体。然而，在专利文献1的技术中，槽部具有固定的宽度，因此有时在金属层与引线端子之间难以积存接合材料。
发明内容
本发明的一个实施方案的绝缘基体具备：绝缘基板、金属层、接合材料以及引线端子。绝缘基板为板状，具有从上表面到侧面的槽部。金属层具有：第一金属层，位于绝缘基板的上表面；以及第二金属层，与第一金属层连续，位于槽部的内表面。接合材料位于金属层的上表面。引线端子与槽部重叠，并且隔着接合材料位于第一金属层的上表面。接合材料具有：第一接合材料，将引线端子固定于第一金属层；以及第二接合材料，与第一接合材料连续，位于第二金属层的上表面，槽部具有内壁突出的突出部，而且第二接合材料位于突出部与引线端子之间。
本发明的一个实施方案的半导体封装具备：基板、框体以及上述绝缘基体。在基板的上表面安装有半导体元件。框体位于包围基板的安装区域的位置，在侧壁具有贯通孔。上述绝缘基体装配于贯通孔。
本发明的一个实施方案的半导体装置具备：上述半导体封装、半导体元件以及盖体。半导体元件安装在半导体封装的安装区域。盖体覆盖半导体元件，与半导体封装的框体的上端接合。
附图说明
图1是本发明的一个实施方案的半导体装置的立体图。
图2是图1所示的本发明的一个实施方案的半导体装置中的A的放大图。
图3是表示从上表面观察本发明的一个实施方案的半导体封装立体图。
图4是从上表面观察本发明的一个实施方案的半导体封装的俯视图。
图5是图4所示的本发明的一个实施方案的半导体封装的沿B-B线的剖面图。
图6是本发明的一个实施方案的半导体封装的分解立体图。
图7是从上表面观察本发明的一个实施方案的绝缘基体的立体图。
图8是从下表面观察本发明的一个实施方案的绝缘基体的立体图。
图9是从上表面观察本发明的一个实施方案的绝缘基体(无接合材料)的立体图。
图10是从上表面观察本发明的其他实施方案的绝缘基体的立体图。
图11是从上表面观察本发明的其他实施方案的绝缘基体(无接合材料)的立体图。
具体实施方式
本发明的实施方案的半导体装置具备后述的半导体封装和绝缘基体。在半导体装置和半导体封装中，绝缘基体例如将半导体元件和外部电路电连接，传输电信号，并且被用作用于输入/输出的输入/输出端子。图1是本发明的一个实施方案的半导体装置的立体图。在图1中示出了卸下了盖体的状态。此外，图2是图1所示的本发明的一个实施方案的半导体装置中的A的放大图。以下，参照附图对本发明的实施方案的半导体装置、半导体封装以及绝缘基体进行说明。
<半导体装置的构成>
图1示出了从上表面观察本发明的一个实施方案的半导体装置100的立体图。在该图中，半导体装置100具备：本发明的实施方案的半导体封装10、半导体元件11以及盖体12。
半导体元件11是例如激光二极管(LD：Laser Diode)。半导体元件11也可以是光电二极管(PD：Photo Diode)等。在LD的情况下，除了在框体7装配绝缘基体1的贯通孔71以外，也可以设置贯通孔来装配光纤。
盖体12以覆盖半导体封装10的内部的方式与框体7的上端接合。盖体12在俯视时为矩形，大小为5mm×5mm～45mm×45mm，高度为0.5mm～3mm。盖体12可以使用例如铁、铜、镍、铬、钴、钼或钨这样的金属，或者这些金属的合金，例如铜钨合金、铜钼合金、铁镍钴合金等。通过对这样的金属材料的锭(ingot)实施轧制加工法、冲切加工法这样的金属加工法，能制作出构成基板6的金属构件。
<半导体封装的构成>
图3是表示从上表面观察本发明的一个实施方案的半导体封装的立体图。此外，图4是从上表面观察本发明的一个实施方案的半导体封装的俯视图。此外，图5是图4所示的本发明的一个实施方案的半导体封装的沿B-B线的剖面图。而且，图6是本发明的一个实施方案的半导体封装的分解立体图。在这些图中，半导体封装10具备：基板6、框体7以及上述的本发明的实施方案的绝缘基体1。
如图3～图6所示，基板6在俯视时为例如矩形。基板6的大小为5mm×5mm～50mm×50mm，厚度为0.3mm～3mm。
框体7以包围基板6的上表面的方式进行定位。框体7在俯视时为矩形，大小为5mm×5mm～45mm×45mm，高度为3mm～10mm。此外，厚度为0.5mm～3mm。在俯视时，框体7的外缘比基板6小。由此，后述的绝缘基体1容易牢固地固定于基板6。
基板6、框体7可以使用例如铁、铜、镍、铬、钴、钼或钨这样的金属，或者这些金属的合金，例如铜钨合金、铜钼合金、铁镍钴合金等。通过对这样的金属材料的锭实施轧制加工法、冲切加工法这样的金属加工法，能制作出构成基板6的金属构件。
如图6所示，贯通孔71位于框体7的侧壁部。在贯通孔71插入固定有后述的绝缘基体1。就是说，在半导体封装10中，绝缘基体1被用作输入/输出端子。
<绝缘基体的构成>
图7是从上表面观察本发明的一个实施方案的绝缘基体的立体图。此外，图8是从下表面观察本发明的一个实施方案的绝缘基体的立体图。此外，图9是从上表面观察本发明的一个实施方案的绝缘基体(无接合材料)的立体图。此外，图10是从上表面观察本发明的其他实施方案的绝缘基体的立体图。并且，图11是从上表面观察本发明的其他实施方案的绝缘基体(无接合材料)的立体图。在图9、图10以及图11中，为了便于说明而省略引线端子5。在这些图中，绝缘基体1具备：绝缘基板2、金属层3、接合材料4以及引线端子5。此外，如图10和图11所示，作为其他实施方案的绝缘基体1，除了上述的构成之外，也可以在绝缘基板2的上表面具有立壁部8。
如图7和图8所示，绝缘基板2由包括多个电介质的第一绝缘层22和第二绝缘层23层叠而成。例如，绝缘基板2在俯视时为矩形，大小为2mm×2mm～20mm×20mm，高度为0.5mm～5mm。构成绝缘基板2的绝缘层的各层由电介质材料形成。作为电介质材料，可以使用例如氧化铝质烧结体、莫来石质烧结体、碳化硅质烧结体、氮化铝质烧结体或氮化硅质烧结体这样的陶瓷材料或者玻璃陶瓷材料。
槽部21位于从绝缘基板2的上表面(接合有引线端子5的面)至侧面的位置。槽部21在侧视时为例如矩形，大小为0.3mm×0.3mm～4mm×4mm。槽部21在俯视时，例如深度为0.3mm～4mm。
槽部21具有一部分的内壁突出的突出部211。在俯视时，突出部211突出槽部21的宽度的5％～70％。突出部211突出槽部21的宽度的5％以上，由此接合材料4更容易从突出部211积存至引线端子5侧。此外，突出部211未突出超过槽部21的宽度的70％，由此接合材料4能从突出部211积存至第二绝缘层23侧。其结果是，突出部211能使接合材料4从突出部211积存至引线端子5侧，并且能抑制在引线端子5附近积存多余的接合材料4。
突出部211在槽部21中位于比第一绝缘层22的侧壁(槽部所在的侧壁)的层叠方向(第二绝缘层23至引线端子5的方向)的中间靠下方的位置。突出部211位于比中间靠下方的位置，由此能容易地在靠近后述的引线端子5的、比突出部211靠引线端子5侧的槽部21的部位积存更多的接合材料4，并且能在远离引线端子5的、比突出部211靠第二绝缘层23侧的槽部21的部位进一步减少接合材料4。而且，能容易地以与比突出部211相比与引线端子5侧的接合材料4连续的方式积存。
此外，对于突出部211而言，在从侧面观察第一绝缘层22的侧壁时，不是槽部21的内壁(与绝缘基板2的上表面正交的方向的壁部)的一方突出，而是双方的内壁彼此突出。此外，在图5所示的槽部21的剖视图中，从槽部21的内壁沿第一绝缘层22的侧壁的方向连续而突出。此外，对于突出部211而言，在槽部21中，以与槽部21的内壁正交的方向上的高度相同的高度沿着槽部21的内壁连续的方式全部突出。
需要说明的是，对于突出部211而言，在从侧面观察第一绝缘层22的侧壁时，槽部21双方的内壁彼此以相同的上述高度突出。由此，在突出部211至引线端子5侧的槽部21的部位中，能在引线端子5的两端侧(槽部21的内壁侧)均匀且更多地设置接合材料4。因此，在上述引线端子5的两端侧，能提高经由接合材料4的引线端子5与金属层3的接合强度。此外，当对引线端子5施加来自外部的力时，能通过接合材料4来限制作用在引线端子5与金属层3的接合部的力。其结果是，本发明的一个实施方案的绝缘基体1能降低在绝缘基板2产生龟裂和裂纹的可能性。
对于绝缘基板2而言，接地导体也可以位于下表面(与绝缘基板2的上表面对置的面)。例如，接地导体在俯视时为矩形，大小为2mm×2mm～20mm×20mm。此外，接地导体由例如钨、钼、锰、镍以及金等金属材料构成。
如图9所示，金属层3位于从绝缘基板2的上表面，即从第一绝缘层22的上表面至槽部21的内壁的位置。该金属层3具有：第一金属层31，在绝缘基板2的上表面作为传递电信号的线路导体；以及第二金属层32，位于槽部21的内壁。第一金属层31位于从槽部21的上侧(引线端子5侧)的端部向与槽部21所在的第一绝缘层22的侧壁对置的另一方侧壁的方向延伸的位置。第一金属层31与第二金属层32连续地定位。金属层3由例如金、银、铜、镍、钨、钼以及锰等金属材料构成，在第一绝缘层22的表面以金属导电层、镀层等形态同时烧成或者进行金属镀敷而成。
对于第一金属层31而言，至少在接地导体位于绝缘基板2的下表面或者位于第一绝缘层22与第二绝缘层23之间的情况下，位于与各层的接地导体重叠的位置。通过采用这样的构成，第一金属层31和各层的接地导体成为带线结构，能顺利地进行高频信号的传输。
此外，对于槽部21而言，第二金属层32位于内壁。第二金属层32与第一金属层31连续地定位。第二金属层32位于例如槽部21的整个内壁。此外，第二金属层32由例如金、银、铜、镍、钨、钼以及锰等金属材料构成，与第一金属层31同样，在槽部21的内壁以金属导电层、镀层等形态同时烧成或者进行金属镀敷而成。
如图10所示，接合材料4位于金属层3的表面。接合材料4将后述的引线端子5经由金属层3接合固定于绝缘基板2的上表面。接合材料4位于第一金属层31的表面，具有：第一接合材料41，将引线端子5接合固定于第一金属层31；以及第二接合材料42，经由槽部21的内壁的第二金属层32定位。接合材料4以第一接合材料41与第二接合材料42连续的方式定位。接合材料4由例如银焊料构成。此外，也可以由磷铜焊料、铝镁焊料等构成。
第一接合材料41位于第一金属层31的表面。引线端子5接合固定于第一接合材料41。
第二接合材料42位于槽部21的突出部211与引线端子5之间。此外，第二接合材料42除了位于突出部211与引线端子5之间，还位于突出部211的下方。就是说，位于第二金属层32，所述第二金属层32位于突出部211与第二绝缘层23之间。在该情况下，在槽部21的内壁中，位于突出部211的上侧(引线端子5侧)的第二接合材料42比位于突出部211下侧(第二绝缘层23侧)的第二接合材料42多。由此，在位于突出部211与第二绝缘层23之间的第二金属层32处积存多余的接合材料4而不会接合。此外，接合材料4积存于位于突出部211与引线端子5之间的第二金属层32，通过对引线端子5进行接合固定，能提高引线端子5与金属层3的接合强度。
当第二接合材料42在位于突出部211与第二绝缘层23之间的第二金属层32处积存得多时，由于第二绝缘层23与第二接合材料42的热膨胀系数差，在施加热时恐怕会在包括突出部211的第二绝缘层23产生龟裂和裂纹。由于具有突出部211，即使为了提高经由接合材料4的引线端子5与第二金属层32的接合强度而使接合材料4的量变多，也能将流至位于突出部211与第二绝缘层23之间的第二金属层32而被固定的接合材料4的量保持得少。此外，能将流至位于突出部211与引线端子5之间的第二金属层32而被固定的接合材料4的量保持得多。
通过采用以上那样的构成，本发明的实施方案的绝缘基体1能提高绝缘基板2与引线端子5的接合强度，并且能降低在绝缘基板2产生龟裂、裂纹的可能性。这是因为接合材料4容易积存在引线端子5与位于绝缘基板2的槽部21的突出部211之间。此外，通过具有突出部211，能减少积存在突出部21的下侧的接合材料4的量。因此，接合材料4容易积存在引线端子5的周围。就是说，引线端子5与绝缘基板2的接合强度提高，能降低因施加于引线端子5的来自外部的力而引起的作用于引线端子5与金属层3的接合部的应力。其结果是，降低在绝缘基板2产生龟裂和裂纹的可能性。进而，能进行稳定的信号传输。
槽部21仅位于第一绝缘层22。在该情况下，在第二绝缘层的侧面不设有槽。由此，能保持作为绝缘基板2的刚性。
在俯视时，在与槽部21重叠的位置的第二绝缘层23的上表面不设有第二金属层32。就是说，在俯视时，第二绝缘层23的上表面露出。由此，第二绝缘层23不会承受因第二金属层32与第二接合材料42之间的热膨胀系数差而产生的应力的负荷。因此，能降低在第二绝缘层23产生龟裂和裂纹的可能性。
在俯视时，槽部21的宽度比第一金属层31的宽度小。由此，接合材料4积存在由引线端子5的与第一金属层31对置的面和槽部21的内壁包围的空间，由此能更牢固地将引线端子5固定于金属层3。
如图10和图11所示，对于绝缘基体1而言，立壁部8也可以位于第一绝缘层22的上表面。通过立壁部8进行定位，能从外部保护传输信号的第一金属层31。此外，在该情况下，立壁部8的上表面与后述的框体7接合。特别是，在框体7由金属材料构成、绝缘基体1由陶瓷材料构成的情况下，由于彼此的热膨胀系数差而产生应力。此时，即使对绝缘基体1施加负荷，也能使第一金属层31不易受到影响，并且能维持第一金属层31与框体7的绝缘性。
立壁部8由例如电介质材料构成。作为电介质材料，可以使用例如氧化铝质烧结体、莫来石质烧结体、碳化硅质烧结体、氮化铝质烧结体或氮化硅质烧结体这样的陶瓷材料或者玻璃陶瓷材料。立壁部8与绝缘基板2一体地形成为好。通过一体地形成，不需要用于接合的接合材料等，因此能实现工序的简化和薄型化。此外，也不会产生因绝缘基板2、接合材料以及立壁部8之间的热膨胀系数差而引起的应力，因此能降低针对绝缘基板2和立壁部8的应力的负荷。
<绝缘基体的制造方法>
如果绝缘基板2例如在多个第一绝缘层22和第二绝缘层23由氧化铝烧结体构成的情况下，则可以按以下方式进行制作。首先，在含有氧化铝的原料粉末中适当地添加混合有机粘合剂和溶剂等来制作浆料。接着，通过刮刀(doctor blade)法等成形法将浆料成形为片状，由此制作多张陶瓷生片(green sheet)。然后，通过切断加工、冲切加工将陶瓷生片设为适当的形状。此时，在位于最上方的生片的一部分形成有成为槽部21的槽。之后，层叠并压接多个陶瓷生片。
接着，如果在位于金属层3(第一金属层31、第二金属层32)和各层的上表面的接地导体由例如包括钨、钼、锰等高熔点的金属的金属导电层构成的情况下，则可以按以下方式形成。即，首先，将以将高熔点的金属的粉末与有机溶剂和粘合剂一起充分混合的方式进行混炼而制作成的金属膏通过丝网印刷等方法印刷至作为第一绝缘层22和第二绝缘层23的上表面的陶瓷生片的规定部位。之后，将它们与层叠的陶瓷生片一起在还原气氛中以约1600℃的温度进行烧成，由此能制作出绝缘基板2。
通过以上工序，在绝缘基板2的上表面或内部，即绝缘层之间，金属导电层作为位于金属层和各层的上表面的接地导体被粘附。
以上，本发明并不限定于上述实施方案，在不脱离本发明的主旨的范围内可以进行各种变更等。而且，属于权利要求的范围的变更等均在本发明的范围内。
附图标记说明
1 绝缘基体
2 绝缘基板
21 槽部
211 突出部
22 第一绝缘层
23 第二绝缘层
24 接地导体层
3 金属层
31 第一金属层
32 第二金属层
4 接合材料
41 第一接合材料
42 第二接合材料
5 引线端子
6 基板
61 安装区域
7 框体
71 贯通孔
8 立壁部
10 半导体封装
11 半导体元件
12 盖体
100 半导体装置

Claims (9)

1.一种绝缘基体，其特征在于，具备：
板状的绝缘基板，具有上表面、侧面和位于从所述上表面至所述侧面的位置的槽部；
金属层，具有：第一金属层，位于所述上表面；以及第二金属层，与所述第一金属层连续，位于所述槽部的内壁；
接合材料，位于所述金属层的上表面；以及
引线端子，在俯视时与所述槽部重叠，并且隔着所述接合材料位于所述第一金属层的上表面，
所述接合材料具有：第一接合材料，将所述引线端子固定于所述第一金属层；以及第二接合材料，与所述第一接合材料连续，位于所述第二金属层的上表面，
所述槽部具有所述内壁突出的突出部，并且所述第二接合材料位于所述突出部与所述引线端子之间。
2.根据权利要求1所述的绝缘基体，其特征在于，
在侧视时，对于所述突出部而言，所述内壁彼此突出。
3.根据权利要求1所述的绝缘基体，其特征在于，
所述第二接合材料还位于所述突出部的下侧，
位于所述突出部的上侧的所述第二接合材料比位于所述突出部的下侧的所述第二接合材料多。
4.根据权利要求1所述的绝缘基体，其特征在于，
所述绝缘基板层叠有多个绝缘层，
并且所述多个绝缘层具有：所述第一金属层位于上表面的第一绝缘层；以及
第二绝缘层，位于所述第一绝缘层的下表面，
所述槽部位于所述第一绝缘层的上表面至侧面的位置。
5.根据权利要求4所述的绝缘基体，其特征在于，
在俯视时，在与所述槽部重叠的位置，所述第二绝缘层的上表面露出。
6.根据权利要求1所述的绝缘基体，其特征在于，
在俯视时，所述槽部的宽度比所述第一金属层的宽度小。
7.根据权利要求1所述的绝缘基体，其特征在于，
所述引线端子的宽度比所述槽部的最大宽度小。
8.一种半导体封装，其特征在于，具备：
基板，在上表面具有安装有半导体元件的安装区域；
框体，以包围所述安装区域的方式进行定位，在侧壁具有贯通孔；以及
权利要求1～7中任一项所述的绝缘基体，装配于所述贯通孔。
9.一种半导体装置，具备：
权利要求8所述的半导体封装；
半导体元件，安装于所述半导体封装的所述安装区域；以及
盖体，二覆盖所述半导体元件，与所述半导体封装的所述框体的上端接合。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113937613A (zh) * 2021-09-22 2022-01-14 中国电子科技集团公司第十一研究所 一种星载泵浦ld强化组件及激光器

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294667A (ja) * 1999-04-09 2000-10-20 Matsushita Electronics Industry Corp 半導体パッケージおよびその製造方法
JP2002141596A (ja) * 2000-10-31 2002-05-17 Kyocera Corp 光半導体素子収納用パッケージ
JP2004228532A (ja) * 2003-01-27 2004-08-12 Kyocera Corp 入出力端子および半導体素子収納用パッケージならびに半導体装置
JP2004296577A (ja) * 2003-03-26 2004-10-21 Kyocera Corp 入出力端子および半導体素子収納用パッケージならびに半導体装置
JP2006179839A (ja) * 2004-11-29 2006-07-06 Kyocera Corp 接続端子ならびにこれを用いた電子部品収納用パッケージおよび電子装置
JP2010199277A (ja) * 2009-02-25 2010-09-09 Kyocera Corp 接続装置、フレキシブル基板付き半導体素子収納用パッケージ、およびフレキシブル基板付き半導体装置
JP2012222079A (ja) * 2011-04-06 2012-11-12 Kyocera Corp 端子構造体、電子部品収納用パッケージおよび電子装置
CN103180941A (zh) * 2010-10-27 2013-06-26 京瓷株式会社 布线基板
CN103250240A (zh) * 2011-05-31 2013-08-14 京瓷株式会社 元件收纳用封装、半导体装置用部件以及半导体装置
CN103329260A (zh) * 2011-07-26 2013-09-25 京瓷株式会社 半导体元件收纳用封装体、具备其的半导体装置及电子装置
CN103688598A (zh) * 2011-07-22 2014-03-26 京瓷株式会社 布线基板以及电子装置
JP2015103619A (ja) * 2013-11-22 2015-06-04 京セラ株式会社 素子収納用パッケージおよび実装構造体

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289960A (ja) 2001-03-27 2002-10-04 Kyocera Corp 半導体素子収納用パッケージおよび半導体装置
JP3619473B2 (ja) * 2001-06-25 2005-02-09 京セラ株式会社 半導体素子収納用パッケージ
JP2009158511A (ja) 2007-12-25 2009-07-16 Sumitomo Metal Electronics Devices Inc 入出力端子及び半導体素子収納用パッケージ
JP5981660B2 (ja) 2013-09-25 2016-08-31 京セラ株式会社 電子部品収納用パッケージおよび電子装置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294667A (ja) * 1999-04-09 2000-10-20 Matsushita Electronics Industry Corp 半導体パッケージおよびその製造方法
JP2002141596A (ja) * 2000-10-31 2002-05-17 Kyocera Corp 光半導体素子収納用パッケージ
JP2004228532A (ja) * 2003-01-27 2004-08-12 Kyocera Corp 入出力端子および半導体素子収納用パッケージならびに半導体装置
JP2004296577A (ja) * 2003-03-26 2004-10-21 Kyocera Corp 入出力端子および半導体素子収納用パッケージならびに半導体装置
JP2006179839A (ja) * 2004-11-29 2006-07-06 Kyocera Corp 接続端子ならびにこれを用いた電子部品収納用パッケージおよび電子装置
JP2010199277A (ja) * 2009-02-25 2010-09-09 Kyocera Corp 接続装置、フレキシブル基板付き半導体素子収納用パッケージ、およびフレキシブル基板付き半導体装置
CN103180941A (zh) * 2010-10-27 2013-06-26 京瓷株式会社 布线基板
JP2012222079A (ja) * 2011-04-06 2012-11-12 Kyocera Corp 端子構造体、電子部品収納用パッケージおよび電子装置
CN103250240A (zh) * 2011-05-31 2013-08-14 京瓷株式会社 元件收纳用封装、半导体装置用部件以及半导体装置
CN103688598A (zh) * 2011-07-22 2014-03-26 京瓷株式会社 布线基板以及电子装置
CN103329260A (zh) * 2011-07-26 2013-09-25 京瓷株式会社 半导体元件收纳用封装体、具备其的半导体装置及电子装置
JP2015103619A (ja) * 2013-11-22 2015-06-04 京セラ株式会社 素子収納用パッケージおよび実装構造体

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