JP6591912B2 - 半導体素子パッケージおよび半導体装置 - Google Patents
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Description
前記第1誘電体層の第1面に配設され、一端部に端子接続部を有する信号導体配線と、
前記第1誘電体層の前記第1面に配設され、前記信号導体配線と所定幅の間隙を介して前記信号導体配線に沿って設けられる接地導体配線と、
前記第1誘電体層の前記第1面に対向する第2面に積層され、平面視で前記端子接続部に対応する部分に第1切欠きを有している第2誘電体層と、
前記第2誘電体層の前記第1誘電体層と反対側に積層され、平面視で前記第1切欠きと同じ部分に前記第1切欠きよりも大きく前記第1切欠きを取り囲むように配設されている第2切欠きを有する第3誘電体層と、
前記第1誘電体層と前記第2誘電体層とを貫通し、前記接地導体配線と導通して接地電位に接続される接地貫通導体と、
前記端子接続部に接続されたリード端子と、を含むことを特徴とする。
前記第1誘電体層の前記第1面に搭載される半導体素子と、を含むことを特徴とする。
よい。本実施の形態例においては、2本の信号導体配線3に差動信号を流す例を示している。2本の信号導体配線3の間には、細い接地導体配線4が設けられている。
1と枠部材5との間に挟まれた内層配線部分として設けられる。信号導体配線3の接続パッド3aは、枠部材5の外側に位置しており、第1誘電体層21の表層配線部分である。信号導体配線3の他端部3bは、枠部材5の内側に位置しており、第1誘電体層21の表層配線部分である。
、信号導体配線3に沿って、すなわち信号伝送方向に沿って複数設けられている。これら複数の接地貫通導体7は、信号導体配線3から一定間隔を空けて設けられている。複数の接地貫通導体7間における高周波共振を抑制するために、複数の接地貫通導体7の間隔は、伝送信号の波長をλとする場合、λ/4以下とすることが好ましい。
側)に配置されるべきであるが、第1切欠き22aが図の位置にあり、張り出し部22bがあるために、この位置に設けることができる。
2 誘電体基板
3 信号導体配線
3a 接続パッド
3b 他端部
3c 配線部分
4 接地導体配線
4a 接続パッド
4b 他端部
5 枠部材、または第4誘電体層
6 リード端子
7 接地貫通導体
8 接地導体層
10,11 半導体素子
12 接続部材
21 第1誘電体層
21a 第1面、または一方主面
21b 第2面、または他方主面
22 第2誘電体層
21a 第1切欠き
22b 張り出し部
23 第3誘電体層
23a 第2切欠き
100 半導体装置
Claims (6)
- 板状の第1誘電体層と、
前記第1誘電体層の第1面に配設され、一端部に端子接続部を有する信号導体配線と、
前記第1誘電体層の前記第1面に配設され、前記信号導体配線と所定幅の間隙を介して前記信号導体配線に沿って設けられる接地導体配線と、
前記第1誘電体層の前記第1面に対向する第2面に積層され、平面視で前記端子接続部に対応する部分に第1切欠きを有している第2誘電体層と、
前記第2誘電体層の前記第1誘電体層と反対側に積層され、平面視で前記第1切欠きと同じ部分に前記第1切欠きよりも大きく前記第1切欠きを取り囲むように配設されている第2切欠きを有する第3誘電体層と、
前記第1誘電体層と前記第2誘電体層とを貫通し、前記接地導体配線と導通して接地電位に接続される接地貫通導体と、
前記端子接続部に接続されたリード端子と、を含むことを特徴とする半導体素子パッケージ。 - 前記第1誘電体層の前記第1面に配設される、前記信号導体配線の前記端子接続部と前記信号導体配線の他端部との間の配線部分を覆う帯状部を有する第4誘電体層をさらに含むことを特徴とする請求項1記載の半導体素子パッケージ。
- 前記第2誘電体層と前記第3誘電体層との間に配設される、前記接地貫通導体と導通して接地電位に接続される接地導体層をさらに含むことを特徴とする請求項1または2記載の半導体素子パッケージ。
- 前記信号導体配線の前記端子接続部の配線幅が、前記信号導体配線の前記端子接続部を除く他の部分の配線幅よりも大きいことを特徴とする請求項1〜3のいずれか1つに記載の半導体素子パッケージ。
- 前記第2誘電体層は、平面視で前記端子接続部の一部と重なり、前記リード端子と離れて位置した張り出し部を有していることを特徴とする請求項1〜4のいずれか1つに記載の半導体素子パッケージ。
- 請求項1〜5のいずれか1つに記載の半導体素子パッケージと、
前記第1誘電体層の前記第1面に搭載される半導体素子と、を含むことを特徴とする半導体装置。
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JP2016034198A JP6591912B2 (ja) | 2016-02-25 | 2016-02-25 | 半導体素子パッケージおよび半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2016034198A JP6591912B2 (ja) | 2016-02-25 | 2016-02-25 | 半導体素子パッケージおよび半導体装置 |
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Publication Number | Publication Date |
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JP2017152560A JP2017152560A (ja) | 2017-08-31 |
JP6591912B2 true JP6591912B2 (ja) | 2019-10-16 |
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ID=59739126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2016034198A Active JP6591912B2 (ja) | 2016-02-25 | 2016-02-25 | 半導体素子パッケージおよび半導体装置 |
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- 2016-02-25 JP JP2016034198A patent/JP6591912B2/ja active Active
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