JP7049500B2 - 半導体素子実装用基板および半導体装置 - Google Patents
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Description
図1は、本発明の一実施形態に係る半導体装置20の斜視図であり、図2は本発明の一実施形態係る半導体素子実装用基板1の斜視図であって、図2Aは、上面からの斜視図であり、図2Bは下面からの斜視図である。また、図3は図2Aに示した本発明の一実施形態に係る半導体素子実装用基板のP1領域の拡大図である。図4は本発明の一実施形態に係る半導体素子実装用基板1の平面図である。図5は本発明の他の実施形態に係る半導体素子実装用基板1の斜視図であって、図5Aは、上面からの斜視図であり、図5Bは下面からの斜視図である。図6は図4に示した本発明の実施形態に係る半導体素子実装用基板1のA-A線での断面図であって、図6Aは本発明の一実施形態に係る半導体素子実装用基板1の断面図であり、図6Bは本発明の他の実施形態に係る半導体素子実装用基板1の断面図である。これらの図において、半導体装置20および半導体素子実装用基板1は、第1基板101、第2基板102、信号線路2、溝部3、貫通導体4および側面導体5を備えている。
号伝送部分の電界分布の拡がりを抑制することができる。また、高周波の電気信号が電極6と第1接地導体層7との間で電界結合しながら伝送することができる。また、信号伝送部分における特性インピーダンスを安定化させることができる。
直線状に設けられ、第2基板102側の面に貫通導体4が接続される。その結果、半導体素子実装用基板1は、電極6および第2接続端子28による信号伝送部分の長さを短くすることができ、信号伝送部分における周波数特性をさらに向上させることができる。
りに伴って生じる半導体素子11の破損を抑制することができる。
第3基板103は、側面に、平面視において溝部3と重なる位置に切欠き部9、第2の凹部12を有しており、切欠き部9の内面には接地導体が設けられておらず、第2の凹部12の内面には側面接地導体31が連続して設けられている。第3基板103は、内面に接地導体が設けられていない切欠き部9が設けられていることにより、半導体素子実装用基板1の小型化において、信号線路2と接地導体22との間隔が狭くなる。このことによって、信号伝送部分と接地電位部分との間に生じる静電容量が大きくなるとともに特性インピーダンスが小さくなることを、切欠き部9が存在することによって緩和することができる。また、切欠き部9は、平面視において、外形が溝部3より大きくなる。これにより、半導体素子実装用基板1は、溝部3と切欠き部9との間に位置する第2基板102に応力が集中することを抑制できる。このことから、第2基板102にクラックや割れが生じる可能性を低減することができる。さらに、平面視において、凹部10と第2の凹部12の形状を同じにするのがよい。その結果、凹部10と第2の凹部12との間に生じる応力が凹部10と第2の凹部12との界面において局所的に集中することを抑制できる。また、半導体素子実装用基板1の信号伝送部分となる側面導体5の周囲に生じる電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動を抑制することができる。この結果、半導体素子実装用基板1は、信号伝送部分の周波数特性をさらに向上させることができる。
図11は、発明の一実施形態に係る半導体装置20の分解斜視図である。半導体装置20を組み立てる場合、基板2の実装領域aに半導体素子11を載置して基板2に接着剤等を介して接着固定し、半導体素子11と信号線路2とをボンディングワイヤ等を介して電気的に接続する。このようにして、半導体素子実装用基板1に半導体素子11を実装することによって製品としての半導体装置20が完成する。
101 第1基板
102 第2基板
103 第3基板
a 実装領域
b 周辺領域
2 信号線路
3 溝部
4 貫通導体
5 側面導体
6 電極
7 第1接地導体層
8 第2接地導体層
9 切欠き部
10 凹部
11 半導体素子
12 第2の凹部
20 半導体装置
21 実装基板
22 接地導体
23 形成領域
24 非形成領域
25 グランド層
26 信号導体
27 接続端子
28 第2接続端子
30 空隙部
31 側面接地導体
32 内面溝
33 下面の信号電極
34 下面の金属層
35 上面の金属層
Claims (10)
- 上面と、下面と、側面と、前記上面に位置する半導体素子を実装する実装領域と、前記実装領域を囲んで位置した周辺領域と、前記実装領域と前記周辺領域との間に位置した空隙部と、を有する第1基板と、
前記第1基板の前記周辺領域に位置するとともに前記第1基板の外縁と重なって位置した、前記実装領域の少なくとも一部を囲む枠状の第2基板と、
前記第2基板の上面において前記第2基板の内縁から外縁にかけて位置した、信号線路と、
前記第1基板の下面から前記第1基板の上面にかけて前記第1基板の外側面に位置するとともに、前記第2基板の外縁よりも内側に位置した溝部と、
前記第2基板の内部に位置した、前記信号線路と接続された貫通導体と、
前記溝部の内面に位置しているとともに、前記貫通導体と電気的に接続された側面導体と、を備えていることを特徴とする半導体素子実装用基板。 - 前記第2基板は、前記空隙部および前記実装領域の上面にも位置していることを特徴とする請求項1に記載の半導体素子実装用基板。
- 前記第1基板の上面と前記第2基板の下面との間に、前記貫通導体と離れて位置した、第1接地導体層をさらに備えていることを特徴とする請求項1または請求項2に記載の半導体素子実装用基板。
- 下面視または平面透視において、前記第1接地導体層は、前記空隙部と重なって位置していることを特徴とする請求項3に記載の半導体素子実装用基板。
- 平面視において、前記空隙部は、前記実装領域の全周を囲んでいることを特徴とする請求項1~4のいずれか1項に記載の半導体素子実装用基板。
- 断面視において、前記実装領域の下端は、前記周辺領域の下端よりも上方に位置したことを特徴とする請求項1~5のいずれか1項に記載の半導体素子実装用基板。
- 前記第1基板の前記実装領域の部分は、金属材料であり、前記第1基板の前記周辺領域の部分は、セラミック材料であることを特徴とする請求項1~6のいずれか1項に記載の半導体素子実装用基板。
- 側面視において、前記第1基板および前記第2基板の側面であって、前記溝部の両側に、前記溝部と間をあけて位置した、凹部をさらに備えていることを特徴とする請求項1~7のいずれか1項に記載の半導体素子実装用基板。
- 請求項1乃至請求項8のいずれか1つに記載の半導体素子実装用基板と、
前記実装領域に実装された、前記信号線路と電気的に接続された半導体素子とを備えていることを特徴とする半導体装置。 - 前記第1基板の下面であって、前記第1基板の下面と接合された実装基板をさらに備えており、
前記実装基板は内部に接地導体の形成領域および接地導体の非形成領域を有しているとともに、前記接地導体の非形成領域は、前記側面導体と重なっていることを特徴とする請求項9に記載の半導体装置。
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