WO2018021209A1 - 半導体素子実装用基板および半導体装置 - Google Patents

半導体素子実装用基板および半導体装置 Download PDF

Info

Publication number
WO2018021209A1
WO2018021209A1 PCT/JP2017/026604 JP2017026604W WO2018021209A1 WO 2018021209 A1 WO2018021209 A1 WO 2018021209A1 JP 2017026604 W JP2017026604 W JP 2017026604W WO 2018021209 A1 WO2018021209 A1 WO 2018021209A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
semiconductor element
conductor
mounting
mounting substrate
Prior art date
Application number
PCT/JP2017/026604
Other languages
English (en)
French (fr)
Inventor
泰人 木村
白崎　隆行
Original Assignee
京セラ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京セラ株式会社 filed Critical 京セラ株式会社
Priority to JP2018529863A priority Critical patent/JP6853252B2/ja
Priority to US16/320,049 priority patent/US10777493B2/en
Priority to CN201780045405.9A priority patent/CN109478537B/zh
Priority to EP17834215.0A priority patent/EP3493252B1/en
Publication of WO2018021209A1 publication Critical patent/WO2018021209A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H05K1/0251—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance related to vias or transitions between vias and transmission lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/041—Stacked PCBs, i.e. having neither an empty space nor mounted components in between
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09063—Holes or slots in insulating substrate not used for electrical connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09145—Edge details
    • H05K2201/09163—Slotted edge
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09145—Edge details
    • H05K2201/09181—Notches in edge pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2018—Presence of a frame in a printed circuit or printed circuit assembly
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a semiconductor element mounting substrate for mounting a semiconductor element.
  • a semiconductor element mounting substrate is formed by mounting a semiconductor element in a mounting region on a semiconductor element mounting substrate and electrically connecting the electrode of the semiconductor element and a signal line with a bonding wire or the like.
  • a semiconductor element is mounted on the semiconductor device to obtain a semiconductor device as a product (see, for example, JP 2012-156428 A).
  • a side conductor is provided on the side surface to electrically connect the semiconductor element and the external circuit board.
  • a substrate for mounting a semiconductor element includes a first substrate, a second substrate, a signal line, a groove, a through conductor, and a side conductor.
  • the first substrate has a mounting area and a peripheral area.
  • the second substrate is positioned in the peripheral region so as to overlap with the outer edge of the first substrate, and surrounds the mounting region.
  • the signal line is located on the upper surface of the second substrate from the inner edge to the outer edge.
  • the groove portion is located on the side surface of the first substrate from the lower surface to the upper surface.
  • the through conductor is located inside the second substrate and connected to the signal line.
  • the side conductor is located on the inner surface of the groove and is electrically connected to the electrode and the through conductor formed on the upper surface of the first substrate.
  • the groove part is located inside the outer edge of the 2nd board
  • a semiconductor device includes the above-described semiconductor element mounting substrate and a semiconductor element.
  • the semiconductor element is electrically connected to the signal line mounted in the mounting region.
  • FIG. 1 is a perspective view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2A is a perspective view from the upper surface
  • FIG. 2B is a perspective view from the lower surface, showing a semiconductor element mounting substrate according to an embodiment of the present invention.
  • FIG. 2B is an enlarged view of a P1 region of the semiconductor element mounting substrate according to the embodiment of the present invention shown in FIG. 2A. It is a top view of the board
  • FIG. 5A is a perspective view from the upper surface
  • FIG. 5B is a perspective view from the lower surface, showing a semiconductor element mounting substrate according to another embodiment of the present invention.
  • FIG. 6A is a cross-sectional view taken along line AA of the semiconductor element mounting substrate according to the embodiment of the present invention shown in FIG. 4, and FIG. 6A is a cross-sectional view of the semiconductor element mounting substrate according to the embodiment of the present invention.
  • FIG. 6B is a cross-sectional view of a semiconductor element mounting substrate according to another embodiment of the present invention.
  • 7A is a perspective view of a semiconductor element mounting substrate according to another embodiment of the present invention
  • FIG. 7A is a perspective view from above
  • FIG. 7B is a perspective view from below.
  • 8A and 8B are perspective views of a semiconductor element mounting substrate according to another embodiment of the present invention, in which FIG. 8A is a perspective view from the top surface, and FIG.
  • FIG. 9A is an exploded perspective view showing only a conductor portion of a semiconductor element mounting substrate according to another embodiment of the present invention
  • FIG. 9A is a metal layer on the upper surface of the third substrate
  • FIG. 9C shows the first ground conductor layer and the electrode on the upper surface of the first substrate
  • FIG. 9D shows the metal layer on the lower surface of the first substrate.
  • FIG. 9B is an enlarged view of the P2 region of the first ground conductor layer and the electrode on the upper surface of the first substrate shown in FIG. 9C.
  • 1 is an exploded perspective view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 13A is a plan view of the semiconductor device according to another embodiment of the present invention
  • FIG. 13B is a plan view of the mounting substrate
  • FIG. 13C is a plan view of the second layer of the mounting substrate
  • FIG. 13D is a plan perspective view of the mounting substrate. It is a disassembled perspective view of the semiconductor device which concerns on other embodiment of this invention.
  • FIG. 1 is a perspective view of a semiconductor device 20 according to an embodiment of the present invention
  • FIG. 2 is a perspective view of a semiconductor element mounting substrate 1 according to an embodiment of the present invention
  • FIG. 2B is a perspective view from below.
  • FIG. 3 is an enlarged view of the P1 region of the semiconductor element mounting substrate according to the embodiment of the present invention shown in FIG. 2A.
  • FIG. 4 is a plan view of the semiconductor element mounting substrate 1 according to an embodiment of the present invention.
  • FIG. 5 is a perspective view of a semiconductor element mounting substrate 1 according to another embodiment of the present invention.
  • FIG. 5A is a perspective view from the top surface
  • FIG. 5B is a perspective view from the bottom surface.
  • FIG. 6 is a cross-sectional view taken along the line AA of the semiconductor element mounting substrate 1 according to the embodiment of the present invention shown in FIG. 4, and FIG. 6A is a semiconductor element mounting substrate according to the embodiment of the present invention.
  • FIG. 6B is a cross-sectional view of a semiconductor element mounting substrate 1 according to another embodiment of the present invention.
  • the semiconductor device 20 and the semiconductor element mounting substrate 1 include a first substrate 101, a second substrate 102, a signal line 2, a groove portion 3, a through conductor 4 and a side conductor 5.
  • the semiconductor element mounting substrate 1 may further include a third substrate 103.
  • FIG. 7 is a perspective view of a semiconductor element mounting substrate 1 according to another embodiment of the present invention.
  • FIG. 7A is a perspective view from the top surface
  • FIG. 7B is a perspective view from the bottom surface.
  • FIG. 8 is a perspective view of a semiconductor element mounting substrate 1 according to another embodiment of the present invention.
  • FIG. 8A is a perspective view from the top surface
  • FIG. 8B is a perspective view from the bottom surface.
  • 9 is an exploded perspective view showing only the conductor portion of the semiconductor element mounting substrate 1 according to another embodiment of the present invention.
  • FIG. 9A shows the metal layer 35 on the upper surface of the third substrate 103.
  • FIG. 9B shows the signal line 2 and the second ground conductor layer 8 on the upper surface of the second substrate 102
  • FIG. 9C shows the first ground conductor layer 7, the through conductor 4 and the electrode on the upper surface of the first substrate 101.
  • FIG. 9D shows the metal layer 34 and the side conductor 5 on the lower surface of the first substrate 101.
  • FIG. 10 is an enlarged view of the P2 region of the first ground conductor layer 7, the through conductor 4, and the electrode 6 on the upper surface of the first substrate shown in FIG. 9C.
  • the semiconductor element mounting substrate 1 has a first substrate 101 and a second substrate 102. On the upper surface of the first substrate 101, there are a mounting area a for mounting the semiconductor element 11 and a peripheral area b surrounding the mounting area a.
  • the first substrate 101 is made of a ceramic such as an alumina (Al 2 O 3 ) -based sintered body (alumina ceramic).
  • the second substrate 102 is located in the peripheral region b of the first substrate 101. At this time, the outer edge of the second substrate 102 overlaps with the outer edge of the first substrate 101 in plan view of the semiconductor element mounting substrate 1.
  • the second substrate 102 has a frame shape surrounding the mounting area a. Similar to the first substrate 101, the second substrate 102 is made of ceramics such as alumina (Al 2 O 3 ) -based sintered body (alumina ceramics).
  • the signal line 2 is provided on the upper surface of the second substrate 102.
  • the signal line 2 is formed from one end on the inner edge side of the second substrate 102 toward the other end on the outer edge side.
  • the signal line 2 is connected to the semiconductor element 11.
  • a groove portion 3 formed from the lower surface to the upper surface of the first substrate 101, an inner surface of the groove portion 3, the signal line 2, an electrode 6 and a through conductor 4 described later, A side conductor 5 connected thereto.
  • the groove 3 is located on the inner side of the outer edge of the second substrate 102 in the plan view of the semiconductor element mounting substrate 1.
  • the side conductor 5 is made of, for example, iron, copper, nickel, gold, chromium, cobalt, molybdenum, manganese, tungsten, or the like. Or it consists of an alloy of these materials.
  • a through conductor 4 that is electrically connected to the signal line 2 and penetrates from the upper surface to the lower surface of the second substrate 102 is provided.
  • the through conductor 4 is further electrically connected to the side conductor 5 via an electrode 6 provided around the upper end of the groove 3 on the upper surface of the first substrate 101.
  • the through conductor 4 is in a position overlapping the other end of the signal line 2 and is electrically connected. In this case, a high-frequency electrical signal can be transmitted from the through conductor 4 to the signal line 2 more reliably, and transmission loss and reflection loss of the transmitted high-frequency electrical signal can be reduced.
  • the groove 3 is located inside the outer edge of the second substrate 102 in plan view. That is, the second substrate 102 protrudes at a location where the groove 3 is present. For this reason, the side conductor 5 formed in the groove part 3 can be made into the state which maintained electrical conduction favorably. That is, it is possible to reduce the possibility of the conductor being scratched, damaged, or short-circuited due to an external influence.
  • the outer edge of the second substrate 102 may be located outside the outer edge of the first substrate 101 in plan view.
  • the second substrate 102 on the upper surface of the groove 3 protrudes further outward. That is, the side conductor 5 formed in the groove part 3 is not easily affected by the outside, and can be in a state in which electrical continuity is favorably maintained. It is possible to further reduce the possibility of the conductor being scratched, damaged, or short-circuited by an external influence.
  • the semiconductor element mounting substrate 1 is the upper surface of the first substrate 101 or the lower surface of the second substrate 102 and is positioned between the first substrate 101 and the second substrate 102.
  • the electrode 6 further includes an electrode 6 electrically connected to the side conductor 5 and a first ground conductor layer 7 positioned with a gap between the electrode 6 and the electrode 6. That is, the electrode 6 and the first ground conductor layer 7 are a signal conductor layer and a ground conductor layer located inside the semiconductor element mounting substrate 1. With such a configuration, the characteristic impedance of the side conductor 5 and the electrode 6 can be reduced by positioning the electrode 6 so as to be surrounded by the first ground conductor layer 7 inside the semiconductor element mounting substrate 1. .
  • the semiconductor element mounting substrate 1 is configured such that the signal transmission portion is surrounded by the ground potential portion, and the spread of the electric field distribution in the signal transmission portion can be suppressed. From this, it is possible to suppress variation in characteristic impedance in the signal transmission portion of the semiconductor element mounting substrate 1. In addition, it is possible to provide a high-performance semiconductor element mounting substrate 1 and a semiconductor device 20 that can improve frequency characteristics.
  • the side conductor 5 when the side conductor 5 is electrically connected to an external mounting substrate via a conductive bonding material such as solder, a meniscus by the bonding material is formed at the lower end of the inner surface of the groove portion 3. With such a configuration, the side conductor 5 is electrically and stably connected to an external mounting board. That is, the semiconductor element mounting substrate 1 can suppress fluctuations in characteristic impedance in the signal transmission portion, and can improve frequency characteristics.
  • a conductive bonding material such as solder
  • the semiconductor element mounting substrate 1 may further include a second ground conductor layer 8 on the upper surface of the second substrate 102 so as to sandwich the signal line 2.
  • a so-called coplanar line configuration in which the signal transmission portion is sandwiched between the ground potential portions on the upper surface of the second substrate 102 can be obtained.
  • the frequency characteristics in the signal transmission portion of the semiconductor element mounting substrate 1 can be further improved.
  • a first ground conductor layer 7 located between the first substrate 101 and the second substrate 102 and spaced apart from the electrode 6 is provided at a location overlapping the signal line 2 and the second ground conductor layer 8. In this case, a so-called coplanar line with a ground is formed, and the frequency characteristics in the signal transmission portion of the semiconductor element mounting substrate 1 can be further improved.
  • the electrode 6 has an upper end (first electrode) of the groove 3 in a direction orthogonal to the direction in which the side conductor 5 extends on the upper surface of the first substrate 101 or the lower surface of the second substrate 102. 2) and is electrically connected to the side conductor 5.
  • the outer edge of the electrode 6 is located inside the semiconductor element mounting substrate 1 with respect to the outer edge of the side conductor 5 in the bottom view. That is, the electrode 6 is not exposed on the lower surface of the second substrate 102 when viewed from below.
  • the bonding material is used when the semiconductor device 20 is electrically connected to the mounting substrate via a conductive bonding material such as solder.
  • the electrode 6 is provided with a second connection terminal 28 which is an inner layer connection terminal so as to protrude in a direction opposite to the groove portion 3, and the second connection terminal 28 on the second substrate 102 side is provided.
  • the through conductor 4 is connected to the surface.
  • the electrode 6 is electrically connected to the signal line 2 via the second connection terminal 28 and the through conductor 4.
  • the semiconductor element mounting substrate 1 has a large capacitance generated between the electrode 6 and the second connection terminal 28 and the first ground conductor layer 7.
  • the characteristic impedance can be reduced. Therefore, the characteristic impedance of the signal transmission portion by the electrode 6 and the second connection terminal 28 can be easily set to a desired value, and the semiconductor element mounting substrate 1 can be reduced in size.
  • the frequency characteristics in the signal transmission part can be further improved.
  • the second connection terminal 28 is provided in a straight line from the center of the outer edge of the electrode 6 in the direction opposite to the groove 3 in plan view, and the through conductor 4 is connected to the surface on the second substrate 102 side.
  • the semiconductor element mounting substrate 1 can shorten the length of the signal transmission portion by the electrode 6 and the second connection terminal 28, and can further improve the frequency characteristics in the signal transmission portion.
  • the semiconductor element mounting substrate 1 further includes a side ground conductor 31 formed so as to sandwich the groove 3 from the side surface of the first substrate 101 to the side surface of the second substrate 102.
  • a side ground conductor 31 formed so as to sandwich the groove 3 from the side surface of the first substrate 101 to the side surface of the second substrate 102.
  • the semiconductor element mounting substrate 1 can stabilize the potential of the side surface ground conductor 31.
  • the side surface ground conductor 31 may be provided so that the side surface ground conductor 31 provided on the side surface of the first substrate 101 and the side surface ground conductor 31 provided on the side surface of the second substrate 102 overlap in plan view. .
  • the semiconductor element mounting substrate 1 can more stably suppress the unnecessary and unstable spread of the electric field distribution generated in the signal transmission portion of the semiconductor element mounting substrate 1 and the fluctuation of the characteristic impedance.
  • the outer shape of the electrode 6 when viewed in plan is a substantially semicircular shape.
  • the electrode 6 can be easily provided in the manufacturing process of the semiconductor element mounting substrate 1, and the possibility that stress is locally generated in the outer portion of the electrode 6 can be reduced.
  • the semiconductor element mounting substrate 1 can suppress the spread of the electric field distribution in the outer portion of the electrode 6 from being biased.
  • the semiconductor element mounting substrate 1 can reduce the possibility that the electrode 6 is peeled off due to the stress generated in the outer portion of the electrode 6 or the first substrate 101 and the second substrate 102 are cracked, and the signal transmission portion.
  • the frequency characteristics can be further improved.
  • the signal electrode 33 on the lower surface has a substantially semicircular outer shape when viewed in plan.
  • the electrical connection between the semiconductor element 11 and the external mounting substrate can be stabilized and the frequency characteristics can be improved by the same effects as described above.
  • a connecting member such as solder via the lower surface signal electrode 33
  • stress generated around the lower surface signal electrode 33 and the connecting member is partially concentrated. Can be reduced.
  • an inner surface groove 32 may be provided on the inner wall of the peripheral edge of the second substrate 102 surrounding the mounting region a so as to sandwich the signal line 2 in plan view of the semiconductor element mounting substrate 1.
  • An inner surface ground conductor having a ground potential is also formed on the inner surface of the groove 32.
  • the semiconductor element mounting substrate 1 includes a part of the first substrate 101 and a mounting region a in plan view.
  • the gap 30 may be provided on the lower side of the first ground conductor layer 7 than the first ground conductor layer 7 (on the side of the signal electrode 33.
  • the stress generated in the semiconductor element mounting substrate 1 can be relieved by the presence of the gap portion 30, It is possible to suppress the occurrence of racks, and it is possible to suppress the deformation and warpage of the mounting region a caused by the deformation and warping of the substrate 2. Therefore, the semiconductor element 11 can be stably placed in the mounting region a. In addition, it is possible to suppress damage to the semiconductor element 11 caused by deformation or warping of the mounting region a.
  • the distance between the side conductor 5, the signal electrode 33 and the electrode 6 on the lower surface, and the first ground conductor layer 7 is reduced, so that the gap between the signal transmission portion and the ground potential portion is reduced. It can be mitigated by the presence of the gap 30 that the generated capacitance increases and the characteristic impedance decreases. Therefore, the characteristic impedance of the signal transmission part can be easily set to a desired value, the semiconductor element mounting substrate 1 can be reduced in size, and the frequency characteristic in the signal transmission part can be further improved.
  • the mounting area a of the semiconductor element mounting substrate 1 may be a metal material.
  • a metal material such as iron, copper, nickel, chromium, cobalt, or tungsten can be used for the mounting region a.
  • an alloy made of these metals can be used.
  • the mounting area a is electrically connected to the first ground conductor layer 7 by a conductive bonding material such as solder or brazing material. With such a configuration, the heat dissipation of the semiconductor element mounting substrate 1 is improved, and the mounting layer a, the first grounding conductor layer 7, the grounding conductor 22, and the side surface grounding conductor 31 are provided on an external mounting board as will be described later. 25 and the ground potential is stabilized.
  • the bonding area between the mounting region a serving as the ground potential of the semiconductor element mounting substrate 1 and the ground conductor provided on the external mounting substrate can be increased, the semiconductor element mounting substrate 1 including the mounting region a The ground potential is further stabilized.
  • the frequency characteristics in the signal transmission portion of the semiconductor element mounting substrate 1 can be further improved. Further, if the gap 30 is provided in the first substrate 101 in the semiconductor element mounting substrate 1, the semiconductor element mounting substrate 1 is broken or cracked due to the same effects as described above. 11 can be prevented from being damaged. Moreover, the frequency characteristic in the signal transmission part of the semiconductor element mounting substrate 1 can be further improved.
  • the groove 3 has, for example, a semi-elliptical shape or a circular shape in plan view.
  • the groove part 3 has a curved part.
  • a temperature change or a temperature gradient occurs in the semiconductor element mounting substrate 1 due to the manufacturing process of the semiconductor element mounting substrate 1 or the semiconductor device 20 or the heat generation of the semiconductor element 11 when the semiconductor device 20 is operated.
  • stress due to thermal expansion or contraction of the semiconductor element mounting substrate 1 may occur.
  • the groove portion 3 has a curved portion, it is possible to suppress the concentration of stress locally in the groove portion 3, and the first substrate 101, the side conductor 5, the electrode 6, and the lower surface It is possible to suppress breakage and cracking of the signal electrode 33 and the side ground conductor 31.
  • the groove 3 is the same as the outer shape of the electrode 6 in plan view. As a result, the semiconductor element mounting substrate 1 can suppress the concentration of stress locally on the groove 3 and the electrode 6 by the same effect as described above.
  • a recess 10 may be further provided on the side surfaces of the first substrate 101 and the second substrate 102 in a side view.
  • the concave portion 10 is provided on both sides of the groove portion 3 from the lower surface of the first substrate 101 to the upper surface of the second substrate 102 with a gap from the groove portion 3.
  • the recess 10 is preferably provided with a side ground conductor 31 on the inner peripheral surface. As a result, the area of the side surface ground conductor 31 serving as the ground conductor can be increased, so that the ground potential of the semiconductor element mounting substrate 1 can be further stabilized. In addition, the unnecessary and unstable spread of the electric field distribution generated around the side conductor 5 and the fluctuation of the characteristic impedance can be more stably suppressed.
  • the semiconductor element mounting substrate 1 further includes a third substrate 103 on the upper surface of the second substrate 102.
  • the third substrate 103 is the same as the material constituting the first substrate 101 and the second substrate 102, for example, and has the same outer shape in plan view.
  • the third substrate 103 has a notch 9 and a second recess 12 on the side surface at a position overlapping the groove 3 in plan view, and a ground conductor is provided on the inner surface of the notch 9.
  • the side ground conductor 31 is continuously provided on the inner surface of the second recess 12.
  • the third substrate 103 is provided with the notch 9 on the inner surface where the ground conductor is not provided, the distance between the signal line 2 and the ground conductor 22 is narrow in the downsizing of the semiconductor element mounting substrate 1. Become. As a result, the capacitance generated between the signal transmission portion and the ground potential portion can be increased and the characteristic impedance can be reduced by the presence of the notch portion 9. Further, the cutout 9 has an outer shape larger than the groove 3 in plan view. Thereby, the semiconductor element mounting substrate 1 can suppress stress concentration on the second substrate 102 located between the groove 3 and the notch 9. From this, it is possible to reduce the possibility of cracks and cracks occurring in the second substrate 102.
  • the shape of the recessed part 10 and the 2nd recessed part 12 is preferable to make the shape of the recessed part 10 and the 2nd recessed part 12 the same in planar view. As a result, it is possible to suppress the stress generated between the recess 10 and the second recess 12 from being locally concentrated at the interface between the recess 10 and the second recess 12. In addition, an unnecessary and unstable spread of the electric field distribution generated around the side conductor 5 serving as a signal transmission portion of the semiconductor element mounting substrate 1 and fluctuations in characteristic impedance can be suppressed. As a result, the semiconductor element mounting substrate 1 can further improve the frequency characteristics of the signal transmission portion.
  • the lower metal layer 34 may be formed on the lower surface of the first substrate 101, and the upper metal layer 35 may be formed on the upper surface of the third substrate 103.
  • the metal layer 34 on the lower surface facilitates electrical connection with the mounting board. Moreover, the heat dissipation of the semiconductor element mounting substrate 1 through the metal layer 34 is improved. Further, since the upper metal layer 35 is present, an electric field generated when a high-frequency electric signal is transmitted to the signal line 2 is coupled to the upper metal layer 35, so that unnecessary and unstable around the signal line 2. The spread of the electric field distribution can be suppressed. As a result, the semiconductor element mounting substrate 1 can further improve the frequency characteristics of the signal transmission portion.
  • Thermal stress is generated by the manufacturing process of the semiconductor element mounting substrate 1 or the semiconductor device 20 or the heat generation of the semiconductor element 11 when the semiconductor device 20 is operated.
  • the groove 3 and the recess 10 are the same in shape as the notch 9 and the second recess 12, the bonding interface between the groove 3 and the recess 10 and the notch 9 and the second recess 12 as described above. It is possible to suppress local concentration on the screen.
  • the third substrate 103 is provided with the second recess 12 and the side surface ground conductor 31 on the inner surface. As a result, an unnecessary and unstable spread of the electric field distribution at the end of the signal line 2 on the groove 3 side and fluctuations in characteristic impedance can be suppressed. As a result, the frequency characteristics of the semiconductor element mounting substrate 1 can be further improved.
  • FIG. 11 is an exploded perspective view of the semiconductor device 20 according to an embodiment of the invention.
  • the semiconductor element 11 is placed on the mounting area a of the substrate 2 and bonded and fixed to the substrate 2 with an adhesive or the like. Connect electrically.
  • the semiconductor device 20 as a product is completed by mounting the semiconductor element 11 on the semiconductor element mounting substrate 1.
  • FIGS. 12 is an exploded perspective view of a mounting substrate 21 on which a semiconductor device 20 according to an embodiment of the present invention is mounted.
  • FIG. 13 is a semiconductor device 20 according to another embodiment of the present invention, and
  • FIG. 13B is a plan view of the mounting substrate 21,
  • FIG. 13C is a plan view of the second layer of the mounting substrate, and
  • FIG. 13D is a plan perspective view of the mounting substrate 21.
  • FIG. 14 is an exploded perspective view of a semiconductor device 20 according to another embodiment of the present invention.
  • the mounting substrate 21 is composed of a plurality of insulating layers, for example, and the side conductor 5 and the signal electrode 33 on the lower surface are electrically connected to the upper surface of the upper layer via a conductive bonding material such as solder.
  • a signal conductor 26 made of a metal material such as copper foil and a connection terminal 27 are provided for transmitting a high-frequency electric signal.
  • the mounting substrate 21 is made of a metal material such as a copper foil having a predetermined interval so as to surround the connection terminal 27 with the signal conductor 26 interposed between the upper surface of the upper layer, and the ground layer 25 serving as a ground potential. Is formed.
  • the ground layer 25 and the metal layer 34 and the side surface ground conductor 31 provided on the lower surface of the semiconductor element mounting substrate 1 and the lower surface of the mounting region a made of a metal material are bonded via a bonding material such as solder. .
  • the mounting substrate 21 is provided with the connection terminal 27, the signal conductor 26, and the ground layer 25 on the upper surface, thereby forming a so-called coplanar line that is one of the planar transmission lines.
  • the ground layer 25 is not provided at a position overlapping the electrode 6 and the signal electrode 33 on the lower surface in plan view, and further, the signal transmission direction of the signal line 2, that is, the direction orthogonal to the direction of the semiconductor element 11 from the signal line 2. However, it is not provided at a position overlapping the signal line 2.
  • the mounting substrate 21 has a ground conductor 22 formed on the inner layer.
  • the ground conductor 22 has a formation region 23 where the ground conductor 22 is formed and a non-formation region 24 where the ground conductor 22 is not formed.
  • the non-formation region 24 of the ground conductor layer is not provided at a position that overlaps at least the signal electrode 33 and the connection terminal 27 on the lower surface in a plan view.
  • the signal conductor 26 and the side surface are formed by a conductive bonding material such as solder that electrically connects the signal electrode 33 and the connection terminal 27 on the lower surface, or a meniscus formed on the side surface of the side surface conductor 5 by this bonding material. This is because, in the signal transmission portion between the conductor 5 and the ground potential portion, the electrostatic capacitance is increased and the characteristic impedance is reduced.
  • a conductive bonding material such as solder that electrically connects the signal electrode 33 and the connection terminal 27 on the lower surface, or a meniscus formed on the side surface of the side surface conductor 5 by this bonding material.
  • the non-formation region 24 has a pair of side ground conductors 31 that sandwich the side conductor 5 in the signal transmission direction of the signal line 2 in a plan view, that is, in a direction orthogonal to the direction of the semiconductor element 11 from the signal line 2. It is preferable to be provided on the inner side (side conductor 5 side). Thereby, the unnecessary and unstable spread of the electric field distribution in the signal transmission portion between the signal conductor 26 and the side conductor 5 and the fluctuation of the characteristic impedance can be suppressed. As a result, the semiconductor element mounting substrate 1 can further improve the frequency characteristics of the signal transmission portion.
  • SYMBOLS 1 Semiconductor device mounting substrate 101 First substrate 102 Second substrate 103 Third substrate a Mounting region b Peripheral region 2 Signal line 3 Groove 4 Through conductor 5 Side conductor 6 Electrode 7 First ground conductor layer 8 Second ground conductor layer 9 Notch 10 Recess 11 Semiconductor element 12 Second recess 20 Semiconductor device 21 Mounting substrate 22 Ground conductor 23 Formation area 24 Non-formation area 25 Ground layer 26 Signal conductor 27 Connection terminal 28 Second connection terminal 30 Air gap 31 Side surface ground conductor 32 inner surface groove 33 signal electrode 34 on the lower surface metal layer 35 on the lower surface metal layer on the upper surface

Abstract

本発明の半導体素子実装用基板は、第１基板と、第２基板と、信号線路と、溝部と、貫通導体と、側面導体とを備えている。第１基板は、実装領域と周辺領域とを有する。第２基板は、周辺領域に、第１基板の外縁と重なって位置し、実装領域を取り囲んでいる。信号線路は、第２基板の上面に内縁から外縁にかけて位置している。溝部は、第１基板の側面に、下面から上面にかけて位置している。貫通導体は、第２基板の内部に位置し、信号線路と接続されている。側面導体は、溝部の内面に位置し、貫通導体と電気的に接続されている。そして、溝部は第２基板の外縁よりも内側に位置している。

Description

半導体素子実装用基板および半導体装置
　本発明は、半導体素子を実装するための半導体素子実装用基板に関するものである。
　近年、半導体素子には高い周波数特性が求められており、半導体素子の周波数特性を向上させることができる、高性能な半導体素子実装用基板および半導体装置の必要性が高まっている。半導体装置の製造においては、半導体素子実装用基板上の実装領域に半導体素子を実装して、ボンディングワイヤ等で半導体素子の電極と信号線路とを電気的に接続することによって、半導体素子実装用基板に半導体素子を実装し、製品としての半導体装置となる（例えば、特開２０１２－１５６４２８号公報参照）。この場合、半導体素子と外部の回路基板とを電気的に導通するために側面に側面導体を設けることが知られている。
　しかしながら、特開２０１２－１５６４２８号公報に開示された技術では、半導体素子実装用基板の側面に設けられた側面導体が露出しているために、外部からの影響で導体部分が損傷する場合があった。また、他の電極と接触しやすくなる場合があった。
　本発明の一実施形態に係る半導体素子実装用基板は、第１基板と、第２基板と、信号線路と、溝部と、貫通導体と、側面導体とを備えている。第１基板は、実装領域と周辺領域とを有する。第２基板は、周辺領域に、第１基板の外縁と重なって位置し、実装領域を取り囲んでいる。信号線路は、第２基板の上面に内縁から外縁にかけて位置している。溝部は、第１基板の側面に、下面から上面にかけて位置している。貫通導体は、第２基板の内部に位置し、信号線路と接続されている。側面導体は、溝部の内面に位置し、第１基板の上面に形成された電極および貫通導体と電気的に接続されている。そして、溝部は、平面視において、第２基板の外縁よりも内側に位置している。
　本発明の一実施形態に係る半導体装置は、上述した半導体素子実装用基板と、半導体素子とを備えている。半導体素子は、実装領域に実装された、信号線路と電気的に接続されている。
本発明の一実施形態に係る半導体装置の斜視図である。 本発明の一実施形態係る半導体素子実装用基板の斜視図であって、図２Ａは、上面からの斜視図であり、図２Ｂは下面からの斜視図である。 図２Ａに示した本発明の一実施形態に係る半導体素子実装用基板のＰ１領域の拡大図である。 本発明の一実施形態に係る半導体素子実装用基板の平面図である。 本発明の他の実施形態に係る半導体素子実装用基板の斜視図であって、図５Ａは、上面からの斜視図であり、図５Ｂは下面からの斜視図である。 図４に示した本発明の実施形態に係る半導体素子実装用基板のＡ－Ａ線での断面図であって、図６Ａは本発明の一実施形態に係る半導体素子実装用基板の断面図であり、図６Ｂは本発明の他の実施形態に係る半導体素子実装用基板の断面図である。 本発明の他の実施形態に係る半導体素子実装用基板の斜視図であって、図７Ａは、上面からの斜視図であり、図７Ｂは下面からの斜視図である。 本発明の他の実施形態に係る半導体素子実装用基板の斜視図であって、図８Ａは、上面からの斜視図であり、図８Ｂは下面からの斜視図である。 本発明の他の実施形態に係る半導体素子実装用基板のうち、導体部分のみを示した分解斜視図であって、図９Ａは、第３基板の上面の金属層であり、図９Ｂは、第２基板の上面の信号線路および接地導体層であり、図９Ｃは、第１基板の上面の第１接地導体層および電極であり、図９Ｄは、第１基板の下面の金属層である。 図９Ｃに示した第１基板の上面の第１接地導体層および電極のＰ２領域の拡大図である。 本発明の一実施形態に係る半導体装置の分解斜視図である。 本発明の一実施形態に係る半導体装置を実装する実装基板の分解斜視図である。 本発明の他の実施形態に係る半導体装置であって、図１３Ａは、半導体装置の平面図であり、図１３Ｂは、実装基板の平面図、図１３Ｃは、実装基板の２層目の平面図、図１３Ｄは、実装基板の平面透視図である。 本発明の他の実施形態に係る半導体装置の分解斜視図である。
　以下、本発明の実施形態に係る半導体素子実装用基板１について、図面に基づき詳細に説明する。なお、以降の図において同一の構成については同一の参照符号を用いて説明する。
　　＜半導体素子実装用基板の構成＞
　図１は、本発明の一実施形態に係る半導体装置２０の斜視図であり、図２は本発明の一実施形態係る半導体素子実装用基板１の斜視図であって、図２Ａは、上面からの斜視図であり、図２Ｂは下面からの斜視図である。また、図３は図２Ａに示した本発明の一実施形態に係る半導体素子実装用基板のＰ１領域の拡大図である。図４は本発明の一実施形態に係る半導体素子実装用基板１の平面図である。図５は本発明の他の実施形態に係る半導体素子実装用基板１の斜視図であって、図５Ａは、上面からの斜視図であり、図５Ｂは下面からの斜視図である。図６は図４に示した本発明の実施形態に係る半導体素子実装用基板１のＡ－Ａ線での断面図であって、図６Ａは本発明の一実施形態に係る半導体素子実装用基板１の断面図であり、図６Ｂは本発明の他の実施形態に係る半導体素子実装用基板１の断面図である。これらの図において、半導体装置２０および半導体素子実装用基板１は、第１基板１０１、第２基板１０２、信号線路２、溝部３、貫通導体４および側面導体５を備えている。
　また、本発明の他の実施形態として、図７～図９に示すように、半導体素子実装用基板１は、第３基板１０３をさらに備えていてもよい。図７は本発明の他の実施形態に係る半導体素子実装用基板１の斜視図であって、図７Ａは、上面からの斜視図であり、図７Ｂは下面からの斜視図である。図８は本発明の他の実施形態に係る半導体素子実装用基板１の斜視図であって、図８Ａは、上面からの斜視図であり、図８Ｂは下面からの斜視図である。そして、図９は本発明の他の実施形態に係る半導体素子実装用基板１のうち、導体部分のみを示した分解斜視図であって、図９Ａは、第３基板１０３の上面の金属層３５であり、図９Ｂは、第２基板１０２の上面の信号線路２および第２接地導体層８であり、図９Ｃは、第１基板１０１の上面の第１接地導体層７、貫通導体４および電極６であり、図９Ｄは、第１基板１０１の下面の金属層３４および側面導体５である。また、図１０は図９Ｃに示した第１基板の上面の第１接地導体層７、貫通導体４および電極６のＰ２領域の拡大図である。
　半導体素子実装用基板１は、第１基板１０１および第２基板１０２を有している。第１基板１０１の上面には、半導体素子１１を実装する実装領域ａと実装領域ａを取り囲んだ周辺領域ｂとを有している。第１基板１０１は、たとえばアルミナ（Ａｌ２Ｏ３）質焼結体（アルミナセラミックス）等のセラミックスから成る。
　第２基板１０２は、第１基板１０１の周辺領域ｂに位置している。このとき、半導体素子実装用基板１の平面視において、第２基板１０２の外縁は、第１基板１０１の外縁と重なっている。また、第２基板１０２は、実装領域ａを取り囲んだ枠状である。第２基板１０２は、第１基板１０１と同様に、たとえばアルミナ（Ａｌ２Ｏ３）質焼結体（アルミナセラミックス）等のセラミックスから成る。
　また、第２基板１０２の上面に、信号線路２を備えている。信号線路２は、第２基板１０２の内縁側の一方の端部から外縁側の他方の端部に向かって形成され、たとえば、鉄、銅、ニッケル、金、クロム、コバルト、モリブデン、マンガンまたはタングステン等から成る。または、これらの材料の合金から成る。信号線路２は、半導体素子１１と接続される。
　また、第１基板１０１の側面には、第１基板１０１の下面から上面にかけて形成された溝部３と、溝部３の内面に形成されるとともに、信号線路２、後述する電極６および貫通導体４と接続された側面導体５と、を有している。溝部３は、半導体素子実装用基板１の平面視において、第２基板１０２の外縁よりも内側に位置している。側面導体５は、たとえば、鉄、銅、ニッケル、金、クロム、コバルト、モリブデン、マンガンまたはタングステン等から成る。または、これらの材料の合金から成る。
　また、第２基板１０２の内部には、信号線路２と電気的に接続された、第２基板１０２の上面から下面にかけて貫通する貫通導体４が設けられる。貫通導体４は、さらに、第１基板１０１の上面で溝部３の上端部の周囲に設けられる電極６を介して側面導体５と電気的に接続される。貫通導体４は、信号線路２の他方の端部と重なる位置にあり、電気的に接続される。この場合には、高周波の電気信号をより確実に貫通導体４から信号線路２に伝送させることができるとともに、伝送される高周波の電気信号の伝送損失や反射損失を低減させることができる。
　溝部３は、平面視において、第２基板１０２の外縁よりも内側に位置している。つまり、溝部３がある箇所において、第２基板１０２が出っ張った状態になる。このため、溝部３に形成された側面導体５は、電気的な導通を良好に維持した状態とすることができる。つまり、外部からの影響によって、導体に傷がついたり、損傷したり、ショートするおそれを低減させることができる。
　また、平面視において、第２基板１０２の外縁は、第１基板１０１の外縁よりも外側に位置していてもよい。このことによって、溝部３の上面にある第２基板１０２は、より外側に出っ張っていることになる。つまり、溝部３に形成された側面導体５は、外部からの影響を受けにくく、電気的な導通を良好に維持した状態とすることができる。外部からの影響によって、導体に傷がついたり、損傷したり、ショートするおそれをより低減させることができる。
　さらに、図６および図１０に示すように、半導体素子実装基板１は、第１基板１０１の上面、もしくは第２基板１０２の下面であって、第１基板１０１と第２基板１０２の間に位置し、側面導体５と電気的に接続された電極６と、電極６と間をあけて位置した、第１接地導体層７とをさらに有している。つまり、電極６および第１接地導体層７は、半導体素子実装基板１の内部に位置した信号導体層および接地導体層である。このような構成によって、半導体素子実装用基板１の内部において、電極６が第１接地導体層７によって取り囲まれるように位置することによって、側面導体５および電極６における特性インピーダンスを低減することができる。さらに、電極６を介した、側面導体５から貫通導体４に至る信号伝送部分に生じる電界が意図しない範囲に広がる可能性を抑制することができ、電極６と第１接地導体層７との間に結合させることができる。このことによって、この信号伝送部分の電界分布の拡がりを抑制することができる。また、高周波の電気信号が電極６と第１接地導体層７との間で電界結合しながら伝送することができる。また、信号伝送部分における特性インピーダンスを安定化させることができる。
　すなわち、半導体素子実装用基板１は、信号伝送部分が接地電位部分に取り囲まれる構成となり、信号伝送部分の電界分布の拡がりを抑制できる。このことから、半導体素子実装用基板１の信号伝送部分における特性インピーダンスの変動を抑制することができる。また、周波数特性を向上させることができる、高性能な半導体素子実装用基板１および半導体装置２０を提供することが可能となる。
　さらに、はんだ等の導電性の接合材を介して側面導体５を外部の実装基板に電気的に接続する際に、接合材によるメニスカスが溝部３の内面の下端に形成される。このような構成であることによって、側面導体５は、外部の実装基板と電気的に安定して接続される。つまり、半導体素子実装用基板１は、信号伝送部分における特性インピーダンスの変動を抑制することができ、周波数特性を向上させることができる。
　また、半導体素子実装用基板１は、第２基板１０２の上面に、信号線路２を挟むようにして、第２接地導体層８をさらに備えていてもよい。このような構成によって、第２基板１０２の上面において、信号伝送部分が接地電位部分に挟まれる、いわゆるコプレーナ線路の構成とすることができる。この結果、半導体素子実装用基板１の信号伝送部分における周波数特性をさらに向上させることができる。さらに、第１基板１０１と第２基板１０２の間に位置し、電極６と間をあけて位置した第１接地導体層７が信号線路２および第２接地導体層８と重なる箇所に設けられる。この場合には、いわゆるグランド付きコプレーナ線路の構成となり、半導体素子実装用基板１の信号伝送部分における周波数特性をさらに向上させることができる。
　また、図６および図１０に示すように、電極６は、第１基板１０１の上面、もしくは第２基板１０２の下面に側面導体５が延びる方向と直交する方向で、溝部３の上端部（第２基板１０２側の端部）の周囲に設けられ、側面導体５に電気的に接続される。このとき、下面視において電極６の外縁は、側面導体５の外縁よりも半導体素子実装用基板１の内側に位置している。つまり、電極６は、下面視において、第２基板１０２の下面に露出しない。電極６が第２基板１０２の下面に露出していない場合には、半導体装置２０をはんだ等の導電性の接合材を介して実装基板に電気的に接続する際に、接合材が側面導体５を介して電極６に濡れ広がることを低減させることができる。その結果、第２基板１０２と接合材との熱膨張係数差に起因して生じる応力を低減できる。また、接合材の濡れ広がり方によって特性インピーダンスが不安定に変動する可能性を低減することができる。その結果、信号伝送部分となる側面導体５および電極６における周波数特性をさらに良好に維持することができる。
　また、電極６は、図１０に示すように、溝部３と反対方向に突出するように内層の接続端子である第２接続端子２８が設けられ、第２接続端子２８の第２基板１０２側の面に貫通導体４が接続される。これにより、電極６は、第２接続端子２８および貫通導体４を介して信号線路２に電気的に接続される。その結果、半導体素子実装用基板１は、電極６および第２接続端子２８と第１接地導体層７との間に生じる静電容量が大きくなる。また、特性インピーダンスが小さくなることを緩和することができる。よって、電極６および第２接続端子２８による信号伝送部分の特性インピーダンスを所望の値にすることが容易となり、半導体素子実装用基板１の小型化を実現できる。また、信号伝送部分における周波数特性をさらに向上させることができる。
　第２接続端子２８は、平面視において、電極６の外縁の中央部から溝部３と反対方向に直線状に設けられ、第２基板１０２側の面に貫通導体４が接続される。その結果、半導体素子実装用基板１は、電極６および第２接続端子２８による信号伝送部分の長さを短くすることができ、信号伝送部分における周波数特性をさらに向上させることができる。
　また、半導体素子実装用基板１は、第１基板１０１の側面から第２基板１０２の側面にかけて、溝部３を挟むようにして形成された側面接地導体３１をさらに備えている。このような構成によって、側面においても、信号伝送部分が接地電位部分に挟まれる構成となり、半導体素子実装用基板１の信号伝送部分に生じる電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動を抑制することができる。この結果、半導体素子実装用基板１の周波数特性をさらに向上させることができる。また、側面接地導体３１は、第１基板１０１の側面から第２基板１０２の側面にかけて、溝部３を挟むように連続して設けられてもよい。これにより、半導体素子実装用基板１は、側面接地導体３１の電位を安定化させることができる。さらに、側面接地導体３１は、平面視において、第１基板１０１の側面に設けられる側面接地導体３１と、第２基板１０２の側面に設けられる側面接地導体３１とが重なるように設けられてもよい。この結果、半導体素子実装用基板１は、半導体素子実装用基板１の信号伝送部分に生じる電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動をより安定して抑制することができる。
　また、図１０に示すように、電極６は平面視したときの外形状が略半円形状である。このような構成によって、半導体素子実装用基板１の製造工程において、電極６を容易に設けることができるとともに、電極６の外形部分に応力が局所的に生じる可能性を低減できる。さらに、半導体素子実装用基板１は、電極６の外形部分における電界分布の拡がりが偏ることを抑制することができる。この結果、半導体素子実装用基板１は、電極６の外形部分に生じる応力によって電極６が剥がれたり、第１基板１０１や第２基板１０２にクラックが生じたりするおそれを低減できるとともに、信号伝送部分の周波数特性をさらに向上させることができる。また、下面の信号電極３３は、平面視したときの外形状が略半円形状である。このような構成によって、上述と同様の作用効果により、半導体素子１１と外部の実装基板との間の電気的な接続を安定させることができ、周波数特性を改善することができる。また、下面の信号電極３３を介して半導体装置２０を外部の実装基板にはんだ等の接続部材で実装する際に、下面の信号電極３３および接続部材の周辺に生じる応力が一部に集中することを低減することができる。
　また、実装領域ａを取り囲む第２基板１０２の周縁の内壁に、半導体素子実装用基板１の平面視にて信号線路２を間に挟むように内面溝３２が設けられていてもよく、この内面溝３２の内面にも接地電位となる内面接地導体が形成されている。その結果、このような構成である半導体素子実装用基板１は、信号線路２の実装領域ａ側の端部における電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動を抑制することができ、半導体素子実装用基板１の周波数特性をさらに向上させることができる。
　また、図５Ｂ、図６Ｂおよび図８Ｂに示すように、本発明の他の実施形態に係る半導体素子実装用基板１には、第１基板１０１の一部であって、平面視で実装領域ａを取り囲むように、第１接地導体層７よりも下面の信号電極３３側（に、空隙部３０が設けられていてもよい。半導体素子実装用基板１または半導体装置２０の製造工程や、半導体装置２０を作動させる際の半導体素子１１の発熱によって半導体素子実装用基板１内に温度変化や温度勾配が発生する。この結果、半導体素子実装用基板１や半導体素子１１の熱膨張や熱収縮に起因した応力が生じる場合がある。このような場合であっても、空隙部３０存在することによって半導体素子実装用基板１に生じる応力を緩和することができるので、半導体素子実装用基板１の破損やクラックの発生を抑制することが可能となる。また、基板２の変形や反りに伴って生じる実装領域ａの変形や反りを抑制することができるため、半導体素子１１を実装領域ａに安定して実装することができる。また、実装領域ａの変形や反りに伴って生じる半導体素子１１の破損を抑制することができる。
　さらに、半導体素子実装用基板１の小型化において、側面導体５、下面の信号電極３３および電極６と第１接地導体層７との間隔が狭くなり、信号伝送部分と接地電位部分との間に生じる静電容量が大きくなるとともに特性インピーダンスが小さくなることを、空隙部３０が存在することによって緩和することができる。よって、信号伝送部分の特性インピーダンスを所望の値にすることが容易となり、半導体素子実装用基板１の小型化を実現できるとともに、信号伝送部分における周波数特性をさらに向上させることができる。
　また、半導体素子実装用基板１は実装領域ａが金属材料であってもよい。このとき実装領域ａは、鉄、銅、ニッケル、クロム、コバルトまたはタングステンのような金属材料を用いることができる。あるいは、これらの金属からなる合金を用いることができる。また、実装領域ａは第１接地導体層７とはんだやろう材等の導電性の接合材で電気的に接続されている。このような構成によって、半導体素子実装用基板１の放熱性が向上するとともに実装領域ａ、第１接地導体層７、接地導体２２、側面接地導体３１が外部の実装基板に設けられる後述するグランド層２５に実装領域ａを介して接続され、それぞれの接地電位が安定する。また、半導体素子実装用基板１の接地電位となる実装領域ａと外部の実装基板に設けられる接地導体との接合面積を大きくすることができることから、実装領域ａを含む半導体素子実装用基板１の接地電位がさらに安定する。
　この結果、半導体素子実装用基板１の信号伝送部分における周波数特性をさらに向上させることができる。さらに、半導体素子実装用基板１には、第１基板１０１に空隙部３０が設けられていると、前述と同様の作用効果によって半導体素子実装用基板１の破損やクラックの発生、さらに、半導体素子１１の破損を抑制することが可能となる。また、半導体素子実装用基板１の信号伝送部分における周波数特性をさらに向上させることができる。
　また、溝部３は、平面視において、例えば半楕円形状または円形状である。また、溝部３が曲線部を有している。半導体素子実装用基板１または半導体装置２０の製造工程や、半導体装置２０を作動させる際の半導体素子１１の発熱によって半導体素子実装用基板１内に温度変化や温度勾配が発生する。これによって、半導体素子実装用基板１の熱膨張や熱収縮に起因した応力が生じる場合がある。このような場合にも、溝部３が曲線部を有していることによって、溝部３の局所に応力が集中することを抑制することができ、第１基板１０１、側面導体５、電極６、下面の信号電極３３および側面接地導体３１の破損やクラックの発生を抑制することが可能となる。また、溝部３は、平面視において、電極６の外形状と同じである。これにより、半導体素子実装用基板１は、上述と同様の作用効果によって溝部３および電極６の局所に応力が集中することを抑制することができる。
　また、図３に示すように、側面視において第１基板１０１および第２基板１０２の側面に凹部１０をさらに備えていてもよい。凹部１０は、溝部３の両側に、溝部３と間をあけて、第１基板１０１の下面から第２基板１０２の上面にかけて設けられている。この凹部１０は、内周面に側面接地導体３１が設けられているのがよい。このことによって、接地導体となる側面接地導体３１の面積を大きくすることができることから、半導体素子実装用基板１の接地電位をより安定させることができる。また、側面導体５の周囲に生じる電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動をより安定して抑制することができる。
　また、図７～図９に示すように、半導体素子実装用基板１は、第２基板１０２の上面に第３基板１０３をさらに備えている。第３基板１０３は、例えば第１基板１０１および第２基板１０２を構成する材料と同じであり、平面視で外周の形状が同じである。例えば、第３基板１０３は、側面に、平面視において溝部３と重なる位置に切欠き部９、第２の凹部１２を有しており、切欠き部９の内面には接地導体が設けられておらず、第２の凹部１２の内面には側面接地導体３１が連続して設けられている。第３基板１０３は、内面に接地導体が設けられていない切欠き部９が設けられていることにより、半導体素子実装用基板１の小型化において、信号線路２と接地導体２２との間隔が狭くなる。このことによって、信号伝送部分と接地電位部分との間に生じる静電容量が大きくなるとともに特性インピーダンスが小さくなることを、切欠き部９が存在することによって緩和することができる。また、切欠き部９は、平面視において、外形が溝部３より大きくなる。これにより、半導体素子実装用基板１は、溝部３と切欠き部９との間に位置する第２基板１０２に応力が集中することを抑制できる。このことから、第２基板１０２にクラックや割れが生じる可能性を低減することができる。さらに、平面視において、凹部１０と第２の凹部１２の形状を同じにするのがよい。その結果、凹部１０と第２の凹部１２との間に生じる応力が凹部１０と第２の凹部１２との界面において局所的に集中することを抑制できる。また、半導体素子実装用基板１の信号伝送部分となる側面導体５の周囲に生じる電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動を抑制することができる。この結果、半導体素子実装用基板１は、信号伝送部分の周波数特性をさらに向上させることができる。
　図９に示すように、第１基板１０１の下面には下面の金属層３４、第３基板１０３の上面には、上面の金属層３５が形成されていてもよい。下面に金属層３４があることによって、実装基板との電気的な接続がしやすくなる。また、金属層３４を介した半導体素子実装用基板１の放熱性が向上する。また、上面の金属層３５があることによって、信号線路２に高周波の電気信号が伝送する際に生じる電界が上面の金属層３５に結合されることにより、信号線路２の周囲における不要かつ不安定な電界分布の拡がりを抑制することができる。その結果、半導体素子実装用基板１は、信号伝送部分の周波数特性をさらに向上させることができる。
　半導体素子実装用基板１または半導体装置２０の製造工程や、半導体装置２０を作動させる際の半導体素子１１の発熱によって熱応力が生じる。このとき、溝部３および凹部１０と切欠き部９および第２の凹部１２の形状が同じであれば、上記のとおり溝部３および凹部１０と切欠き部９および第２の凹部１２との接合界面に局所的に集中することを抑制することができる。さらに、第３基板１０３は、第２の凹部１２が設けられているとともに内面に側面接地導体３１が設けられている。このことにより、信号線路２の溝部３側の端部における電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動を抑制することができる。この結果、半導体素子実装用基板１の周波数特性をさらに向上させることができる。
　　＜半導体装置の構成＞
　図１１は、発明の一実施形態に係る半導体装置２０の分解斜視図である。半導体装置２０を組み立てる場合、基板２の実装領域ａに半導体素子１１を載置して基板２に接着剤等を介して接着固定し、半導体素子１１と信号線路２とをボンディングワイヤ等を介して電気的に接続する。このようにして、半導体素子実装用基板１に半導体素子１１を実装することによって製品としての半導体装置２０が完成する。
　半導体装置２０の他の実施形態として、図１２～図１４に基づいて説明する。図１２は、本発明の一実施形態に係る半導体装置２０を実装する実装基板２１の分解斜視図であり、図１３は本発明の他の実施形態に係る半導体装置２０であって、図１３Ａは、半導体装置２０の平面図であり、図１３Ｂは、実装基板２１の平面図、図１３Ｃは、実装基板の２層目の平面図、図１３Ｄは、実装基板２１の平面透視図である。また、図１４は本発明の他の実施形態に係る半導体装置２０の分解斜視図である。
　実装基板２１は、例えば複数の絶縁層で構成されており、上層の上面には、はんだ等の導電性の接合材を介して側面導体５および下面の信号電極３３が電気的に接続されるとともに高周波の電気信号が伝送される、銅箔等の金属材料から成る信号導体２６および接続端子２７ が設けられる。さらに、実装基板２１は、上層の上面に信号導体２６を間に挟み、接続端子２７を取り囲むように、所定の間隔が設けられた銅箔等の金属材料から成り、接地電位となるグランド層２５が形成されている。
　このグランド層２５と、半導体素子実装用基板１の下面に設けられた金属層３４や側面接地導体３１、金属材料からなる実装領域ａの下面とが、はんだ等の接合材を介して接合される。実装基板２１は、上面に前述の接続端子２７、信号導体２６およびグランド層２５が設けられることにより、平面伝送線路の１つである、いわゆる、コプレーナ線路が構成される。グランド層２５は、平面視において、電極６および下面の信号電極３３と重なる位置に設けられず、さらに、信号線路２の信号伝送方向、すなわち、信号線路２から半導体素子１１の方向と直交する方向において、信号線路２と重なる位置に設けられていない。
　また、実装基板２１は、内層に接地導体２２が形成されている。接地導体２２は、接地導体２２が形成される形成領域２３および接地導体２２が形成されない非形成領域２４を有している。接地導体層の非形成領域２４は、平面視において、少なくとも下面の信号電極３３および接続端子２７と重なる位置に設けられない。このことによって、半導体装置２０を実装基板２１に実装した際に、所望の特性インピーダンスの範囲に調整し難くなることを緩和することができる。なぜならば、下面の信号電極３３と接続端子２７とを電気的に接続するはんだ等の導電性の接合材や、この接合材によって側面導体５の側面に形成されるメニスカスにより、信号導体２６と側面導体５との間の信号伝送部分において、接地電位部分との間に生じる静電容量が大きくなるとともに特性インピーダンスが小さくなるためである。
　また、非形成領域２４は、平面視において、信号線路２の信号伝送方向、すなわち、信号線路２から半導体素子１１の方向と直交する方向において、側面導体５を間に挟む一対の側面接地導体３１よりも内側（側面導体５側）に設けられることがよい。これにより、信号導体２６と側面導体５との間の信号伝送部分における電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動を抑制することができる。この結果、半導体素子実装用基板１は、信号伝送部分の周波数特性をさらに向上させることができる。
　以上に説明した、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更等が可能である。
１　半導体素子実装用基板
１０１　第１基板
１０２　第２基板
１０３　第３基板
ａ　実装領域
ｂ　周辺領域
２　信号線路
３　溝部
４　貫通導体
５　側面導体
６　電極
７　第１接地導体層
８　第２接地導体層
９　切欠き部
１０　凹部
１１　半導体素子
１２　第２の凹部
２０　半導体装置
２１　実装基板
２２　接地導体
２３　形成領域
２４　非形成領域
２５　グランド層
２６　信号導体
２７　接続端子
２８　第２接続端子
３０　空隙部
３１　側面接地導体
３２　内面溝
３３　下面の信号電極
３４　下面の金属層
３５　上面の金属層

Claims (9)

  1. 　上面に半導体素子を実装する実装領域と前記実装領域を取り囲む周辺領域とを有する第１基板と、
    前記第１基板の前記周辺領域に位置するとともに前記第１基板の外縁と重なって位置した、前記実装領域を取り囲む枠状の第２基板と、
    前記第２基板の上面に前記第２基板の内縁から外縁にかけて位置した、信号線路と、
    前記第１基板の側面であって、前記第１基板の下面から前記第１基板の上面にかけて位置した溝部と、
    前記第２基板の内部に位置した、前記信号線路と接続された貫通導体と、
    前記第１基板の前記溝部の内面に位置しているとともに、前記貫通導体と電気的に接続された側面導体と、を備えており、
    前記溝部は前記第２基板の外縁よりも内側に位置したことを特徴とする半導体素子実装用基板。
  2. 　前記第２基板の下面に、前記側面導体と前記貫通導体とを接続する電極があり、
    下面視において、前記電極の外縁は前記側面導体の外縁よりも内側に位置していることを特徴とする請求項１に記載の半導体素子実装用基板。
  3. 　前記第１基板と前記第２基板の間に、前記電極と間をあけて位置した、第１接地導体層があり、
    前記第２基板の上面には、前記信号線路の両側に、前記信号線路と間をあけて位置した、
    接地導体層とをさらに備えていることを特徴とする請求項２に記載の半導体素子実装用基板。
  4. 　平面視において、前記第２基板の外縁は、前記第１基板の外縁よりも外側に位置していることを特徴とする請求項１乃至請求項３のいずれか１つに記載の半導体素子実装用基板。
  5. 　前記第２基板の上面に、前記実装領域を取り囲む枠状の第３基板をさらに備えていることを特徴とする請求項１乃至請求項４のいずれか１つに記載の半導体素子実装用基板。
  6. 　前記第３基板の側面であって、側面視において前記溝部と重なる位置に切欠き部を有することを特徴とする請求項５に記載の半導体素子実装用基板。
  7. 　側面視において、前記第１基板および前記第２基板の側面であって、前記溝部の両側に、前記溝部と間をあけて位置した、凹部をさらに備えていることを特徴とする請求項１乃至請求項６のいずれか１つに記載の半導体素子実装用基板。
  8. 　請求項１乃至請求項７のいずれか１つに記載の半導体素子実装用基板と、
    前記実装領域に実装された、前記信号線路と電気的に接続された半導体素子とを備えていることを特徴とする半導体装置。
  9. 　前記第１基板の下面であって、前記第１基板の下面と接合された実装基板をさらに備えており、
    前記実装基板は内部に接地導体の形成領域および接地導体の非形成領域を有しているとともに、前記接地導体の非形成領域は、前記側面導体と重なっていることを特徴とする請求項８に記載の半導体装置。
PCT/JP2017/026604 2016-07-28 2017-07-24 半導体素子実装用基板および半導体装置 WO2018021209A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018529863A JP6853252B2 (ja) 2016-07-28 2017-07-24 半導体素子実装用基板および半導体装置
US16/320,049 US10777493B2 (en) 2016-07-28 2017-07-24 Semiconductor device mounting board and semiconductor package
CN201780045405.9A CN109478537B (zh) 2016-07-28 2017-07-24 半导体元件安装用基板以及半导体装置
EP17834215.0A EP3493252B1 (en) 2016-07-28 2017-07-24 Substrate for mounting semiconductor element and semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-148006 2016-07-28
JP2016148006 2016-07-28

Publications (1)

Publication Number Publication Date
WO2018021209A1 true WO2018021209A1 (ja) 2018-02-01

Family

ID=61017333

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/026604 WO2018021209A1 (ja) 2016-07-28 2017-07-24 半導体素子実装用基板および半導体装置

Country Status (5)

Country Link
US (1) US10777493B2 (ja)
EP (1) EP3493252B1 (ja)
JP (2) JP6853252B2 (ja)
CN (1) CN109478537B (ja)
WO (1) WO2018021209A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020120076A (ja) * 2019-01-28 2020-08-06 京セラ株式会社 電子部品用パッケージおよび電子装置
WO2023054419A1 (ja) 2021-09-30 2023-04-06 京セラ株式会社 半導体素子実装用基板及び半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102107025B1 (ko) * 2018-09-14 2020-05-07 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
JP7286389B2 (ja) * 2019-04-15 2023-06-05 キヤノン株式会社 無線通信装置、無線通信システムおよび通信方法
TWI771610B (zh) * 2019-09-02 2022-07-21 矽品精密工業股份有限公司 電子封裝件及其承載結構與製法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01253260A (ja) * 1988-03-31 1989-10-09 Nec Corp 半導体装置
JPH05218653A (ja) * 1992-01-31 1993-08-27 Sumitomo Metal Ind Ltd セラミック多層回路基板
JPH09232351A (ja) * 1996-02-23 1997-09-05 Fujitsu Ltd 電子素子用パッケージ
JPH09293826A (ja) * 1996-04-26 1997-11-11 Kyocera Corp 高周波用半導体装置
JP2003068921A (ja) * 2001-08-22 2003-03-07 Toyo Commun Equip Co Ltd 表面実装型電子部品
JP2003218265A (ja) * 2002-01-21 2003-07-31 Tokyo Denpa Co Ltd 電子部品容器
JP2004247627A (ja) * 2003-02-17 2004-09-02 Alps Electric Co Ltd 表面実装型回路モジュール及びその製造方法
JP2009266905A (ja) * 2008-04-23 2009-11-12 Panasonic Corp 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3296160B2 (ja) * 1995-10-24 2002-06-24 富士通株式会社 表示ユニット
JP4131524B2 (ja) * 1997-09-18 2008-08-13 シチズン電子株式会社 表面実装型フォトカプラ
JP3570887B2 (ja) * 1998-04-28 2004-09-29 京セラ株式会社 高周波用配線基板
JP3178452B2 (ja) * 1999-02-24 2001-06-18 日本電気株式会社 半導体装置用パッケージとその実装構造
JP2001223286A (ja) 2000-02-10 2001-08-17 New Japan Radio Co Ltd リードレスチップキャリア用基板及びリードレスチップキャリア
JP2002190540A (ja) * 2000-12-20 2002-07-05 Kyocera Corp 半導体素子収納用パッケージ
JP3911473B2 (ja) * 2002-11-26 2007-05-09 京セラ株式会社 半導体装置搭載基板
JP2004200243A (ja) * 2002-12-16 2004-07-15 Kyocera Corp 半導体素子収納用パッケージおよび半導体装置
CN100390818C (zh) * 2003-07-03 2008-05-28 株式会社瑞萨科技 多功能卡装置
JP2005129818A (ja) * 2003-10-27 2005-05-19 Kyocera Corp 配線基板及びその実装構造
JP4511336B2 (ja) * 2004-12-24 2010-07-28 京セラ株式会社 多数個取り配線基板および電子装置の製造方法
US8354688B2 (en) * 2008-03-25 2013-01-15 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base/ledge heat spreader, dual adhesives and cavity in bump
US20100270668A1 (en) * 2009-04-28 2010-10-28 Wafer-Level Packaging Portfolio Llc Dual Interconnection in Stacked Memory and Controller Module
JP5791283B2 (ja) 2011-01-28 2015-10-07 京セラ株式会社 電子部品収納用パッケージ、およびそれを備えた電子装置
US9491873B2 (en) 2011-05-31 2016-11-08 Kyocera Corporation Element housing package, component for semiconductor device, and semiconductor device
CN104103747A (zh) * 2013-04-03 2014-10-15 光宝电子(广州)有限公司 发光二极管封装结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01253260A (ja) * 1988-03-31 1989-10-09 Nec Corp 半導体装置
JPH05218653A (ja) * 1992-01-31 1993-08-27 Sumitomo Metal Ind Ltd セラミック多層回路基板
JPH09232351A (ja) * 1996-02-23 1997-09-05 Fujitsu Ltd 電子素子用パッケージ
JPH09293826A (ja) * 1996-04-26 1997-11-11 Kyocera Corp 高周波用半導体装置
JP2003068921A (ja) * 2001-08-22 2003-03-07 Toyo Commun Equip Co Ltd 表面実装型電子部品
JP2003218265A (ja) * 2002-01-21 2003-07-31 Tokyo Denpa Co Ltd 電子部品容器
JP2004247627A (ja) * 2003-02-17 2004-09-02 Alps Electric Co Ltd 表面実装型回路モジュール及びその製造方法
JP2009266905A (ja) * 2008-04-23 2009-11-12 Panasonic Corp 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3493252A4 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020120076A (ja) * 2019-01-28 2020-08-06 京セラ株式会社 電子部品用パッケージおよび電子装置
JP7237609B2 (ja) 2019-01-28 2023-03-13 京セラ株式会社 電子部品用パッケージおよび電子装置
WO2023054419A1 (ja) 2021-09-30 2023-04-06 京セラ株式会社 半導体素子実装用基板及び半導体装置

Also Published As

Publication number Publication date
EP3493252A1 (en) 2019-06-05
JP7049500B2 (ja) 2022-04-06
CN109478537A (zh) 2019-03-15
EP3493252A4 (en) 2020-04-15
EP3493252B1 (en) 2022-10-26
JPWO2018021209A1 (ja) 2019-05-09
CN109478537B (zh) 2022-08-19
JP2021101475A (ja) 2021-07-08
US20190221507A1 (en) 2019-07-18
US10777493B2 (en) 2020-09-15
JP6853252B2 (ja) 2021-03-31

Similar Documents

Publication Publication Date Title
JP7049500B2 (ja) 半導体素子実装用基板および半導体装置
JP6929283B2 (ja) 高周波用セラミックス基板および高周波用半導体素子収納パッケージ
JP6243510B2 (ja) 電子部品収納用パッケージおよび電子装置
JP6633656B2 (ja) 配線基板、光半導体素子パッケージおよび光半導体装置
JP6274358B1 (ja) 半導体装置
JP6151794B2 (ja) 回路基板、電子部品収納用パッケージおよび電子装置
WO2012165434A1 (ja) 素子収納用パッケージ、半導体装置用部品および半導体装置
JP6039470B2 (ja) 電子部品搭載用パッケージおよびそれを用いた電子装置
JP4874177B2 (ja) 接続端子及びこれを用いたパッケージ並びに電子装置
JP4903738B2 (ja) 電子部品収納用パッケージおよび電子装置
JPWO2020111257A1 (ja) 配線基板、電子部品搭載用パッケージおよび電子装置
WO2015012405A1 (ja) 素子収納用パッケージおよび実装構造体
JPWO2019050046A1 (ja) 配線基板とフレキシブル基板の接続構造および電子部品収納用パッケージ
JP5261104B2 (ja) 回路基板および電子装置
JP6673764B2 (ja) 半導体素子実装用基板および半導体装置
JP5721359B2 (ja) 半導体装置用基体、およびそれを備えた半導体装置
JP6711862B2 (ja) 高周波線路接続構造
WO2023054419A1 (ja) 半導体素子実装用基板及び半導体装置
JP6282944B2 (ja) 配線基板およびこれを用いた高周波装置
JP6239970B2 (ja) Ｔｏ−ｃａｎ型パッケージ用ヘッダーおよび半導体装置
WO2015029880A1 (ja) 素子収納用パッケージおよび実装構造体
JP6408661B2 (ja) Ｔｏ−ｃａｎ型パッケージ用ヘッダーおよび半導体装置
CN118043959A (en) Semiconductor element mounting substrate and semiconductor device

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17834215

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2018529863

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2017834215

Country of ref document: EP

Effective date: 20190228