JP3178452B2 - 半導体装置用パッケージとその実装構造 - Google Patents
半導体装置用パッケージとその実装構造Info
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のパッケ
ージに関し、特にセラミックを用いたヒートシンク構造
のパッケージとその実装構造に関するものである。
ージに関し、特にセラミックを用いたヒートシンク構造
のパッケージとその実装構造に関するものである。
【０００２】
【従来の技術】従来、熱対策を施した半導体装置用パッ
ケージとして、ヒートシンク構造のセラミックパッケー
ジが提案されている。図５はその一例の斜視図であり、
図６はそのＢＢ線断面図である。ヒートシンク２１は、
金属部材を所要の形状に加工し、その側辺部に機器装置
等に実装する際に利用されるネジ溝２１ａが形成されて
おり、このヒートシンク２１上に矩形枠状をしたセラミ
ック側壁２２が一体的に搭載されている。前記セラミッ
ク側壁２２の内側面に設けられた内部接続電極２３から
はセラミック側壁の外側面にまで水平に内部導体２４が
伸びており、そのセラミック側壁の外側面において金属
板を加工したリード電極２５が一体的に接続されてい
る。さらに、前記セラミック側壁２２で囲まれる前記ヒ
ートシンク２１上には、電界効果トランジスタ（ＦＥ
Ｔ）といった半導体素子２７と、内部整合回路を構成す
る回路基板２８が搭載される。そして、前記ＦＥＴ２７
と回路基板２８との間、及び回路基板２８と前記内部接
続電極２３との間はそれぞれ金属細線２９により電気接
続され、これにより前記ＦＥＴ２７と回路基板２８とで
構成される高周波回路が前記リード電極２５に電気接続
されることになる。また、前記セラミック側壁２２上に
は図７に示すように、キャップ３０が取着され、内部を
封止している。
ケージとして、ヒートシンク構造のセラミックパッケー
ジが提案されている。図５はその一例の斜視図であり、
図６はそのＢＢ線断面図である。ヒートシンク２１は、
金属部材を所要の形状に加工し、その側辺部に機器装置
等に実装する際に利用されるネジ溝２１ａが形成されて
おり、このヒートシンク２１上に矩形枠状をしたセラミ
ック側壁２２が一体的に搭載されている。前記セラミッ
ク側壁２２の内側面に設けられた内部接続電極２３から
はセラミック側壁の外側面にまで水平に内部導体２４が
伸びており、そのセラミック側壁の外側面において金属
板を加工したリード電極２５が一体的に接続されてい
る。さらに、前記セラミック側壁２２で囲まれる前記ヒ
ートシンク２１上には、電界効果トランジスタ（ＦＥ
Ｔ）といった半導体素子２７と、内部整合回路を構成す
る回路基板２８が搭載される。そして、前記ＦＥＴ２７
と回路基板２８との間、及び回路基板２８と前記内部接
続電極２３との間はそれぞれ金属細線２９により電気接
続され、これにより前記ＦＥＴ２７と回路基板２８とで
構成される高周波回路が前記リード電極２５に電気接続
されることになる。また、前記セラミック側壁２２上に
は図７に示すように、キャップ３０が取着され、内部を
封止している。
【０００３】この構成のパッケージを機器装置に実装す
る構成では、ヒートシンク２１のネジ溝２１ａにより機
器装置のシャーシ等のグランド面１００に密接状態に固
定するとともに、前記グランド面１００上に配置されて
いるマイクロストリップ基板１０１のマイクロストリッ
プライン１０２に前記リード電極２５をろう付け等によ
って一体的に接続する。これにより、マイクロストリッ
プ基板１０１に対してパッケージが電気接続されること
になる。
る構成では、ヒートシンク２１のネジ溝２１ａにより機
器装置のシャーシ等のグランド面１００に密接状態に固
定するとともに、前記グランド面１００上に配置されて
いるマイクロストリップ基板１０１のマイクロストリッ
プライン１０２に前記リード電極２５をろう付け等によ
って一体的に接続する。これにより、マイクロストリッ
プ基板１０１に対してパッケージが電気接続されること
になる。
【０００４】
【発明が解決しようとする課題】このような従来の半導
体装置用パッケージでは、実装を行ったときの実装位置
のばらつきにより、半導体装置の高周波特性の劣化が生
じ易いという問題がある。すなわち、図７のように、パ
ッケージをグランド面１００に搭載するために、マイク
ロストリップ基板１０１とパッケージとの間には予め寸
法余裕が設けられており、そのため、パッケージを実装
した状態ではセラミック側壁２２とマイクロストリップ
基板１０１との間に寸法Ｌ２が存在し、この寸法Ｌ２の
領域において、前記リード電極２５はマイクロストリッ
プ基板１０１に対してブリッジ状に延長されることにな
る。ここで前記リード電極２５のブリッジ部ＢＸは、マ
イクロ波信号等の高周波信号に対してインダクタンス成
分Ｌと、グランド面に対するキャパシタンス成分Ｃを有
している。そして、前記グランド面１００に対してパッ
ケージの位置にずれが生じ、特に、前記リード電極の長
さ方向に位置ずれが生じて前記寸法Ｌ２が変化すると、
前記リード電極２５のブリッジ部ＢＸの長さが変化さ
れ、前記Ｌ，Ｃ成分が変化し、リード電極２５と接続す
るマイクロストリップライン１０２からパッケージ内部
を見たときのインピーダンスが変化し、これが高周波特
性の劣化を引き起こすことになる。これは周波数帯が高
くなればなるほど顕著になり、無視できない問題とな
る。
体装置用パッケージでは、実装を行ったときの実装位置
のばらつきにより、半導体装置の高周波特性の劣化が生
じ易いという問題がある。すなわち、図７のように、パ
ッケージをグランド面１００に搭載するために、マイク
ロストリップ基板１０１とパッケージとの間には予め寸
法余裕が設けられており、そのため、パッケージを実装
した状態ではセラミック側壁２２とマイクロストリップ
基板１０１との間に寸法Ｌ２が存在し、この寸法Ｌ２の
領域において、前記リード電極２５はマイクロストリッ
プ基板１０１に対してブリッジ状に延長されることにな
る。ここで前記リード電極２５のブリッジ部ＢＸは、マ
イクロ波信号等の高周波信号に対してインダクタンス成
分Ｌと、グランド面に対するキャパシタンス成分Ｃを有
している。そして、前記グランド面１００に対してパッ
ケージの位置にずれが生じ、特に、前記リード電極の長
さ方向に位置ずれが生じて前記寸法Ｌ２が変化すると、
前記リード電極２５のブリッジ部ＢＸの長さが変化さ
れ、前記Ｌ，Ｃ成分が変化し、リード電極２５と接続す
るマイクロストリップライン１０２からパッケージ内部
を見たときのインピーダンスが変化し、これが高周波特
性の劣化を引き起こすことになる。これは周波数帯が高
くなればなるほど顕著になり、無視できない問題とな
る。
【０００５】本発明は、前記した問題点を解決するため
に、実装時の位置のばらつきがあっても高周波特性への
影響の少ない半導体装置用パッケージとその実装構造を
提供することを目的としている。
に、実装時の位置のばらつきがあっても高周波特性への
影響の少ない半導体装置用パッケージとその実装構造を
提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明の半導体装置用パ
ッケージは、ヒートシンク上にセラミック側壁が一体化
され、前記シートシンク上に搭載された回路素子と、前
記セラミック側壁に設けられた外部接続用の外部接続電
極とを電気接続した構成の半導体装置用パッケージにお
いて、前記外部接続電極は、前記セラミック側壁の下側
の裏面に設けられ、かつ前記セラミック側壁の外側面に
は前記ヒートシンクに電気接続されるシールド用の外側
電極が設けられていることを特徴としている。
ッケージは、ヒートシンク上にセラミック側壁が一体化
され、前記シートシンク上に搭載された回路素子と、前
記セラミック側壁に設けられた外部接続用の外部接続電
極とを電気接続した構成の半導体装置用パッケージにお
いて、前記外部接続電極は、前記セラミック側壁の下側
の裏面に設けられ、かつ前記セラミック側壁の外側面に
は前記ヒートシンクに電気接続されるシールド用の外側
電極が設けられていることを特徴としている。
【０００７】また、本発明の実装構造は、本発明の前記
した半導体装置用パッケージを実装する機器装置には、
グランド面と、前記グランド面上に配設された高周波回
路基板とが設けられ、前記半導体装置用パッケージのヒ
ートシンクの裏面を前記グランド面に密接状態に実装し
たときに、前記外部接続電極が前記高周波回路基板の導
電パターンに直接接触して電気接続されることを特徴と
する。この場合、前記半導体装置用パッケージのセラミ
ック側壁は、実装された状態では前記高周波回路基板上
に張り出され、前記張り出した領域において前記外部接
続電極が前記高周波回路基板の導電パターン上に位置さ
れるように構成することが好ましい。
した半導体装置用パッケージを実装する機器装置には、
グランド面と、前記グランド面上に配設された高周波回
路基板とが設けられ、前記半導体装置用パッケージのヒ
ートシンクの裏面を前記グランド面に密接状態に実装し
たときに、前記外部接続電極が前記高周波回路基板の導
電パターンに直接接触して電気接続されることを特徴と
する。この場合、前記半導体装置用パッケージのセラミ
ック側壁は、実装された状態では前記高周波回路基板上
に張り出され、前記張り出した領域において前記外部接
続電極が前記高周波回路基板の導電パターン上に位置さ
れるように構成することが好ましい。
【０００８】本発明のパッケージ及び実装構造によれ
ば、半導体装置用パッケージの外部接続電極と、高周波
回路の導体パターンとが直接に接触して電気接続される
ため、ブリッジ構造のリードが存在することがなく、こ
のブリッジ構造のリードが要因となる高周波特性の劣化
が防止されるとともに、パッケージの実装位置ずれに伴
う前記ブリッジ構造のリードの寸法のばらつきが起因す
る高周波特性のばらつきが防止される。また、外側電極
によりパッケージがシールドされることになり、外部の
電磁界の影響を防止し、安定した高周波特性が得られ
る。
ば、半導体装置用パッケージの外部接続電極と、高周波
回路の導体パターンとが直接に接触して電気接続される
ため、ブリッジ構造のリードが存在することがなく、こ
のブリッジ構造のリードが要因となる高周波特性の劣化
が防止されるとともに、パッケージの実装位置ずれに伴
う前記ブリッジ構造のリードの寸法のばらつきが起因す
る高周波特性のばらつきが防止される。また、外側電極
によりパッケージがシールドされることになり、外部の
電磁界の影響を防止し、安定した高周波特性が得られ
る。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の半導体装置用パッケ
ージの一実施形態の斜視図であり、図２はそのＡＡ線断
面図である。ヒートシンク１は熱伝導の良い、例えば金
メッキを施した銅で形成されており、その側辺には実装
用のネジ溝１ａが開口されている。前記ヒートシンク１
上には矩形枠状をしたセラミック側壁２がろう材により
一体的に接合されている。また、前記セラミック側壁２
で対向配置された一対のセラミック側壁２の内側には内
部接続用の内部接続電極３が形成されており、この内部
接続電極３はセラミック側壁２の内部を水平方向から垂
直下方に伸びる内部導体４を通してセラミック側壁の下
面、すなわち裏面に設けられた外部接続用の外部接続電
極５と電気的に接続される。また、前記セラミック側壁
２の外側面には外側電極６が形成されており、その下縁
部において前記ヒートシンクに接触状態に接続されてい
る。なお、前記内部接続電極３、内部導体４、外部接続
電極５、及び外側電極６は、それぞれ導電材をセラミッ
クと一体的に焼成したメタライズとして構成している。
そして、前記セラミック側壁２によって囲まれた領域に
ある前記ヒートシンクの表面には電界効果トランジスタ
（ＦＥＴ）といった半導体素子７と、内部整合回路を構
成する回路基板８が搭載される。また、前記ＦＥＴ７と
前記回路基板８との間、及び前記回路基板８と前記内部
接続電極３との間は金属細線９によって相互に電気接続
される。さらに、前記セラミック側壁２の上面には図３
に示すように、キャップ１０が被せられて内部が封止さ
れている。
参照して説明する。図１は本発明の半導体装置用パッケ
ージの一実施形態の斜視図であり、図２はそのＡＡ線断
面図である。ヒートシンク１は熱伝導の良い、例えば金
メッキを施した銅で形成されており、その側辺には実装
用のネジ溝１ａが開口されている。前記ヒートシンク１
上には矩形枠状をしたセラミック側壁２がろう材により
一体的に接合されている。また、前記セラミック側壁２
で対向配置された一対のセラミック側壁２の内側には内
部接続用の内部接続電極３が形成されており、この内部
接続電極３はセラミック側壁２の内部を水平方向から垂
直下方に伸びる内部導体４を通してセラミック側壁の下
面、すなわち裏面に設けられた外部接続用の外部接続電
極５と電気的に接続される。また、前記セラミック側壁
２の外側面には外側電極６が形成されており、その下縁
部において前記ヒートシンクに接触状態に接続されてい
る。なお、前記内部接続電極３、内部導体４、外部接続
電極５、及び外側電極６は、それぞれ導電材をセラミッ
クと一体的に焼成したメタライズとして構成している。
そして、前記セラミック側壁２によって囲まれた領域に
ある前記ヒートシンクの表面には電界効果トランジスタ
（ＦＥＴ）といった半導体素子７と、内部整合回路を構
成する回路基板８が搭載される。また、前記ＦＥＴ７と
前記回路基板８との間、及び前記回路基板８と前記内部
接続電極３との間は金属細線９によって相互に電気接続
される。さらに、前記セラミック側壁２の上面には図３
に示すように、キャップ１０が被せられて内部が封止さ
れている。
【００１０】前記セラミックパッケージを機器装置に実
装した状態を図３の断面図に示す。ヒートシンク１のネ
ジ溝１ａにより機器装置のシャーシ等のグランド面１０
０に密接状態に固定する。これにより、ヒートシンク１
はグランド面１００に電気的に接続され、接地電位に保
持される。また、前記セラミックパッケージが実装され
るグランド面１００の両側にはそれぞれマイクロストリ
ップ基板１０１が搭載されており、これらマイクロスト
リップ基板１０１の厚さは、前記ヒートシンク１の底面
から前記外部接続電極５までの高さと等しくなるように
構成しておくことで、前記セラミック側壁２は前記マイ
クロストリップ基板１０１のマイクロストリップライン
１０２上に延在されることになり、前記セラミック側壁
２の外部接続電極５がマイクロストリップライン１０２
の表面に接触され、かつろう付け等によって一体的に接
続される。これにより、マイクロストリップ基板１０１
に対してセラミックパッケージが電気接続され、所定の
マイクロ波回路が構成されることになる。すなわち、パ
ッケージに入力される電気信号はマイクロストリップラ
イン１０２から外部接続電極５、内部導体４、内部接続
電極３へと伝わり、金属細線９を介して回路基板８、Ｆ
ＥＴ７へ伝えられ、さらに反対側のマイクロストリップ
基板１０１方向へ向けて同様な経路にて出力される。
装した状態を図３の断面図に示す。ヒートシンク１のネ
ジ溝１ａにより機器装置のシャーシ等のグランド面１０
０に密接状態に固定する。これにより、ヒートシンク１
はグランド面１００に電気的に接続され、接地電位に保
持される。また、前記セラミックパッケージが実装され
るグランド面１００の両側にはそれぞれマイクロストリ
ップ基板１０１が搭載されており、これらマイクロスト
リップ基板１０１の厚さは、前記ヒートシンク１の底面
から前記外部接続電極５までの高さと等しくなるように
構成しておくことで、前記セラミック側壁２は前記マイ
クロストリップ基板１０１のマイクロストリップライン
１０２上に延在されることになり、前記セラミック側壁
２の外部接続電極５がマイクロストリップライン１０２
の表面に接触され、かつろう付け等によって一体的に接
続される。これにより、マイクロストリップ基板１０１
に対してセラミックパッケージが電気接続され、所定の
マイクロ波回路が構成されることになる。すなわち、パ
ッケージに入力される電気信号はマイクロストリップラ
イン１０２から外部接続電極５、内部導体４、内部接続
電極３へと伝わり、金属細線９を介して回路基板８、Ｆ
ＥＴ７へ伝えられ、さらに反対側のマイクロストリップ
基板１０１方向へ向けて同様な経路にて出力される。
【００１１】この実装構造では、パッケージを機器装置
に実装した状態では、セラミック側壁２はマイクロスト
リップ基板１０１上にまで張り出しており、セラミック
側壁２の外部接続電極５が直接マイクロストリップライ
ン１０２に接触して電気接続が行われるため、セラミッ
ク側壁２とマイクロストリップ基板１０１との間にリー
ド電極のブリッジ構造が生じることはない。したがっ
て、マイクロストリップライン１０２からパッケージの
内部を見たときのインピーダンス特性として、ブリッジ
構造のリード電極によるインダクタンスＬとキャパシタ
ンスＣの影響が生じることはない。また、ブリッジ構造
が存在しないため、グランド面１０１に対してパッケー
ジの位置ずれが生じた場合、すなわち図３に示すパッケ
ージとマイクロストリップ基板１０１との間隔Ｌ１にず
れが生じた場合でも、ブリッジ構造のリード電極の長さ
の変動に伴うインダクタンスＬやキャパシタンスＣの変
動が生じることもなく、実装位置ばらつきに起因する高
周波特性のばらつき及び劣化を防止することが可能にな
る。
に実装した状態では、セラミック側壁２はマイクロスト
リップ基板１０１上にまで張り出しており、セラミック
側壁２の外部接続電極５が直接マイクロストリップライ
ン１０２に接触して電気接続が行われるため、セラミッ
ク側壁２とマイクロストリップ基板１０１との間にリー
ド電極のブリッジ構造が生じることはない。したがっ
て、マイクロストリップライン１０２からパッケージの
内部を見たときのインピーダンス特性として、ブリッジ
構造のリード電極によるインダクタンスＬとキャパシタ
ンスＣの影響が生じることはない。また、ブリッジ構造
が存在しないため、グランド面１０１に対してパッケー
ジの位置ずれが生じた場合、すなわち図３に示すパッケ
ージとマイクロストリップ基板１０１との間隔Ｌ１にず
れが生じた場合でも、ブリッジ構造のリード電極の長さ
の変動に伴うインダクタンスＬやキャパシタンスＣの変
動が生じることもなく、実装位置ばらつきに起因する高
周波特性のばらつき及び劣化を防止することが可能にな
る。
【００１２】さらに、セラミック側壁２の外側面には、
外側電極６が設けられており、この外側電極６は下縁部
においてヒートシンク１に接続され、さらにヒートシン
ク１を介してグランド面１０１に接続される。このた
め、セラミック側壁２の外側面に沿って接地電位の導電
膜が構成されることになり、この導電膜がシールド膜と
して前記パッケージを被覆するため、パッケージ内のＦ
ＥＴ７や内部整合回路（回路基板）８をパッケージ外部
からシールドし、外部電磁界の影響のない、安定した高
周波特性のパッケージとして構成することも可能にな
る。
外側電極６が設けられており、この外側電極６は下縁部
においてヒートシンク１に接続され、さらにヒートシン
ク１を介してグランド面１０１に接続される。このた
め、セラミック側壁２の外側面に沿って接地電位の導電
膜が構成されることになり、この導電膜がシールド膜と
して前記パッケージを被覆するため、パッケージ内のＦ
ＥＴ７や内部整合回路（回路基板）８をパッケージ外部
からシールドし、外部電磁界の影響のない、安定した高
周波特性のパッケージとして構成することも可能にな
る。
【００１３】図４は本発明の他の実施形態のパッケージ
であり、パッケージを実装した状態の断面図である。な
お、前記第１の実施形態と等価な部分には同一符号を付
してある。この実施形態では、ヒートシンク１の裏面
（底面）と、セラミック側壁２の裏面に設けた外部接続
電極５とがほぼ同一平面に位置するように構成してい
る。この構成においては、機器装置のグランド面１００
に凸状のマウント部１０３が設けられており、このマウ
ント部１０３の両側にマイクロストリップ基板１０１が
配置され、マイクロストリップ基板１０１のマイクロス
トリップライン１０２の表面とマウント部１０３の表面
が同一平面に構成されている機器装置に実装を行う場合
に有効である。このようなパッケージ構造及び実装構造
においても、パッケージとマイクロストリップ基板との
間にブリッジ構造のリード電極が存在することがなく、
したがってパッケージの位置ずれによってもインダクタ
ンスやキャパシタンスの変動が生じることがないため、
高周波特性のばらつき及び劣化が防止でき、かつ外部メ
タライズ電極によるシールド効果によって安定した高周
波特性を得ることが可能となる。
であり、パッケージを実装した状態の断面図である。な
お、前記第１の実施形態と等価な部分には同一符号を付
してある。この実施形態では、ヒートシンク１の裏面
（底面）と、セラミック側壁２の裏面に設けた外部接続
電極５とがほぼ同一平面に位置するように構成してい
る。この構成においては、機器装置のグランド面１００
に凸状のマウント部１０３が設けられており、このマウ
ント部１０３の両側にマイクロストリップ基板１０１が
配置され、マイクロストリップ基板１０１のマイクロス
トリップライン１０２の表面とマウント部１０３の表面
が同一平面に構成されている機器装置に実装を行う場合
に有効である。このようなパッケージ構造及び実装構造
においても、パッケージとマイクロストリップ基板との
間にブリッジ構造のリード電極が存在することがなく、
したがってパッケージの位置ずれによってもインダクタ
ンスやキャパシタンスの変動が生じることがないため、
高周波特性のばらつき及び劣化が防止でき、かつ外部メ
タライズ電極によるシールド効果によって安定した高周
波特性を得ることが可能となる。
【００１４】ここで、前記実施形態は、パッケージ内に
ＦＥＴと内部整合回路の回路基板を搭載した実施形態に
ついて説明したが、ＦＥＴや回路基板の個数は任意であ
り、また前記以外の素子や基板を実装するパッケージに
ついても本発明を同様に適用することが可能である。
ＦＥＴと内部整合回路の回路基板を搭載した実施形態に
ついて説明したが、ＦＥＴや回路基板の個数は任意であ
り、また前記以外の素子や基板を実装するパッケージに
ついても本発明を同様に適用することが可能である。
【００１５】
【発明の効果】以上説明したように本発明は、半導体装
置用パッケージのセラミック側壁の裏面に外部接続電極
を設け、かつセラミック側壁の外側面に外側電極を設
け、かつその半導体装置用パッケージを機器装置に実装
したときに、半導体装置用パッケージの外部接続電極
と、高周波回路の導体パターンとが直接に接触して電気
接続される構成としているので、ブリッジ構造のリード
が存在することがなく、このブリッジ構造のリードが要
因となる高周波特性の劣化が防止されるとともに、パッ
ケージの実装位置ずれに伴う前記ブリッジ構造のリード
の寸法のばらつきが起因する高周波特性のばらつきが防
止される。また、外側電極によりパッケージがシールド
されることになり、外部の電磁界の影響を防止し、安定
した高周波特性が得られる。
置用パッケージのセラミック側壁の裏面に外部接続電極
を設け、かつセラミック側壁の外側面に外側電極を設
け、かつその半導体装置用パッケージを機器装置に実装
したときに、半導体装置用パッケージの外部接続電極
と、高周波回路の導体パターンとが直接に接触して電気
接続される構成としているので、ブリッジ構造のリード
が存在することがなく、このブリッジ構造のリードが要
因となる高周波特性の劣化が防止されるとともに、パッ
ケージの実装位置ずれに伴う前記ブリッジ構造のリード
の寸法のばらつきが起因する高周波特性のばらつきが防
止される。また、外側電極によりパッケージがシールド
されることになり、外部の電磁界の影響を防止し、安定
した高周波特性が得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置用パッケージの第１の実施
形態の一部を破断した斜視図である。
形態の一部を破断した斜視図である。
【図２】図１のＡＡ線断面図である。
【図３】第１の実施形態のパッケージを実装した状態の
断面図である。
断面図である。
【図４】本発明の第２の実施形態の実装状態の断面図で
ある。
ある。
【図５】従来の半導体装置用パッケージの一例の一部を
破断した斜視図である。
破断した斜視図である。
【図６】図５のＢＢ線断面図である。
【図７】図５のパッケージを実装した状態の断面図であ
る。
る。
１ ヒートシンク ２ セラミック側壁 ３ 内部接続電極 ４ 内部導体 ５ 外部接続電極 ６ 外側電極 ７ ＦＥＴ（素子） ８ 回路基板 ９ 金属細線 １０ キャップ １００ グランド面 １０１ マイクロストリップ基板 １０２ マイクロストリップライン １０３ マウント部
Claims (5)
- 【請求項１】 ヒートシンク上にセラミック側壁が一体
化され、前記シートシンク上に搭載された回路素子と、
前記セラミック側壁に設けられた外部接続用の外部接続
電極とを電気接続した構成の半導体装置用パッケージに
おいて、前記外部接続電極は、前記セラミック側壁の下
側の裏面に設けられ、かつ前記セラミック側壁の外側面
には前記ヒートシンクに電気接続されるシールド用の外
側電極が設けられていることを特徴とする半導体装置用
パッケージ。 - 【請求項２】 前記セラミック側壁には、前記セラミッ
ク側壁の内側面に形成されて前記搭載された回路素子に
対して金属細線等によって電気接続される内部接続電極
と、前記セラミック側壁の内部に延長されて前記内部接
続電極と前記外部接続電極とを接続する内部導体とが設
けられることを特徴とする請求項１に記載の半導体装置
用パッケージ。 - 【請求項３】 前記内部接続電極、内部導体、外部接続
電極、及び外側電極はそれぞれメタライズ膜として構成
されている請求項２に記載の半導体装置用パッケージ。 - 【請求項４】 請求項１ないし３の半導体装置用パッケ
ージを実装する機器装置には、グランド面と、前記グラ
ンド面上に配設された高周波回路基板とが設けられ、前
記半導体装置用パッケージのヒートシンクの裏面を前記
グランド面に密接状態に実装したときに、前記外部接続
電極が前記高周波回路基板の導電パターンに直接接触し
て電気接続されることを特徴とする半導体装置用パッケ
ージの実装構造。 - 【請求項５】 請求項１ないし３の半導体装置用パッケ
ージのセラミック側壁は、実装された状態では前記高周
波回路基板上に張り出され、前記張り出した領域におい
て前記外部接続電極が前記高周波回路基板の導電パター
ン上に位置される請求項４に記載の半導体装置用パッケ
ージの実装構造。
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|---|---|---|---|
| JP4650799A JP3178452B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置用パッケージとその実装構造 |
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|---|---|---|---|
| JP4650799A JP3178452B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置用パッケージとその実装構造 |
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| JP2000243877A JP2000243877A (ja) | 2000-09-08 |
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-
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- 1999-02-24 JP JP4650799A patent/JP3178452B2/ja not_active Expired - Fee Related
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