WO2023054419A1 - 半導体素子実装用基板及び半導体装置 - Google Patents

半導体素子実装用基板及び半導体装置 Download PDF

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WO2023054419A1
WO2023054419A1 PCT/JP2022/036055 JP2022036055W WO2023054419A1 WO 2023054419 A1 WO2023054419 A1 WO 2023054419A1 JP 2022036055 W JP2022036055 W JP 2022036055W WO 2023054419 A1 WO2023054419 A1 WO 2023054419A1
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recess
mounting
semiconductor element
conductor
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English (en)
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好正 杉本
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京セラ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits

Definitions

  • the present disclosure relates to a substrate for mounting a semiconductor element and a semiconductor device.
  • WO2018/021209 discloses a first substrate having an upper surface including a mounting region for mounting a semiconductor element and a peripheral region, a frame-shaped second substrate positioned on the peripheral region of the first substrate, A semiconductor device mounting substrate and a semiconductor device are shown having a frame-shaped third substrate positioned on the second substrate.
  • a substrate for mounting a semiconductor device includes: a first substrate having a first upper surface including a mounting area for mounting a semiconductor element and a peripheral area surrounding the mounting area; a frame-shaped second substrate positioned on the peripheral region of the first substrate and surrounding the mounting region; a frame-shaped third substrate positioned on the second substrate and surrounding the mounting area; with the first substrate, the second substrate and the third substrate have a common first outer surface facing outward; a groove located on the first outer side surface from the first upper surface to the first lower surface of the first substrate; a signal line positioned on the second upper surface of the second substrate; a through conductor located inside the second substrate and connected to the signal line; a side conductor located on the inner surface of the groove and electrically connected to the through conductor; a first notch portion located on the first outer side surface of the third substrate and overlapping with the groove portion in a plan perspective view; a first concave portion and a second concave portion positioned on the first outer side surface from the third upper surface of the third substrate
  • a semiconductor device includes: The semiconductor element mounting board described above; a semiconductor element mounted in the mounting area and electrically connected to the signal line; Prepare.
  • FIG. 1 is a perspective view showing a semiconductor device according to an embodiment of the present disclosure
  • FIG. 1 is a top perspective view of a semiconductor element mounting board according to Embodiment 1 of the present disclosure
  • FIG. 1 is a perspective view of a semiconductor element mounting board according to Embodiment 1 of the present disclosure, viewed from below
  • FIG. 1 is a perspective view of a substrate for mounting a semiconductor element according to Embodiment 1 of the present disclosure, viewed from below with the main portion of the first substrate removed
  • FIG. FIG. 2B is a cross-sectional view taken along line AA of FIG. 2A; 2B is an enlarged view of a portion C1 of FIG. 2A;
  • FIG. 2D is an enlarged view of a portion C2 of FIG. 2C;
  • FIG. 2C is a diagram mainly showing signal conductors in portion C2 of FIG. 2C.
  • FIG. 2C is a diagram mainly showing an internal ground conductor in portion C2 of FIG. 2C. It is an expansion perspective view which shows the periphery of a 1st notch part.
  • FIG. 10 is a diagram showing a part of a semiconductor element mounting board according to Modification 1;
  • FIG. 11 is a perspective view of a substrate for mounting a semiconductor element according to Modification 2 as viewed from above;
  • FIG. 11 is a perspective view of a substrate for mounting a semiconductor element according to Modification 2 as viewed from below;
  • FIG. 10B is a cross-sectional view taken along line AA of FIG. 10A;
  • 2 is an exploded perspective view of the semiconductor device of FIG. 1;
  • FIG. 1 is a perspective view showing a semiconductor device according to an embodiment of the present disclosure
  • FIG. 2A to 2C show a semiconductor device mounting substrate according to Embodiment 1 of the present disclosure
  • 2A is a perspective view of the semiconductor element mounting substrate 1 according to Embodiment 1 as viewed from above
  • FIG. 2B is a perspective view of the substrate as viewed from below
  • FIG. 2C is a perspective view of the first substrate as viewed from below with the main portion removed.
  • FIG. 3 is a cross-sectional view taken along line AA of FIG. 2A.
  • the direction of each part is indicated with the direction (Z direction) facing the third substrate 103 from the first substrate 101 being the upper direction, and the direction parallel to the substrate surface of the first substrate 101 (the XY plane direction) being the horizontal direction.
  • the direction does not have to match the direction when the semiconductor element mounting board 1 or the semiconductor device 20 is used.
  • the top surface of the first substrate 101 is referred to as a first top surface S101
  • the bottom surface of the first substrate 101 is referred to as a first bottom surface.
  • the upper surface of the second substrate 102 is referred to as the second upper surface
  • the lower surface of the second substrate 102 is referred to as the second lower surface
  • the upper surface of the third substrate 103 is referred to as the third upper surface
  • the lower surface of the third substrate 103 is referred to as the third lower surface.
  • the semiconductor device 20 and the semiconductor element mounting substrate 1 are provided with a first substrate 101 , a second substrate 102 and a third substrate 103 .
  • the first substrate 101 may have a single-layer structure, or may have a laminated structure in which a plurality of insulating layers are stacked. A metal film may be positioned between the layers. The same applies to the second substrate 102 and the third substrate 103 as well.
  • the laminated structure allows the design of multi-layered signal wiring.
  • the first substrate 101 has a first upper surface S101 including a mounting area a on which the semiconductor element 11 is mounted and a peripheral area b surrounding the mounting area a.
  • the first substrate 101 is made of ceramics such as alumina (Al 2 O 3 ) sintered body (alumina ceramics).
  • the second substrate 102 is positioned on the peripheral region b of the first substrate 101 .
  • the outer edge of the second substrate 102 overlaps the outer edge of the first substrate 101 except for a portion.
  • the second substrate 102 has a frame shape surrounding the mounting area a.
  • the second substrate 102 is made of ceramics such as an alumina ( Al2O3 ) sintered body (alumina ceramics).
  • the third substrate 103 has a frame shape surrounding the mounting area a.
  • a third substrate 103 is positioned on the second substrate 102 .
  • the outer edge of the third substrate 103 overlaps the outer edge of the second substrate 102 except for a part.
  • the inner edge of the third substrate 103 may be positioned further outward than the inner edge of the second substrate 102 .
  • the third substrate 103 is, for example, the same material as the first substrate 101 and the second substrate 102 .
  • the first substrate 101 has a main portion 101a including a mounting region a and a frame portion 101b including a peripheral region b.
  • a gap 30 may be positioned between.
  • the first substrate 101 may be divided into a main portion 101a and a frame portion 101b, or may be a portion of the main portion 101a and a portion of the frame portion 101b connected to each other.
  • the main portion 101a may be made of a metal material.
  • metal materials iron, copper, nickel, chromium, cobalt, tungsten, molybdenum, or alloys of these metals can be used.
  • the mounting area a may be electrically connected to the first ground conductor layer 7 described later with a conductive bonding material such as solder or brazing material.
  • the heat dissipation of the semiconductor device mounting board 1 is improved, and the first ground conductor layer 7, the second ground conductor layer 8, the first side ground conductor 31A, and the second side ground conductor 31B, which will be described later, are It is connected to the ground layer 25 provided on the external mounting board through the mounting region a, and the ground potential of each is stabilized.
  • the bonding area between the mounting area a of the semiconductor element mounting substrate 1 to which the ground potential is applied and the ground conductor provided on the external mounting substrate can be increased, the semiconductor element mounting substrate 1 including the mounting area a can be The ground potential is further stabilized. Therefore, it is possible to further improve the frequency characteristics in the signal transmission portion of the semiconductor device mounting board 1 .
  • the first substrate 101, the second substrate 102 and the third substrate 103 have a common first outer surface S1a facing outward and a first inner surface S1b located opposite the first outer surface S1a.
  • the first inner side surface S1b faces the inside of the semiconductor element mounting board 1 .
  • the first inner side surface S1b of the first substrate 101 faces the gap 30.
  • the first inner side surface S1b of the second substrate 102 may protrude more inward than the first inner side surface S1b of the first substrate 101 and the first inner side surface S1b of the third substrate 103 .
  • the semiconductor element mounting board 1 has, for example, a plurality of signal transmission parts 1a to 1f.
  • One signal transmission portion 1b positioned between the first outer surface S1a and the first inner surface S1b will be described below.
  • the signal transmission section 1b has the same configuration as the other signal transmission sections 1a, 1c to 1f.
  • FIG. 4 is an enlarged view of part C1 of FIG. 2A.
  • FIG. 5 is an enlarged view of a portion C2 of FIG. 2C.
  • FIG. 6 is a diagram mainly showing signal conductors in portion C2 of FIG. 2C.
  • the portion C2 shows the signal transmission portion 1f, but FIGS. 5 to 7 are explained as views of the signal transmission portion 1b from the first inner surface S1b.
  • the conductor portion is indicated by hatching.
  • the semiconductor element mounting substrate 1 includes signal lines 2, grooves 3, through conductors 4, side conductors 5, electrodes 6, connection terminals 28, and signal electrodes 33 as constituent elements of the signal transmission portion 1b.
  • the signal line 2 is located on the second upper surface of the second substrate 102 from one end on the inner edge side of the second substrate 102 to the peripheral region b.
  • the signal line 2 is made of, for example, iron, copper, nickel, gold, chromium, cobalt, molybdenum, manganese, tungsten, or an alloy of these materials.
  • Signal line 2 is connected to semiconductor element 11 .
  • the groove portion 3 is located on the first outer side surface S1a of the first substrate 101 from the first upper surface S101 to the first lower surface.
  • the side conductors 5 extend on the inner surface of the groove 3, are electrically connected to the signal line 2, electrodes 6 and through conductors 4, which will be described later, and conduct high-frequency signals.
  • the lateral conductors 5 are made of, for example, iron, copper, nickel, gold, chromium, cobalt, molybdenum, manganese, tungsten, etc., or alloys of these materials.
  • the groove portion 3 is positioned inside the outer edge of the second substrate 102 when seen from above. Therefore, the second substrate 102 protrudes at the location where the groove 3 exists. With this configuration, the side conductors 5 formed in the grooves 3 are less likely to be damaged or short-circuited by external influences, and the electrical continuity of the side conductors 5 can be maintained in good condition. .
  • the outer edge of the second substrate 102 may be located outside the outer edge of the first substrate 101 when viewed through the plane. With this configuration, the second substrate 102 on the upper surface of the groove 3 protrudes further outward, so that the side conductors 5 formed in the groove 3 are less likely to be damaged or short-circuited due to external influences. The electrical continuity of the side conductors 5 can be maintained in good condition.
  • the side conductors 5 in the grooves 3 are electrically connected to an external mounting board via a conductive bonding material such as solder. During the connection, a meniscus is formed at the lower end of the inner surface of the groove portion 3 by the bonding material. Due to this action, the side conductor 5 is electrically stably connected to the external mounting board. Therefore, the semiconductor element mounting board 1 can reduce the fluctuation of the characteristic impedance in the signal transmission portion, and can improve the frequency characteristics.
  • the groove portion 3 has a curved portion in plan view. More specifically, the groove portion 3 may be semicircular (semicircular, semielliptical, semielliptic, etc.) when viewed from above. A temperature change or a temperature gradient occurs in the semiconductor element mounting substrate 1 due to the manufacturing process of the semiconductor element mounting substrate 1 or the semiconductor device 20 and heat generation of the semiconductor element 11 when the semiconductor device 20 is operated. Then, stress due to thermal expansion and thermal contraction of the semiconductor element mounting substrate 1 may occur. Even in such a case, since the groove portion 3 has a curved portion, it is possible to reduce the local concentration of stress in the groove portion 3. 1, the signal electrode 33 on the lower surface, the first side ground conductor 31A, and the second side ground conductor 31B can be prevented from being damaged or cracked.
  • the through conductor 4 (FIG. 6) is electrically connected to the signal line 2 and positioned from the second top surface to the second bottom surface of the second substrate 102 .
  • Through conductor 4 is further electrically connected to side conductor 5 via electrode 6 provided around the upper end of groove 3 on the first upper surface of first substrate 101 .
  • the through conductor 4 is positioned to overlap the other end of the signal line 2 and is electrically connected thereto. In this case, the high-frequency electrical signal can be more reliably transmitted from the through conductor 4 to the signal line 2, and the transmission loss and reflection loss of the transmitted high-frequency electrical signal can be reduced.
  • the electrode 6 (FIG. 6) is located on the first upper surface of the first substrate 101 or the second lower surface of the second substrate 102, between the first substrate 101 and the second substrate 102, and is electrically connected to the lateral conductor 5.
  • the electrode 6 is a signal conductor layer located inside the substrate 1 for mounting a semiconductor element. More specifically, the electrodes 6 are arranged on the first upper surface of the first substrate 101 or the second lower surface of the second substrate 102 in a direction (XY direction) perpendicular to the direction in which the side conductors 5 extend. It may be provided around the upper end (the end on the second substrate 102 side) and electrically connected to the side conductor 5 .
  • the outer edge of the electrode 6 may be located inside the semiconductor element mounting substrate 1 relative to the outer edge of the side conductor 5 when viewed through the plane.
  • the electrode 6 may not be positioned on the exposed portion of the second bottom surface of the second substrate 102 above the groove 3 , that is, the electrode 6 may not be exposed on the second bottom surface of the second substrate 102 .
  • the electrode 6 has a semicircular shape (semicircle, semiellipse, semiellipse, etc.) when viewed from above (the outline on the side of the mounting area a).
  • the electrode 6 can be easily formed in the manufacturing process of the semiconductor element mounting substrate 1, and the possibility of local stress occurring in the portion of the electrode 6 having the above-described outer shape can be reduced.
  • the semiconductor element mounting board 1 can reduce the spread of the electric field distribution in the vicinity of the outline of the electrode 6 . Therefore, the semiconductor element mounting substrate 1 can reduce the possibility that the electrode 6 will be peeled off or cracks will occur in the first substrate 101 or the second substrate 102 due to the stress generated in the portion of the outline of the electrode 6. The frequency characteristics of the transmission portion can be further improved.
  • connection terminal 28 protrudes from the electrode 6 in the direction opposite to the groove 3 and is positioned on the first upper surface of the first substrate 101 or the second lower surface of the second substrate 102 .
  • the connection terminal 28 is an inner-layer connection terminal, and the through conductor 4 is connected to the surface of the connection terminal on the second substrate 102 side.
  • This connection electrically connects the electrode 6 to the signal line 2 via the connection terminal 28 and the through conductor 4 .
  • the connection terminal 28 increases the electrostatic capacity generated between the electrode 6/connection terminal 28 and the first ground conductor layer 7 (described later), and the characteristic impedance of the signal transmission portion by the electrode 6/connection terminal 28 decreases. can be mitigated. Therefore, it becomes easy to set the characteristic impedance of the signal transmission portion to a desired value, and the miniaturization of the semiconductor element mounting substrate 1 can be realized. Also, the frequency characteristics in the signal transmission portion can be further improved.
  • connection terminal 28 may be positioned linearly in the direction opposite to the groove 3 from the central portion of the outer edge of the electrode 6 (the outer edge of the second substrate 102 ) when seen from above.
  • the semiconductor element mounting board 1 can shorten the length of the signal transmission portion by the electrodes 6 and the connection terminals 28, and can further improve the frequency characteristics in the signal transmission portion.
  • the signal electrode 33 ( FIG. 6 ) is a film-shaped conductor extending around the groove 3 so as to surround the groove 3 on the first lower surface of the first substrate 101 .
  • the signal electrode 33 is connected to the side conductor 5 inside the groove 3 .
  • the signal electrode 33 has a semicircular shape (semicircle, semiellipse, semiellipse, etc.) in plan view (outline on the side of the mounting area a). With this configuration, the signal electrode 33 can be easily formed in the manufacturing process of the semiconductor element mounting substrate 1, and the possibility of local stress occurring in the outer edge portion of the signal electrode 33 can be reduced.
  • the semiconductor element mounting substrate 1 can reduce the possibility that the signal electrode 33 is peeled off or the first substrate 101 is cracked due to the stress generated in the portion of the outline of the electrode 6 . Furthermore, by the above configuration of the signal electrode 33, the semiconductor element mounting substrate 1 can reduce the uneven spread of the electric field distribution in the vicinity of the above outline of the signal electrode 33. FIG. Furthermore, the signal electrode 33 can stabilize electrical connection between the semiconductor element 11 and an external mounting substrate. Therefore, the frequency characteristics of the signal transmission portion having the signal electrode 33 can be improved.
  • FIG. 7 is a diagram mainly showing the internal ground conductor in part C2 of FIG. 2C.
  • the first ground conductor layer 7 is shown with its central portion cut away.
  • the semiconductor element mounting substrate 1 further includes, as components of the signal transmission portion 1b, a first ground conductor layer 7, a second ground conductor layer 8, metal layers 34 and 35, a first recess 10A, a second recess 10B, a second A one-side ground conductor 31A and a second-side ground conductor 31B are provided.
  • the first ground conductor layer 7, the second ground conductor layer 8, and the metal layers 34, 35 may be integrated in the plurality of signal transmission sections 1a to 1f.
  • the first ground conductor layer 7 is located on the first upper surface of the first substrate 101 or the second lower surface of the second substrate 102, between the first substrate 101 and the second substrate 102, and is spaced apart from the electrode 6. To position.
  • the first ground conductor layer 7 is a ground conductor layer positioned inside the substrate 1 for mounting a semiconductor element.
  • the first ground conductor layer 7 may be positioned so as to surround the electrode 6 inside the semiconductor element mounting substrate 1 , and this configuration can reduce the characteristic impedance of the side conductor 5 and the electrode 6 .
  • the second ground conductor layer 8 is located on the second upper surface of the second substrate 102 so as to sandwich the signal line 2 therebetween. With this configuration, a so-called coplanar line configuration in which the signal transmission portion is sandwiched between the ground potential portions on the second upper surface of the second substrate 102 can be obtained. Therefore, it is possible to further improve the frequency characteristics in the signal transmission portion having the signal line 2 .
  • the first ground conductor layer 7 may be located at a location overlapping with the signal line 2 and the second ground conductor layer 8 when viewed in the Z direction. With this configuration, the signal transmission portion having the signal line 2 has a configuration of a so-called coplanar line with a ground, and the frequency characteristics of the signal transmission portion can be further improved.
  • a portion of the second ground conductor layer 8 may be located between the second substrate 102 and the third substrate 103 .
  • the metal layer 34 is connected to the first side ground conductor 31A and the second side ground conductor 31B, and spreads over the first lower surface of the first substrate 101 .
  • the metal layer 34 is positioned on the first lower surface of the first substrate 101 so as to sandwich the signal line 2 when seen from above.
  • the presence of the metal layer 34 on the first lower surface facilitates electrical connection with the mounting board.
  • the heat dissipation of the semiconductor element mounting board 1 via the metal layer 34 is improved.
  • the metal layer 35 is connected to the first side ground conductor 31A and the second side ground conductor 31B and spreads over the third upper surface of the third substrate 103 . Due to the presence of the metal layer 35, an electric field generated when a high-frequency electric signal is transmitted to the signal line 2 is coupled to the metal layer 35 on the third upper surface. Spread can be reduced. As a result, the semiconductor element mounting board 1 can further improve the frequency characteristics of the signal transmission portion.
  • the first concave portion 10A and the second concave portion 10B are located from the third upper surface of the third substrate 103 to the first lower surface of the first substrate 101 on the first outer side surface S1a.
  • the first concave portion 10A and the second concave portion 10B are positioned side by side with the groove portion 3 interposed therebetween when viewed from the Y direction (the direction perpendicular to the first outer surface S1a).
  • the first concave portion 10A and the second concave portion 10B are located on both sides of the groove portion 3 with a gap therebetween.
  • the first side ground conductor 31A is located on the inner surface of the first recess 10A.
  • the second side ground conductor 31B is positioned on the inner surface of the second recess 10B.
  • the first side ground conductor 31A and the second side ground conductor 31B are positioned so as to sandwich the side conductor 5 through which the high frequency signal is conducted. It is possible to reduce the unnecessary and unstable spread of the electric field distribution and the fluctuation of the characteristic impedance which occur in the signal transmission portion of the semiconductor element mounting board 1 . Therefore, the frequency characteristics of the semiconductor device mounting board 1 can be further improved.
  • the first side ground conductor 31A may be continuous over the first substrate 101, the second substrate 102 and the third substrate 103. Furthermore, the first side ground conductor 31A may be positioned over the entire inner surface of the first recess 10A.
  • the second side ground conductor 31B may be continuous over the first substrate 101 , the second substrate 102 and the third substrate 103 . Furthermore, the second side ground conductor 31B may be positioned over the entire inner surface of the second recess 10B.
  • the portion located on the first substrate 101, the portion located on the second substrate 102, and the portion located on the third substrate 103 are at least part of the range when viewed through the plane. and may overlap each other.
  • the semiconductor element mounting board 1 can further reduce the unnecessary and unstable spread of the electric field distribution and the fluctuation of the characteristic impedance that occur in the signal transmission portion of the semiconductor element mounting board 1 .
  • the semiconductor element mounting substrate 1 further includes a first notch portion 9, a second notch portion 41, and an inner surface groove 32 as constituent elements of the signal transmission portion 1b.
  • the first notch 9 (FIG. 4) is located on the first outer side surface S1a of the third substrate 103 and overlaps the groove 3 when seen from above.
  • the first notch 9 may be concave and may be positioned from the third upper surface to the third lower surface of the third substrate 103 .
  • No ground conductor is positioned on the inner surface of the first notch 9 .
  • the distance between the signal line 2 and the surrounding ground conductor becomes narrower, which increases the electrostatic capacitance generated between the signal transmission portion and the ground potential portion, resulting in deterioration of the characteristics. Impedance may become small.
  • the first notch portion 9 can reduce the above-described capacitance and alleviate the decrease in the characteristic impedance.
  • the first notch 9 may have an outer shape larger than that of the groove 3 in plan view.
  • the width W21 (FIG. 4) of the first notch 9 in the X direction is the width in the X direction of the first concave portion 10A located in the third substrate 103. It may be smaller than W25a (FIG. 4), or the width W25b (FIG. 4) of the second concave portion 10B located in the third substrate 103 in the X direction.
  • the X direction may be defined as a horizontal direction (first direction) along the first outer surface S1a. If the distance between the first concave portion 10A and the second concave portion 10B and the first notch portion 9 is too short, the portion of the third substrate 103 that protrudes outward becomes small and easily damaged. Therefore, by reducing the width W21 of the first cutout portion 9 and securing the projecting portion, the processing for maintaining the strength of the third substrate 103 is facilitated.
  • the second notch 41 ( FIG. 5 ) is located on the first inner side surface S 1 b of the first substrate 101 .
  • the second notch 41 may overlap the groove 3 when viewed in the Y direction (the direction perpendicular to the first outer surface S1a).
  • the second notch 41 may be concave and may be positioned from the first top surface to the first bottom surface of the first substrate 101 .
  • No ground conductor is positioned on the inner surface of the second notch 41 .
  • the second notch 41 reduces the thickness of the ceramics (dielectric) of the first substrate 101 located in the Y direction of the groove 3 . Therefore, the effective dielectric constant around the side conductor 5 of the groove 3 is lowered.
  • the thickness (thickness in the Y direction) of the second notch 41 it becomes easy to set the characteristic impedance of the signal transmission portion to a desired value, and the reflection characteristics in the low frequency band can be reduced. etc., the frequency characteristics in the signal transmission portion can be further improved.
  • the width W22 (FIG. 5) of the second notch 41 in the X direction (the direction along the outer edge of the third upper surface of the third substrate 103) is larger than the width W23 (FIG. 5) of the groove 3 in the X direction. good. According to this configuration, by making the width W22 of the second notch 41 larger than the width (corresponding to the width W23) of the side conductor 5 through which the high-frequency signal is transmitted, it is possible to more easily reduce the decrease in impedance. can.
  • width W22 (FIG. 5) of the second notch 41 in the X direction may be larger than the width W21 (FIG. 4) of the first notch 9 in the X direction.
  • the inner surface groove 32 is located on the first inner surface S1b of the third substrate 103, and sandwiches the signal line 2 from the X direction (the direction along the outer edge of the third upper surface of the third substrate 103) in plan view. .
  • the inner surface groove 32 is positioned from the third upper surface to the third lower surface of the third substrate 103 .
  • An inner surface ground conductor serving as a ground potential is positioned on the inner surface of the inner surface groove 32 .
  • the inner surface groove 32 in which the inner surface ground conductor is positioned can reduce unnecessary and unstable expansion of the electric field distribution at the end of the signal line 2 on the side of the mounting area a, and can reduce fluctuations in the characteristic impedance of the signal transmission section 1b.
  • the groove 3 is located between the first recess 10A and the second recess 10B. Between the first concave portion 10A and the second concave portion 10B, the gap between the first concave portion 10A and the second concave portion 10B is higher (positive direction of the Z-axis) than lower (negative direction of the Z-axis).
  • a narrower width portion H1 (FIG. 4) is included.
  • the reduced width portion H1 may be positioned in a height range including the upper end of the groove portion 3 or in a height range above the groove portion 3.
  • the interval between the first concave portion 10A and the second concave portion 10B may be narrowed stepwise, or may be narrowed gently. Due to the reduced width portion H1, the distance between the first concave portion 10A and the second concave portion 10B at the upper portion of the reduced width portion H1 becomes narrower than when the reduced width portion H1 is not provided. Therefore, the distance between the first side ground conductor 31A and the second side ground conductor 31B can be narrowed in the upper portion of the reduced width portion H1.
  • the cutoff frequency of the high-frequency signal transmitted through the side conductor 5, the electrode 6, the through conductor 4, and the signal line 2 in the groove portion 3 is increased, and the frequency of the signal transmission portion 1b is increased. Broadband characteristics. Furthermore, since the reduced width portion H1 is provided, it is possible to widen the distance between the groove portion 3 and the first recess portion 10A and the distance between the groove portion 3 and the second recess portion 10B on the first lower surface of the first substrate 101. .
  • the signal electrode 33 and the metal layer 34 of the semiconductor element mounting board 1 are joined to the signal electrode and the ground electrode of the mounting board via a conductive jointing material such as solder. be done.
  • the distance between the groove portion 3 and the first recess portion 10A and the distance between the groove portion 3 and the second recess portion 10B are widened, so that the signal electrode 33 and the metal layer 34 are separated from the first substrate 101 at the time of bonding. It is possible to reduce the risk of short-circuiting due to the spread of the conductive bonding material on the first lower surface. Therefore, the mounting reliability of the semiconductor element mounting substrate 1 can be improved.
  • the distance W3 from the second concave portion 10B may be configured to satisfy the following conditions (1) and (2).
  • the distance between the first concave portion 10A and the second concave portion 10B is higher. narrow. Since the distance between the first side ground conductor 31A and the second side ground conductor 31B becomes narrower in the upper direction, the signal is transmitted through the side conductor 5 in the groove 3, the electrode 6, the through conductor 4, and the signal line 2. The cutoff frequency of the high frequency signal is increased, and the frequency characteristic of the signal transmission section 1b is widened. Furthermore, while realizing a wide band, it is possible to increase the distance between the groove 3 and the first recess 10A and the distance between the groove 3 and the second recess 10B. Reliability can be improved.
  • the intervals W1 to W3 may satisfy the following condition (3).
  • W1>W2 (3) the gap between the first recess 10A and the second recess 10B, that is, the gap between the first side ground conductor 31A and the second side ground conductor 31B, can be narrowed at the height where the penetrating conductor 4 is positioned. , and the frequency characteristic of the signal transmission unit 1b can be widened.
  • the intervals W1 to W3 may satisfy the following condition (4).
  • W2 W3 (4)
  • the first recessed portion 10A and the second recessed portion 10B located in the second substrate 102 and the first recessed portion 10A and the second recessed portion 10B located in the third substrate 103 often overlap in plan view. configuration can be adopted.
  • the first side ground conductor 31A and the second side ground conductor 31B located on the second substrate 102 and the first side ground conductor 31A and the second side ground conductor 31B located on the third substrate 103 are arranged. are consecutive. Therefore, the shapes of the first side ground conductor 31A and the second side ground conductor 31B can be stabilized, and the ground potential of the signal transmission section 1b can be stabilized. Therefore, the frequency characteristics of the signal transmission section 1b can be stabilized.
  • the reflection characteristic in the low frequency band deteriorates along with the widening of the frequency characteristic due to the decrease in the characteristic impedance.
  • the characteristic impedance around the side conductor 5 with the second notch 41 the deterioration of the reflection characteristic can be reduced.
  • the thickness (maximum dimension in the Y direction) of the first concave portion 10A may be the same from the first substrate 101 to the third substrate 103.
  • the thickness (maximum dimension in the Y direction) of the second concave portion 10B may be the same from the first substrate 101 to the third substrate 103 .
  • FIG. 8 is an enlarged perspective view showing the periphery of the first notch.
  • the third upper surface of the third substrate 103 includes a conductor region R1 where the metal layer 35 is located and a non-conductor region R2 where the metal layer 35 is not located.
  • the non-conductor region R2 extends from a position P1 between the first recess 10A and the first notch 9 to a position P2 between the first notch 9 and the second recess 10B. It extends to the outer edge E103 (FIG. 8) of the upper surface.
  • the outer edge E103 of the third upper surface means the edge of the third upper surface of the third substrate 103 on the side of the first outer surface S1a.
  • the first outer side surface S1a is formed by dicing or the like, it is possible to reduce the occurrence of burrs in the metal layer 35 at the outer edge E103 of the third upper surface from the position P1 to the position P2. Therefore, the presence of conductors such as burrs on the first outer surface S1a in the vicinity of the signal line 2 is reduced, and stable frequency characteristics are obtained. Further, adjustment of the area of the non-conductor region R2 facilitates adjustment of the characteristic impedance of the signal transmission section 1b.
  • the non-conductor region R2 has a widened portion H11 (FIG. 8) in which the width D1 in the Y direction (the direction perpendicular to the first outer surface S1a) widens as it approaches the first notch portion 9.
  • the conductor region R1 covers the entire side E10A (FIG. 4) of the first recess 10A located on the third upper surface of the third substrate 103 and the side E10B of the second recess 10B located on the third upper surface of the third substrate 103. (Fig. 4). With this configuration, the ground potential of the metal layer 35 is stabilized.
  • FIG. 9 is a diagram showing a part of the semiconductor element mounting substrate of Modification 1. As shown in FIG. The portion C1 shown in FIG. 9 corresponds to the portion C1 in FIG. 2A.
  • the distance W3 between the first recess 10A and the second recess 10B at 103 may satisfy the condition (5).
  • condition (6) may be satisfied.
  • W1 W2 (6)
  • the distance between the first side ground conductor 31A and the second side ground conductor 31B above the groove 3 is narrowed. Therefore, the cutoff frequency of the high frequency signal transmitted through the side conductor 5, the electrode 6, the through conductor 4 and the signal line 2 in the groove 3 is increased, and the frequency characteristic of the signal transmission section 1b is widened. Furthermore, while realizing a wide band, it is possible to increase the distance between the groove 3 and the first recess 10A and the distance between the groove 3 and the second recess 10B. Reliability can be improved.
  • the first recess 10A and the second recess 10B located on the first substrate 101 and the first recess 10A and the second recess 10B located on the second substrate 102 overlap in plan view. You can make more parts. In the overlapped portion in plan view, the first side ground conductor 31A and the second side ground conductor 31B located on the first substrate 101 and the first side ground conductor 31A and the second side ground conductor located on the second substrate 102 are arranged. 31B are continuous. Therefore, the shapes of the first side ground conductor 31A and the second side ground conductor 31B can be stabilized, and the ground potential of the signal transmission section 1b can be stabilized. Therefore, the frequency characteristics of the signal transmission section 1b can be stabilized.
  • FIG. 10A is a top perspective view of a semiconductor element mounting substrate 1A according to Modification 2
  • FIG. 10B is a bottom perspective view
  • FIG. 10C is a cross-sectional view taken along line AA in FIG. 10A.
  • the first substrate 101 may have an integral structure including the mounting area a and the peripheral area b.
  • a substrate 1A for mounting a semiconductor element having this configuration includes the gap portion 30 of the first substrate 101 shown in FIG. does not have Other configurations are the same as those of the semiconductor element mounting substrate 1 of the above-described embodiment.
  • the first substrate 101, the second substrate 102, and the third substrate 103 have the first outer surface S1a and adjacent outer surfaces S2a and S3a, and the first outer surface S1a and the outer surface S2a. and a corner T2 located between the first outer surface S1a and the outer surface S3a.
  • the second concave portion 10C may intersect the outer surface S2a.
  • the first recess 10D may intersect the outer surface S3a, as shown in the signal transmission portion 1a of FIG. 2A or FIG. 10A.
  • the outer surfaces S2a and S3a correspond to an example of a second outer surface according to the present disclosure.
  • the shapes of the first substrate 101, the second substrate 102, and the third substrate 103 in the vicinity of the corners T1 and T2 are simplified, and the risk of damage such as cracks occurring in the corners T1 and T2 is reduced. can.
  • FIG. 11 is an exploded perspective view of the semiconductor device of FIG. 1.
  • FIG. 20 When assembling the semiconductor device 20, the semiconductor element 11 is placed on the mounting area a of the first substrate 101 and fixed to the first substrate 101 with an adhesive or the like. etc. to electrically connect.
  • the semiconductor element mounting substrate 1 By mounting the semiconductor element 11 on the semiconductor element mounting substrate 1 in this way, the semiconductor device 20 as a product is completed.
  • the semiconductor element mounting substrate 1 may have a lid on the upper surface thereof.
  • the semiconductor device 20 may further have a mounting substrate 21 bonded to the first lower surface of the first substrate 101 .
  • the mounting board 21 is composed of, for example, a plurality of insulating layers, and the side conductors 5 and the signal electrodes 33 on the first lower surface are electrically connected to the upper surface of the upper layer via a conductive bonding material such as solder.
  • a signal conductor 26 made of a metal material such as copper foil and a second connection terminal 27 are provided to transmit a high-frequency electrical signal.
  • the mounting substrate 21 is made of a metal material such as copper foil with a predetermined interval so as to sandwich the signal conductor 26 on the upper surface of the upper layer and surround the second connection terminal 27, and is grounded.
  • a layer 25 is formed.
  • the ground layer 25, the metal layer 34, the first side ground conductor 31A, the second side ground conductor 31B, and the bottom surface of the mounting area a made of a metal material provided on the bottom surface of the substrate 1 for mounting semiconductor elements are bonded together by solder or the like. They are joined via a joining material.
  • the mounting board 21 has the second connection terminal 27, the signal conductor 26, and the ground layer 25 provided on its upper surface, thereby forming a so-called coplanar line, which is one of planar transmission lines.
  • the mounting board 21 may have the ground conductor 22 formed in the inner layer.
  • the ground conductor 22 has a formation region 23 where the ground conductor 22 is formed and a non-formation region 24 where the ground conductor 22 is not formed.
  • the ground conductor layer non-formation region 24 is not provided at a position overlapping at least the signal electrode 33 (FIG. 6) on the first lower surface and the second connection terminal 27 in plan view.
  • the static capacitance generated between the signal conductor 26 and the ground potential portion is generated by the bonding material and the meniscus formed on the side surface of the side conductor 5 by this bonding material. This is because the characteristic impedance decreases as the size increases.
  • the non-formation region 24 is the first side ground conductor sandwiching the side conductor 5 in the direction orthogonal to the signal transmission direction of the signal line 2 (that is, the direction from the signal line 2 to the semiconductor element 11) in plan view.
  • 31A and the second side ground conductor 31B may be located inside (on the side conductor 5 side).
  • the present disclosure described above is not limited to the above-described embodiments, and various modifications and the like are possible without departing from the gist of the present disclosure.
  • the above-described intervals W1, W2, W3 and widths W21, W22, W23, W25a, W25b may not be constant from the upper end to the lower end of the relevant portion. If the values differ depending on the height to be measured, a representative value is obtained from the measured values at a plurality of heights equally divided from the upper end to the lower end of the relevant part, and the representative values are the intervals W1, W2, W3, and the width W21, W22, W23, W25a, and W25b may be used.
  • the representative value the average value of the extracted measured values may be used by extracting the central 80% measured values from the measured values at the plurality of heights.
  • the present disclosure can be used for semiconductor element mounting substrates and semiconductor devices.

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Abstract

半導体素子実装用基板は、第１基板と、第２基板と、第３基板と、溝部の内面に位置し、信号線路に接続された側面導体と、第３基板の第３上面から第１基板の第１下面にかけて位置するとともに、溝部を挟んで並んで位置する第１凹部及び第２凹部と、第１凹部及び第２凹部の内面にそれぞれ位置する第１側面接地導体及び第２側面接地導体とを備え、第１凹部と第２凹部との間隔が上の方が下よりも狭い縮幅部を有する。

Description

半導体素子実装用基板及び半導体装置
　本開示は、半導体素子実装用基板及び半導体装置に関する。
　国際公開第２０１８／０２１２０９号には、半導体素子を実装する実装領域と周辺領域とを含んだ上面を有する第１基板と、第１基板の周辺領域上に位置する枠状の第２基板と、第２基板上に位置する枠状の第３基板とを有する半導体素子実装用基板及び半導体装置が示されている。
　本開示に係る半導体素子実装用基板は、
　半導体素子を実装する実装領域と該実装領域を囲む周辺領域とが含まれる第１上面を有する第１基板と、
　前記第１基板の前記周辺領域上に位置し、前記実装領域を囲む枠状の第２基板と、
　前記第２基板上に位置し、前記実装領域を囲む枠状の第３基板と、
　を備え、
　前記第１基板、前記第２基板及び前記第３基板は、外方を向いた共通の第１外側面を有し、
　前記第１外側面において前記第１基板の第１上面から第１下面にかけて位置する溝部と、
　前記第２基板の第２上面に位置する信号線路と、
　前記第２基板の内部に位置し、前記信号線路と接続された貫通導体と、
　前記溝部の内面に位置し、前記貫通導体と電気的に接続された側面導体と、
　前記第３基板の前記第１外側面に位置し、平面透視で前記溝部と重なる第１切欠き部と、
　前記第１外側面において、前記第３基板の第３上面から前記第１基板の前記第１下面にかけて位置するとともに、前記溝部を挟んで並んで位置する第１凹部及び第２凹部と、
　前記第１凹部及び前記第２凹部の内面にそれぞれ位置する第１側面接地導体及び第２側面接地導体と、
　を更に備え、
　前記第１凹部と前記第２凹部との間には、前記第１凹部と前記第２凹部との間隔が上の方が下よりも狭い縮幅部が含まれる。
　本開示に係る半導体装置は、
　上記の半導体素子実装用基板と、
　前記実装領域に実装され、前記信号線路と電気的に接続された半導体素子と、
　を備える。
本開示の実施形態に係る半導体装置を示す斜視図である。 本開示の実施形態１に係る半導体素子実装用基板を上方から見た斜視図である。 本開示の実施形態１に係る半導体素子実装用基板を下方から見た斜視図である。 本開示の実施形態１に係る半導体素子実装用基板を、第１基板の主部を外して下方から見た斜視図である。 図２ＡのＡ－Ａ線における断面図である。 図２Ａの一部分Ｃ１を拡大した図である。 図２Ｃの一部分Ｃ２を拡大した図である。 図２Ｃの部分Ｃ２において信号導体を主に示した図である。 図２Ｃの部分Ｃ２において内部の接地導体を主に示した図である。 第１切欠き部の周辺を示す拡大斜視図である。 変形例１の半導体素子実装用基板の一部を示す図である。 変形例２の半導体素子実装用基板を上方から見た斜視図である。 変形例２の半導体素子実装用基板を下方から見た斜視図である。 図１０ＡのＡ－Ａ線における断面図である。 図１の半導体装置の分解斜視図である。
　以下、本開示の各実施形態について図面を参照して詳細に説明する。
　（実施形態１）
　図１は、本開示の実施形態に係る半導体装置を示す斜視図である。図２Ａ～図２Ｃは、本開示の実施形態１に係る半導体素子実装用基板を示す。図２Ａは実施形態１に係る半導体素子実装用基板１を上方から見た斜視図、図２Ｂは下方から見た斜視図、図２Ｃは第１基板の主部を外して下方から見た斜視図である。図３は、図２ＡのＡ－Ａ線における断面図である。以下、第１基板１０１から第３基板１０３を向く方（Ｚ方向）を上方、第１基板１０１の基板面に平行な方向（Ｘ－Ｙ平面方向）を水平方向として、各部の方向を表わす。当該方向は半導体素子実装用基板１又は半導体装置２０の使用時の方向と一致しなくてもよい。本明細書においては、混同を避けるため、第１基板１０１の上面を第１上面Ｓ１０１、第１基板１０１の下面を第１下面と記す。同様に、第２基板１０２の上面を第２上面、第２基板１０２の下面を第２下面、第３基板１０３の上面を第３上面、第３基板１０３の下面を第３下面と記す。
　半導体装置２０及び半導体素子実装用基板１は、第１基板１０１、第２基板１０２及び第３基板１０３を備える。なお、第１基板１０１は、単一層の構造であってもよいし、複数の絶縁層が重なった積層構造を有してもよく、積層構造を有する場合、第１基板１０１は、複数の絶縁層の間に金属膜が位置してもよい。第２基板１０２及び第３基板１０３についても同様である。積層構造により、多層構造の信号配線を設計することができる。
　第１基板１０１は、半導体素子１１を実装する実装領域ａと実装領域ａを取り囲んだ周辺領域ｂとを含んだ第１上面Ｓ１０１を有する。第１基板１０１は、たとえばアルミナ（Ａｌ２Ｏ３）質焼結体（アルミナセラミックス）等のセラミックスから成る。
　第２基板１０２は、第１基板１０１の周辺領域ｂ上に位置する。平面視したとき（Ｚ方向から見たとき）、第２基板１０２の外縁は、一部を除いて、第１基板１０１の外縁と重なる。第２基板１０２は、実装領域ａを取り囲んだ枠状である。第２基板１０２は、第１基板１０１と同様に、たとえばアルミナ（Ａｌ２Ｏ３）質焼結体（アルミナセラミックス）等のセラミックスから成る。
　第３基板１０３は、実装領域ａを取り囲んだ枠状である。第３基板１０３は、第２基板１０２上に位置する。平面視したとき、第３基板１０３の外縁は、一部を除いて、第２基板１０２の外縁と重なる。平面視で、第３基板１０３の内縁は、第２基板１０２の内縁よりも外方に位置していてもよい。第３基板１０３は、例えば第１基板１０１及び第２基板１０２を構成する材料と同じである。
　図２Ａ、図２Ｂ、図３に示すように、第１基板１０１は、実装領域ａを含む主部１０１ａと、周辺領域ｂを含む枠部１０１ｂとを有し、主部１０１ａと枠部１０１ｂとの間に空隙部３０が位置してもよい。第１基板１０１は、主部１０１ａと枠部１０１ｂとに分割された構成であってもよいし、主部１０１ａの一部と枠部１０１ｂの一部とがつながった構成であってもよい。
　半導体素子実装用基板１または半導体装置２０の製造工程において、あるいは、半導体装置２０を作動させる際の半導体素子１１の発熱によって、半導体素子実装用基板１内に温度変化や温度勾配が発生する。そして、半導体素子実装用基板１や半導体素子１１の熱膨張や熱収縮に起因した応力が生じる場合がある。このような場合であっても、空隙部３０が存在することによって半導体素子実装用基板１に生じる応力を緩和することができるので、半導体素子実装用基板１の破損やクラックの発生を低減することが可能となる。また、半導体素子実装用基板１の変形や反りに伴って生じる実装領域ａの変形や反りを低減できるため、半導体素子１１を実装領域ａに安定して実装することができる。また、実装領域ａの変形や反りに伴って生じる半導体素子１１の破損を低減できる。
　第１基板１０１が主部１０１ａと枠部１０１ｂとに分割される場合、主部１０１ａは金属材料から構成されてもよい。金属材料としては、鉄、銅、ニッケル、クロム、コバルト、タングステン、モリブデン又はこれらの金属からなる合金を用いることができる。実装領域ａは、後述する第１接地導体層７とはんだやろう材等の導電性の接合材で電気的に接続されてもよい。当該構成によって、半導体素子実装用基板１の放熱性が向上するとともに、後述する第１接地導体層７、第２接地導体層８、第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂが、後述する外部の実装基板に設けられるグランド層２５に実装領域ａを介して接続され、それぞれの接地電位が安定する。また、半導体素子実装用基板１の接地電位が加わる実装領域ａと外部の実装基板に設けられる接地導体との接合面積を大きくすることができることから、実装領域ａを含む半導体素子実装用基板１の接地電位がさらに安定する。したがって、半導体素子実装用基板１の信号伝送部分における周波数特性をさらに向上させることができる。
　第１基板１０１、第２基板１０２及び第３基板１０３は、外方を向いた共通の第１外側面Ｓ１ａと、第１外側面Ｓ１ａの反対側に位置する第１内側面Ｓ１ｂとを有する。第１内側面Ｓ１ｂは、半導体素子実装用基板１の内方を向く。図３に示すように、第１基板１０１における第１内側面Ｓ１ｂは空隙部３０に面する。第２基板１０２における第１内側面Ｓ１ｂは、第１基板１０１の第１内側面Ｓ１ｂ、並びに、第３基板１０３の第１内側面Ｓ１ｂよりも内方に張り出していてもよい。
　＜信号伝送部＞
　半導体素子実装用基板１は、例えば、複数の信号伝送部１ａ～１ｆを有する。以下、第１外側面Ｓ１ａと第１内側面Ｓ１ｂとの間に位置する１つの信号伝送部１ｂについて説明する。信号伝送部１ｂは、他の信号伝送部１ａ、１ｃ～１ｆと同様の構成である。
　図４は、図２Ａの一部分Ｃ１を拡大した図である。図５は、図２Ｃの一部分Ｃ２を拡大した図である。図６は、図２Ｃの部分Ｃ２において信号導体を主に示した図である。図２Ｃにおいて部分Ｃ２は信号伝送部１ｆを示しているが、図５～図７では、信号伝送部１ｂを第１内側面Ｓ１ｂから見た図として説明する。図４及び図５においては導体部分を網掛けにより示す。
　半導体素子実装用基板１は、信号伝送部１ｂの構成要素として、信号線路２、溝部３、貫通導体４、側面導体５、電極６、接続端子２８及び信号電極３３を備える。
　信号線路２は、第２基板１０２の第２上面において第２基板１０２の内縁側の一方の端部から周辺領域ｂ上にかけて位置する。信号線路２は、たとえば、鉄、銅、ニッケル、金、クロム、コバルト、モリブデン、マンガン、タングステン等、又は、これらの材料の合金から成る。信号線路２は、半導体素子１１と接続される。
　溝部３は、第１基板１０１の第１外側面Ｓ１ａにおいて第１基板１０１の第１上面Ｓ１０１から第１下面にかけて位置する。
　側面導体５は、溝部３の内面に拡がり、信号線路２、後述する電極６及び貫通導体４と電気的に接続され、高周波信号が導通する。側面導体５は、たとえば、鉄、銅、ニッケル、金、クロム、コバルト、モリブデン、マンガン、タングステン等、又は、これらの材料の合金から成る。
　溝部３は、平面透視したとき、第２基板１０２の外縁よりも内側に位置する。よって、溝部３がある箇所において、第２基板１０２が出っ張った状態になる。当該構成により、溝部３に形成された側面導体５が、外部からの影響によって損傷したり、ショートするおそれが低減し、側面導体５の電気的な導通を良好に維持した状態とすることができる。なお、平面透視で、第２基板１０２の外縁は、第１基板１０１の外縁よりも外側に位置していてもよい。当該構成により、溝部３の上面にある第２基板１０２が、より外側に出っ張るので、溝部３に形成された側面導体５が、外部からの影響によって損傷したり、ショートするおそれがより低減し、側面導体５の電気的な導通を良好に維持した状態とすることができる。
　溝部３内の側面導体５は、はんだ等の導電性の接合材を介して外部の実装基板に電気的に接続される。当該接続の際、接合材によるメニスカスが溝部３の内面の下端に形成される。当該作用によって、側面導体５は、外部の実装基板と電気的に安定して接続される。したがって、半導体素子実装用基板１は、信号伝送部分における特性インピーダンスの変動を低減することができ、周波数特性を向上させることができる。
　溝部３は、平面透視で、曲線部を有している。より具体的には、溝部３は、平面透視で、例えば半円状（半円、半楕円、半長円など）であってもよい。半導体素子実装用基板１または半導体装置２０の製造工程や、半導体装置２０を作動させる際の半導体素子１１の発熱によって半導体素子実装用基板１内に温度変化や温度勾配が発生する。そして、半導体素子実装用基板１の熱膨張や熱収縮に起因した応力が生じる場合がある。このような場合にも、溝部３が曲線部を有していることによって、溝部３の局所に応力が集中することを低減することができ、第１基板１０１、側面導体５、電極６、第１下面の信号電極３３、第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂの破損やクラックの発生を低減できる。
　貫通導体４（図６）は、信号線路２と電気的に接続され、第２基板１０２の第２上面から第２下面にかけて位置する。貫通導体４は、さらに、第１基板１０１の第１上面で溝部３の上端部の周囲に設けられる電極６を介して側面導体５と電気的に接続される。貫通導体４は、信号線路２の他方の端部と重なる位置にあり、電気的に接続される。この場合には、高周波の電気信号をより確実に貫通導体４から信号線路２に伝送させることができるとともに、伝送される高周波の電気信号の伝送損失や反射損失を低減させることができる。
　電極６（図６）は、第１基板１０１の第１上面、もしくは第２基板１０２の第２下面であって、第１基板１０１と第２基板１０２の間に位置し、側面導体５と電気的に接続される。電極６は、半導体素子実装用基板１の内部に位置した信号導体層である。より具体的には、電極６は、第１基板１０１の第１上面、もしくは第２基板１０２の第２下面に側面導体５が延びる方向と直交する方向（Ｘ－Ｙ方向）で、溝部３の上端部（第２基板１０２側の端部）の周囲に設けられ、側面導体５に電気的に接続されてもよい。さらに、平面透視したとき、電極６の外縁は、側面導体５の外縁よりも半導体素子実装用基板１の内側に位置してもよい。つまり、電極６は、第２基板１０２の第２下面のうち溝部３の上方において露出した部分に位置しない、すなわち、電極６は第２基板１０２の第２下面において露出しない構成としてもよい。当該構成により、半導体装置２０をはんだ等の導電性の接合材を介して実装基板に電気的に接続する際に、接合材が側面導体５を介して電極６に濡れ広がることを低減させることができる。その結果、第２基板１０２と接合材との熱膨張係数差に起因して生じる応力を低減できる。また、接合材の濡れ広がり方によって特性インピーダンスが不安定に変動する可能性を低減できる。その結果、信号伝送部分となる側面導体５及び電極６における周波数特性をさらに良好に維持することができる。
　電極６は、平面透視したときの外形線（実装領域ａ側の外形線）が半円状（半円、半楕円、半長円など）である。このような構成によって、半導体素子実装用基板１の製造工程において、電極６を容易に形成できるとともに、電極６の上記外形の部分において応力が局所的に生じる可能性を低減できる。さらに、半導体素子実装用基板１は、電極６の上記外形線近傍における電界分布の拡がりが偏ることを低減できる。したがって、半導体素子実装用基板１は、電極６の上記外形線の部分に生じる応力によって電極６が剥がれたり、第１基板１０１や第２基板１０２にクラックが生じたりするおそれを低減できるとともに、信号伝送部分の周波数特性をさらに向上させることができる。
　接続端子２８（図６）は、電極６から溝部３とは反対方向に突出し、第１基板１０１の第１上面、もしくは第２基板１０２の第２下面に位置する。接続端子２８は、内層の接続端子であり、接続端子の第２基板１０２側の面に貫通導体４が接続される。当該接続により、電極６が、接続端子２８及び貫通導体４を介して信号線路２に電気的に接続される。接続端子２８により、電極６及び接続端子２８と第１接地導体層７（後述）との間に生じる静電容量が大きくなり、電極６及び接続端子２８による信号伝送部分の特性インピーダンスが小さくなることを緩和できる。よって、当該信号伝送部分の特性インピーダンスを所望の値にすることが容易となり、半導体素子実装用基板１の小型化を実現できる。また、当該信号伝送部分における周波数特性をさらに向上させることができる。
　接続端子２８は、平面透視で、電極６の外縁（第２基板１０２の外周側の縁）の中央部から溝部３と反対方向に直線状に位置してもよい。当該構成により、半導体素子実装用基板１は、電極６及び接続端子２８による信号伝送部分の長さを短くすることができ、当該信号伝送部分における周波数特性をさらに向上させることができる。
　信号電極３３（図６）は、第１基板１０１の第１下面において溝部３を囲うように溝部３の周囲に広がる膜状導体である。信号電極３３は、溝部３内の側面導体５に接続する。信号電極３３は、平面視したときの外形線（実装領域ａ側の外形線）が半円状（半円、半楕円、半長円等）である。当該構成によって、半導体素子実装用基板１の製造工程において、信号電極３３を容易に形成できるとともに、信号電極３３の外縁部分に応力が局所的に生じる可能性を低減できる。さらに、信号電極３３を介して半導体装置２０を外部の実装基板にはんだ等の導電性の接合材で実装する際に、信号電極３３及び接合材の周辺に生じる応力が一部に集中することを低減できる。したがって、半導体素子実装用基板１は、電極６の上記外形線の部分に生じる応力によって信号電極３３が剥がれたり、第１基板１０１にクラックが生じたりするおそれを低減できる。さらに、信号電極３３の上記の構成によって、半導体素子実装用基板１は、信号電極３３の上記外形線近傍における電界分布の拡がりが偏ることを低減できる。さらに、信号電極３３により、半導体素子１１と外部の実装基板との間の電気的な接続を安定させることができる。したがって、信号電極３３を有する信号伝送部分の周波数特性を改善することができる。
　図７は、図２Ｃの一部分Ｃ２において内部の接地導体を主に示した図である。図７において第１接地導体層７は中央部分を破断して表わしている。
　半導体素子実装用基板１は、さらに、信号伝送部１ｂの構成要素として、第１接地導体層７、第２接地導体層８、金属層３４、３５、第１凹部１０Ａ、第２凹部１０Ｂ、第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂを備える。
　第１接地導体層７、第２接地導体層８及び金属層３４、３５は、複数の信号伝送部１ａ～１ｆにおいて一体的な構成であってもよい。
　第１接地導体層７は、第１基板１０１の第１上面、もしくは第２基板１０２の第２下面であって、第１基板１０１と第２基板１０２の間で、電極６と間をあけて位置する。第１接地導体層７は、半導体素子実装用基板１の内部に位置した接地導体層である。第１接地導体層７は、半導体素子実装用基板１の内部において、電極６を取り囲むように位置してもよく、当該構成により、側面導体５及び電極６における特性インピーダンスを低減できる。さらに、電極６を介した、側面導体５から貫通導体４に至る信号伝送部分に生じる電界が意図しない範囲に広がる可能性を低減することができ、当該電界を電極６と第１接地導体層７との間に結合させることができる。したがって、上記の信号伝送部分の電界分布の拡がりを低減できる。また、高周波の電気信号を電極６と第１接地導体層７との間で電界結合しながら伝送させることができる。また、上記の信号伝送部分における特性インピーダンスを安定化させることができる。
　第２接地導体層８は、第２基板１０２の第２上面において、信号線路２を挟むように位置する。当該構成によって、第２基板１０２の第２上面において、信号伝送部分が接地電位部分に挟まれる、いわゆるコプレーナ線路の構成とすることができる。よって、信号線路２を有する信号伝送部分における周波数特性をさらに向上させることができる。第１接地導体層７は、Ｚ方向から透視したときに、信号線路２及び第２接地導体層８と重なる箇所に位置してもよい。当該構成により、信号線路２を有する信号伝送部分がいわゆるグランド付きコプレーナ線路の構成となり、当該信号伝送部分における周波数特性をさらに向上させることができる。第２接地導体層８の一部は、第２基板１０２と第３基板１０３との間に位置してもよい。
　金属層３４は、第１側面接地導体３１Ａと第２側面接地導体３１Ｂとに繋がり、第１基板１０１の第１下面に拡がる。金属層３４は、第１基板１０１の第１下面において、平面透視で信号線路２を挟むように位置する。第１下面に金属層３４があることによって、実装基板との電気的な接続がしやすくなる。また、金属層３４を介した半導体素子実装用基板１の放熱性が向上する。
　金属層３５は、第１側面接地導体３１Ａと第２側面接地導体３１Ｂとに繋がり、第３基板１０３の第３上面に拡がる。金属層３５があることによって、信号線路２に高周波の電気信号が伝送する際に生じる電界が第３上面の金属層３５に結合され、よって信号線路２の周囲における不要かつ不安定な電界分布の拡がりを低減することができる。その結果、半導体素子実装用基板１は、信号伝送部分の周波数特性をさらに向上させることができる。
　第１凹部１０Ａ及び第２凹部１０Ｂは、第１外側面Ｓ１ａにおいて第３基板１０３の第３上面から第１基板１０１の第１下面にかけて位置する。Ｙ方向（第１外側面Ｓ１ａに垂直な方向）から見て、第１凹部１０Ａ及び第２凹部１０Ｂは、溝部３を挟んで並んで位置する。第１凹部１０Ａ及び第２凹部１０Ｂは、溝部３の両側に、溝部３と間をあけて位置する。
　第１側面接地導体３１Ａは、第１凹部１０Ａの内面に位置する。第２側面接地導体３１Ｂは、第２凹部１０Ｂの内面に位置する。当該構成により、第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂは、高周波信号が導通する側面導体５を挟むように位置するので、第１外側面Ｓ１ａにおいても、信号伝送部分が接地電位部分に挟まれる構成となり、半導体素子実装用基板１の信号伝送部分に生じる電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動を低減できる。よって、半導体素子実装用基板１の周波数特性をさらに向上させることができる。
　第１側面接地導体３１Ａは、第１基板１０１、第２基板１０２及び第３基板１０３にわたって連続していてもよい。さらに、第１側面接地導体３１Ａは、第１凹部１０Ａの内面の全域に位置してもよい。第２側面接地導体３１Ｂは、第１基板１０１、第２基板１０２及び第３基板１０３にわたって連続していてもよい。さらに、第２側面接地導体３１Ｂは、第２凹部１０Ｂの内面の全域に位置してもよい。当該構成により、第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂの面積を大きくすることができる。よって、半導体素子実装用基板１の接地電位を安定させることができ、側面導体５の周囲に生じる電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動をより安定的に低減できる。
　第１側面接地導体３１Ａのうち、第１基板１０１に位置する部位と、第２基板１０２に位置する部位と、第３基板１０３に位置する部位とは、平面透視したとき、少なくとも一部の範囲で、互いに重なってもよい。当該構成により、半導体素子実装用基板１は、半導体素子実装用基板１の信号伝送部分に生じる電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動をより低減できる。第２側面接地導体３１Ｂについても同様である。
　半導体素子実装用基板１は、信号伝送部１ｂの構成要素として、さらに、第１切欠き部９、第２切欠き部４１及び内面溝３２を備える。
　第１切欠き部９（図４）は、第３基板１０３の第１外側面Ｓ１ａに位置し、平面透視で溝部３と重なる。第１切欠き部９は、凹状で、第３基板１０３の第３上面から第３下面にかけて位置してもよい。第１切欠き部９の内面には接地導体が位置しない。半導体素子実装用基板１の小型化を図る場合、信号線路２と周囲の接地導体との間隔が狭くなることで、信号伝送部分と接地電位部分との間に生じる静電容量が大きくなり、特性インピーダンスが小さくなりかねない。しかしながら、第１切欠き部９により、上記の静電容量を小さくし、特性インピーダンスが小さくなることを緩和することができる。
　第１切欠き部９は、平面視において、外形が溝部３より大きくてもよい。当該構成により、半導体素子実装用基板１は、溝部３と第１切欠き部９との間に位置する第２基板１０２に応力が集中することを低減できる。よって、第２基板１０２にクラックや割れが生じる可能性を低減することができる。
　Ｘ方向（第３基板１０３の第３上面の外縁に沿った方向）における第１切欠き部９の幅Ｗ２１（図４）は、第３基板１０３に位置する第１凹部１０ＡのＸ方向における幅Ｗ２５ａ（図４）、あるいは、第３基板１０３に位置する第２凹部１０ＢのＸ方向における幅Ｗ２５ｂ（図４）よりも小さくてもよい。Ｘ方向は、第１外側面Ｓ１ａに沿った水平方向（第１方向）と定義してもよい。第１凹部１０Ａおよび第２凹部１０Ｂと第１切欠き部９との距離が近くなりすぎると、第３基板１０３の外方への張り出し部分が小さくなり破損しやすくなる。よって、第１切欠き部９の幅Ｗ２１を小さくし、張り出し部分を確保することにより、第３基板１０３の強度を保持する加工が容易となる。
　第２切欠き部４１（図５）は、第１基板１０１の第１内側面Ｓ１ｂに位置する。第２切欠き部４１は、Ｙ方向（第１外側面Ｓ１ａに垂直な方向）から透視したとき、溝部３と重なってもよい。第２切欠き部４１は、凹状で、第１基板１０１の第１上面から第１下面にかけて位置してもよい。第２切欠き部４１の内面には接地導体が位置しない。第２切欠き部４１により、溝部３のＹ方向に位置する第１基板１０１のセラミックス（誘電体）の厚みが減少する。よって、溝部３の側面導体５の周囲における実効誘電率が下がる。したがって、第２切欠き部４１の厚み（Ｙ方向の厚み）を調整することで、上記の信号伝送部分の特性インピーダンスを所望の値にすることが容易となり、低周波帯域における反射特性を低減できるなど、当該信号伝送部分における周波数特性をさらに向上させることができる。
　第２切欠き部４１のＸ方向（第３基板１０３の第３上面の外縁に沿った方向）における幅Ｗ２２（図５）は、溝部３のＸ方向における幅Ｗ２３（図５）よりも大きくてよい。当該構成によれば、第２切欠き部４１の幅Ｗ２２を高周波信号が伝送される側面導体５の幅（幅Ｗ２３に相当）よりも大きくすることでインピーダンスの低下をより容易に低減することができる。
　さらに、第２切欠き部４１のＸ方向における幅Ｗ２２（図５）は、第１切欠き部９のＸ方向における幅Ｗ２１（図４）よりも大きくてもよい。
　内面溝３２は、第３基板１０３の第１内側面Ｓ１ｂに位置し、平面視したときにＸ方向（第３基板１０３の第３上面の外縁に沿った方向）から信号線路２を間に挟む。内面溝３２は、第３基板１０３の第３上面から第３下面にかけて位置する。内面溝３２の内面には接地電位となる内面接地導体が位置する。内面接地導体が位置する内面溝３２により、信号線路２の実装領域ａ側の端部における電界分布の不要かつ不安定な拡がりを低減でき、信号伝送部１ｂの特性インピーダンスの変動を低減できる。
　＜第１凹部と第２凹部との間隔＞
　第１外側面Ｓ１ａにおいて、溝部３は第１凹部１０Ａと第２凹部１０Ｂとの間に位置する。第１凹部１０Ａと第２凹部１０Ｂとの間には、第１凹部１０Ａと第２凹部１０Ｂとの間隔が上の方（Ｚ軸の正方向）が下の方（Ｚ軸の負方向）よりも狭い縮幅部Ｈ１（図４）が含まれる。
　縮幅部Ｈ１は、溝部３の上端を含む高さ範囲、あるいは、溝部３よりも上方の高さ範囲に位置してもよい。縮幅部Ｈ１において、第１凹部１０Ａと第２凹部１０Ｂとの間隔は段状に狭くなってもよいし、緩やかに狭くなってもよい。縮幅部Ｈ１により、縮幅部Ｈ１が無い場合と比較して、縮幅部Ｈ１の上部における第１凹部１０Ａと第２凹部１０Ｂとの間隔が狭くなる。よって、縮幅部Ｈ１の上部において、第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂの間隔を狭くすることができる。そして、当該間隔が狭くなることにより、溝部３内の側面導体５、電極６、貫通導体４及び信号線路２を介して伝送される高周波信号のカットオフ周波数が高くなり、信号伝送部１ｂの周波数特性が広帯域化する。さらに、縮幅部Ｈ１があることで、第１基板１０１の第１下面において、溝部３と第１凹部１０Ａとの間隔、並びに、溝部３と第２凹部１０Ｂとの間隔を広くとることができる。半導体素子実装用基板１を実装基板に実装する際、半導体素子実装用基板１の信号電極３３及び金属層３４が半田等の導電性接合材を介して実装基板の信号電極と接地電極とに接合される。したがって、溝部３と第１凹部１０Ａとの間隔、並びに、溝部３と第２凹部１０Ｂとの間隔が広くなることで、上記接合の際に信号電極３３と金属層３４とが第１基板１０１の第１下面で広がった導電性接合材により短絡してしまう恐れを低減できる。よって、半導体素子実装用基板１の実装上の信頼性を向上できる。
　第１基板１０１における第１凹部１０Ａと第２凹部１０Ｂとの間隔Ｗ１と、第２基板１０２における第１凹部１０Ａと第２凹部１０Ｂとの間隔Ｗ２と、第３基板１０３における第１凹部１０Ａと第２凹部１０Ｂとの間隔Ｗ３とは、次の条件（１）、（２）を満たす構成であってもよい。
　Ｗ１≧Ｗ２、Ｗ２≧Ｗ３　・・・　（１）
　Ｗ１、Ｗ２、Ｗ３の少なくとも１つの値が異なる　・・・　（２）
　当該構成により、第１基板１０１と第２基板１０２との間、あるいは、第２基板１０２と第３基板１０３との間において、第１凹部１０Ａと第２凹部１０Ｂとの間隔が上の方が狭くなる。そして、第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂの間隔が上の方が狭くなることで、溝部３内の側面導体５、電極６、貫通導体４及び信号線路２を介して伝送される高周波信号のカットオフ周波数が高くなり、信号伝送部１ｂの周波数特性が広帯域化する。さらに、広帯域化を実現しつつ、溝部３と第１凹部１０Ａとの間隔、並びに、溝部３と第２凹部１０Ｂとの間隔を広くとることができることから、半導体素子実装用基板１の実装上の信頼性を向上できる。
　さらに、間隔Ｗ１～Ｗ３は、次の条件（３）を満たしてもよい。
　Ｗ１＞Ｗ２　・・・　（３）
　当該構成によれば、貫通導体４が位置する高さにおいて、第１凹部１０Ａと第２凹部１０Ｂとの間隔、すなわち、第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂの間隔を狭くすることができ、信号伝送部１ｂの周波数特性をより広帯域化できる。
　さらに、間隔Ｗ１～Ｗ３は、次の条件（４）を満たしてもよい。
　Ｗ２＝Ｗ３　・・・　（４）
　当該構成によれば、第２基板１０２に位置する第１凹部１０Ａ及び第２凹部１０Ｂと、第３基板１０３に位置する第１凹部１０Ａ及び第２凹部１０Ｂとが、平面視で重なる部分が多い構成を採用できる。そして、重なった部分において、第２基板１０２に位置する第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂと、第３基板１０３に位置する第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂとが連続する。したがって、第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂの形状の安定化を図り、信号伝送部１ｂの接地電位を安定させることができる。よって、信号伝送部１ｂの周波数特性の安定化が図れる。
　間隔Ｗ２を狭くしすぎると、特性インピーダンスの低下により、周波数特性の広帯域化に付随して低周波帯域の反射特性が劣化する。しかし、第２切欠き部４１によって、側面導体５の周囲の特性インピーダンスを高くすることで、上記の反射特性の劣化を低減できる。
　第１凹部１０Ａの厚み（Ｙ方向の最大寸法）は、第１基板１０１から第３基板１０３にかけて同一であってもよい。第２凹部１０Ｂの厚み（Ｙ方向の最大寸法）は、第１基板１０１から第３基板１０３にかけて同一であってもよい。
　＜第３基板の第３上面＞
　図８は、第１切欠き部の周辺を示す拡大斜視図である。
　第３基板１０３の第３上面は、金属層３５が位置する導体領域Ｒ１と、金属層３５が位置しない非導体領域Ｒ２とを含む。非導体領域Ｒ２は、第１凹部１０Ａと第１切欠き部９との間の位置Ｐ１から第１切欠き部９と第２凹部１０Ｂとの間の位置Ｐ２にかけて、第３基板１０３の第３上面の外縁Ｅ１０３（図８）まで拡がる。第３上面の外縁Ｅ１０３は、第３基板１０３の第３上面における第１外側面Ｓ１ａ側の縁を意味する。当該構成によれば、第１外側面Ｓ１ａをダイシング等により形成する際、位置Ｐ１から位置Ｐ２までの第３上面の外縁Ｅ１０３において金属層３５のバリの発生を低減できる。したがって、信号線路２が位置する近傍において第１外側面Ｓ１ａにバリなどの導体が位置することが低減され、安定した周波数特性が得られる。さらに、非導体領域Ｒ２の面積の調整により、信号伝送部１ｂの特性インピーダンスの調整が容易になる。
　非導体領域Ｒ２は、Ｙ方向（第１外側面Ｓ１ａに垂直な方向）における幅Ｄ１が、第１切欠き部９に近づくにつれて広くなる拡幅部Ｈ１１（図８）を有する。当該構成により、信号線路２から側面導体５にかけて導通する高周波信号のインピーダンスが低下しやすくなることを低減できる。
　導体領域Ｒ１は、第３基板１０３の第３上面に位置する第１凹部１０Ａの辺Ｅ１０Ａ（図４）の全域、並びに、第３基板１０３の第３上面に位置する第２凹部１０Ｂの辺Ｅ１０Ｂ（図４）の全域に拡がる。当該構成により、金属層３５の接地電位が安定する。
　（変形例１）
　図９は、変形例１の半導体素子実装用基板の一部を示す図である。図９が示す部分Ｃ１は図２Ａの部分Ｃ１に相当する。
　図９に示すように、第１基板１０１における第１凹部１０Ａと第２凹部１０Ｂとの間隔Ｗ１と、第２基板１０２における第１凹部１０Ａと第２凹部１０Ｂとの間隔Ｗ２と、第３基板１０３における第１凹部１０Ａと第２凹部１０Ｂとの間隔Ｗ３とは、条件（５）を満たしてもよい。
　Ｗ２＞Ｗ３　・・・　（５）
　さらに、条件（６）を満たしてもよい。
　Ｗ１＝Ｗ２　・・・　（６）
　条件（５）を満たすことで、溝部３よりも上方で第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂの間隔が狭くなる。よって、溝部３内の側面導体５、電極６、貫通導体４及び信号線路２を介して伝送される高周波信号のカットオフ周波数が高くなり、信号伝送部１ｂの周波数特性が広帯域化する。さらに、広帯域化を実現しつつ、溝部３と第１凹部１０Ａとの間隔、並びに、溝部３と第２凹部１０Ｂとの間隔を広くとることができることから、半導体素子実装用基板１の実装上の信頼性を向上できる。
　条件（６）を満たすことで、第１基板１０１に位置する第１凹部１０Ａ及び第２凹部１０Ｂと、第２基板１０２に位置する第１凹部１０Ａ及び第２凹部１０Ｂとが、平面視で重なる部分を多くすることができる。平面視で重なった部分においては、第１基板１０１に位置する第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂと、第２基板１０２に位置する第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂとが連続する。したがって、第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂの形状の安定化を図り、信号伝送部１ｂの接地電位を安定させることができる。よって、信号伝送部１ｂの周波数特性の安定化が図れる。
　（変形例２）
　図１０Ａ～図１０Ｃは、変形例２に係る半導体素子実装用基板を示す。図１０Ａは変形例２に係る半導体素子実装用基板１Ａを上方から見た斜視図、図１０Ｂは下方から見た斜視図、図１０Ｃは図１０ＡのＡ－Ａ線における断面図である。図１０Ａ～図１０Ｃに示すように、第１基板１０１は、実装領域ａと周辺領域ｂとを含めて一体的な構成であってもよい。当該構成を有する半導体素子実装用基板１Ａは、図３に示した第１基板１０１の空隙部３０、第１基板１０１の第１内側面Ｓ１ｂ、並びに、図５に示した第２切欠き部４１を有さない。その他の構成は、上述した実施形態の半導体素子実装用基板１と同様である。
　変形例２の半導体素子実装用基板１Ａにおいても、実施形態１に示した半導体素子実装用基板１と共通の構成要素により、当該構成要素による効果が同様に奏される。
　（変形例３）
　図２Ａあるいは図１０Ａに示すように、第１基板１０１、第２基板１０２及び第３基板１０３は、第１外側面Ｓ１ａと隣り合う外側面Ｓ２ａ、Ｓ３ａと、第１外側面Ｓ１ａと外側面Ｓ２ａとの間に位置する角部Ｔ１と、第１外側面Ｓ１ａと外側面Ｓ３ａとの間に位置する角部Ｔ２とを有する。そして、図２Ａあるいは図１０Ａの信号伝送部１ｄに示すように、第２凹部１０Ｃは外側面Ｓ２ａと交差してもよい。同様に、図２Ａあるいは図１０Ａの信号伝送部１ａに示すように、第１凹部１０Ｄは外側面Ｓ３ａに交差してもよい。外側面Ｓ２ａ、Ｓ３ａは、本開示に係る第２外側面の一例に相当する。
　当該構成によれば、角部Ｔ１、Ｔ２の近傍の第１基板１０１、第２基板１０２及び第３基板１０３の形状が単純化され、角部Ｔ１、Ｔ２にクラック等の破損が生じる恐れを低減できる。
　（半導体装置の構成）
　図１１は、図１の半導体装置の分解斜視図である。半導体装置２０を組み立てる場合、第１基板１０１の実装領域ａに半導体素子１１を載置して第１基板１０１に接着剤等を介して接着固定し、半導体素子１１と信号線路２とをボンディングワイヤ等を介して電気的に接続する。このようにして、半導体素子実装用基板１に半導体素子１１を実装することによって製品としての半導体装置２０が完成する。また、図示しないが、半導体素子実装用基板１の上面に蓋体を有していてもよい。
　半導体装置２０は、さらに、第１基板１０１の第１下面に接合された実装基板２１を有してもよい。実装基板２１は、例えば複数の絶縁層で構成されており、上層の上面には、はんだ等の導電性の接合材を介して側面導体５及び第１下面の信号電極３３が電気的に接続されるとともに高周波の電気信号が伝送される、銅箔等の金属材料から成る信号導体２６及び第２接続端子２７が設けられる。さらに、実装基板２１は、上層の上面に信号導体２６を間に挟み、第２接続端子２７を取り囲むように、所定の間隔が設けられた銅箔等の金属材料から成り、接地電位となるグランド層２５が形成されている。
　グランド層２５と、半導体素子実装用基板１の下面に設けられた金属層３４、第１側面接地導体３１Ａ、第２側面接地導体３１Ｂ、金属材料からなる実装領域ａの下面とが、はんだ等の接合材を介して接合される。実装基板２１は、上面に前述の第２接続端子２７、信号導体２６及びグランド層２５が設けられることにより、平面伝送線路の１つである、いわゆる、コプレーナ線路が構成される。
　また、実装基板２１は、内層に接地導体２２が形成されていてもよい。接地導体２２は、接地導体２２が形成される形成領域２３及び接地導体２２が形成されない非形成領域２４を有している。接地導体層の非形成領域２４は、平面視において、少なくとも第１下面の信号電極３３（図６）及び第２接続端子２７と重なる位置に設けられない。当該構成によって、半導体装置２０を実装基板２１に実装した際に、所望の特性インピーダンスの範囲に調整し難くなることを緩和することができる。なぜならば、非形成領域２４と信号電極３３（図６）及び第２接続端子２７とが重なると、第１下面の信号電極３３と第２接続端子２７とを電気的に接続する半田等の導電性の接合材や、この接合材によって側面導体５の側面に形成されるメニスカスにより、信号導体２６と側面導体５との間の信号伝送部分において、接地電位部分との間に生じる静電容量が大きくなるとともに特性インピーダンスが小さくなるためである。
　また、非形成領域２４は、平面視において、信号線路２の信号伝送方向（すなわち、信号線路２から半導体素子１１の方向）と直交する方向において、側面導体５を間に挟む第１側面接地導体３１Ａ及び第２側面接地導体３１Ｂよりも内側（側面導体５側）に位置してもよい。当該構成により、信号導体２６と側面導体５との間の信号伝送部分における電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動を低減できる。この結果、半導体素子実装用基板１は、信号伝送部分の周波数特性をさらに向上させることができる。
　以上に説明した、本開示は上述の実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更等が可能である。また、上述した間隔Ｗ１、Ｗ２、Ｗ３、並びに、幅Ｗ２１、Ｗ２２、Ｗ２３、Ｗ２５ａ、Ｗ２５ｂは、該当部位の上端から下端にかけて一定でなくてもよい。計測する高さによって値が異なる場合、該当部位の上端から下端までを等分した複数の高さにおける計測値から代表値を求め、当該代表値を間隔Ｗ１、Ｗ２、Ｗ３、並びに、幅Ｗ２１、Ｗ２２、Ｗ２３、Ｗ２５ａ、Ｗ２５ｂの値とすればよい。代表値としては、上記複数の高さにおける計測値から中央８０％の計測値を抽出し、抽出した計測値の平均値を採用すればよい。
　本開示は、半導体素子実装用基板及び半導体装置に利用できる。
　１　半導体素子実装用基板
　１ｅ～１ｆ　信号伝送部
　１０１　第１基板
　１０２　第２基板
　１０３　第３基板
　ａ　実装領域
　ｂ　周辺領域
　２　信号線路
　３　溝部
　４　貫通導体
　５　側面導体
　６　電極
　７　第１接地導体層
　８　第２接地導体層
　９　第１切欠き部
　１０Ａ、１０Ｄ　第１凹部
　１０Ｂ、１０Ｃ　第２凹部
　１１　半導体素子
　２０　半導体装置
　２１　実装基板
　２２　接地導体
　２３　形成領域
　２４　非形成領域
　２５　グランド層
　２６　信号導体
　２７　第２接続端子
　２８　接続端子
　３０　空隙部
　３１Ａ　第１側面接地導体
　３１Ｂ　第２側面接地導体
　３２　内面溝
　３３　信号電極
　３４　金属層
　３５　金属層
　４１　第２切欠き部
　Ｓ１０１　第１上面
　Ｓ１ａ　第１外側面
　Ｓ１ｂ　第１内側面
　Ｓ２ａ、Ｓ３ａ　外側面（第２外側面）
　Ｔ１、Ｔ２　角部
　Ｈ１　縮幅部
　Ｈ１１　拡幅部
　Ｗ１～Ｗ３　間隔
　Ｗ２１～Ｗ２３、Ｗ２５ａ、Ｗ２５ｂ、Ｄ１　幅
　Ｒ１　導体領域
　Ｒ２　非導体領域

Claims (15)

  1. 　半導体素子を実装する実装領域と該実装領域を囲む周辺領域とが含まれる第１上面を有する第１基板と、
    　前記第１基板の前記周辺領域上に位置し、前記実装領域を囲む枠状の第２基板と、
    　前記第２基板上に位置し、前記実装領域を囲む枠状の第３基板と、
    　を備え、
    　前記第１基板、前記第２基板及び前記第３基板は、外方を向いた共通の第１外側面を有し、
    　前記第１外側面において前記第１基板の第１上面から第１下面にかけて位置する溝部と、
    　前記第２基板の第２上面に位置する信号線路と、
    　前記第２基板の内部に位置し、前記信号線路と接続された貫通導体と、
    　前記溝部の内面に位置し、前記貫通導体と電気的に接続された側面導体と、
    　前記第３基板の前記第１外側面に位置し、平面透視で前記溝部と重なる第１切欠き部と、
    　前記第１外側面において、前記第３基板の第３上面から前記第１基板の前記第１下面にかけて位置するとともに、前記溝部を挟んで並んで位置する第１凹部及び第２凹部と、
    　前記第１凹部及び前記第２凹部の内面にそれぞれ位置する第１側面接地導体及び第２側面接地導体と、
    　を更に備え、
    　前記第１凹部と前記第２凹部との間には、前記第１凹部と前記第２凹部との間隔が上の方が下よりも狭い縮幅部が含まれる、
    　半導体素子実装用基板。
  2. 　前記第１基板における前記第１凹部と前記第２凹部との間隔Ｗ１と、前記第２基板における前記第１凹部と前記第２凹部との間隔Ｗ２と、前記第３基板における前記第１凹部と前記第２凹部との間隔Ｗ３とが、
    　Ｗ１≧Ｗ２、Ｗ２≧Ｗ３であり、かつ、
    　Ｗ１、Ｗ２、Ｗ３の少なくとも１つの値が異なる、
    　請求項１記載の半導体素子実装用基板。
  3. 　Ｗ１＞Ｗ２である、
    　請求項２記載の半導体素子実装用基板。
  4. 　Ｗ２＝Ｗ３である、
    　請求項３記載の半導体素子実装用基板。
  5. 　前記第１基板は、前記第１外側面の反対側に第１内側面を有し、
    　更に、
    　前記第１基板の前記第１下面に拡がり前記側面導体に接続された信号電極と、
    　前記第１内側面に位置する第２切欠き部と、
    　を備える、
    　請求項１から請求項４のいずれか一項に記載の半導体素子実装用基板。
  6. 　前記第２切欠き部は、前記第１外側面に垂直な方向から透視して前記溝部と重なって位置する、請求項５に記載の半導体素子実装用基板。
  7. 　前記第３基板の前記第３上面の外縁に沿った第１方向における前記第１切欠き部の幅が、当該第１方向における前記溝部の幅よりも大きい、
    　請求項５又は請求項６に記載の半導体素子実装用基板。
  8. 　前記第３基板の前記第３上面の外縁に沿った第１方向における前記第２切欠き部の幅が、当該第１方向における前記第１切欠き部の幅よりも大きい、
    　請求項５から請求項７のいずれか一項に記載の半導体素子実装用基板。
  9. 　前記第３基板の前記第３上面の外縁に沿った第１方向における前記第１切欠き部の幅が、当該第１方向における前記第３基板に位置する前記第１凹部の幅、あるいは、当該第１方向における前記第３基板に位置する前記第２凹部の幅よりも小さい、
    　請求項１から請求項７のいずれか一項に記載の半導体素子実装用基板。
  10. 　前記第３基板の前記第３上面は、金属層が位置する導体領域と、金属層が位置しない非導体領域とを含み、
    　前記非導体領域は、前記第１凹部と前記第１切欠き部との間から前記第１切欠き部と前記第２凹部との間にかけて前記第３基板の前記第３上面の外縁まで拡がる、
    　請求項１から請求項９のいずれか一項に記載の半導体素子実装用基板。
  11. 　前記非導体領域は、前記第１外側面に垂直な方向における幅が前記第１切欠き部に近づくにつれて広くなる拡幅部を有する、
    　請求項１０記載の半導体素子実装用基板。
  12. 　前記導体領域は、前記第３基板の前記第３上面に位置する前記第１凹部の辺の全域、並びに、前記第３基板の前記第３上面に位置する前記第２凹部の辺の全域に拡がる、
    　請求項１０又は請求項１１に記載の半導体素子実装用基板。
  13. 　前記第１基板、前記第２基板及び前記第３基板は、前記第１外側面と隣り合う第２外側面を有し、
    　前記第１凹部又は前記第２凹部は、前記第２外側面と交差する、
    　請求項１から請求項１２のいずれか一項に記載の半導体素子実装用基板。
  14. 　請求項１から請求項１３のいずれか一項に記載の半導体素子実装用基板と、
    　前記実装領域に実装され、前記信号線路と電気的に接続された半導体素子と、
    　を備える半導体装置。
  15. 　前記第１基板の前記第１下面と接合された実装基板を更に備える、
    　請求項１４記載の半導体装置。
     
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