CN108054163B - 半导体封装设备 - Google Patents

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Abstract

本发明提供一种半导体封装设备。所述半导体封装设备包含衬底、第一天线、电子组件、封装体以及第二天线。所述衬底包含第一表面、与所述第一表面相对的第二表面，以及延伸于所述第一表面与所述第二表面之间的第一侧面。所述第一天线安置于所述衬底的所述第一表面上。所述电子组件安置于所述衬底的所述第二表面上。所述封装体安置于所述衬底的所述第二表面上且囊封所述电子组件。所述封装体具有与所述衬底的所述第一侧面大体上共面的第一侧面。所述第二天线安置于所述衬底的所述第一侧面和所述封装体的所述第一侧面上。

Description

半导体封装设备
技术领域
本发明涉及半导体封装设备，且更明确地说涉及具有天线阵列的半导体封装设备。
背景技术
例如蜂窝电话的无线通信设备可包含用于发射和接收射频(RF)信号的天线。一些无线通信设备包含各自安置于电路板的不同部分上的天线和通信模块。根据一些方法，单独地制造天线和通信模块，并在将天线和通信模块放置于电路板上之后将其电连接到一起。因此，所述两组件可能带来单独的制造成本。此外，可能难以减少无线通信设备的大小以达成合适紧凑型产品设计。另外，天线与通信模块之间的RF信号发射路径可能较长，借此减少在天线与通信模块之间发射的信号的质量。
发明内容
在根据一些实施例的方面中，一种半导体封装设备包含衬底、第一天线、电子组件、封装体以及第二天线。所述衬底包含第一表面、与所述第一表面相对的第二表面，以及延伸于所述第一表面与所述第二表面之间的第一侧面。所述第一天线安置于所述衬底的所述第一表面上。所述电子组件安置于所述衬底的所述第二表面上。所述封装体安置于所述衬底的所述第二表面上且囊封所述电子组件。所述封装体具有与所述衬底的所述第一侧面大体上共面的第一侧面。所述第二天线安置于所述衬底的所述第一侧面和所述封装体的所述第一侧面上。
在根据一些实施例的另一方面中，一种半导体封装设备包含衬底、第一天线、电子组件、封装体、第一金属条以及第二金属条。所述衬底包含第一表面、与所述第一表面相对的第二表面、延伸于所述第一表面与所述第二表面之间的第一侧面，以及与所述第一侧面相对的第二侧面。所述第一天线安置于所述衬底的所述第一表面上。所述电子组件安置于所述衬底的所述第二表面上。所述封装体安置于所述衬底的所述第二表面上且囊封所述电子组件。所述封装体具有与所述衬底的所述第一侧面大体上共面的第一侧面，和与所述衬底的所述第二侧面大体上共面的第二侧面。所述第一金属条安置于所述衬底的所述第一侧面和所述封装体的所述第一侧面上。所述第二金属条安置于所述衬底的所述第二侧面和所述封装体的所述第二侧面上。所述第二金属条电连接到所述第一金属条。
在根据一些实施例的另一方面中，一种半导体封装设备包含衬底、电子组件、封装体以及第一天线。所述衬底包含第一表面、与所述第一表面相对的第二表面、延伸于所述第一表面与所述第二表面之间的第一侧面、第一金属层以及第二金属层。所述电子组件安置于所述衬底的所述第二表面上。所述封装体安置于所述衬底的所述第二表面上且囊封所述电子组件。所述封装体具有与所述衬底的所述第一侧面共面的第一侧面。所述第一天线安置于所述衬底的所述第一侧面和所述封装体的所述第一侧面上。所述第一天线电连接到所述衬底的所述第一金属层。
附图说明
图1A说明根据本发明的一些实施例的半导体封装设备的透视图。
图1B说明根据本发明的一些实施例的半导体封装设备的横截面图。
图1C说明根据本发明的一些实施例的半导体封装设备的仰视图。
图1D说明根据本发明的一些实施例的半导体封装设备的横截面图。
图1E说明根据本发明的一些实施例的半导体封装设备的一部分的放大图。
贯穿图式和具体实施方式使用共同参考编号来指示相同或类似组件。从以下结合附图作出的详细描述可最好地理解本发明。
具体实施方式
图1A说明根据本发明的一些实施例的半导体封装设备1的透视图。半导体封装设备1包含衬底10、第一天线阵列11、第二天线阵列15、封装体13、金属条18a、18b和金属线18c、18d。
衬底10可为(例如)印刷电路板，例如纸质铜箔层合物、复合铜箔层合物，或聚合物浸渍的玻璃纤维类铜箔层合物。衬底10可包含互连结构，例如重新分布层(RDL)或接地元件。衬底具有表面101和与表面101相对的表面102。在一些实施例中，衬底的表面101被称为顶部表面或第一表面，且衬底的表面102被称为底部表面或第二表面。衬底10进一步具有侧面103和105。侧面103在第一表面101与第一表面102之间延伸。侧面105在第一表面101与第一表面102之间延伸，且邻近于侧面103。侧面105可具有与侧面103的表面法线正交的表面法线。
封装体13安置于衬底10的第二表面102上。在一些实施例中，封装体13包含其中分散有填充物的环氧树脂。封装体13具有与衬底10的侧面103大体上共面的侧面133。封装体13进一步具有与衬底10的侧面105大体上共面的侧面135。
第一天线阵列11安置于衬底10的第一表面101上。在一些实施例中，第一天线阵列11包含八个天线。替代地，可基于设计要求调整第一天线阵列11中所包含的天线数目，且可为任何数目个天线。第一天线阵列11被配置成辐射定向辐射场型。辐射场型可为(例如)边射的，或垂直于衬底10的第一表面101。在一些实施例中，第一天线阵列11包含边射天线。第一天线阵列11可通过衬底10内的电连接件与电子组件电连接。
第二天线阵列15安置于衬底10的侧面103和封装体13的侧面133上。在一些实施例中，第二天线阵列15包含四个天线。替代地，可基于设计要求调整第二天线阵列15中所包含的天线数目，且可为任何数目个天线。第二天线阵列15被配置成辐射定向辐射场型。所述场型可能垂直于衬底10的侧面103。在一些实施例中，第二天线阵列15包含端射天线。在一些实施例中，端射天线阵列的组件也可安置于衬底10的与衬底10的侧面103相对的侧面上，和/或封装体13的与封装体13的侧面133相对的侧面上。
金属条18a安置于衬底10的侧面105和封装体13的侧面135上。金属条18a可由一或多种材料形成，且金属条18a的一半以上(按重量计)可为金属材料。在一些实施例中，金属条18b可安置于衬底10的与衬底10的侧面105相对的侧面上，以及封装体的与封装体13的侧面135相对的侧面上。金属条18b可由一或多种材料形成，且金属条18b的一半以上(按重量计)可为金属材料。金属线18c安置于衬底10的第一表面101的边缘处，且将金属条18a与金属条18b电连接。金属线18c可由一或多种材料形成，且金属线18c的一半以上(按重量计)可为金属材料。金属线18d安置于衬底10的第一表面101的与上面安置金属线18c的边缘相对的边缘处，且将金属条18a与金属条18b电连接。金属线18d可由一或多种材料形成，且金属线18d的一半以上(按重量计)可为金属材料。金属线18c与金属线18d隔开。环绕第一天线阵列11的金属条18a、18b和金属线18c、18d连同衬底10的第一表面101一起界定空腔，所述空腔结合第二天线阵列15的反射体可增强第一天线阵列11和第二天线阵列15的增益。
在一些无线设备中，天线阵列和其它电子组件集成到单个封装设备中，以减少无线设备的总大小。然而，由于上面可安置天线阵列的洁净区域的空间受限，可能难以改进天线阵列的性能(例如增益或带宽)。根据本发明的一些实施例，通过将第一天线阵列11(例如，边射天线阵列)安置于衬底10的第一表面101上，并将第二天线阵列15(例如，端射天线阵列)安置于衬底10的侧面103和封装体13的侧面133上，可增加上面安置第二天线阵列的洁净区域，而不会增加封装设备的大小。因此，对于给定大小，半导体封装设备1可容纳比某些其它无线设备多的天线，这又可增加天线阵列的性能。
图1B说明横跨图1A中示出的半导体封装设备1的线A-A'的横截面图。如图1B中所示出，电子组件12a和12b安置于衬底10的第二表面102上。电组件12a可以是有源组件，例如集成电路(IC)芯片(例如，功率放大器或滤波器)或裸片。电组件12b可以是无源电组件，例如电容器、电阻器或电感器。每一电组件12a、12b可通过衬底10内的电连接件电连接到第一天线阵列11的一或多个组件或天线。电子组件12a、12b可借助于(例如)倒装芯片或导线接合技术连接到衬底10的第二表面102。
插入件19b安置于衬底10的第二表面102上面。插入件19b可包含穿越插入件19b的至少一个通孔19v，所述通孔可用于建立一或多个电连接。通孔19v的一个末端通过一或多个焊球19a与安置于衬底的第二表面102上的导电衬垫10p电连接。焊球19a和插入件19b可为半导体封装设备1提供电连接。插入件19b可包含(例如)印刷电路板，例如纸质铜箔层合物、复合铜箔层合物，或聚合物浸渍的玻璃纤维类铜箔层合物。插入件19b和焊球19a可布置于衬底10的第二表面102的外围处或附近。
封装体13安置于衬底10的第二表面102上，且覆盖电子组件12a、12b、焊球19a以及插入件19b的一部分。封装体的侧面133、插入件19b的侧面19b1与衬底的侧面103大体上共面。
第二天线阵列15(包含天线15a)安置于衬底10的侧面103、插入件19b的侧面19b1以及封装体13的侧面133上。在一些实施例中，端射天线阵列(包含天线15b)可安置于衬底10的侧面104、插入件的侧面19b2以及封装体13的侧面134上。
图1C是图1A中示出的半导体封装设备1的仰视图。插入件19b布置于衬底10的第二表面的边缘处或附近，且环绕电子组件12a、12b。通孔19v的暴露部分可布置在插入件19b的外围附近，且可提供到电子组件12a、12b中的至少一个的电连接。
图1D说明根据本发明的一些实施例的图1A中示出的半导体封装设备1的内部结构的横截面图。如图1D中所示出，衬底10包含第一金属层10a、第二金属层10b、第三金属层10c、第四金属层10d、第五金属层10e以及第六金属层10f。在其它实施例中，衬底10可包含不同数目个层。第一金属层10a、第二金属层10b以及第三金属层10c邻近于衬底10的第一表面101。第四金属层10d、第五金属层10e以及第六金属层10f邻近于衬底10的第二表面102。相比第四金属层10d、第五金属层10e以及第六金属层10f中的任一个，第一金属层10a、第二金属层10b以及第三金属层10c各自更接近衬底10的第一表面101。相比第一金属层10a、第二金属层10b以及第三金属层10c中的任一个，第四金属层10d、第五金属层10e以及第六金属层10f各自更接近衬底10的第二表面102。
在一些实施例中，第一天线阵列11包含双极化贴片天线，其至少部分由衬底10的第一金属层10a、第二金属层10b以及第三金属层10c形成。第一金属层10a、第二金属层10b与第三金属层10c由绝缘材料彼此分离。可通过耦合在第一金属层10a、第二金属层10b与第三金属层10c之间发射信号。贴片天线进一步具有至少部分由第四金属线10d形成的馈入发射线。馈入发射线具有两个端子：一个端子用于水平极化且另一端子用于竖直极化。所述两个端子通过衬底10内的通孔10v与第三金属层10c电连接，且可发射或接收射频(RF)信号。
图1E说明根据本发明的一些实施例的图1A中以虚线包围且标记为“B”的第二天线阵列15的放大图。在一些实施例中，第二天线阵列15包含安置于衬底10的侧面103、插入件19b的侧面19b1以及封装体13的侧面133上的贴片天线15a(如图1B中所示出)。贴片天线15a与第五金属层10e的从衬底10的侧面103暴露的一部分电连接(例如，侧面103可界定暴露第五金属层10e的部分的开口)。贴片天线15a可直接接触第五金属层10e的从衬底10的侧面103暴露的部分。第五金属层10e与第四金属层10d隔离。可通过耦合在第四金属层10d与第五金属层10e之间发射信号。举例来说，第四金属层10d中的差分发射线151、152可与第五金属层10e耦合，以经由贴片天线15a发射或接收信号。
如上文所提到，将第二天线阵列15安置于由衬底10、插入件19b和封装体13的侧面形成的共面表面上可增加其中安置第二天线阵列的洁净区域，而不会增加封装设备的大小。因此，对于给定大小，图1A中的半导体封装设备1可容纳比其它设备多的天线，这又可增加天线阵列的性能。
如本文中所使用，术语“大约”、“大体上”、“大体”以及“约”用于描述和解释较小变化。当与事件或情形结合使用时，所述术语可指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，所述术语可指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同。举例来说，“大体上”平行可指相对于0°小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。举例来说，“大体上”垂直可指相对于90°小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。
如果两个表面之间的位移不超过5μm、不超过2μm、不超过1μm或不超过0.5μm，那么可认为这两个表面是共面的或大体上共面。
另外，有时在本文中以范围格式呈现量、比率和其它数值。此类范围格式是为便利和简洁起见而使用，且应灵活地理解为不仅包含明确地指定为范围限制的数值，且还包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
如本文中所使用，术语“导电(conductive/electrically conductive)”和“导电性”指代输送电流的能力。导电材料通常指示对于电流流动展现极少或零对抗的那些材料。导电性的一个量度为西门子/米(S/m)。通常，导电材料为具有大于大约104S/m(例如至少105S/m或至少106S/m)的导电性的一种材料。材料的导电性有时可能随温度而变化。除非另外规定，否则材料的导电性是在室温下测量的。
在一些实施例的描述中，提供于另一组件“上”或“上面”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个介入组件定位于前一组件与后一组件之间的情况。
虽然已参考本发明的特定实施例描述并说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效组件而不脱离如由所附权利要求书界定的本发明的真实精神和范围。所述说明可能未必按比例绘制。由于制造过程中的可变因素等等，本发明中的艺术再现与实际设备之间可能存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性而非限制性的。可作出修改，以使具体情况、材料、物质组成、方法或过程适应于本发明的目标、精神和范围。所有此类修改都预期在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (20)

1.一种半导体封装设备，其包括：
衬底，其具有第一表面、与所述第一表面相对的第二表面，以及延伸于所述第一表面与所述第二表面之间的第一侧面；
第一天线，其安置于所述衬底的所述第一表面上；
电子组件，其安置于所述衬底的所述第二表面上；
封装体，其安置于所述衬底的所述第二表面上且囊封所述电子组件，所述封装体具有与所述衬底的所述第一侧面大体上共面的第一侧面；以及
第二天线，其安置于所述衬底的所述第一侧面和所述封装体的所述第一侧面上。
2.根据权利要求1所述的半导体封装设备，其中所述衬底具有与所述衬底的所述第一侧面相对的第二侧面，所述封装体具有与所述封装体的所述第一侧面相对的第二侧面，所述半导体封装设备进一步包括安置于所述衬底的所述第二侧面和所述封装体的所述第二侧面上的第三天线。
3.根据权利要求1所述的半导体封装设备，其中所述衬底具有与所述衬底的所述第一侧面相对的第二侧面，和延伸于所述衬底的所述第一侧面与所述衬底的所述第二侧面之间的第三侧面，所述封装体具有与所述封装体的所述第一侧面相对的第二侧面，和延伸于所述封装体的所述第一侧面与所述封装体的所述第二侧面之间的第三侧面，所述半导体封装设备进一步包括安置于所述衬底的所述第三侧面和所述封装体的所述第三侧面上的第一金属条。
4.根据权利要求1所述的半导体封装设备，其中所述第一天线包含至少一个贴片天线，所述贴片天线包括各自安置为邻近于所述衬底的所述第一表面的第一金属层、第二金属层以及第三金属层。
5.根据权利要求1所述的半导体封装设备，其进一步包括安置于所述衬底的所述第二表面上，且由所述封装体囊封的连接元件。
6.根据权利要求3所述的半导体封装设备，其中所述衬底具有与所述衬底的所述第三侧面相对的第四侧面，所述封装体具有与所述封装体的所述第三侧面相对的第四侧面，所述半导体封装设备进一步包括安置于所述衬底的所述第四侧面和所述封装体的所述第四侧面上的第二金属条。
7.根据权利要求4所述的半导体封装设备，其中所述衬底包含在所述衬底内的导电通孔，所述半导体封装设备进一步包括邻近于所述衬底的所述第二表面，且通过所述衬底内的所述导电通孔电连接到所述第三金属层的第四金属层，其中所述第四金属层包含第一端子和第二端子。
8.根据权利要求5所述的半导体封装设备，其中所述连接元件为导电桩、导电孔或凸块。
9.根据权利要求5所述的半导体封装设备，其进一步包括由所述连接元件电连接到所述衬底的所述第二表面的插入件，其中所述插入件的至少部分由所述封装体囊封。
10.根据权利要求6所述的半导体封装设备，其进一步包括安置于所述衬底的所述第一表面上，且将所述第一金属条与所述第二金属条连接的金属线，其中所述金属线邻近于所述衬底的所述第一侧面。
11.根据权利要求6所述的半导体封装设备，其进一步包括安置于所述衬底的所述第一表面上，且将所述第一金属条与所述第二金属条连接的金属线，其中所述金属线邻近于所述衬底的所述第二侧面。
12.根据权利要求7所述的半导体封装设备，其进一步包括邻近于所述衬底的所述第二表面，且电连接到所述第二天线的第五金属层，其中所述第五金属层被配置成与所述第四金属层的所述第一端子和所述第二端子中的至少一个电磁耦合。
13.根据权利要求9所述的半导体封装设备，其中所述插入件具有与所述封装体的所述第一侧面大体上共面的侧面，且其中所述第二天线安置于所述插入件的所述侧面上。
14.一种半导体封装设备，其包括：
衬底，其具有第一表面、与所述第一表面相对的第二表面、延伸于所述第一表面与所述第二表面之间的第一侧面、与所述第一侧面相对的第二侧面，及延伸于所述衬底的所述第一侧面与所述衬底的所述第二侧面之间的第三侧面；
第一天线，其安置于所述衬底的所述第一表面上；
电子组件，其安置于所述衬底的所述第二表面上；
封装体，其安置于所述衬底的所述第二表面上且囊封所述电子组件，所述封装体具有与所述衬底的所述第一侧面大体上共面的第一侧面，和与所述衬底的所述第二侧面大体上共面的第二侧面；
第一金属条，其安置于所述衬底的所述第一侧面和所述封装体的所述第一侧面上；
第二金属条，其安置于所述衬底的所述第二侧面和所述封装体的所述第二侧面上，其中所述第二金属条电连接到所述第一金属条；以及
第二天线，其安置于所述衬底的所述第三侧面上。
15.根据权利要求14所述的半导体封装设备，其进一步包括：
第一金属线，其安置于所述衬底的所述第一表面上，且将所述第一金属条电连接到所述第二金属条；以及
第二金属线，其安置于所述衬底的所述第一表面上，且将所述第一金属条电连接到所述第二金属条，其中所述第二金属线与所述第一金属线隔开。
16.根据权利要求14所述的半导体封装设备，其中所述衬底具有和与所述衬底的所述第三侧面相对的第四侧面，所述封装体具有延伸于所述封装体的所述第一侧面与所述封装体的所述第二侧面之间的第三侧面，和与所述封装体的所述第三侧面相对的第四侧面，且所述第二天线进一步安置于所述封装体的所述第三侧面上，所述半导体封装设备进一步包括：
第三天线，其安置于所述衬底的所述第四侧面和所述封装体的所述第四侧面上。
17.一种半导体封装设备，其包括：
衬底，其包含第一表面、与所述第一表面相对的第二表面、延伸于所述第一表面与所述第二表面之间的第一侧面，以及第一金属层；
电子组件，其安置于所述衬底的所述第二表面上；
封装体，其安置于所述衬底的所述第二表面上且囊封所述电子组件，所述封装体具有与所述衬底的所述第一侧面大体上共面的第一侧面；
第一天线，其安置于所述衬底的所述第一侧面和所述封装体的所述第一侧面上，其中所述第一天线电连接到所述衬底的所述第一金属层；以及
第二天线，其安置于所述衬底的所述第一表面上。
18.根据权利要求17所述的半导体封装设备，其中所述衬底包含第二金属层，其与所述第一金属层隔离且被配置成与所述第一金属层电磁耦合。
19.根据权利要求17所述的半导体封装设备，其进一步包括：
至少一个连接元件，其安置于所述衬底的所述第二表面上且由所述封装体覆盖。
20.根据权利要求17所述的半导体封装设备，所述衬底具有大体上垂直于所述衬底的所述第一侧面的第二侧面，和与所述衬底的所述第二侧面相对的第三侧面，所述半导体封装设备进一步包括：
第一金属条，其安置于所述衬底的所述第二侧面上；以及
第二金属条，其安置于所述衬底的所述第三侧面上；
其中所述第一金属条电连接到所述第二金属条。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110518337B (zh) * 2018-05-22 2021-09-24 深圳市超捷通讯有限公司 天线结构及具有该天线结构的无线通信装置
US10971798B2 (en) * 2018-10-18 2021-04-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
KR102580708B1 (ko) * 2018-12-05 2023-09-21 삼성전자주식회사 인쇄 회로 기판의 일면을 통해 외부로 드러나는 신호선을 포함하고, 상기 신호선과 전기적으로 연결된 도전부재를 포함하는 안테나 모듈 및 이를 포함하는 전자 장치
CN111446553B (zh) * 2019-01-17 2024-04-02 富泰华工业（深圳）有限公司 天线结构及具有所述天线结构的无线通信装置
KR102608773B1 (ko) * 2019-02-14 2023-12-04 삼성전자주식회사 안테나 모듈 및 이를 포함하는 전자 장치
US10903561B2 (en) * 2019-04-18 2021-01-26 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
WO2020237559A1 (zh) * 2019-05-30 2020-12-03 华为技术有限公司 封装结构、网络设备以及终端设备
CN112151940A (zh) * 2019-06-28 2020-12-29 深圳市超捷通讯有限公司 天线结构及具有所述天线结构的无线通信装置
CN112151938A (zh) * 2019-06-28 2020-12-29 深圳市超捷通讯有限公司 天线结构及具有所述天线结构的无线通信装置
CN111769849B (zh) * 2020-06-05 2021-09-21 Oppo广东移动通信有限公司 通信装置、控制方法、控制装置、移动终端和存储介质
CN112636780A (zh) 2019-12-31 2021-04-09 Oppo广东移动通信有限公司 射频模组及电子设备
CN111430884B (zh) * 2020-04-13 2021-07-20 维沃移动通信有限公司 一种天线模组及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022014A (zh) * 2012-11-06 2013-04-03 日月光半导体制造股份有限公司 具有天线的封装模块构造及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080028679A (ko) * 2006-09-27 2008-04-01 삼성전자주식회사 인쇄회로기판 및 이를 갖는 표시장치
US7477197B2 (en) 2006-12-29 2009-01-13 Intel Corporation Package level integration of antenna and RF front-end module
US8718550B2 (en) 2011-09-28 2014-05-06 Broadcom Corporation Interposer package structure for wireless communication element, thermal enhancement, and EMI shielding
TWI433291B (zh) 2011-10-17 2014-04-01 矽品精密工業股份有限公司 封裝結構及其製法
FR2992103B1 (fr) 2012-06-19 2014-06-13 St Microelectronics Sa Structure integree tridimensionnelle comportant une antenne
US9819098B2 (en) * 2013-09-11 2017-11-14 International Business Machines Corporation Antenna-in-package structures with broadside and end-fire radiations
JP2015065553A (ja) 2013-09-25 2015-04-09 株式会社東芝 接続部材、半導体デバイスおよび積層構造体
WO2015161323A1 (en) * 2014-04-18 2015-10-22 Transsip, Inc. Metamaterial substrate for circuit design
WO2016031311A1 (ja) * 2014-08-27 2016-03-03 株式会社村田製作所 コイルアンテナ、無線ｉｃデバイスおよびコイルアンテナの製造方法
US9941226B2 (en) 2014-12-15 2018-04-10 Industrial Technology Research Institute Integrated millimeter-wave chip package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022014A (zh) * 2012-11-06 2013-04-03 日月光半导体制造股份有限公司 具有天线的封装模块构造及其制造方法

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GR01 Patent grant
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