KR101555403B1 - 배선기판 - Google Patents

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Abstract

다층기판 및 보강부재를 포함하는 배선기판이 제공된다. 상기 다층기판은 전자칩이 장착되는 칩 장착 영역이 형성되는 제 1 기판 주표면 및 상기 제 1 기판 주표면에 대향되는 제 2 기판 주표면을 갖는다. 상기 보강부재는 상기 칩 장착 영역이 아닌 상기 제 1 기판 주표면 영역 또는 상기 제 2 기판 주표면 중 어느 한 곳에 고정되며, 대체로 세라믹재로 형성되고 적어도 하나의 캐패시터를 내장하는 몸체를 갖는다. 또한, 상기 보강부재는 그의 표면의 적어도 일부분을 커버하는 금속층, 및 상기 캐패시터에 전기적으로 분리되고 상기 금속층에 전기적으로 접속되도록 그의 두께방향으로 형성되는 비아도체를 갖는다.

Description

배선기판{WIRING BOARD}
본 발명은 배선 기판에 관한 것이다.
일본국 공개특허 제2005-302924호 및 제2010-40669호 공보에 개시된 바와 같이 CPU 등에서 반도체칩을 장착하기 위한 배선기판이 주지되어 있다. 일반적으로, 상기 배선 기판은 기판 및 상기 기판의 표면 상에서 캐패시터를 디커플링하기 위하여 배열된 바와 같은 다수의 칩 캐패시터를 갖는다. 그러므로, 상기 배선 기판을 스티프너와 같은 보강부재로 보강하는 경우에는, 상기 칩 캐패시터가 상부에 배열되는 부분이 아닌 다른 기판 부분에 상기 보강부재를 고정할 필요가 있다. 이는 상기 배선 기판에서 공간 절약을 곤란하게 하며 상기 배선 기판의 제조 공정을 단순화하기 어렵게 한다. 한편, 확장성 개선을 위하여 상기 배선 기판에 고성능을 부여하고자 하는 수요가 증가하고 있다. 위의 문제점 및 수요는 그 상부에 장착되는 반도체칩뿐만 아니라 그 상부에 장착되는 기타 종류의 전자칩을 포함하는 모든 배선 기판에 공통된다.
특허문헌 1 : 일본국 공개특허 제2005-302924호 공보 특허문헌 2 : 일본국 공개특허 제2010-040669호 공보
본 발명은 상술한 바의 종래기술의 문제점을 적어도 부분적으로 해결하고자 이루어진 것이다. 본 발명의 목적은 제조 공정의 단순화 및 확장성의 개선을 위하여 기판 상의 칩 캐패시터의 수를 감소시킬 수 있거나 또는 제거할 수 있는 배선 기판을 제공하는 것이다.
본 발명의 일 양상에 의하면, 제 1 기판 주표면 및 상기 제 1 기판 주표면에 대향되는 제 2 기판 주표면을 가지며, 상기 제 1 기판 주표면은 전자칩이 장착되는 칩 장착 영역을 포함하는 다층기판; 및 상기 제 1 기판 주표면에 고정되는 보강부재로서, 세라믹재로 형성되는 몸체를 가지며 그 내부에 적어도 하나의 캐패시터가 내장되는 보강부재들로 이루어지고, 상기 보강부재가 그의 표면의 적어도 일부분을 커버하는 금속층, 및 상기 캐패시터에 전기적으로 분리되고 상기 금속층에 전기적으로 접속되도록 그의 두께방향으로 형성되는 비아도체를 가짐을 특징으로 하는 배선 기판이 제공된다.
바람직한 일 실시예에서, 보강부재는 칩 장착 영역이 아닌 제 1 기판 주표면 영역에 고정되며, 상기 칩 장착 영역이 개구부를 통하여 노출되도록 관통되게 형성되는 상기 개구부를 갖는다.
또 다른 바람직한 일 실시예에서, 보강부재는 제 2 기판 주표면에 고정되며 그의 표면에 형성되는 회로 패턴을 갖는다.
본 발명의 기타 목적 및 특징 또한 다음의 설명으로부터 명백해질 것이다.
도 1(A)은 본 발명의 제 1 실시예에 의한 배선 기판의 평면도
도 1(B)는 B-B선을 따르는 도 1(A)의 단면도
도 2(A)는 도 1(A) 및 도 1(B)의 배선 기판에서 반도체칩이 상부에 장착된 상태의 평면도
도 2(B)는 B-B선을 따르는 도 2(A)의 단면도
도 3은 본 발명의 제 1 실시예에 의한 배선 기판에서 다층기판에 보강부재를 고정하기 위한 한 가지 방법을 나타내는 개략도
도 4는 본 발명의 제 1 실시예에 의한 배선 기판에서 다층기판에 보강부재를 고정하기 위한 또 다른 한 가지 방법을 나타내는 개략도
도 5(A)는 본 발명의 제 2 실시예에 의한 배선 기판의 평면도
도 5(B)는 B-B선을 따르는 도 5(A)의 단면도
도 6(A)는 본 발명의 제 3 실시예에 의한 배선 기판의 평면도
도 6(B)는 B-B선을 따르는 도 6(A)의 단면도
도 7(A)는 본 발명의 제 4 실시예에 의한 배선 기판의 평면도
도 7(B)는 B-B선을 따르는 도 7(A)의 단면도
도 8(A)는 본 발명의 제 5 실시예에 의한 배선 기판의 평면도
도 8(B)는 B-B선을 따르는 도 8(A)의 단면도
도 9(A)는 본 발명의 제 6 실시예에 의한 배선 기판의 평면도
도 9(B)는 B-B선을 따르는 도 9(A)의 단면도
도 10(A)는 도 9(A) 및 도 9(B)의 배선 기판에서 반도체칩이 상부에 장착된 상태의 평면도
도 10(B)는 B-B선을 따르는 도 10(A)의 단면도
도 11은 본 발명의 제 6 실시예에 의한 배선 기판에서 다층기판에 보강부재를 고정하기 위한 한 가지 방법을 나타내는 개략도
도 12는 본 발명의 제 6 실시예에 의한 배선 기판에서 다층기판에 보강부재를 고정하기 위한 또 다른 한 가지 방법을 나타내는 개략도
도 13(A)는 본 발명의 제 7 실시예에 의한 배선 기판의 평면도
도 13(B)는 B-B선을 따르는 도 13(A)의 단면도
도 14(A)는 도 13(A) 및 도 13(B)의 배선 기판에서 전자 구성요소가 상부에 장착된 상태의 평면도
도 14(B)는 B-B선을 따르는 도 14(A)의 단면도
본 발명은 다음의 제 1 내지 제 7의 대표적인 실시예로써 아래에 상세히 설명될 것이다.
제 1 실시예에 의한 배선 기판(100A)은 도 1(A), 도 1(B), 도 2(A) 및 도 2(B)에 나타낸 바와 같이 반도체칩(102)(전자칩으로서)이 그 상부에 장착되어 컴퓨터 등의 인쇄 회로 기판에 대한 상기 반도체칩(102)의 접속을 위한 커넥터로서 기능하도록 설계된다. 상기 배선 기판(100A)은 다층기판(110) 및 스티프너(120A) (보강부재로서)를 포함한다.
상기 다층기판(110)은 제 1 및 제 2 대향 기판 주표면(SA1,SA2)을 갖는 실질적으로 정사각형 형상으로 형성된다. 상기 반도체칩(102)이 장착되는 칩 장착 영역(F)은 상기 제 1 기판 주표면(SA1) 상에 구획된다. 비록 도면에는 구체적으로 나타내지 않았으나, 상기 다층기판(110)은 배선층 및 절연 수지층이 교호로 함께 적층된 적층 다층 구조를 갖는다{도면의 시인성을 위하여 도 1(B) 및 도 2(B)에 나타낸 다층기판(110)에 해칭을 가하지 않음}. 상기 배선층은 예를 들면 구리 도금으로 형성될 수 있고; 그리고, 상기 수지 절연층은 예를 들면 에폭시 수지로 형성될 수 있다.
다수의 제 1 단자(112)는 상기 반도체칩(102)의 단자에 대한 전기적 접속을 위하여 상기 칩 장착 영역(F)에 배열되는 반면, 다수의 제 2 단자(114)는 상기 인쇄 회로 기판의 단자에 대한 전기적 접속을 위하여 상기 제 2 기판 주표면(SA2) 상에 배열된다. 상기 제 1 단자(112) 및 상기 제 2 단자(114)는 상기 다층기판(110)의 배선층을 통하여 서로 전기적으로 접속된다. 상기 제 1 실시예에서, 상기 제 1 단자(112)로서는 플립칩 본딩용 단자가 이용되며; 그리고, 상기 제 2 단자(114)로서는 PGA(핀그리드 어레이, Pin Grid Array) 단자가 이용된다.
상기 스티프너(120A)는 실질적으로 정사각형인 형상으로 형성되며, 상기 다층기판(110)의 보강을 위하여 상기 칩 장착 영역(F)이 아닌 상기 제 1 기판 주표면(SA1)의 영역에 고정된다{상기 스티프너(120A)가 고정되는 영역은 평면도로 볼 때 상기 칩 장착 영역(F)에 중첩되지 않음}. 상기 제 1 실시예에서, 상기 스티프너(120A)는 상기 제 1 기판 주표면(SA1)의 원주 영역에 고정된다. 상기 스티프너(120A)의 중심에는 개구부(M)가 형성되어 상기 칩 장착 영역(F)이 상기 개구부(M)를 통하여 노출된다.
도 1(B) 및 도 2(B)에 나타낸 바와 같이, 상기 스티프너(120A)는 대체로 세라믹재로 형성되며 내부에 다수의 캐패시터(122)를 내장하는 그의 몸체를 갖는다. 각각의 상기 캐패시터(122)는 상기 스티프너(120A)에서 상기 캐패시터(122)의 결합을 용이하게 하기 위하여 제 1 및 제 2 전극층(123,124) 및 세라믹층이 교호로 함께 적층되는 적층 캐패시터로서 설계된다. 상기 스티프너(120A)는 또한 그의 두께방향으로 형성되는 원통형 도체를 갖는다. 상기 제 1 및 제 2 전극층(123,124)은 이들 원통형 도체를 통하여 상기 다층기판(110)에 전기적으로 접속되므로, 상기 캐패시터(122)는 소위 디커플링 캐패시터로서 기능한다. 상기 스티프너(120A)가 상술한 바와 같이 다수의 적층 캐패시터(122)를 갖는 경우, 상기 각 캐패시터(122)의 제 1 전극층(123)은 동일층(평면)에 전기적으로 독립적인 다수의 전극 패턴으로서 형성되며; 그리고, 각 캐패시터(122)의 제 2 전극층(124)은 동일층(평면)에 전기적으로 독립적인 다수의 전극 패턴으로서 형성된다.
예를 들면, 상기 캐패시터(122)를 갖는 상기 스티프너(120A)는 다음의 과정으로 제조할 수 있다. 우선, 도체 물질, 예를 들면, 니켈, 은 또는 팔라듐을 포함하는 페이스트 및 티탄산 바륨을 포함하는 유전체 시트(소위 “그린 시트”)를 준비한다. 상기 도체 페이스트를 스크린 인쇄로 상기 유전체 시트의 표면에 도포하여, 상기 유전체 시트의 표면 상에 전극층을 형성한다. 상기 전극층을 갖는 상기 유전체 시트를 함께 적층하여 소성한다. 여기에서, 상기 원통형 도체는, 임의의 주지 기술로써, 예를 들면 레이저 조사 또는 펀칭, 그리고 도체 물질로서 니켈 등을 포함하는 페이스트를 상기 스루홀 내로 가압하여, 상기 전극층을 갖는 상기 유전체 시트에 스루홀을 형성함으로써 형성가능하다.
또한, 상기 캐패시터(122)를 갖는 상기 스티프너(120A)는 도 3 및 도 4에 나타낸 다음의 고정 방법 중 어느 한 가지에 의하여 상기 다층기판(110)에 고정될 수 있다.
도 3의 고정 방법에서, 구리는 임의의 주지 박막 형성 기술, 예를 들면, PVD에 의하여, 상기 스티프너(120A)의 표면에 노출된 상기 캐패시터(122)의 전극(단자) 상에 금속화된다. 그 후, 상기 다층기판(110)의 제 1 기판 주표면(SA1)의 원주 영역에서 구성요소 접속 단자에 땜납 인쇄를 가한다. 상기 스티프너(120A)는 상기 캐패시터(122)의 구리 금속화 전극과 상기 다층기판(110)의 땜납 인쇄 단자가 일치하게 배열되도록 상기 다층기판(110) 상에 위치된다. 그리고나서 상기 스티프너(120A)는 열처리로 상기 다층기판(110)에 결합된다.
도 4의 고정 방법에서, 구리는 임의의 주지 박막 형성 기술에 의하여, 상기 스티프너(120A)의 표면에 노출된 상기 캐패시터(122)의 전극(단자) 상에 금속화된다. 그 후, 상기 다층기판(110)의 제 1 기판 주표면(SA1)의 원주 영역에서 구성요소 접속 단자에 땜납 인쇄를 가한다. 상기 스티프너(120A)는, 상기 캐패시터(122)의 구리 금속화 전극과 상기 다층기판(110)의 땜납 인쇄 단자가 일치하게 배열되도록, 그들 사이에 수지재(140)를 개재시켜, 상기 다층기판(110) 상에 가압된다. 그리고나서 상기 스티프너(120A)는 열처리로 상기 다층기판(110)에 결합된다. 양자택일적으로, 상기 스티프너(120A)는 상기 수지재(140)의 홀(142) 내로 도전성 페이스트를 충전한 후 열처리에 의하여 상기 다층기판(110)에 결합될 수도 있다.
상술한 바와 같이, 제 1 실시예에서 상기 캐패시터(122)는 상기 스티프너(120) 내에 내장된다. 이러한 스티프너(120)의 채용은 상기 배선 기판(100){다층기판(110)} 상에 분리되어 배열되는 칩 캐패시터의 수를 감소 또는 제거할 뿐만 아니라 상기 배선 기판(110)의 강도를 증가시키게 된다. 그러므로, 보강부재 및 칩 캐패시터를 분리하여 배열하는 경우에 비하여, 상기 배선 기판(100)에서 칩 캐패시터를 위한 공간을 감소 또는 제거할 수 있고, 상기 배선 기판(100)의 제조 공정을 단순화할 수 있다. 또한, 서로 정확하게 적층되는 다수의 전극층을 각각 갖는 다수의 캐패시터(122)가 상기 스티프너(120)에 광범위하게 형성될 수 있으므로, 상기 캐패시터(122)의 높은 용량을 확보할 수 있다.
[제 2 실시예]
제 2 실시예에 의한 배선 기판(100B)은, 상기 배선 기판(100B)이 도 5(A) 및 도 5(B)에 나타낸 바와 같이 다수의 반도체칩(102)을 상부에 장착하도록 설계된다는 것을 제외하고는, 상기 제 1 실시예에 의한 배선 기판(100A)과 구조적으로 유사하다. 더욱 구체적으로, 상기 배선 기판(100B)은 다층기판(110B) 및 스티프너(120B)(보강부재로서)를 포함한다. 상기 다층기판(110B)은 4개의 칩 장착 영역(F1,F2,F3,F4)이 형성된 제 1 기판 주표면(SA1)을 갖는다. 상기 스티프너(120B)는 원주부 및 상기 칩 장착 영역(F1,F2,F3,F4)에 상응하게 4개의 개구부(M1,M2,M3,F4)를 구획하도록 상기 원주부 내로 연장되는 내벽부를 가지므로, 상기 칩 장착 영역(F1,F2,F3,F4)은 상기 개구부(M1,M2,M3,F4)를 통하여 각각 노출된다. 도 5(B)에 나타낸 바와 같이, 상기 스티프너(120B)는 그의 원주부 및 내벽부에 다수의 캐패시터(122)를 내장한다.
그러므로, 상기 제 2 실시예에서는 상기 제 1 실시예에서와 동일한 효과뿐만 아니라 상기 배선 기판(110B) 상에 다수의 반도체칩(102)을 장착하는 효과도 얻을 수 있다. 또한, 상기 스티프너(120B)가 상기 칩 장착 영역(F1,F2,F3,F4)들 사이에 연장되는 그의 내벽부를 가지므로, 상기 배선 기판(110B)의 강도를 증가시키는 것도 가능하다. 상기 캐패시터(122)는 상기 스티프너(120)의 이러한 내벽부 내에 형성되므로, 상기 반도체칩(102)과 상기 캐패시터(122) 사이의 거리를 감소시키는 것이 가능하며, 디커플링 캐패시터로서 상기 캐패시터(122)의 전기적 특성을 개선하는 것이 가능하다.
[제 3 실시예]
제 3 실시예에 의한 배선 기판(100C)은, 도 6(A) 및 도 6(B)에 나타낸 바와 같이, 상기 배선 기판(100C)이 다수의 스루홀(126)이 스티프너(120C)의 두께방향으로 형성되는 상기 스티프너(120C)(보강부재로서)를 갖는다는 것을 제외하고는, 상기 제 1 실시예에 의한 배선 기판(100A)과 구조적으로 유사하다.
각각의 상기 스루홀(126)은 그의 내표면 상에 형성되고 상기 캐패시터(122)의 전극층(123,124) 부분에 전기적으로 접속되는 전극을 가지므로, 상기 스루홀(126)의 전극은 상기 다층기판(110)에 대한 접속을 위한 상기 캐패시터(122)의 단자로서 기능한다.
그러므로, 상기 제 3 실시예에서는 상기 제 1 실시예에서와 동일한 효과뿐만 아니라 상기 스루홀(126)에 의하여 상기 캐패시터(122)와 상기 다층기판(110) 사이의 용이한 전기적 접속이 허용되는 효과도 얻을 수 있다.
[제 4 실시예]
제 4 실시예에 의한 배선 기판(100D)은, 도 7(A) 및 도 7(B)에 나타낸 바와 같이, 상기 배선 기판(100D)이 스티프너(120D) 부분의 폭이 작게 형성되는, 즉, 스티프너(120D)의 상기 개구부(M)의 크기가 크게 형성되는 상기 스티프너(120D)(보강부재로서)를 갖는다는 것을 제외하고는, 상기 제 1 실시예에 의한 배선 기판(100A)과 구조적으로 유사하다.
그러므로, 상기 제 4 실시예에서는 상기 제 1 실시예에서와 동일한 효과뿐만 아니라 상기 다층기판(110) 상에 보다 큰 크기의 반도체칩(102)을 장착하기 위한 보다 큰 칩 장착 영역(F)을 구획할 수 있고 상기 배선 기판(100D)에 대한 상기 반도체칩(102)의 장착을 용이하게 하기 위하여 상기 칩 장착 영역(F)과 상기 스티프너(120D) 사이에 공간을 남겨둘 수 있다는 효과도 얻을 수 있다.
[제 5 실시예]
제 5 실시예에 의한 배선 기판(100E)은, 도 8(A) 및 도 8(B)에 나타낸 바와 같이, 상기 배선 기판(100E)이 각각 제 1 내지 제 3 전극층(123~125)을 갖는 다수의 캐패시터(122)를 내장하는 스티프너(120E)(보강부재로서)를 갖는다는 것을 제외하고는, 상기 제 1 실시예에 의한 배선 기판(100A)과 구조적으로 유사하다.
그러므로, 상기 제 5 실시예에서는 상기 제 1 실시예에서와 동일한 효과뿐만 아니라 상기 캐패시터(122) 내의 증가된 전극층의 수로 인하여 상기 캐패시터(122)의 용량을 증가시키는 효과도 얻을 수 있다.
[제 6 실시예]
제 6 실시예에 의한 배선 기판(100F)은, 도 9(A), 도 9(B), 도 10(A) 및 도 10(B)에 나타낸 바와 같이, 다층기판(110), 스티프너(220) 및 보강판(130A)(보강부재로서)이 마련된다.
상기 제 6 실시예에서, 상기 다층기판(110)은 구조적으로 상기 제 1 실시예에서와 동일하다(도면의 시인성을 위하여 도 9(B) 및 도 10(B)에 나타낸 다층기판(110)에 해칭을 가하지 않음). 반도체칩(102)이 장착되는 칩 장착 영역(F)은 상기 다층기판(110)의 제 1 기판 주표면(SA1) 상에 구획된다.
상기 스티프너(220)는 실질적으로 정사각형 형상으로 되며, 상기 제 1 기판 주표면측으로부터 상기 다층기판(110)을 보강하기 위하여, 상기 칩 장착 영역(F)이 아닌 상기 제 1 기판 주표면(SA1)의 영역에 열경화성 수지에 의하여 고정된다.
상기 제 6 실시예에서, 상기 스티프너(220)는 상기 칩 장착 영역(F) 주위에서 상기 제 1 기판 주표면(SA1)의 원주 영역에 고정된다. 여기에서 상기 스티프너(220)는 예를 들면 42 합금(42% 니켈을 포함하는 Fe-Ni 합금)으로 형성가능하다. 상기 스티프너(220)의 중심에는 개구부(M)가 형성되어, 상기 칩 장착 영역(F)이 상기 개구부(M)를 통하여 노출된다.
상기 보강판(130A)은 실질적으로 정사각형 형상으로 되며, 상기 제 2 기판 주표면측으로부터 상기 다층기판(110)을 보강하고 상기 칩 장착 영역(F)에 상기 반도체칩(102)을 장착할 때 발생하기 쉬운 상기 배선 기판(100F)의 뒤틀림을 방지하기 위하여, 상기 다층기판(110)의 제 2 기판 주표면(SA2)에 고정된다.
도 9(B) 및 도 10(B)에 나타낸 바와 같이, 상기 보강판(130A)은 대체로 세라믹재로 형성되며 내부에 다수의 캐패시터(131)를 내장하는 몸체를 갖는다. 상기 제 6 실시예에서, 각각의 상기 캐패시터(131)는, 상기 제 1 실시예의 경우에서와 마찬가지로, 상기 보강판(130A) 내에 상기 캐패시터(131)의 내장을 용이하도록 하기 위하여, 제 1 및 제 2 전극층(131a,131b) 및 세라믹층이 교호로 함께 적층된 적층 캐패시터로서 설계된다, 상기 보강판(130A) 또한 그의 두께 방향으로 형성되는 원통형 도체를 갖는다. 상기 전극층(131a,131b)은 이들 원통형 도체를 통하여 상기 다층기판(110)에 전기적으로 접속되므로, 상기 캐패시터(131)는 소위 디커플링 캐패시터로서 기능한다.
또한, 상기 보강판(130A)은, 도 9(B) 및 도 10(B)에 나타낸 바와 같이, 회로 패턴(132), 단자(134), 비아도체 또는 도체(138) 및 금속층(139)을 갖는다. 상기 회로 패턴(132)은 상기 보강판(130A)의 표면 상에 형성되며 상기 다층기판(110)의 배선층을 통하여 상기 제 1 단자(112)에 전기적으로 접속되므로, 반도체 회로 또는 센서 소자(예를 들면, 온도 센서 요소, 진동 센서 요소 등)와 같은 전자 구성요소는 상기 배선 기판(100F)의 확장성 개선을 위하여 상기 반도체칩(102)과 연통되는 상기 회로 패턴(132) 상에 장착될 수 있다. 상기 회로 패턴(132) 상에는 상기 단자(134)가 형성되므로, 외부 회로로부터 및 그에 신호 전송을 허용하고 외부 전력원으로부터의 전력 공급을 허용하도록 상기 외부 회로, 외부 전력원 등과 같은 외부장치가 상기 단자(134)를 통하여 상기 회로 패턴(132)에 접속될 수 있다. 이들 단자(134)는 핀, 스터드, 플랜지 등과 같은 임의의 형태로 될 수 있고, 상기 비아도체(138)는 상기 보강판(130A)의 두께방향으로 상기 보강판(130A)을 관통하여 형성되며 상기 캐패시터(131)로부터 전기적으로 독립적이다. 각각의 상기 비아도체(138)는 스루홀 및 상기 스루홀 내에 충전되는 도체 물질을 갖는다. 상기 금속층(139)은 상기 보강판(130A) 표면의 적어도 일부에 예를 들면 금속 도금으로써 형성된다. 상기 비아도체(138) 및 상기 금속층(139)은 서로 접속되어 상기 비아도체(138)를 통하여 상기 반도체칩(102)으로부터 상기 금속층(138)으로 열전달이 용이하게 하고, 따라서 상기 배선 기판(100F)의 방열특성을 개선한다.
상기 캐패시터(131)를 갖는 상기 보강판(130A)은 상기 캐패시터(122)를 갖는 상기 스티프너(120A)와 동일한 과정으로 제조될 수 있다. 즉, 우선, 도체 물질, 예를 들면, 니켈, 은 또는 팔라듐을 포함하는 페이스트 및 티탄산 바륨을 포함하는 유전체 시트(소위 “그린 시트”)를 준비한다. 상기 도체 페이스트를 스크린 인쇄로 상기 유전체 시트의 표면에 도포하여, 상기 유전체 시트의 표면 상에 전극층을 형성한다. 상기 전극층을 갖는 상기 유전체 시트를 함께 적층하여 소성한다. 여기에서, 상기 원통형 도체는, 임의의 주지 기술로써, 예를 들면 레이저 조사 또는 펀칭, 그리고 도체 물질로서 니켈 등을 포함하는 페이스트를 상기 스루홀 내로 가압하여, 상기 전극층을 갖는 상기 유전체 시트에 스루홀을 형성함으로써 형성가능하다. 상기 회로 패턴(132)은 유전체 시트를 준비하고, 도체 물질로서 니켈, 은 또는 팔라듐 등을 포함하는 페이스트를 상기 유전체 시트의 표면에 스크린 인쇄함으로써 형성가능하다. 또한, 상기 보강판(130A)은 도 11 및 도 12에 나타낸 다음의 공정 중 어느 한 가지에 의하여 상기 다층기판(110)에 고정가능하다.
도 11의 고정 방법에서, 구리는 임의의 주지 박막 형성 기술, 예를 들면, PVD에 의하여, 상기 캐패시터(131)의 단자 및 상기 보강판(130A)의 비아도체(138) 상에 금속화된다. 그 후, 상기 다층기판(110)의 제 2 기판 주표면(SA2) 상의 구성요소 접속 단자에 땜납 인쇄를 가한다. 상기 보강판(130A)은 상기 캐패시터(131)의 구리 금속화 단자 및 상기 구리 금속화 비아도체(138)가 상기 다층기판(110)의 땜납 인쇄 단자에 일치하게 배열되도록 상기 다층기판(110) 상에 위치된다. 그리고나서 상기 보강판(130A)은 열처리로 상기 다층기판(110)에 결합된다.
도 12의 고정 방법에서, 구리는 임의의 주지 박막 형성 기술, 예를 들면, PVD에 의하여, 상기 캐패시터(131)의 단자 및 상기 보강판(130A)의 비아도체(138) 상에 금속화된다. 그 후, 상기 다층기판(110)의 제 2 기판 주표면(SA2) 상의 구성요소 접속 단자에 땜납 인쇄를 가한다. 상기 보강판(130A)은, 상기 캐패시터(131)의 구리 금속화 전극 및 상기 구리 금속화 비아도체(138)가 상기 다층기판(110)의 땜납 인쇄 단자에 일치하게 배열되도록, 그들 사이에 수지재(140)를 개재시켜, 상기 다층기판(110) 상에 가압된다. 그리고나서, 상기 보강판(130A)은 열처리로 상기 다층기판(110)에 결합된다. 양자택일적으로, 상기 보강판(130A)은 상기 수지재(140)의 홀(142) 내로 도전성 페이스트를 충전한 후 열처리에 의하여 상기 다층기판(110)에 결합될 수도 있다.
상술한 바와 같이, 제 6실시예에서 상기 캐패시터(131)는 상기 보강판(130A) 내에 내장된다. 이러한 보강판(130A)의 채용은 상기 배선 기판(100F) (다층기판(110)) 상에 분리되어 배열되는 칩 캐패시터의 수를 감소 또는 제거할 뿐만 아니라 상기 배선 기판(100F)의 강도를 증가시키게 된다. 그러므로, 상기 제 6 실시예에서는 상기 제 1 실시예에서와 동일한 효과를 얻을 수 있다. 즉, 보강부재 및 칩 캐패시터를 분리하여 배열하는 경우에 비하여, 상기 배선 기판(100F)에서 칩 캐패시터를 위한 공간을 감소 또는 제거할 수 있고, 상기 배선 기판(100F)의 제조 공정을 단순화할 수 있다. 또한, 서로 정확하게 적층되는 다수의 전극층을 각각 갖는 다수의 캐패시터(131)가 상기 보강판(130A)에 광범위하게 형성될 수 있으므로, 상기 캐패시터(131)의 높은 용량을 확보할 수 있다. 또한, 상기 회로 패턴(132)이 상기 보강판(130A)의 표면에 형성됨에 따라, 상기 보강판(130A) 상에 다양한 종류의 전자 구성요소를 장착할 수 있고 상기 배선 기판(100F)의 확장성을 개선할 수 있다.
[제 7 실시예]
제 7 실시예에 의한 배선 기판(100G)은, 도 13(A), 도 13(B), 도 14(A) 및 도 14(B)에 나타낸 바와 같이, 상기 배선 기판(100G)이 홈(150)이 형성된 보강판(130B)(보강부재로서) 및 상기 배선 기판(100G)의 온도 검출을 위한 온도 센서 요소(180)(전자 구성요소로서)를 갖는다는 것을 제외하고는, 상기 제 6 실시예에 의한 배선 기판(100F)과 구조적으로 유사하다. 더욱 구체적으로, 상기 홈(150)은 상기 보강판(130B)의 표면 내에 형성되며; 그리고, 상기 회로 패턴(132) 부분은 상기 홈(150) 내에 형성된다. 또한, 상기 온도 센서 요소(180)는 상기 홈(150) 내에 배열되어 상기 회로 패턴(132)을 통하여 상기 반도체칩(102)에 전기적으로 접속된다. 상기 온도 센서 요소(180)가 상기 배선 기판(100G)의 온도에 대한 정보를 상기 반도체칩(102)에 출력하면, 상기 반도체칩(102)은 상기 온도 센서 요소(180)로부터의 상기 온도 정보에 기초하여 다양한 처리 동작을 수행한다.
그러므로, 상기 제 7 실시예에서는 상기 제 6 실시예에서와 동일한 효과를 얻을 수 있다. 또한, 상기 전자 구성요소가 상기 보강판(130B)의 홈(150) 내에 배열되므로, 상기 배선 기판(100G)에 대한 상기 전자 구성요소의 장착 용이성을 개선할 수 있다. 또한, 전자 구성요소가 상기 배선 기판(100G)로부터 거리를 두고 위치되는 경우에 비하여, 신호 전송의 손실을 감소시키도록 상기 전자 구성요소와 상기 반도체칩(102) 사이의 거리를 감소시키는 것이 가능하다.
일본국 특허출원 제2010-256784호(2010년 11월 17일 출원) 및 제2010-256785호(2010년 11월 17일 출원)의 전체 내용은 참조로서 이에 결합된다.
본 발명은 비록 본 발명에 대한 위의 구체적인 실시예를 참조하여 설명되었으나, 본 발명은 이러한 예시적인 실시예에 한정되지 않는다. 위의 개시내용에 비추어 당업자에게는 상기 실시예에 대한 다양한 수정 및 변경이 가능하다.
예를 들면, 상기 다층기판(110, 110B)의 형상, 상기 스티프너(120A,120B, 120C,120D,120E,220)의 형상 및 상기 보강판(130A,130B)의 형상에는 특별한 제한이 없다. 비록 상기 제 1 내지 제 7 실시예에서 상기 다층기판(110,110B), 상기 스티프너(120A,120B,120C,120D,120E,220) 및 상기 보강판(130A,130B)은 실질적으로 정사각형인 것으로 되나, 상기 다층기판(110,110B), 상기 스티프너(120A,120B,120C, 120D,120E,220) 및 상기 보강판(130A,130B)은 직사각형 형상 또는 원형 형상과 같이 기타 임의의 형상으로 형성될 수도 있다.
또한, 비록 상기 제 1 내지 제 7 실시예에서는 상기 제 2 단자(114)로서 PGA 단자를 채택하지만, BGA(볼그리드 어레이, Ball Grid Array) 단자 또는 LGA(랜드 그리드 어레이, Land Grid Array) 단자 또한 양자택일적으로 상기 제 2 단자(114)로서 채택될 수 있다.
비록 상기 제 1 내지 제 5 실시예에서는 다수의 캐패시터(122)를 상기 스티프너(120A,120B,120C,120D,120E) 내에 내장하지만, 양자택일적으로 단일의 고용량 캐패시터를 상기 스티프너(120A,120B,120C,120D,120E) 내에 내장할 수도 있다. 마찬가지로, 비록 상기 제 6 및 제 7 실시예에서는 다수의 캐패시터(131)를 상기 보강판(130A,130B) 내에 내장하지만, 양자택일적으로 단일의 고용량 캐패시터를 상기 보강판(130A,130B) 내에 내장할 수도 있다.
비록 상기 제 1 및 제 7 실시예에서는 상기 스티프너(120A,120B,120C,120D, 120E) 또는 상기 보강판(130A,130B) 어느 한 가지가 상기 배선 기판(100A,100B, 100C,100D,100E,100F,100G)에 제공되지만, 상기 스티프너(120A,120B,120C,120D, 120E) 및 상기 보강판(130A,130B) 모두가 상기 배선 기판(100A,100B,100C,100D, 100E,100F,100G)에 제공될 수도 있다.
상기 캐패시터(122,131) 내의 전극층의 수에는 특별한 제한이 없다. 비록 상기 제 1 내지 제 5 실시예에서는 상기 캐패시터(122)에 2개 전극층(123,124) 또는 3개의 전극층(123~125)이 제공되지만, 4개 이상의 전극층을 상기 캐패시터(122)에 제공할 수도 있다. 마찬가지로, 비록 상기 제 6 및 제 7 실시예에서는 상기 캐패시터(131)에 2개의 전극층(131a,131b) 이 제공되지만, 3개 이상의 전극층을 상기 캐패시터(131)에 제공할 수도 있다.
상기 배선 기판(100A,100B,100C,100D,100E,100F,100G) 상에 장착되는 반도체칩(102)의 수{즉, 상기 다층기판(110,110B) 상에 구획되는 칩 장착 영역(F)의 수 및 상기 스티프너(120A,120B,120C,120D,120E,220) 내에 형성되는 개구부(M)의 수)}에는 특별한 제한이 없다. 상기 배선 기판(100A,100B,100C,100D,100E,100F,100G) 상에 장착되는 반도체칩(102)의 수는 1개 또는 4개에 제한되지 않으며 2개, 3개 또는 5개 이상으로 적절하게 설정될 수 있다.
비록 상기 제 6 및 제 7 실시예에서는 상기 비아도체(138)가 기 금속층(139)에 접속되지만, 상기 금속층(139) 대신 조사판으로서 상기 회로 패턴(132)을 사용하기 위하여 상기 비아도체(138)를 양자택일적으로 상기 회로 패턴(132)에 접속시킬 수도 있다.
비록 상기 제 6 및 제 7 실시예에서는 상기 회로 패턴(132)이 상기 반도체칩(102)에 연통되는 구조로 되지만, 상기 회로 패턴(132)은 상기 반도체칩(102)으로부터 독립적인 회로로서 제공될 수도 있다.
상기 배선 기판(100A,100B,100C,100D,100E,100F,100G) 상에 장착되는 상기 전자칩은 상기 반도체칩(102)에 한정되지 않는다. 상기 배선 기판(100A,100B,100C, 100D,100E,100F,100G)은 그 상부에 기타 임의의 종류의 전자칩을 장착하도록 설계가능하다.
본 발명의 범위는 다음의 특허 청구의 범위를 참조하여 정의된다.

Claims (10)

  1. 제 1 기판 주표면 및 상기 제 1 기판 주표면에 대향되는 제 2 기판 주표면을 가지며, 상기 제 1 기판 주표면은 전자칩이 장착되는 칩 장착 영역을 포함하는 다층기판; 및
    상기 제 1 기판 주표면에 고정되는 보강부재로서, 세라믹재로 형성되는 몸체를 가지며 그 내부에 적어도 하나의 캐패시터가 내장되는 보강부재들로 이루어지고,
    상기 보강부재가 그의 표면의 적어도 일부분을 커버하는 금속층, 및 상기 캐패시터에 전기적으로 분리되고 상기 금속층에 전기적으로 접속되도록 그의 두께방향으로 형성되는 비아도체를 가짐을 특징으로 하는 배선 기판.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 보강부재는 상기 제 2 기판 주표면에 고정되며, 그의 표면에 형성되는 회로 패턴을 가짐을 특징으로 하는 배선 기판.
  5. 청구항 4에 있어서,
    상기 보강부재는 외부장치에의 전기적 접속을 위하여 상기 회로 패턴 상에 형성되는 단자를 가짐을 특징으로 하는 배선 기판.
  6. 청구항 4에 있어서,
    상기 회로 패턴에 전기적으로 접속되는 전자 구성요소를 더욱 포함함을 특징으로 하는 배선 기판.
  7. 청구항 6에 있어서,
    상기 보강부재는 그의 표면에 형성되는 홈을 가지며, 상기 전자 구성요소는 상기 홈 내에 배열됨을 특징으로 하는 배선 기판.
  8. 삭제
  9. 청구항 1에 있어서,
    상기 보강부재는 다수의 캐패시터를 내부에 내장함을 특징으로 하는 배선 기판.
  10. 청구항 1에 있어서,
    상기 캐패시터는 전극층 및 세라믹층이 교호로 함께 적층되는 적층 캐패시터임을 특징으로 하는 배선 기판.
KR1020110119628A 2010-11-17 2011-11-16 배선기판 KR101555403B1 (ko)

Applications Claiming Priority (4)

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