CN101501842B - 半导体封装及其制造方法 - Google Patents

Abstract

本发明提供一种半导体封装及其制造方法。根据实施例的半导体封装包括板上的芯片部件、模构件、和模构件上的镀层。镀层包括连接到板的图案的电极图案。镀层的电极图案上可以安装至少一个芯片部件和至少另一个半导体封装中的至少其中之一。

Description

半导体封装及其制造方法

技术领域

实施例涉及半导体封装及其制造方法。

背景技术

随着在例如个人数字助理(PDA)，智能手机，数字多媒体广播(DMB)终端的无线通信终端中的多功能和小型化的新趋势，安装在这些终端内的各种部件以小的尺寸进行开发。

同时，在电子产品市场上对蜂窝电话部件的需求快速增加，并且蜂窝电话部件以轻重量和小外形进行开发。

为了实现这些部件的轻重量和小外形以及小型化，需要用于减小安装部件的单个尺寸的技术、片上系统(SoC)、用于以一片芯片的形式制造多个单个器件的技术、以及用于以一个封装的形式集成多个单个器件的系统级封装(SIP)技术。也就是说，对以一个封装的形式实现安装在终端或无源器件、有源器件内的各种部件和安装在与终端协作的手持设备内的高频滤波芯片的研究正在开发中。

发明内容

技术问题

实施例提供一种其上包括电路图案的半导体封装，及其制造方法。

实施例提供一种半导体封装，允许其上包括电路图案的半导体封装将其它半导体封装或芯片部件安装到半导体封装上，及其制造方法。

技术方案

实施例提供一种半导体封装，包括：板上的芯片部件；保护芯片部件的模构件；和在模构件上的镀层，包括连接到板的图案的电极图案。

实施例提供一种半导体封装，包括：第一半导体封装上的第一芯片部件，保护第一芯片部件的第一模构件，模构件上的第一镀层，该第一镀层包括连接到第一板的图案的电极图案；和在第一半导体封装的电极图案上的第二半导体封装。

实施例提供一种用于制造半导体封装的方法，包括：在板上安装芯片部件；在板的芯片部件上形成模构件；蚀刻模构件和板的部分以暴露板的布线图案；在模构件和板的所暴露的部分上形成镀层；以及在镀层上形成电极图案。

下面在附图和说明书中阐述一个或多个实施例的细节。其它特征从说明书和附图，以及权利要求书中将变得明显。

有益效果

根据实施例的半导体封装及其制造方法可以在半导体封装上安装其它封装或部件，从而实现超小型封装的装配。

同时，已经应用堆叠型半导体封装的产品可以被超微小化并且以高密度集成，因此空间可以有效地得到保证。

附图说明

图1是根据第一实施例的半导体封装的截面图；

图2至图7是示出了根据第一实施例的半导体封装的制造工艺的视图；

图8是根据第二实施例的半导体封装的截面图；

图9是根据第三实施例的半导体封装的截面图。

具体实施方式

现在将详细参照实施例，附图中示出实施例的示例。应该理解，当元件被称为在另一个元件“上”或“下”时，可以是直接在该元件上/下，并且也可能存在一个或多个中间元件。

图1是根据第一实施例的半导体封装的截面图。

参照图1，半导体封装100包括板110、芯片部件120、模构件130、和镀层140。

板110包括例如高温共烧陶瓷(HTCC)和低温共烧陶瓷(LTCC)的陶瓷衬底，以及印刷电路板(PCB)。预先设计的布线图案112、通孔114、过孔和接地部分在板110上形成。

芯片部件120可以包括可以安装在板110上的部件。例如，芯片部件120可以包括例如多层陶瓷电容器(MLCC)、芯片感应器，芯片电阻器、芯片开关、和二极管的电路器件，各种滤波器，集成电路，印刷电阻器或薄膜电容器，感应器，和闪存。

芯片部件120可以通过表面安装技术(SMT)安装到板110上。安装的部件的数量可以根据高频模块的电路或功能而改变。同时，芯片部件120可以选择性地使用倒装键合(flip bonding)、引线键合(wiringbonding)，或芯片键合(die bonding)的方法进行安装以将芯片部件120电连接到布线图案。

同时，例如裸管芯的芯片部件120可以使用粘合剂118通过管芯附接来附接到固定图案(fixing pattern)113或板绝缘层上，和可以使用导线122结合到布线图112上。固定图案113通过连接到通孔114的底层的散热图案115(heatsink pattern)使得热量被有效地散发。这里的术语固定图案113或散热图案115可以随着其技术领域而改变，并不限于此。

模构件130保护芯片部件120。模构件130可以具有与芯片部件120的厚度或导线122的高度相比相等或更高的高度。模构件130可以由环氧模塑料(Epoxy Molding Compound)、聚苯醚(poly phenylene oxide)，环氧片状模塑料(ESM)和硅之一形成。

镀层140是表面导电层并在模构件130的表面上形成。电极图案144在形成于模构件140上的镀层140的部分区域或全部区域上形成。电极图案144在镀层140的上表面和侧面以预定的电路图案的形式形成。

镀层140的一端142电连接到板110的布线图案112。同时，镀层140沿着模构件130的侧面连接到板110，或者通过穿过模构件130连接到板110。

至少一个芯片部件(未示出)可以安装在形成于模构件130上的镀层140的电极图案144上。芯片部件(未示出)可以通过镀层140连接到布线图案112或板110的通孔114，并且可以通过通孔114和底层的端子连接到外部端子。

由于可以通过半导体封装100的镀层140进行到外部的电连接，封装内部的元件和封装外部的元件可以被分离，并且单独封装。

图2至图7是示出了根据第一实施例的半导体封装的制造工艺的视图。

参照图2，对于将芯片部件120安装到板110上的工艺，例如裸管芯的芯片部件120使用粘合剂118通过管芯附接被结合到板110的固定图案113上，并且使用导线122与布线图案112相连接。这里，根据芯片部件120的特性或种类，芯片部件120使用SMT被结合，或使用球栅阵列封装(BGA)方法或倒装键合进行安装。实施例不局限于以上所描述的芯片部件120的种类或结合方法。同时，板110的布线图案112可以通过通孔(via hole)114、过孔(through hole)和通路(via)选择性地连接到其他层或底层。

参照图3，模构件130在板110上形成。模构件130被形成为等于或大于芯片部件120的厚度，或等于或大于导线的高度来保护芯片部件120。模构件130可以使用，例如，使用环氧模塑料的传递模塑、热增压环氧片的模塑方法、放电液体模塑材料和执行热处理的方法，以及注模方法来形成。这里，在使用传递模塑的情况下，模构件130可以在芯片部分区域或整个板上形成。

参照图4，模构件130的封装边界区域T1被切割以暴露板110的布线图案112的部分。也就是说，除单位封装尺寸之外，对应区域T1的模构件130的部分被通过半切割工艺进行切割，并形成孔132。

在模构件130中形成孔132的过程中，使用激光或刀具的刀片来处理模构件130的表面和板110的部分以形成对应于封装边界区域T1的孔132。这个孔形成过程是暴露板110的图案的过程。孔形成过程可以暴露板的上层的图案，或板内的预定层。

参照图5，镀层140在模构件130的表面和板110的暴露部分的表面上形成。这里，镀层140可以使用溅射、蒸发、电镀、和无电镀中的一种来形成。

同时，考虑到模构件130的结合特征和镀体(plated body)的可靠性，镀层140可以由使用导电材料的一个或多个层来形成。例如，镀层140可以通过在模构件130的表面上堆叠一个或多个使用Cu、Ti、Ni、和Au、导电材料、或其组合的层来形成。这里，镀层440可以在模构件130的表面上以Cu层/Ni层/Au层的顺序堆叠。

镀层140的一端142电连接到板110的布线图案112。对于另一个示例，在形成从模构件130到板的表面垂直通过的孔之后，镀层140可以通过用镀层140填充孔来电连接到板的布线图案。

参照图6，预定的电极图案144在镀层140上形成。期望的电极图案144可以通过光刻在镀层140上形成。电极图案144可以通过垂直管脚结构连接到板110的布线图案112。

参照图7，板110被完全切割为单位封装尺寸，这样完成了图1中所示的半导体封装100。

图8是根据第二实施例的堆叠型半导体封装的截面图。对于与第一实施例相同的元件的描述在第二实施例中被省略。

参照图8，堆叠型半导体封装500包括以堆叠结构安装的独立半导体封装100、200和300。也就是说，第二半导体封装200被堆叠在第一半导体封装100上，使得它们彼此电连接。第三半导体封装300被堆叠在第二半导体封装200上，使得它们彼此电连接，所有半导体封装100、200和300可以彼此连接，或者半导体封装以这种方式选择性地连接。

在半导体封装100、200和300中，相同种类或不同种类的芯片部件120、220和320使用粘合剂结合在板的固定图案113、213和313上，并且使用导线122、222和322连接到布线图案112、212和312。

同时，半导体封装100、200和300的尺寸可以彼此相等或不同。例如，第一半导体封装100的尺寸L1可以比第二半导体封装200的尺寸L2小或大。同时，第二半导体封装200的尺寸可以比第一半导体封装100的尺寸小或大30-50％。根据电路连接结构，半导体封装的尺寸可以是各种各样的。

半导体封装100、200和300包括模构件130、230和330以分别保护芯片部件120、220和320。镀层140、240和340分别在模构件130、230和330的表面上形成。这里，电极图案144、244和344分别在镀层140、240和340上形成。

在第二半导体封装200的板210的底层上形成的端子(未示出)通过SMT使用焊料150结合在第一半导体封装100的镀层140的电极图案144上。同时，在第三半导体封装300的板310的底层上形成的端子(未示出)通过SMT使用焊料250结合在第二半导体封装200的镀层240的电极图案244上。

这里，在第三半导体封装300的镀层340上形成的电极图案344通过第三板310的底层电连接到第二半导体封装200的镀层240的电极图案244。在第二半导体封装200的镀层240上形成的电极图案244通过第二板210的底层电连接第一半导体封装100的镀层140的电极图案144。因此，第三半导体封装300的第三部件320的信号线连接到第二半导体封装200。第二半导体封装200将第三芯片部件320的信号线和第二芯片部件220的信号线连接到第一半导体封装100。第一半导体封装100通过第一板110的底层的信号端子将第三芯片部件320、第二芯片部件220和第一芯片部件120的信号线连接到外部板。

这里，只有其中没有形成电极图案344的镀层可以在堆叠型半导体封装500中最后堆叠的第三半导体封装300上形成。

图9是根据第三实施例的堆叠型半导体封装的截面图。对于与第一实施例相同的元件的描述在第三实施例中被省略。

参照图9，堆叠型半导体封装700具有其中多个半导体封装601和602堆叠在第一半导体封装100A上的结构。第二半导体封装601和第三半导体封装602被安装在第一半导体封装100A的镀层140的电极图形144上水平方向的一侧和另一侧。第二和第三半导体封装601和602可以通过SMT使用焊料650结合在第一半导体封装100的镀层140的电极图案144上。因此，第二和第三半导体封装602和603的芯片部件620和621通过板610的布线图案612连接到第一半导体封装601的镀层140的电极图案144，因此在电路的方面，芯片部件620和621可以连接达到第一板110的底层。

这里，第二和第三半导体封装601和602可以分别具有相同或不同的厚度。在第二和第三半导体封装601和602中，电极图案644不能在形成于模构件630上对应两个封装的镀层642的部分上形成，或者可以仅在一个封装上形成。在这一点上，没有形成电极图案的镀层连接到第一半导体封装的板的地，因此，镀层可以用作为电磁波屏蔽结构。

这些实施例可以使用封装方法以超小外形来实现堆叠型半导体封装，因此堆叠型半导体封装可以应用于例如多芯片封装(MCP)和系统级封装(SIP)的各种类型的封装。同时，堆叠型半导体封装可以以封装结构提供，这可以在例如蜂窝电话和耳机的设备中保证空间。

虽然描述了实施例，这是说明性的目的，并且本发明并不局限于此。应该理解，本领域的技术人员可以设计多种其他修改和实施例，其将落入本公开的原理的精神和范围内。

工业适用性

根据实施例的半导体封装及其制造方法将其他封装或部件安装到半导体封装上来实现超小型封装的装配。

同时，由于应用堆叠型半导体封装的产品可以被超微小化并且以高密度集成，因此有效地保证产品内的空间。

Claims (22)

1.一种半导体封装，包括：

板的第一表面上的芯片部件；

模构件，保护所述芯片部件；和

在所述模构件上包括电极图案的镀层，所述电极图案连接到所述板的所述第一表面上形成的布线图案，并且电连接到所述芯片部件。

2.根据权利要求1所述的半导体封装，其中所述镀层的所述电极图案在所述镀层的部分区域和整个区域之一上形成。

3.根据权利要求1所述的半导体封装，其中所述镀层的所述电极图案选择性地连接到所述板的所述布线图案和通孔。

4.根据权利要求1所述的半导体封装，其中至少一个芯片部件和另一半导体封装中的一个安装在所述镀层的所述电极图案上。

5.根据权利要求1所述的半导体封装，其中所述镀层通过堆叠一个或多个使用导电材料的层而形成。

6.根据权利要求1所述的半导体封装，其中所述镀层通过堆叠一个或多个使用Cu、Ni和Au中至少之一的层而形成。

7.一种半导体封装，包括：

第一半导体封装，包括第一板的第一表面上的第一芯片部件、保护所述第一芯片部件的第一模构件、所述第一模构件上包括电极图案的第一镀层，所述电极图案连接到所述第一板的所述第一表面上形成的布线图案，并且电连线到所述芯片部件；和

在所述第一半导体封装的所述电极图案上的第二半导体封装。

8.根据权利要求7所述的半导体封装，其中所述第二半导体封装包括在所述第一半导体封装上的一侧和另一侧上的多个半导体封装。

9.根据权利要求7所述的半导体封装，包括在所述第二半导体封装的电极图案上的至少一个第三半导体封装。

10.根据权利要求7所述的半导体封装，其中所述第二半导体封装包括：

第二板，所述第二板连接到所述第一半导体封装的所述电极图案；

所述第二板的第一表面上的第二芯片部件；

保护所述第二芯片部件的第二模构件；和

所述第二模构件上的第二镀层，所述第二镀层连接到所述第二板的所述第一表面的图案，并且电连接到所述第二芯片部件。

11.根据权利要求10所述的半导体封装，其中所述第二镀层连接到所述第二板的接地部分。

12.根据权利要求7所述的半导体封装，其中所述第二半导体封装包括与所述第一半导体封装相比相同种类或不同种类的第二芯片部件。

13.根据权利要求7所述的半导体封装，其中所述第一半导体封装和所述第二半导体封装在尺寸上彼此相同或不同。

14.根据权利要求7所述的半导体封装，其中所述第一半导体封装的所述第一镀层的所述电极图案使用焊料结合在所述第二半导体封装的板下。

15.根据权利要求7所述的半导体封装，其中所述第一半导体封装的所述第一镀层的一端连接到所述第一板的布线图案。

16.根据权利要求7所述的半导体封装，其中所述第一镀层通过堆叠一个或多个使用导电材料的层来形成。

17.根据权利要求7所述的半导体封装，其中所述第一镀层通过堆叠一个或多个使用Cu、Ni和Au中至少之一的层来形成。

18.一种用于制造半导体封装的方法，所述方法包括：

在板上安装芯片部件；

在所述板的所述芯片部件上形成模构件；

蚀刻所述模构件和所述板的部分以暴露所述板的布线图案；

在所述模构件和所述板的所暴露的部分上形成镀层；以及

在所述镀层上形成电极图案。

19.根据权利要求18所述的方法，其中所述镀层的所述电极图案在所述镀层的部分区域和整个区域之一上形成。

20.根据权利要求18所述的方法，其中另一芯片部件和另一半导体封装中至少之一被安装到所述镀层的所述电极图案上。

21.根据权利要求18所述的方法，包括通过使用将第二半导体封装安装到所述镀层的所述电极图案上的方法来安装多级的堆叠结构的多个半导体封装。

22.根据权利要求21所述的方法，其中所述第二半导体封装被安装到所述镀层的所述电极图案的一侧和另一侧上。

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