KR101382706B1 - 적층형 반도체 패키지 - Google Patents

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Abstract

본 발명은 적층형 반도체 패키지에 관한 것이다.
본 발명에 의한 적층형 반도체 패키지는 상면 도금층에 제 1기판과 전기적으로 연결된 패턴이 형성된 제 1반도체 패키지; 기판의 바텀층 중 어느 한 패드가 상기 제 1반도체 패키지의 상면에 형성된 상기 패턴과 전기적으로 연결되는 제 2기판을 갖는 제 2반도체 패키지를 포함한다.
반도체, 패키지, 적층

Description

적층형 반도체 패키지{Stack-type semiconductor package}
도 1은 종래 반도체 패키지를 나타낸 단면도.
도 2는 본 발명 실시 예에 따른 적층형 반도체 패키지를 나타낸 단면도.
도 3은 본 발명 실시 예에 따른 반도체 패키지 제조 공정을 나타낸 도면.
도 4는 본 발명 실시 예에 따른 적층형 반도체 패키지의 다른 구조를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
100,200,300,401,402 : 반도체 패키지
110,210,310,410, : 기판
112,212,312,412 : 회로 배선
120,220,320,420,421 : 칩 부품
130,230,330,430 : 몰드 부재
134,234,334,434 : 도금층
136,236,336,436 : 회로 패턴
본 발명은 적층형 반도체 패키지에 관한 것이다.
최근 휴대폰, PDA(Personal Digital Assistant), 스마트폰 등의 이동통신단말기, 각종 미디어용 단말기(예: MP3 기기)에 대한 다기능화 및 소형화 추세에 따라서, 단말기에 내장되는 각종 부품 또는 이와 연계된 핸드셋 기기에 내장되는 모듈들이 소형화 추세로 개발되고 있다. 이러한 모듈의 소형화를 위해 수동 소자, 능동 소자, IC 칩 등의 부품을 하나의 패키지로 구현하는 연구가 시도되고 있다.
도 1은 종래 반도체 패키지를 나타낸 도면이다.
도 1을 참조하면, 반도체 패키지(40)는 기판(10) 위에 패키지 특성에 따라 하나 이상의 칩 부품(20,21)을 실장하고, 몰드 부재(30)로 몰딩한 구조이다.
상기 기판(10) 위에는 소정의 회로 배선(12)이 형성되고, 내부의 비아 홀(14)을 통해 다른 층과 전기적으로 연결된다. 상기 회로 배선(12)에는 상기 칩 부품(20)을 실장하기 위해 본드 패드가 인쇄되며, 상기 본드 패드 이외의 영역은 커버 시트로 코팅된다.
그리고 칩 부품(20)은 솔더를 이용하여 표면실장기술로 실장하거나, 와이어 본딩 방식 또는 플립 칩 본딩 방식을 이용하여 실장할 수 있다. 또한 IC와 같은 칩 부품은 기판 상면에 접착 부재로 접착시킨 후 와이어 본딩을 수행하게 된다.
그리고 몰드 부재(30)는 상기 기판(10)에 실장된 칩 부품(20)을 외부 환경으로부터 보호하기 위해 소정 높이로 몰딩된다.
한편, 상기와 같은 반도체 패키지는 모듈 제품이 증가되면서 다양한 종류의 패키지가 개발, 출시되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 기판에 하나의 집적회로(IC)를 실장하는 추세에서 하나의 기판에 여러 개의 집적회로들을 실장하는 적층형 반도체 패키지 기술로 진화하고 있다.
또한 패키지를 제조하는 여러 방법 중에서 패키지 위에 패키지를 쌓는 패키지 온 패키지(POP : Package on package, 이하 '패키지 온 패키지'라고 지칭함)가 좋은 대안으로 떠오르게 되었다. 패키지 온 패키지를 구현하기 위해서는 전체 패키지의 두께를 최소화하는 것이 현재 극복해야 할 문제 중 하나이다.
본 발명은 적층형 반도체 패키지를 제공한다.
본 발명은 반도체 패키지 위에 하나 이상의 반도체 패키지를 한 층 이상 실장할 수 있도록 한 적층형 반도체 패키지를 제공한다.
본 발명에 의한 적층형 반도체 패키지는 상면 도금층에 제 1기판과 전기적으로 연결된 패턴이 형성된 제 1반도체 패키지; 기판의 바텀층 중 어느 한 패드가 상기 제 1반도체 패키지의 상면에 형성된 상기 패턴과 전기적으로 연결되는 제 2기판을 갖는 제 2반도체 패키지를 포함한다.
이하에서 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 적층형 반도체 패키지에 대하여 상세히 설명한다.
도 2는 본 발명의 실시 예에 따른 적층형 반도체 패키지를 나타낸 측 단면도이다.
도 2를 참조하면, 적층형 반도체 패키지는 반도체 패키지(100,200,300)가 적층 구조로 배치된다. 즉, 제 1반도체 패키지(100)의 상면에는 제 2반도체 패키지(200)가 전기적으로 연결되게 적층되며, 제 2반도체 패키지(200)의 상면에는 제 3반도체 패키지(300)가 전기적으로 연결되게 적층된다.
상기 적층된 반도체 패키지(100,200,300)는 서로 같은 종류 또는 서로 다른 종류나 특성을 갖는 칩 부품(120,220,320)이 와이어(122,222,322)로 회로 배선(112,212,312)에 실장될 수 있다.
또한 각 반도체 패키지(100,200,300)의 사이즈는 같거나 서로 다를 수도 있다. 예컨대, 제 1반도체 패키지(100)의 사이즈(L1)에 비해 제 2반도체 패키지(200)의 사이즈가 더 길(L1+L2) 수도 있고, 제 2반도체 패키지(200)의 사이즈에 비해 제 3반도체 패키지(300)의 사이즈가 짧을 수도 있다. 이는 반도체 패키지들을 적층할 때 반도체 패키지의 사이즈에 한정하지 않고, 적층 구조 측면에서 안정적이어야 하며, 패키지 간의 전기적인 연결이 관련되어야 한다. 또한 적층되는 반도체 패키지가 그 하층의 패키지에 비해 적어도 30~50% 정도 크거나 작은 사이즈로 배치할 수 있다.
상기 각 반도체 패키지(100,200,300)는 칩 부품(120,220,320)의 보호를 위해 몰드 부재(130,230,330)가 형성되며, 상기 몰드 부재(130,230,330)의 표면에 도금층(134,234,334)을 형성하게 된다. 이때 상기 도금층(234,234,334)의 표면 예컨대 상면에 회로 패턴(136,236,336)을 각각 형성해 준 구조이다.
이때, 제 1반도체 패키지(100)의 도금층(134) 상면에 형성된 회로 패턴(136)은 제 2반도체 패키지(200)의 기판(210)의 바텀층에 형성된 패드와 표면실장기술로 솔더(150) 본딩된다. 또한 제 2반도체 패키지(200)의 상면 패턴(236)에는 제 3반도체 패키지(300)가 해당 기판(210)의 바텀층에 형성된 패드와 표면실장기술로 솔더(150) 본딩된다.
여기서 제 3반도체 패키지(300)의 도금층(334)에 형성된 회로 패턴(336)은 제 3기판(310)의 바텀층을 통해 제 2반도체 패키지(200)의 도금층(234)의 회로 패턴(236)과 전기적으로 연결된다. 또한 제 2반도체 패키지(200)의 도금층(234)에 형성된 회로 패턴(236)은 제 2기판(210)의 바텀층을 통해 제 1반도체 패키지(100)의 도금층(134)의 회로 패턴(136)에 전기적으로 연결됨으로써, 제 1반도체 패키지(100)가 제 1기판(110)의 바텀층을 통해 메인 보드와 전기적으로 연결될 수 있다.
여기서, 적층형 반도체 패키지에서 마지막으로 적층되는 제 3반도체 패키지(300)에는 회로 패턴이 형성되지 않는 도금층만 형성될 수도 있다. 또한 제 1 내지 제 3반도체 패키지(100,200,300) 중 어느 하나의 패키지를 복수개로 배치할 수도 있다.
도 3의 (a)~(f)는 본 발명 실시 예에 적용된 반도체 패키지의 제조 공정을 나타낸 도면이다. 설명의 편의를 위해, 제 1반도체 패키지의 제조 공정을 설명하기로 한다.
도 3의 (a)는 기판(110) 상에 칩 부품(120)을 실장하는 공정으로서, 기판(110)을 마련하고, 기판(110)의 상면에 적어도 하나 이상의 칩 부품을 와이어(122) 본딩 또는/및 플립칩 본딩 방식으로 탑재된다. 여기서, 기판(110)은 내부의 세라믹 시트층에 내부 전극, 수동 소자가 구비될 수도 있다. 또한 기판(110) 상면에는 회로 배선(112)이 형성되고, 패키지 단위의 기판 외측에 하나 이상의 연결 라인(pin 포함)이 형성된다.
상기 기판(110)은 HTCC(High temperature cofired ceramic) 혹은 LTCC(Low temperature co-fired ceramic)와 같은 세라믹 기판이나 PCB 기판 등을 포함한다. 이러한 기판(110) 상에는 사전에 설계된 회로 배선(112), 비아 홀(via hole)(114), 쓰루 홀(Through hole), 그라운드 패턴 등이 형성되어, 칩 부품들의 신호 라인, 그라운드 라인 등을 구성하게 된다.
그리고 칩 부품(120)은 기판(110)상에 탑재 가능한 하나 이상의 부품소자를 포함할 수 있는 데, 예컨대 MLCC, 칩 인덕터, 칩 저항, 칩 스위치 등의 칩 부품, 다이오드 등의 회로 소자, 각종 필터, 집적회로, 인쇄 저항이나 박막 콘덴서, 인덕터, 플레쉬 메모리 등을 포함할 수 있다. 본 발명은 하나의 집적회로를 실장한 구조로 설명하지만, 칩 부품의 종류 또는 개수에 한정하는 것은 아니다.
이러한 칩 부품(120)은 기판(110) 상에 하나 이상이 표면실장기술(SMT)을 통해 솔더 본딩될 수 있으며, 고주파 모듈의 회로 또는 기능에 따라서 탑재되는 부품 개수가 변경될 수 있다. 또한 상기 칩 부품(120)은 연결 배선에 전기적으로 연결되는 방식으로서, 플립 칩, 와이어(122) 본딩 등의 방식 중에서 어느 한 방식으로 실 장될 수 있다. 또한 접착 부재(116)를 이용하여 칩 부품(120)을 접착시킨 후 와이어(122)를 이용하여 본딩할 수도 있다.
도 3의 (b)는 몰드부재(130)를 이용한 몰딩 공정으로서, 상기 몰드부재(130)는 기판상에서 칩 부품의 높이 이상 또는 와이어 높이 이상까지 몰딩되어, 칩 부품을 보호하게 된다.
상기 몰드부재(130)는 에폭시 몰딩 컴파운드, 폴리페닐렌옥사이드(Poly Phenylene Oxide), 에폭시 시트 몰딩(ESM), 실리콘 등 중에서 하나로 구현될 수 있다. 이러한 몰드부재(130)는 칩 부품(120)의 높이 이상으로 몰딩되거나, 와이어가 있는 경우 와이어 높이 이상으로 몰딩될 수도 있다.
상기 몰드부재(130)를 형성하는 방법으로는 에폭시 몰딩 컴파운드(EMC)를 이용한 트랜스퍼 몰딩(Transfer molding), 에폭시 시트를 열 압착하여 몰딩하는 방법, 액상 형태의 몰딩 재료를 토출하여 열 처리하는 방법, 주입 성형하는 방법 등이 모두 이용될 수 있다. 여기서 트랜스퍼 몰딩 방식을 사용하는 경우 칩 부품 영역 또는 기판 전체에 대해 형성될 수 있다.
도 3의 (c)는 패키지 경계 영역(T1)에 해당되는 부분의 몰드 부재(130)에 홀(132)을 가공하는 공정이다. 즉, 하프 커팅 공정이다. 상기 홀 가공 공정은 레이저 또는 칼날을 이용하여 몰드부재(130)의 표면부터 기판(110)의 일부분까지 가공하여 패키지 경계 영역(T1)에 홀(132)를 형성하게 된다. 이러한 홀 가공 공정을 통해 기판 탑 층 또는 기판 내부의 소정 층의 표면이 노출되도록 할 수 있다.
도 3의 (d)는 도금층(134)의 표면 도금 공정으로서, 상기 도금층(134)은 패 키지 경계 영역의 기판 표면 및 몰드 부재(130)의 표면에 형성된다. 여기서, 도금층(134)은 스퍼터링(sputtering) 방식, 증착(evaporating)하는 방식, 전해 또는 무 전해 도금 등을 선택적으로 이용할 수 있다.
또한 상기 도금층(134)은 몰드부재(130)와의 접합성, 견고성을 고려하여 한 층 이상의 도전성 물질로 이루어질 수 있다. 예를 들면, 몰드부재(130)의 표면부터 Cu, Ti, Ni, Au 등과 도전성을 갖는 재료 중에서 어느 하나의 재료 또는 이들의 혼합된 재료를 이용하여 한 층 이상으로 적층할 수 있다. 예를 들면, 도금층(134)은 몰드부재의 표면부터 Cu층/Ni층/Au층의 순서로 일정 두께로 적층될 수 있다.
이에 따라 기판 표면의 회로 배선(112)에 도금층 하단(134a)이 전기적으로 연결된다. 또한 몰드 부재(130)에서 기판 표면까지 수직으로 관통되는 구멍을 형성한 후, 도금층을 그 사이로 주입해 줌으로써, 도금층(134)이 기판 표면의 회로 배선과 전기적으로 연결될 수 있다.
도 3의 (e)는 상기 도금층(134)의 표면에 원하는 회로 패턴(136)을 형성하는 공정으로서, 도금층(134) 상에 포토 리소그라피(Photo lithography) 방식을 이용하여 원하는 회로 패턴(136)을 얻을 수 있다. 이러한 회로 패턴(136)은 수직 핀 구조로 기판(110)의 회로 배선(112)과 전기적으로 연결된다.
도 3의 (f)는 기판을 패키지 단위로 커팅하는 공정이다. 즉, 패키지 경계 영역(T1)을 기준으로 기판(110)을 풀 커팅하게 됨으로써, 도 2의 제 1반도체 패키지(100)가 완성된다.
한편, 도 4는 본 발명 실시 예에 따른 적층형 반도체 패키지의 다른 예로서, 상기와 중복되는 부분의 설명은 생략하기로 한다.
도 4를 참조하면, 제 1반도체 패키지(100)의 상면 회로 패턴(136)에는 복수개의 반도체 패키지(401,402)가 실장된다. 상기 복수개의 반도체 패키지(401,402)는 제 1반도체 패키지(100)의 상면 회로 패턴(136)에 표면실장기술로 솔더(150) 본딩되거나, 와이어 본딩할 수도 있다. 여기서, 상기 복수개의 반도체 패키지(401,402)는 동일한 높이 또는 서로 다른 높이를 갖는 패키지로 배치할 수 있다.
본 발명은 적층형 반도체 패키지의 각 칩 부품은 서로 동일하거나 상이한 종류의 능동소자(예: 집적회로 등)로 구현될 수 있으며, 상기 능동 소자에 필요한 수동 소자도 함께 패키지 내에 구성될 수도 있다.
본 발명은 패키지 온 패키지인 적층형 반도체 패키지를 구성해 줌으로써, 휴대폰 또는 핸드셋 등의 기기에 적용되는 반도체 패키지를 초 박형화로 구현할 수 있다. 또한 적층형 패키지를 이용하여 멀티 칩 패키지(MCP : Multi chip package), 시스템 인 패키지(SIP : System In Package) 등 다양한 패키지 유형들에 적용될 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명 실시 예에 따른 적층형 반도체 패키지에 의하면, 칩 부품 보호를 위한 몰드 부재의 표면에 형성된 도금층에 회로 패턴을 형성하여, 적층형 반도체 패키지를 배치함으로써, 제품의 초소형화, 고밀도 집적화가 가능한 효과가 있다. .

Claims (10)

  1. 제 1 기판, 상기 제 1 기판 상에 실장되는 제 1 칩 부품, 상기 제 1 기판 상에 배치되어 상기 제 1 칩 부품을 덮는 제 1 몰드 부재 및 상기 제 1 몰드 부재의 표면에 배치되고, 상기 제 1 몰드 부재의 상면에 형성되는 제 1 회로 패턴을 포함하는 제 1 도금층을 포함하는 제 1 반도체 패키지; 및
    제 2 기판, 상기 제 2 기판 상에 실장되는 제 2 칩 부품, 상기 제 2 기판 상에 배치되어 상기 제 2 칩 부품을 덮는 제 2 몰드 부재 및 상기 제 2 몰드 부재의 표면에 배치되고, 상기 제 2 몰드 부재의 상면에 형성되는 제 2 회로 패턴을 포함하는 제 2 도금층을 포함하는 제 2 반도체 패키지를 포함하고,
    상기 제 2 반도체 패키지는 상기 제 1 반도체 패키지 위에 적층되고,
    상기 제 1 회로 패턴은 상기 제 2 기판의 바텀층에 형성된 패드와 연결되는 적층형 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제 2반도체 패키지는 제 1반도체 패키지 위에 적어도 하나 이상이 배치되는 적층형 반도체 패키지.
  3. 제 1항에 있어서,
    제 3 기판, 상기 제 3 기판 상에 실장되는 제 3 칩 부품, 상기 제 3 기판 상에 배치되어 상기 제 3 칩 부품을 덮는 제 3 몰드 부재 및 상기 제 3 몰드 부재의 표면에 배치되고, 상기 제 3 몰드 부재의 상면에 형성되는 제 3 회로 패턴을 포함하는 제 3 도금층을 포함하는 제 3 반도체 패키지를 더 포함하고,
    상기 제 3 반도체 패키지는 상기 제 2 반도체 패키지 위에 적층되고,
    상기 제 2 회로 패턴은 상기 제 3 기판의 바텀층에 형성된 패드와 연결되는 적층형 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제 2반도체 패키지는 제 1반도체 패키지와 동일하거나 다른 사이즈로 배치되는 적층형 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제 2반도체 패키지는 제 1반도체 패키지에 비해 30~50% 크거나 작은 사이즈로 배치되는 적층형 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제 1반도체 패키지의 회로 패턴은 제 2반도체 패키지의 제 2기판 바텀층의 패드에 표면실장기술로 솔더 본딩되는 적층형 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제 1 및 제 2 반도체 패키지의 회로 패턴은 비아 홀 또는/및 쓰루 홀을 통해 다른 반도체 패키지 및 해당 기판과 전기적으로 연결되는 적층형 반도체 패키지.
  8. 삭제
  9. 제 1항에 있어서,
    상기 제 1 도금층 및 상기 제 2 도금층은 상기 제 1 기판 또는 상기 제 2 기판의 신호 패턴, 그라운드 패턴, 또는 비아 홀, 쓰루 홀 중 어느 하나 이상에 연결되는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 제 1 도금층 및 상기 제 2 도금층은 Cu, Ni, Au 및 도전성을 갖는 재료 중에서 하나 이상의 재료를 한 층 이상 적층시키는 반도체 패키지.
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