CN103137185B - 半导体存储装置 - Google Patents

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Abstract

本发明公开了一种半导体存储装置，所述半导体存储装置包括第一开关、第二开关以及控制单元。所述第一开关响应于第一位线分开信号而将第一位线和读出放大器彼此耦接/分开。所述第二开关响应于第二位线分开信号而将第二位线和读出放大器彼此耦接。所述控制单元产生使能时段比第二位线分开信号的使能时段短的用于刷新操作的位线分开信号，并在刷新操作中将产生的用于刷新操作的位线分开信号提供给第二开关。

Description

半导体存储装置
相关申请的交叉引用
本申请要求2011年11月21日向韩国知识产权局提交的申请号为10-2011-0121703的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明总体而言涉及一种半导体集成电路，更具体而言，涉及一种半导体存储装置。
背景技术
半导体存储装置是指一种能响应于来自控制器的请求而储存数据并输出储存的数据的装置。更具体而言，半导体存储装置利用例如一个晶体管和一个电容器作为单位单元来储存数据。
由于诸如DRAM的已知半导体存储装置利用电容器的充电/放电来储存数据，所以应每隔预定的时间对电容器重新充电。在这种情况下，每隔预定时间重新充电的操作被称作为刷新（refresh）操作。
发明内容
在本文中描述能够减少刷新操作中的电流消耗的半导体存储装置。
在本发明的一个实施例中，一种半导体存储装置包括第一开关，所述第一开关被配置成响应于第一位线分开信号而将位线及读出放大器彼此连接/分开；第二开关，所述第二开关被配置成响应于第二位线分开信号而将取反位线和读出放大器彼此连接；以及控制单元，所述控制单元被配置成产生使能时段比第二位线分开信号的使能时段短的用于刷新的位线分开信号，并在刷新操作中将产生的用于刷新的位线分开信号提供给所述第二开关。
在本发明的另一个实施例中，一种半导体存储装置包括位线、取反位线、读出放大器以及控制单元，所述控制单元被配置成在刷新操作中，在读出放大器被激活的时段期间，将从位线和取反位线中选中的一个与读出放大器连接，并在比读出放大器被激活的时段短的时段期间，将从位线和取反位线中选中的另一个与读出放大器连接。
在本发明的另一个实施例中，一种半导体存储装置包括第一位线，所述第一位线被配置成当第一字线被使能时，提供第一存储阵列的数据；第二位线，所述第二位线被配置成当第二字线被使能时，提供第一存储阵列的数据；读出放大器，所述读出放大器被配置成响应于读出放大器使能信号而感测并放大第一位线和第二位线的电压电平；第一开关，所述第一开关被配置成当第一位线分开信号被使能时，将第一位线和读出放大器彼此连接；第二开关，所述第二开关被配置成当第二位线分开信号被使能时，将第二位线和读出放大器彼此连接；以及控制单元，所述控制单元被配置成在刷新操作中，将第一位线分开信号和第二位线分开信号禁止直到字线被使能且读出放大器使能信号被使能，当读出放大器使能信号被使能时将第一位线分开信号和第二位线分开信号使能，在经过预定时间之后，将使能的第二位线分开信号禁止，以及当读出放大器使能信号被禁止时将第二位线分开信号使能。
在本发明的另一个实施例中，一种半导体集成电路包括：线，所述线被配置成传送信号；放大单元，所述放大单元被配置成在使能信号的使能时段，感测并放大输入电压；开关，所述开关被配置成当控制信号被使能时，将所述线的电压作为所述输入电压输入到放大单元，以及当控制信号被禁止时，防止所述线的电压输入到放大单元；以及控制单元，所述控制单元被配置成在具体操作模式中，当使能信号被使能时将控制信号使能，并产生使能时段比使能信号的使能时段短的控制信号。
附图说明
结合附图描述本发明的特点、方面和实施例，其中：
图1是根据本发明的一个实施例的半导体存储装置的配置图；
图2是半导体存储装置的时序图；
图3是根据本发明的一个实施例的控制单元的配置图；
图4是图3所示的用于刷新的位线分开信号发生单元的配置图；以及
图5是根据本发明的一个实施例的应用控制单元的半导体装置的时序图。
具体实施方式
在下文中，将经由示例性实施例参照附图来描述根据本发明的半导体存储装置。
图1和图2是包括用于刷新操作的配置的半导体存储装置的配置和时序图。
半导体存储装置包括第一存储阵列（mat）10、第二存储阵列20、读出放大器30、第一开关40以及第二开关50。
第一存储阵列10包括用于储存数据的第一存储器单元11。第一存储器单元11包括第一晶体管N1和第一电容器C1。第一字线WL0与第一晶体管N1的栅极连接，位线BL与第一晶体管N1的漏极连接，以及第一电容器C1的一个端部与第一晶体管N1的源极连接。将单元板极电压（cell plate voltage）VCP施加到第一电容器C1的另一个端部。在这种情况下，第一存储阵列10包括多个存储器单元。
第二存储阵列20包括用于储存数据的第二存储器单元21。第二存储器单元21包括第二晶体管N2和第二电容器C2。第二字线WL1与第二晶体管N2的栅极连接，取反位线BLb与第二晶体管N2的漏极连接，以及第二电容器C2的一个端部与第二晶体管N2的源极连接。将单元板极电压VCP施加到第二电容器C2的另一个端部。在这种情况下，第二存储阵列可以包括多个存储器单元。
读出放大器30感测并放大位线BL和取反位线BLb的电压电平。
如果第一位线分开信号BISH被使能，则第一开关40将位线BL和读出放大器30彼此连接。第一开关40包括第三晶体管N3。第一位线分开信号BISH被输入到第三晶体管N3的栅极，位线BL与第三晶体管N3的漏极连接，以及读出放大器30与第三晶体管N3的源极连接。
如果第二位线分开信号BISL被使能，则第二开关50将取反位线BLb和读出放大器30彼此连接。第二开关50包括第四晶体管N4。第二位线分开信号BISL被输入到第四晶体管N4的栅极，取反位线BLb与第四晶体管N4的漏极连接，以及读出放大器30与第四晶体管N4的源极连接。
将描述如上所述配置的半导体存储装置的刷新操作。
在刷新操作中，第一字线WL0被使能，使得第一存储器单元11的电压电平被提供给位线BL。
如果第一字线WL0被使能，则第一位线分开信号BISH和第二位线分开信号BISL在预定时间都被禁止。即，第一位线分开信号BISH和第二位线分开信号BISL被禁止，使得通过将位线BL和取反位线BLb与读出放大器30分开来减小位线BL和取反位线BLb的负载。
如果第一位线分开信号BISH和第二位线分开信号BISL被使能，则位线BL和取反位线BLb与读出放大器30连接。在这种情况下，读出放大器使能信号SA_en被使能，且读出放大器30被激活。
激活的读出放大器30分别将位线BL和取反位线BLb放大到核心电压Vcore（未示出）和接地电压VSS（未示出）。在这种情况下，读出放大器30的工作电压具有核心电压Vcore和接地电压VSS。
读出放大器30将位线BL和取反位线BLb中的一个放大到核心电压Vcore，并将位线BL和取反位线BLb中的另一个放大到接地电压VSS。例如，将位线BL放大到核心电压Vcore的电平，将取反位线BLb放大到接地电压VSS的电平。在这种情况下，放大到接地电压VSS的电平的取反位线BLb比放大到核心电压Vcore的电平的位线BL放大得快。
尽管取反位线BLb比位线BL放大得快，但取反位线BLb与位线BL被放大相同的时间，因此，取反位线BLb的电流消耗增加。
根据本发明的一个实施例的半导体存储装置包括第一存储阵列10、第二存储阵列20、读出放大器30、第一开关40以及第二开关50，如图1所示，并且还包括如图3所示的用于提供信号给第二开关50的控制单元300。
第一存储阵列10包括用于储存数据的第一存储器单元11。第一存储器单元11包括第一晶体管N1和第一电容器C1。第一字线WL0与第一晶体管N1的栅极耦接，位线BL与第一晶体管N1的漏极耦接，以及第一电容器C1的一个端部与第一晶体管N1的源极耦接。将单元板极电压VCP施加到第一电容器C1的另一个端部。在这种情况下，第一存储阵列10可以包括多个存储器单元。
第二存储阵列20包括用于储存数据的第二存储器单元21。第二存储器单元21包括第二晶体管N2和第二电容器C2。第二字线WL1与第二晶体管N2的栅极耦接，取反位线BLb与第二晶体管N2的漏极耦接，以及第二电容器C2的一个端部与第二晶体管N2的源极耦接。将单元板极电压VCP施加到第二电容器C2的另一个端部。在这种情况下，第二存储阵列可以包括多个存储器单元。
读出放大器30感测并放大位线BL和取反位线BLb的电压电平。
如果第一位线分开信号BISH被使能，则第一开关40将位线BL和读出放大器30彼此耦接。第一开关40包括第三晶体管N3。第一位线分开信号BISH被输入第三晶体管N3的栅极，位线BL与第三晶体管N3的漏极耦接，以及读出放大器30与第三晶体管N3的源极耦接。
第二开关50响应于控制单元300的输出而将取反位线BLb和读出放大器30彼此耦接和分开。第二开关50包括第四晶体管N4。控制单元300的输出被输入到第四晶体管N4的栅极，取反位线BLb与第四晶体管N4的漏极耦接，以及读出放大器30与第四晶体管N4的源极耦接。
在刷新操作中，控制单元300在读出放大器30被激活的时段期间，将位线BL和取反位线BLb中的一个与读出放大器30耦接，并且在比读出放大器30被激活的时段短的时段期间，将位线BL和取反位线BLb中的另一个与读出放大器30耦接。例如，在刷新操作中，控制单元300从第一字线WL0被使能的时刻到读出放大器使能信号SA_en被使能的时刻，将用于刷新操作的位线分开信号BISL_ref禁止。如果读出放大器使能信号SA_en被使能，则控制单元300将用于刷新操作的位线分开信号BISL_ref使能，并在经过预定时间之后，将使能的用于刷新操作的位线分开信号BISL_ref禁止。如果读出放大器使能信号SA_en被禁止，则控制单元300将用于刷新操作的位线分开信号BISL_ref使能。即，在刷新操作中，控制单元300将用于刷新操作的位线分开信号BISL_ref提供给第二开关50，而在非刷新操作中，控制单元300将第二位线分开信号BISL提供给第二开关50。因此，在刷新操作中，控制单元300向第二开关50提供使能时段比第二位线分开信号BISL的使能时段短的用于刷新操作的位线分开信号BISL_ref。在非刷新操作中，第一位线分开信号BISH和第二位线分开信号BISL是在第一字线WL0被使能时被禁止、而在读出放大器使能信号SA_en被使能时而被使能的信号。
控制单元300包括位线分开信号发生单元100和信号选择单元200。这里，位线分开信号发生单元100可以被配置成用于执行刷新操作。
在刷新操作中，位线分开信号发生单元100从第一字线WL0被使能的时刻到读出放大器使能信号SA_en被使能的时刻，将用于刷新操作的位线分开信号BISL_ref禁止。如果读出放大器使能信号SA_en被使能，则位线分开信号发生单元100将用于刷新操作的位线分开信号BISL_ref使能，并在经过预定时间之后，将使能的用于刷新操作的位线分开信号BISL_ref禁止。如果读出放大器使能信号SA_en被禁止，则位线分开信号发生单元100将用于刷新操作的位线分开信号BISL_ref使能。
信号选择单元200将用于刷新操作的位线分开信号BISL_ref提供给第二开关50，而在非刷新操作中，将第二位线分开信号BISL提供给第二开关50。
信号选择单元200可以被实现为多路复用器。如果刷新信号Refresh被使能，则信号选择单元200将用于刷新操作的位线分开信号BISL_ref提供给第二开关50。如果刷新信号Refresh被禁止，则信号选择单元200将第二位线分开信号BISL提供给第二开关50。
如图4所示，位线分开信号发生单元100包括脉冲发生单元110和信号组合单元120。
如果读出放大器使能信号SA_en被使能，则脉冲发生单元110产生第一脉冲pulse1，并在经过预定时间之后，产生第二脉冲pulse2。例如，如果读出放大器使能信号SA_en被使能，脉冲发生单元110产生被使能的第一脉冲pulse1，并且如果读出放大器使能信号SA_en被禁止则产生第二脉冲pulse2。读出放大器使能信号SA_en的使能定时与第一和第二位线分开信号BISH和BISL的使能定时相同。因此，构成根据本发明的一个实施例的位线分开信号发生单元100的脉冲发生单元110使用第二位线分开信号BISL。对于本领域的技术人员将会理解如下的简单设计修改：位线分开信号发生单元100不仅使用第二位线分开信号BISL，而且还使用在与读出放大器使能信号SA_en的使能定时相同的定时处被使能的信号。
脉冲发生单元110响应于第二位线分开信号BISL而产生第一脉冲pulse1和第二脉冲pulse2。例如，如果第二位线分开信号BISL被使能，则脉冲发生单元110产生第一脉冲pulse1。脉冲发生单元110产生在第一脉冲pulse1被禁止时的定时被使能的第二脉冲pulse2。即，脉冲发生单元110在第一脉冲pulse1的使能时段结束的时刻，产生第二脉冲pulse2。
脉冲发生单元110包括第一上升沿脉冲发生单元111和第二上升沿脉冲发生单元112。
第一上升沿脉冲发生单元111在第二位线分开信号BISL被使能成高电平的定时处，产生被使能成低电平的第一脉冲pulse1。
第一上升沿脉冲发生单元111包括第一延迟单元111-1、第一反相器IV11以及第一与非门ND11。第一延迟单元111-1接收第二位线分开信号BISL。第一反相器IV11接收第一延迟单元111-1的输出信号。第一与非门ND11接收第二位线分开信号BISL和第一反相器IV11的输出信号，以产生第一脉冲pulse1。
当第一脉冲pulse1被禁止成高电平时，第二上升沿脉冲发生单元112产生第二脉冲pulse2。
第二上升沿脉冲发生单元112包括第二延迟单元112-1、第二反相器IV12和第三反相器IV13以及第二与非门ND12。第二延迟单元112-1接收第一脉冲pulse1。第二反相器IV12接收第二延迟单元112-1的输出信号。第二与非门ND12接收第一脉冲pulse1和第二反相器IV12的输出信号。第三反相器IV13接收第二与非门ND12的输出信号以产生第二脉冲pulse2。
信号组合单元120接收第二位线分开信号BISL、第一脉冲pulse1和第二脉冲pulse2以及读出放大器使能信号SA_en。例如，如果第二位线分开信号BISL被禁止成低电平，则信号组合单元120将用于刷新操作的位线分开信号BISL_ref禁止成低电平。如果第一脉冲pulse1被使能成低电平，则信号组合单元120将用于刷新操作的位线分开信号BISL_ref使能成高电平。如果第二脉冲pulse2被使能成高电平，则信号组合单元120将用于刷新操作的位线分开信号BISL_ref禁止成低电平。如果读出放大器使能信号SA_en被禁止成低电平，则信号组合单元120将用于刷新操作位线分开信号BISL_ref使能成高电平。
信号组合单元120包括上拉单元121、下拉单元122以及锁存器单元123。
上拉单元121响应于第一脉冲pulse1和读出放大器使能信号SA_en而将检测节点Det_node上拉。例如，如果第一脉冲pulse1被使能成低电平，则上拉单元121将检测节点Det_node上拉。如果读出放大器使能信号SA_en被禁止成低电平，则上拉单元121将检测节点Det_node上拉。
上拉单元121包括第三晶体管P11和第四晶体管P12。第一脉冲pulse1被输入到第三晶体管P11的栅极，外部电压VDD被施加到第三晶体管P11的源极，以及检测节点Det_node与第三晶体管P11的漏极耦接。读出放大器使能信号SA_en被输入到第四晶体管P12的栅极，外部电压VDD被施加到第四晶体管P12的源极，以及检测节点Det_node与第四晶体管P12的漏极耦接。
下拉单元122响应于第二脉冲pulse2和第二位线分开信号BISL而将检测节点Det_node下拉。例如，如果第二脉冲pulse2被使能成高电平，则下拉单元122将检测节点Det_node下拉。如果第二位线分开信号BISL被禁止成低电平，则下拉单元122将检测节点Det_node下拉。
下拉单元122包括第四反相器IV14以及第五晶体管N11和第六晶体管N12。第四反相器IV14接收第二位线分开信号BISL。第四反相器IV14的输出信号被输入到第五晶体管N11的栅极，检测节点Det_node与第五晶体管N11的漏极耦接，以及接地端子VSS与第五晶体管N11的源极耦接。第二脉冲pulse2被输入到第六晶体管N12的栅极，检测节点Det_node与第六晶体管N12的漏极耦接，以及接地端子VSS与第六晶体管N12的源极耦接。
锁存器单元123根据检测节点Det_node的电平来产生用于刷新操作的位线分开信号BISL_ref。例如，如果检测节点Det_node被上拉，则锁存器单元123将用于刷新操作的位线分开信号BISL_ref使能成高电平。如果检测节点Det_node被下拉，则锁存器单元123将用于刷新操作的位线分开信号BISL_ref禁止成低电平。
将参照图1、图3以及图5的时序图来描述如上述配置的根据本发明的一个实施例的半导体存储装置的操作。
假设第一存储阵列10被刷新。此外，假设将高电平数据储存在第一存储阵列10的第一存储器单元中。
第一字线WL0被使能以便执行第一存储阵列10的刷新操作。在这种情况下，第一字线WL0被使能，使得第一存储阵列10的第一存储器单元11的高电平数据被提供给第一位线BL。
如果第一字线WL0被使能，则第一和第二位线分开信号BISH和BISL被禁止成低电平。在刷新操作中，代替第二位线分开信号BISL输入到第二开关50的用于刷新操作的位线分开信号BISL_ref，也在第二位线分开信号BISL被禁止时的定时被禁止。即，当第一存储器单元11的数据被提供给第一位线BL以减小第一位线BL的负载时，将第一位线分开信号BISH和用于刷新操作的位线分开信号BISL_ref禁止，使得第一和第二位线BL和BLb与读出放大器30分开。
在将第一存储器单元11的数据提供给第一位线BL之后，即在第一和第二位线分开信号BISH和BISL被使能成高电平之后，读出放大器使能信号SA_en被使能使得读出放大器30被激活。第一脉冲pulse1在第二位线分开信号BISL被使能成高电平时的定时处产生。如果产生第一脉冲pulse1，则用于刷新操作的位线分开信号BISL_ref被使能成高电平，使得第二开关50与读出放大器30耦接。即，第一脉冲pulse1在读出放大器使能信号SA_en被使能时的定时处产生。如果产生第一脉冲pulse1，则用于刷新操作的位线分开信号BISL_ref被使能成高电平，使得第二开关50和读出放大器30彼此耦接。
激活的读出放大器30感测并放大第一位线BL和第二位线BLb之间的电压电平差。在这种情况下，提高第一位线BL的电压电平，而降低第二位线BLb的电压电平。
第二位线分开信号BISL被使能成高电平，即读出放大器使能信号SA_en被使能，且在经过预定时间之后产生第二脉冲pulse2。例如，在第一脉冲pulse1被使能且然后被禁止时的定时处产生第二脉冲pulse2。
如果产生第二脉冲pulse2，则用于刷新操作的位线分开信号BISL_ref被禁止。如果用于刷新操作的位线分开信号BISL_ref在刷新操作中被禁止成低电平，则读出放大器30和第二位线BLb彼此分开。
如果被激活的读出放大器30降低的第二位线BLb的电压电平不再降低，则仅增加与读出放大器30耦接的第一位线BL的电压电平。例如，第一位线BL从电压位线预充电的电平（VBLP=1/2Vcore）增加到核心电压Vcore的电平，且第二位线BLb具有比电压位线预充电VBLP的电平低且比接地电压VSS的电平高的电平。
因而，读出放大器30并未将第二位线BLb的电压电平降低到接地电压VSS的电平，使得读出放大器30的电流消耗在刷新操作中减少。
如上所述，根据本发明的实施例，读出放大器的操作电流消耗在刷新操作中减少，使得可以减少执行刷新操作的半导体存储装置的电流消耗。此外，由于图4的第一延迟单元111-1的延迟时间是当第二位线和读出放大器彼此耦接时的时间，所以可以通过调整第一延迟单元111-1的延迟时间来控制在刷新操作中的第二位线的电压电平。
此外，本发明是不仅可以用于半导体存储领域而且还可以用于使用半导体的电路中的发明。即，可以解释本发明包括：用于传送信号的线（位线）；用于在使能信号（读出放大器使能信号）的使能时段感测并放大输入电压的放大单元（读出放大器）；开关，所述开关用于当控制信号（位线分开信号）被使能时，将所述线的电压作为所述输入电压输入到放大单元，而当控制信号被禁止时，阻止所述线的电压输入到放大单元；以及控制单元，所述控制单元用于在特定的操作模式（刷新操作模式）下当使能信号被使能时将控制信号使能，并产生使能时段比所述使能信号的使能时段短的控制信号。在这种情况下，控制单元在非特定操作模式（非刷新操作模式）下产生使能时段与所述使能信号的使能时段相等的控制信号。
尽管以上已经描述了某些实施例，但是可以理解的是描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限定本文描述的装置。确切地说，应当仅根据结合以上描述和附图的所附权利要求来限定本文描述的装置。

Claims (17)

1.一种半导体存储装置，包括：
第一开关，所述第一开关被配置成响应于第一位线分开信号而将第一位线和读出放大器彼此连接/分开；
第二开关，所述第二开关被配置成响应于第二位线分开信号而将第二位线和所述读出放大器彼此耦接；以及
控制单元，所述控制单元被配置成产生使能时段比所述第二位线分开信号的使能时段短的用于刷新操作的位线分开信号，并在刷新操作中将产生的所述用于刷新操作的位线分开信号提供给所述第二开关，
其中，读出放大器被配置成响应于读出放大器使能信号而感测并放大第一位线和第二位线之间的电压电平差。
2.根据权利要求1所述的半导体存储装置，其中，所述第二位线的电压电平在刷新操作中降低到比接地电压高的第一电平。
3.根据权利要求1所述的半导体存储装置，其中，所述第一位线是位线，且所述第二位线是取反位线。
4.根据权利要求1所述的半导体存储装置，其中，在非刷新操作中，所述第一位线分开信号和所述第二位线分开信号是在字线被使能时被禁止且在读出放大器使能信号被使能时被使能的信号。
5.根据权利要求4所述的半导体存储装置，其中，在刷新操作中，所述控制单元通过在所述第二位线分开信号被禁止时将所述用于刷新操作的位线分开信号禁止、在所述第二位线分开信号被使能时将所述用于刷新操作的位线分开信号使能、然后在预定时间之后将所述用于刷新操作的位线分开信号禁止、以及在所述读出放大器使能信号被禁止时将所述用于刷新操作的位线分开信号使能，来将所述用于刷新操作的位线分开信号提供给所述第二开关。
6.根据权利要求5所述的半导体存储装置，其中，所述控制单元包括：
脉冲发生单元，所述脉冲发生单元被配置成当所述第二位线分开信号被使能时产生第一脉冲，并且在所述第一脉冲产生之后经过预定时间时产生第二脉冲；
信号组合单元，所述信号组合单元被配置成响应于所述第二位线分开信号、所述第一脉冲和所述第二脉冲以及所述读出放大器使能信号，而产生所述用于刷新操作的位线分开信号；以及
信号选择单元，所述信号选择单元被配置成响应于刷新信号，而将所述用于刷新操作的位线分开信号或所述第二位线分开信号提供给所述第二开关。
7.根据权利要求6所述的半导体存储装置，其中，所述信号组合单元在所述第二位线分开信号被禁止时将所述用于刷新操作的位线分开信号禁止，在所述第一脉冲产生时将所述用于刷新操作的位线分开信号使能，在所述第二脉冲产生时将所述用于刷新操作的位线分开信号禁止，以及在所述读出放大器使能信号被禁止时将所述用于刷新操作的位线分开信号使能。
8.一种半导体存储装置，包括：
位线；
取反位线；
读出放大器，被配置成响应于读出放大器使能信号而感测并放大位线和取反位线之间的电压电平差；以及
控制单元，所述控制单元被配置成在刷新操作中，在所述读出放大器被激活的时段期间，将从所述位线和所述取反位线中选中的一个与所述读出放大器耦接，并在比所述读出放大器被激活的时段短的时段期间，将从所述位线和所述取反位线中选中的另一个与所述读出放大器耦接。
9.根据权利要求8所述的半导体存储装置，其中，所述取反位线的电压电平在刷新操作中降低到比接地电压高的第一电平。
10.根据权利要求8所述的半导体存储装置，其中，在非刷新操作中，所述控制单元在所述读出放大器的激活时段期间，将所述位线和所述取反位线与所述读出放大器耦接。
11.根据权利要求10所述的半导体存储装置，其中，所述控制单元将所述读出放大器和所述取反位线彼此分开直到字线被使能且所述读出放大器被激活，在所述读出放大器被激活时将所述读出放大器与所述位线彼此耦接预定时间，在经过所述预定时间之后将所述读出放大器和所述取反位线彼此分开，以及当所述读出放大器未被激活时，将所述读出放大器和所述取反位线彼此耦接。
12.根据权利要求11所述的半导体存储装置，还包括开关，所述开关被配置成响应于位线信号而将所述取反位线和所述读出放大器彼此连接/分开。
13.根据权利要求12所述的半导体存储装置，其中，所述控制单元将位线分开信号禁止，以便将所述读出放大器和所述取反位线彼此分开直到所述字线被使能且所述读出放大器被激活，在所述读出放大器被激活时将所述位线分开信号使能以便将所述读出放大器和所述位线彼此耦接预定时间；在经过所述预定时间之后将所述位线分开信号禁止以便将所述读出放大器和所述取反位线彼此分开；当所述读出放大器未被激活时，将所述位线分开信号使能以便将所述读出放大器和所述取反位线彼此耦接。
14.根据权利要求13所述的半导体存储装置，其中，所述控制单元包括：
脉冲发生单元，所述脉冲发生单元被配置成当读出放大器使能信号被使能时产生第一脉冲，以及在所述第一脉冲产生之后经过预定时间时产生第二脉冲；以及
信号组合单元，所述信号组合单元被配置成当所述字线被使能时将所述位线分开信号禁止，当所述第一脉冲产生时将所述位线分开信号使能，当所述第二脉冲产生时将所述位线分开信号禁止，以及当所述读出放大器使能信号被禁止时将所述位线分开信号使能。
15.一种半导体存储装置，包括：
第一位线，所述第一位线被配置成当第一字线被使能时，提供第一存储阵列的数据；
第二位线，所述第二位线被配置成当第二字线被使能时，提供第二存储阵列的数据；
读出放大器，所述读出放大器被配置成响应于读出放大器使能信号而感测并放大所述第一位线和所述第二位线的电压电平；
第一开关，所述第一开关被配置成当第一位线分开信号被使能时，将所述第一位线和所述读出放大器彼此耦接；
第二开关，所述第二开关被配置成当第二位线分开信号被使能时，将所述第二位线和所述读出放大器彼此耦接；以及
控制单元，所述控制单元被配置成在刷新操作中，将所述第一位线分开信号和所述第二位线分开信号禁止直到所述第一字线被使能且所述读出放大器使能信号被使能，在所述读出放大器使能信号被使能时将所述第一位线分开信号和所述第二位线分开信号使能；在经过预定时间之后，将使能的所述第二位线分开信号禁止；以及当所述读出放大器使能信号被禁止时将所述第二位线分开信号使能。
16.根据权利要求15所述的半导体存储装置，其中，在非刷新操作中，当所述第一字线被使能时，所述第一位线分开信号和所述第二位线分开信号被禁止，并且当所述读出放大器使能信号被使能时，所述第一位线分开信号和所述第二位线分开信号被使能。
17.根据权利要求16所述的半导体存储装置，其中，所述控制单元将所述第二位线分开信号禁止直到所述第一字线被使能且所述读出放大器信号被使能，在所述读出放大器使能信号使能时将所述第二位线分开信号使能、然后在预定时间之后将所述第二位线分开信号禁止，以及在所述读出放大器使能信号被禁止时将所述第二位线分开信号使能。
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