CN102646721B - 半导体装置及其试验方法 - Google Patents

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Abstract

本发明涉及半导体装置及其试验方法，其目的在于提供一种抑制在半导体芯片中局部地流过大的电流的技术。半导体装置具备：半导体芯片（1），具有栅极电极（5）；以及应力检测用元件（7），设置在半导体芯片（1）的表面，检测对该表面施加的应力。而且，半导体装置基于用应力检测用元件（7）检测出的应力，控制对栅极电极（5）施加的控制信号。此外，优选设置有检测对俯视中半导体芯片（1）的中央部施加的应力的应力检测用元件（7）来作为第1应力检测用元件（7-1），设置有检测对俯视中半导体芯片（1）的外周部施加的应力的应力检测用元件（7）来作为第2应力检测用元件（7-2）。

Description

半导体装置及其试验方法
技术领域
本发明涉及半导体装置及其试验方法。
背景技术
功率用半导体元件即功率器件作为控制大容量的功率的无触点的开关而在节能化不断发展的空调、冰箱、洗衣机等家电制品的逆变器电路、高速列车或地铁等的电力机车的电动机控制中应用。特别是近年来，作为考虑地球环境，作为将电和发动机并用而行驶的混合动力车的逆变器（inverter）/变换器（converter）控制用的功率器件、太阳光或风力发电用的变换器用途，其应用领域不断扩展。包含这些功率器件等的半导体芯片例如在专利文献1中公开。
专利文献
专利文献1：日本特开2005－322781号公报。
在半导体芯片中，为了使其电特性提高，使半导体芯片薄厚度化的技术成为主流。可是，当进行半导体芯片的薄厚度化时，对半导体芯片施加的应力在面内的偏差产生影响，面内的电特性的偏差变大。而且，当电特性的偏差变大时，在半导体芯片中局部地流过大的电流，因此存在流过大的电流的部分的发热变大，半导体装置的寿命变短的情况。此外，不能区别在高温保持试验、功率循环（powercycle）试验中的品质恶化是由应力造成的，还是由芯片制造的不合格造成的。
发明内容
因此，本发明正是鉴于上述那样的问题点而完成的，其目的在于提供一种能抑制在半导体芯片中局部地流过大的电流、并且能排除试验中的应力的影响的技术。
本发明的半导体装置具备：半导体芯片，具有控制电极；以及应力检测用元件，设置在所述半导体芯片的表面，检测对该表面施加的应力。而且，所述半导体装置基于用所述应力检测用元件检测出的应力，控制对所述控制电极施加的控制信号。
根据本发明，基于用应力检测用元件检测出的半导体芯片的应力，控制开关元件的栅极信号。因此，能抑制在半导体芯片的施加大的应力的部分流过大的电流。因此，能抑制该部分中的发热变大，因此能使寿命变长。
附图说明
图1是表示实施方式1的半导体装置所具备的半导体芯片的结构的俯视图。
图2是表示压电电阻元件的结构的图。
图3是表示对压电电阻元件施加的应力、和其电阻值的变化率的关系的图。
图4是表示实施方式1的半导体装置的电路结构的图。
图5是表示实施方式2的半导体装置所具备的半导体芯片的结构的俯视图。
图6是表示实施方式2的半导体装置的电路结构的图。
图7是表示压电电阻元件具有的电阻的种类、和其电阻系数的关系的图。
图8是表示实施方式4的半导体装置所具备的半导体芯片的结构的剖视图。
图9是表示实施方式4的半导体装置所具备的半导体芯片的结构的剖视图。
图10是表示具有扩散层的压电电阻元件的电阻值和温度的关系的图。
图11是表示具有多晶硅层的压电电阻元件的电阻值和温度的关系的图。
图12是表示实施方式5的半导体装置所具备的半导体芯片的结构的俯视图。
图13是表示实施方式6的半导体装置的结构的剖视图。
图14是表示对半导体芯片施加的应力的图。
图15是表示形成了实施方式7的半导体芯片的晶片的状态的俯视图。
图16是表示对半导体芯片施加的应力和温度的关系的图。
图17是表示对半导体芯片施加的应力的大小的分布图。
图18是表示应力对半导体芯片的电特性所施加的影响的图。
图19是表示电特性的变动、和在集电极-发射极间流过的电流值的变化的关系的图。
具体实施方式
<实施方式1>
首先，在针对本发明的实施方式1的半导体装置进行说明之前，针对与其关联的半导体装置（以下，称为“关联半导体装置”）进行说明。该关联半导体装置具备半导体芯片，该半导体芯片包含低损耗、并且控制大电流的代表性的IGBT（InsulatedGateBipolarTransistor，绝缘栅双极型晶体管）。该IGBT在成为半导体芯片的晶片的表面侧具有栅极电极以及发射极电极，在背面侧具有集电极电极。
接下来，针对一般的IGBT接通（turnon）时的工作进行说明。当在栅极—发射极间施加充分的正电压（例如＋15V）时，构成IGBT的表面的MOSFET接通。此时，集电极侧的P+层、和与其相比设置在表面侧的漂移层的N-层之间变为正向偏压，从P+层向N-层注入空穴。而且，和注入到N-层的空穴的正电荷相同数量的电子集中在N-漂移层，产生N-漂移层的低电阻化（电导率调制），IGBT成为使电流通过的导通（on）状态。
接下来，针对IGBT切断（turnoff）时的工作进行说明。当使栅极-发射极间比上述的正电压降低时，上述的MOSFET切断。此时，来自集电极侧的P+层的空穴注入停止，N-漂移层耗尽化，已经注入的空穴向发射极侧流出，IGBT成为使电流切断的截止（off）状态。
在上述的导通状态下的N-漂移层的低电阻化（电导率调制）意味着器件的低电阻化，将此时的集电极-发射极间的电压称为“导通电压”或“VCE（sat）”。
从上述的接通切换到切断时的残留空穴的电流为功率的无用的浪费、即所谓的开关损耗。因此，当为了实现IGBT的低电阻化而将空穴和电子（以下作为总称，有时也称为“载流子”）较多地注入到N-漂移层内时，在切换到切断时，载流子的残留导致的开关损耗增加。即，在该导通电压的降低、和开关损耗的降低之间存在折衷的关系。
因此，为了改善这样的折衷特性，在关联半导体装置中，使用微细化技术使半导体芯片中的晶体管单元的密度提高、或使半导体芯片（半导体衬底）薄厚度化。具体地说，当使半导体芯片薄厚度化时，集电极－发射极间的电阻（导通电压）下降，能减少通电时的损耗。
根据以上，从减少通电时的损耗、使电特性提高的观点出发，优选使半导体芯片（半导体衬底）薄厚度化。可是，当使半导体芯片变薄时，在进行将半导体芯片组装到封装件（package）的工序、组装结束后的焊接、以及树脂模（mold）密封时，在半导体芯片产生的应力变大。这例如在非专利文献1（電気学会合同研究会資料、パワーデバイス電気的特性の機械応力依存、2006年、p.31-36）中记载。其结果如以下说明那样，与半导体芯片相关的应力显著地影响其电特性。
图16是表示在进行了装配过程的焊接之后在半导体芯片施加的应力的图。如该图所示那样，半导体芯片被放置在装配用的基板上，在焊料熔融的250℃的状态下，对半导体芯片施加的应力为零，但随着焊料冷却并凝固，应力（在该情况下为压缩应力）变大。
图17是表示通过模拟来解析对进行了焊接的半导体芯片施加的应力的大小的结果的分布图。该图17的左侧的图示出了在上下以及左右分割正方形状（矩形形状）的半导体芯片（图17的右侧的图）的情况下，针对位于左上的1/4的半导体芯片的应力的分布。即，在该图17的左侧的图中，右下侧与半导体芯片的中央部对应，应力如等压线那样表示。如该图所示那样，在半导体芯片面内施加的应力不是均匀的，半导体芯片的中央部的应力（在此是压缩应力）最大，随着朝向半导体芯片的外周部，应力降低。再有，虽然在此未图示，但针对位于其它部分（右上、左下、右下）的1/4的半导体芯片也是同样的。
图18是表示应力对半导体芯片的电特性赋予的影响的图。该图意味着例如将500Mpa左右的应力施加到半导体芯片的话，该半导体芯片的导通电压变动3%以上。
图19是表示根据导通电压的变动而在半导体芯片的集电极—发射极间流过的电流值的变化的图。该图意味着例如在半导体芯片中，相对于在受到高的压缩应力的中央部的IGBT中流过150A的电流，而在受到低的压缩应力的外周部的IGBT中仅流过130A的电流。
从以上可知，在进行半导体芯片的薄厚度化的情况下，对半导体芯片的中央部施加大的应力，在半导体芯片面内的应力的偏差变大，结果，存在半导体芯片面内的导通电压的偏差变大的情况。而且，当应力变动时，不仅导通电压，栅极阈值电压（Vth）也变动。像这样，当在半导体芯片面内的电特性（导通电压、栅极阈值电压）产生偏差时，在半导体芯片中局部地流过大的电流，在流过大的电流的部分的发热变大。其结果是在该情况下存在有时使半导体装置的寿命变短的问题。因此，在本实施方式的半导体装置中，能解决该问题。以下，针对该半导体装置详细地进行说明。
图1是表示本发明的实施方式1的半导体装置所具备的半导体芯片的结构的俯视图。如该图所示那样，该半导体装置具备半导体芯片1，该半导体芯片1具有作为控制电极的栅极电极5。再有，在此为了说明的方便，设半导体芯片1包含具有栅极电极5的IGBT。
半导体芯片1具备：终端区域2，在其外周部保持IGBT的耐压；以及晶体管单元区域3，被该终端区域2包围，形成了IGBT。再有，在本实施方式中，半导体芯片1在俯视中具有正方形形状（矩形形状），该正方形形状具有在X轴方向延伸的两边、和在Y轴方向延伸的两边。
在晶体管单元区域3的表面侧配设有IGBT的发射极电极4以及上述的栅极电极5，在晶体管单元区域3的背面侧配设有IGBT的集电极电极6。
在半导体芯片1（晶体管单元区域3）的表面设置有对施加到该表面的应力进行检测的应力检测用元件7。在本实施方式中，该应力检测用元件7被包围在半导体芯片1的中央部。由于如上述那样对半导体芯片1的中央部施加比大的应力，所以通过在该中央部形成应力检测用元件7，从而能以良好的灵敏度检测出对半导体芯片1的表面施加的应力。再有，应力检测用元件7成为和发射极电极4、栅极电极5以及集电极电极6电绝缘的状态。
应力检测用元件7包含压电电阻元件7a、7b，该压电电阻元件7a、7b根据对半导体芯片1的中央部的表面施加的应力而电阻进行变化。其中，压电电阻元件7a检测沿着X轴方向的应力，压电电阻元件7b检测沿着Y轴方向的应力。因此，应力检测用元件7能检测出沿着X轴方向以及Y轴方向的各个方向的应力。
图2是表示作为压电电阻元件7a、7b而使用的压电电阻元件的结构的图。在该图2中示出的压电电阻元件通过在俯视中在上侧以及下侧具有折返，从而纵方向的全长变得比较长。因此，该压电电阻元件的一个方向（在图2中的纵方向）的灵敏度变高。在本实施方式中，图2的压电电阻元件使灵敏度高的一个方向与X轴方向一致，作为压电电阻元件7a而设置，图2的压电电阻元件使灵敏度高的一个方向与Y轴方向一致，作为压电电阻元件7b而设置。
图3是表示对压电电阻元件7a、7b施加的应力、和其电阻值的变化率的关系的图。如果预先取得该关系的话，通过测定压电电阻元件7a、7b的电阻的变化率，从而能测定对半导体芯片1施加的应力。
在图1所示的半导体芯片1中设置有用于测定压电电阻元件7a、7b（应力检测用元件7）的电阻值的端子8、9、10。在此，例如，端子8是接地端子，端子9是检测X轴方向的应力的压电电阻元件7a的电阻测定端子，端子10是检测Y轴方向的应力的压电电阻元件7b的电阻测定端子。
图4是表示本实施方式的半导体装置的电路结构的图。如该图所示那样，在本实施方式的半导体装置中设置有负载部11、电源12、控制部13、以及开关元件14。在本实施方式中，负载部11以及开关元件14构成半导体芯片1，开关元件14以及其栅极电极为上述的IGBT以及栅极电极5。
如图4所示那样，负载部11的一端和电源12连接，负载部11的另一端和开关元件14的集电极连接。开关元件14的栅极电极和控制部13连接，开关元件14的发射极接地。
开关元件14基于来自后面叙述的控制部13的栅极信号，控制半导体芯片1的负载部11的通电。
本实施方式的半导体装置基于用应力检测用元件7检测出的应力，控制对开关元件14的栅极电极（控制电极）施加的栅极信号（控制信号）。再有，在此所说的栅极信号的控制包含栅极信号的大小的变更、或栅极信号的停止。在本实施方式中，该控制通过控制部13进行。以下，针对该控制部13详细地进行说明。
本实施方式的控制部13具备应力取得部13a，该应力取得部13a取得与使用应力检测用元件7检测的应力对应的电阻变化来作为电压变化△V。图4的左下示出了应力取得部13a的具体的电路结构的一个例子。控制部13能使用应力取得部13a，将压电电阻元件7a、7b的电阻值的变化作为例如在使电流通电的状态下的电压变化而进行监视。
在以应力取得部13a取得的电压变化△V超过了某固定电压变化量（阈值电压）的情况下，即，在以应力检测用元件7检测的应力超过了规定的阈值的情况下，控制部13控制开关元件14的栅极信号。在本实施方式中，在压电电阻元件7a、7b的任一方的电压变化超过了某固定电压变化量（阈值电压）的情况下，控制部13控制开关元件14的栅极信号。
根据以上那样的本实施方式的半导体装置，基于以应力检测用元件7检测出的半导体芯片1的应力来控制栅极信号。因此，能抑制在半导体芯片1的施加大的应力的部分流过大的电流。因此，能抑制在该部分中的发热变大，因此能使寿命变长。此外，由于即使半导体芯片1处于通电工作中，也能测定对半导体芯片1施加的应力，所以在大电流开关时等应力瞬态地变化的情况下是有效的。此外，根据本实施方式的半导体装置，能一边对控制信号进行控制，一边进行试验，因此能排除在该试验中的应力造成的影响。
再有，在本实施方式中，应力检测用元件7包含压电电阻元件7a、7b。因此，在制作半导体芯片1的流程中，也能并行地制作应力检测用元件7，因此能使制造简化。
再有，在本实施方式中，对半导体芯片1包含IGBT进行了说明，但并不仅限于此，包含功率MOSFET也可，包含二极管也可。即使在这些情况下，也能得到和上述同样的效果。再有，本实施方式的半导体芯片1并不仅限于功率器件芯片，为LSI等芯片也可。
<实施方式2>
图5是表示本发明的实施方式2的半导体装置所具备的半导体芯片的结构的俯视图。再有，在本实施方式的半导体装置中，针对和实施方式1的半导体装置的结构要素类似的结构要素而赋予相同的附图标记，以下，以和实施方式1差异较大的部分为中心进行说明。
如图5所示那样，在本实施方式中，设置有检测对俯视中半导体芯片1的中央部施加的应力的上述的应力检测用元件7来作为第1应力检测用元件7-1。此外，设置有检测对俯视中半导体芯片1的外周部施加的应力的上述的应力检测用元件7来作为第2应力检测用元件7-2。该第2应力检测用元件7-2设置在半导体芯片1的角部。第1以及第2应力检测用元件7-1、7-2的各自成为和作为IGBT的主电极的发射极电极4、栅极电极5以及集电极电极6电绝缘的状态。
在同图5中示出的半导体芯片1中设置有用于测定第1应力检测用元件7-1的压电电阻元件7-1a、7-1b的电阻值、以及第2应力检测用元件7-2的压电电阻元件7-2a、7-2b的电阻值的端子24、25、26、27、28。在此，例如，端子24是接地端子，端子25是检测X轴方向的应力的压电电阻元件7-1a的电阻测定端子，端子26是检测Y轴方向的应力的压电电阻元件7-1b的电阻测定端子。同样地，端子27是检测X轴方向的应力的压电电阻元件7-2a的电阻测定端子，端子28是检测Y轴方向的应力的压电电阻元件7-2b的电阻测定端子。
图6是表示本实施方式的半导体装置的电路结构的图。在以第1应力检测用元件7-1检测出的应力、和以第2应力检测用元件7-2检测出的应力的差分超过了规定的阈值的情况下，该半导体装置控制对开关元件14的栅极电极施加的栅极信号。再有，在此所说的栅极信号的控制包含栅极信号的大小的变更、或栅极信号的停止。在本实施方式中，该控制通过控制部13进行。以下，针对该控制部13详细地进行说明。
本实施方式的控制部13具备：应力取得部13b，取得与使用第1应力检测用元件7-1检测的应力对应的电阻变化来作为电压变化△V1；以及应力取得部13c，取得与使用第2应力检测用元件7-2检测的应力对应的电阻变化来作为电压变化△V2。图6的左下以及右下分别示出了应力取得部13b、13c的具体的电路结构的一个例子。控制部13能使用应力取得部13b、13c，将压电电阻元件7-1a、7-1b、7-2a、7-2b的电阻值的变化作为例如在使电流通电的状态下的电压变化而进行监视。
在以应力取得部13b取得的电压变化△V1、和以应力取得部13c取得的电压变化△V2的差分|△V1-△V2|超过了某固定电压变化量（阈值电压）的情况下，控制部13控制开关元件14的栅极信号。即，在以第1应力检测用元件7-1检测出的应力、和以第2应力检测用元件7-2检测出的应力之差的差分超过了规定的阈值的情况下，控制部13控制开关元件14的栅极信号。
在本实施方式中，在压电电阻元件7-1a、7-1b、7-2a、7-2b的电压中的、与沿着同一方向的应力相关的电压彼此的差分超过了某固定电压变化量（阈值电压）的情况下，控制部13控制开关元件14的栅极信号。例如，在半导体芯片1的中央部设置的X轴方向的压电电阻元件7-1a的电压、和在半导体芯片1的外周部设置的X轴方向的压电电阻元件7-2a的电压的差分超过了某固定电压变化量（阈值电压）的情况下，控制开关元件14的栅极信号。
根据以上那样的本实施方式的半导体装置，即使半导体芯片1处于通电工作中，也能测定对半导体芯片1施加的应力。此外，由于能测定在半导体芯片1面内的应力，所以能抑制电特性的偏差。即，与实施方式1相比能可靠地抑制在半导体芯片1的施加大的应力的部分流过大的电流。
此外，在本实施方式中，第2应力检测用元件7-2设置在半导体芯片1的角部。由于对该角部如上述那样施加大的应力，所以能提高对在半导体芯片1面内的应力的偏差进行检测的灵敏度。
<实施方式3>
实施方式1的目的在于通过应力检测用元件7在半导体芯片1的通电工作中检测对半导体芯片1施加的应力，从而抑制半导体芯片1的电特性的偏差等。
与此相对地，在本实施方式3中，应力检测用元件7不是在半导体芯片1的通电工作中而是在进行半导体芯片1的通电的前后分别检测应力。例如，在进行半导体芯片1的通电之前，在测定应力检测用元件7的压电电阻元件7a、7b的电阻值（即应力）之后，进行伴随着半导体芯片1的通电的可靠性试验，例如，长时间通电试验、功率循环试验。而且，在该试验后，测定应力检测用元件7的压电电阻元件7a、7b的电阻值（即应力）。而且，在该通电前后分别以应力检测用元件7检测出的应力彼此的差分超过了规定的阈值的情况下，控制开关元件14的栅极信号。
根据这样的本实施方式的半导体装置，在可靠性试验等中在接合半导体芯片1和基板的焊料中产生裂纹的情况下，能检测出此时产生的应力的急剧的变化。因此，能感知在该焊料中是否产生裂纹。此外，在应力差超过了某固定值的情况下，能判断制品寿命。此外，能区别在可靠性试验中的品质恶化是由应力导致的、还是由芯片制造的不合格导致的。
再有，在此，针对在实施方式1中应用的情况进行了说明，但即使在实施方式2中应用也能得到同样的效果。
<实施方式4>
图7是表示压电电阻元件具有的电阻的种类、和其电阻系数的关系的图。在该图中，意味着电阻系数越大，灵敏度越高。
在此之前的实施方式中，针对在应力检测用元件7、7-1、7-2（以下称为“应力检测用元件7等”）中包含的压电电阻元件7a、7b、7-1a、7-1b、7-2a、7-2b（以下称为“压电电阻元件7a等”）未详细地进行叙述。在本发明的实施方式4中，特别指定压电电阻元件7a等的结构。
如图7所示那样，在压电电阻元件7a等具有被注入了N型杂质的扩散层32的情况下，应力检测灵敏度变高。因此，在本实施方式4中，压电电阻元件7a等具有被注入了N型杂质的扩散层32。
例如，如图8所示那样，在设置有半导体芯片1的、由P型硅构成的晶片31表面，注入N型杂质，形成扩散层32，在该扩散层32上形成绝缘膜33，在绝缘膜33上形成局部地露出扩散层32的孔，由此形成压电电阻元件7a等。
此外，如图7所示那样，在压电电阻元件7a等具有注入了P型杂质的多晶硅层36的情况下，应力检测灵敏度变高。因此，在本实施方式中，压电电阻元件7a等具有注入了P型杂质的多晶硅层36。
例如，如图9所示那样，在设置有半导体芯片1的、由硅构成的晶片31表面上隔着绝缘膜35形成被掺杂了P型杂质的多晶硅层36，形成包围该多晶硅层36的绝缘膜35，在上侧的绝缘膜35形成局部地露出该多晶硅层36的孔，由此形成压电电阻元件7a等。
图10是表示具有上述的扩散层32的压电电阻元件7a等的电阻值和温度的关系的图，图11是表示具有上述的多晶硅层36的压电电阻元件7a等的电阻值和温度的关系的图。
在具有上述的扩散层32的压电电阻元件7a等中，扩散层32具有结（junction），因此如图10所示那样，在250℃以上的高温状态下的电阻的温度依赖性稍许不稳定。与此相对地，在具有上述的多晶硅层36的压电电阻元件7a等中，不像扩散层32那样具有结，因此如图11所示那样，在250℃以上的高温状态下的电阻的温度依赖性稳定。因此，在具有扩散层32的压电电阻元件7a等中，例如，在高温状态下的应力评价（模形成、焊接、高温可靠性试验）中期待应力检测灵敏度的提高。
<实施方式5>
图12是表示本发明的实施方式5的半导体装置所具备的半导体芯片的结构的俯视图。再有，在本实施方式的半导体装置中，针对和实施方式1的半导体装置的结构要素类似的结构要素而赋予相同的附图标记，以下，以和实施方式1差异较大的部分为中心进行说明。
如图12所示那样，本实施方式的半导体芯片1包含：中央部半导体芯片1a（中央部侧的晶体管单元区域3），设置在俯视中半导体芯片1的中央部；以及外周部半导体芯片1b（外周部侧的晶体管单元区域3），设置在俯视中该中央部半导体芯片1a的外周部。
而且，半导体芯片1与此配合地包含：中央部单元对应栅极电极5a（中央部控制电极），分管中央部半导体芯片1a；以及外周部单元对应栅极电极5b（外周部控制电极），分管外周部半导体芯片1b。
此外，在本实施方式中，设置有与中央部单元对应栅极电极5a对应、并检测对中央部半导体芯片1a施加的应力的应力检测用元件来作为第1应力检测用元件7-3。此外，设置有与外周部单元对应栅极电极5b对应、并检测对外周部半导体芯片1b施加的应力的应力检测用元件来作为第2应力检测用元件7-4。该第2应力检测用元件7-4设置在半导体芯片1的角部。第1以及第2应力检测用元件7-3、7-4的各自成为和作为IGBT的主电极的发射极电极4、栅极电极5（5a、5b）以及集电极6电绝缘的状态。
在同图12中示出的半导体芯片1中设置有用于测定第1应力检测用元件7-3的压电电阻元件7-3a、7-3b的电阻值、以及第2应力检测用元件7-4的压电电阻元件7-4a、7-4b的电阻值的端子41、42、43、44、45。在此，例如，端子41是接地端子，端子42是检测X轴方向的应力的压电电阻元件7-3a的电阻测定端子，端子43是检测Y轴方向的应力的压电电阻元件7-3b的电阻测定端子。同样地，端子44是检测X轴方向的应力的压电电阻元件7-4a的电阻测定端子，端子45是检测Y轴方向的应力的压电电阻元件7-4b的电阻测定端子。
在本实施方式中，设置有控制与中央部半导体芯片1a对应的负载部11的通电的开关元件14来作为第1开关元件14a，设置有控制与外周部半导体芯片1b对应的负载部11的通电的开关元件14来作为第2开关元件14b。而且，基于以第1应力检测用元件7-3检测出的应力，控制第1开关元件14a的栅极信号，并且基于以第2应力检测用元件7-4检测出的应力，控制第2开关元件14b的栅极信号。即，在本实施方式中，并存2个在图4中示出的电路。
根据以上那样的本实施方式的半导体装置，能更可靠地抑制根据半导体芯片1面内的应力而变动的电特性的偏差。因此，与实施方式1相比能可靠地抑制在半导体芯片1的特定部中流过大的电流。
<实施方式6>
图13是表示本发明的实施方式6的半导体装置的一部分的结构的剖视图。如图所示那样，该半导体装置具备：金属制（在此是铜制）的基板62，经由焊料61与半导体芯片1的背面接合；以及树脂模63，在和基板62之间内包半导体芯片1。再有，在此，为了方便，省略和半导体芯片1连接的引线键合。
图14是表示形成图13示出的结构的工序、和对半导体芯片1施加的应力（压缩应力）的关系的图。如该图14所示那样，通过基板62、焊料61以及半导体芯片1的彼此的强度差而产生的应力、和通过树脂模63以及半导体芯片1的彼此的强度差而产生的应力进行累积，成为非常强的应力。
与此相对地，根据在此之前的实施方式中说明的半导体装置，如上述那样，能抑制在半导体芯片1的施加大的应力的部分流过大的电流。因此，在如本实施方式那样在半导体芯片1产生强的应力的结构中是特别有效的。
<实施方式7>
本发明的实施方式7涉及半导体装置的试验方法。在此，首先，准备形成有与实施方式2的半导体芯片1类似的、本实施方式的半导体芯片1的晶片。
图15是表示该晶片的图。如该图所示那样，在本实施方式中，第2应力检测用元件7-2形成在晶片的切割线（dicingline）71的表面。此外，在本实施方式中，上述的端子24、27、28也形成在切割线71的表面。
在本实施方式中，在准备了上述的晶片之后，对半导体芯片1进行试验。在该试验之后，在切割线71处对晶片进行切割。
根据以上那样的本实施方式的半导体装置的试验方法，在作为无效区域的切割线71的表面形成第2应力检测用元件7-2。因此，能使面积效率提高。再有，在本实施方式中，由于端子24、27、28也形成在切割线71的表面，所以能使面积效率进一步提高。
附图标记的说明
1半导体芯片；5栅极电极；5a中央部单元对应栅极电极；5b外周部单元对应栅极电极；7应力检测用元件；7-1、7-3第1应力检测用元件；7-2、7-4第2应力检测用元件；7a、7b压电电阻元件；32扩散层；36多晶硅层；62基板；63树脂模；71切割线。

Claims (8)

1.一种半导体装置，其中，具备：
半导体芯片，具有控制电极；以及
应力检测用元件，设置在所述半导体芯片的表面，检测对该表面施加的应力，
在以所述应力检测用元件检测出的应力的变化超过了预先确定的阈值的情况下，控制对所述控制电极施加的控制信号。
2.一种半导体装置，其中，具备：
半导体芯片，具有控制电极；以及
应力检测用元件，设置在所述半导体芯片的表面，检测对该表面施加的应力，
基于以所述应力检测用元件检测出的应力，控制对所述控制电极施加的控制信号，
所述应力检测用元件包含：压电电阻元件，根据对所述半导体芯片的表面施加的应力而使电阻变化，
所述应力检测用元件在进行所述半导体芯片的通电的前后分别检测所述应力，
在所述通电前后分别以所述应力检测用元件检测出的应力彼此的差分超过了规定的阈值的情况下，控制所述控制信号。
3.根据权利要求2所述的半导体装置，其中，
所述压电电阻元件具有被注入了N型杂质的扩散层。
4.根据权利要求2所述的半导体装置，其中，
所述压电电阻元件具有被注入了P型杂质的多晶硅层。
5.根据权利要求2所述的半导体装置，其中，
所述半导体芯片包含：中央部控制电极，分管俯视中所述半导体芯片的中央部；以及外周部控制电极，分管俯视中该中央部半导体芯片的外周部，
设置与所述中央部控制电极对应的所述应力检测用元件来作为第1应力检测用元件，
设置与所述外周部控制电极对应的所述应力检测用元件来作为第2应力检测用元件。
6.根据权利要求2所述的半导体装置，其中，还具备：
金属制的基板，经由焊料与所述半导体芯片的背面接合；以及
树脂模，在与所述基板之间内包所述半导体芯片。
7.根据权利要求2所述的半导体装置，其中，
所述半导体芯片包含IGBT或功率MOSFET。
8.根据权利要求2所述的半导体装置，其中，
所述半导体芯片包含二极管。
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