JP2005209827A - 半導体装置 - Google Patents
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Abstract
【課題】 パッケージ等に起因する半導体チップの応力歪み状態を評価用TEGを用いて高精度に検出することができる半導体装置を提供する。
【解決手段】 半導体装置は半導体チップ(2)に応力評価用TEGの形成領域を備え、その領域に前記応力評価用TEGとして拡散抵抗素子(6)を有し、前記半導体チップは評価用TEGの形成面と反対側の面に凹部(7)を有し、前記凹部は前記半導体チップの最大厚さ寸法に対して30パーセント以上の陥没を有する。半導体チップはパッケージや封止樹脂により作用される応力、更には熱応力を受けて歪むことになるが、前記凹部は、そのような歪みを拡大もしくは増長させるように作用する。したがって、応力評価用TEGとしての拡散抵抗素子によって半導体チップが受ける応力・歪み状態を敏感に検出する事が可能になる。
【選択図】 図1
Description
本発明は半導体チップに作用する応力の評価に用いる半導体装置に関する。
半導体チップにはその表面数μm程度の領域に回路素子が形成され、回路素子形成領域はリードフレームやパッケージを覆っている封止用樹脂により応力を受ける。この応力による歪みは回路素子特性に影響を与える。回路素子のレイアウト位置による応力・歪み状態の相違による回路素子特性の変動を低減するのに差動回路などの回路的工夫や封止樹脂の特性改善などが行なわれている。特にチップやパッケージが小型化する傾向に有るため、チップは今以上に応力の影響を受け易くなる。高精度が要求される半導体集積回路では製品開発時の評価のためにパッケージ等による半導体チップの応力歪み状態を検出することが必要になる。従来回路素子の特性評価にはトランジスタなどの回路素子を評価用TEG(Test Element Group)として搭載した半導体装置が提供されている。評価用TEGとして搭載した半導体装置について記載された文献の例として特許文献1がある。
しかしながら、従来提供されている評価用TEGを搭載した半導体装置ではパッケージ等に起因する半導体チップの応力歪み状態を高精度に検出することができない。
本発明の目的は、パッケージ等に起因する半導体チップの応力歪み状態を評価用TEGを用いて高精度に検出することができる半導体装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は半導体チップに応力評価用TEGを備え、前記応力評価用TEGとして拡散抵抗素子を有し、前記半導体チップは評価用TEGの形成面と反対側の面に凹部を有し、前記凹部は前記半導体チップの最大厚さ寸法に対して30パーセント以上の陥没を有する。
半導体チップはパッケージや封止樹脂により作用される応力、更には熱応力を受けて歪むことになるが、前記半導体チップの評価用TEGの形成面と反対側の面に形成された前記最大厚さ寸法に対して30パーセント以上の陥没を有する凹部は、そのような歪みを拡大もしくは増長させるように作用する。したがって、応力評価用TEGとしての拡散抵抗素子によって半導体チップが受ける応力・歪み状態を敏感に検出する事が可能になる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、パッケージ等に起因する半導体チップの応力歪み状態を評価用TEGを用いて高精度に検出することができる。
図1には本発明に係る半導体装置の外観が示される。図1には半導体装置として専ら半導体チップ2が図示されているが、実際には半導体チップ2のボンディングパッドのような外部接続電極3にワイヤ又はバンプ電極にてリードフレーム又はパッケージが結合され、全体が封止樹脂などで覆われて構成される。半導体チップ2は例えば単結晶シリコンから成る。
半導体チップ2の主面の所定領域5には複数の応力評価用TEGが形成される。応力評価用TEGは、例えば図2に例示される複数個の拡散抵抗素子6とされる。拡散抵抗素子6の抵抗値は、夫々別々に、又は2個或いは3個直列に、測定可能に前記外部接続電極3にアルミニウム配線などで結合されている。
前記半導体チップ2は評価用TEGの形成面と反対側の面に凹部7を有する。前記凹部7は前記半導体チップ2の最大厚さ寸法に対して30パーセント以上の陥没を有する。半導体チップ2の最大厚さ寸法Tに対し凹部7の陥没部の厚さはtとされる(陥没の寸法はT−tである)。例えばT=180〜400μmのとき、t=60〜100μmとされる。凹部7はシリコンの切削により形成すればよい。
半導体チップ2はパッケージや封止樹脂により作用される応力、更には熱応力を受けて歪むことになるが、前記半導体チップ2の評価用TEGの形成面と反対側の面に形成された前記最大厚さ寸法に対して30パーセント以上の陥没を有する凹部7は、そのような歪みを拡大もしくは増長させるように作用する。したがって、応力評価用TEGとしての拡散抵抗素子6によって半導体チップ2が受ける応力・歪み状態を敏感に検出する事が可能になる。拡散抵抗素子6は半導体チップ上に複数個分散配置されているから、半導体チップ2の位置に相関する応力・歪み状態の相違も明らかにすることができる。
斯様に、半導体チップ2上の位置や温度変化による応力の影響を測定できるから、その結果を、パッケージ設計やチップレイアウト、回路設計にフィードバックさせることにより、半導体チップの応力・歪み状態による特性変動などを低減させることに資することができる。これにより、新製品開発期間が短縮できる。新しいパッケージ開発時の構造バランス設計に、その測定結果を反映することができる。
図3には半導体チップの別の例が示される。図2では半導体チップの4角部分を除いて凹陥没させたが、図3のように半導体チップ2の周縁を1周残して凹部7を形成してもよい。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、凹部の形状は図3のような四角形に限定されず円形等の別形状であってもよい。半導体チップは単結晶シリコンに限定されない。絶縁層の上にシリコン層を形成したSOI(Silicon On Insulating substrate)構造等であってもよい。応力評価用TEGとして、前記拡散抵抗素子6の他に、容量素子等を配置してもよい。容量素子における誘電体膜の破壊状態に応じて半導体チップに作用される応力・歪み状態を測定することが可能である。
2 半導体チップ
3 外部接続電極
5 応力評価用TEGの形成領域
6 拡散抵抗素子
7 凹部
3 外部接続電極
5 応力評価用TEGの形成領域
6 拡散抵抗素子
7 凹部
Claims (1)
- 半導体チップに応力評価用TEGを備えた半導体装置であって、
前記応力評価用TEGとして拡散抵抗素子を有し、
前記半導体チップは評価用TEGの形成面と反対側の面に凹部を有し、
前記凹部は前記半導体チップの最大厚さ寸法に対して30パーセント以上の陥没を有する、半導体装置。
Priority Applications (1)
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---|---|---|---|
JP2004013766A JP2005209827A (ja) | 2004-01-22 | 2004-01-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004013766A JP2005209827A (ja) | 2004-01-22 | 2004-01-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
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ID=34899731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2004013766A Withdrawn JP2005209827A (ja) | 2004-01-22 | 2004-01-22 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2005209827A (ja) |
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---|---|---|---|---|
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-
2004
- 2004-01-22 JP JP2004013766A patent/JP2005209827A/ja not_active Withdrawn
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