JP2007042710A

JP2007042710A - 半導体チップ

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Publication number: JP2007042710A
Application number: JP2005222535A
Authority: JP
Inventors: Yasuhiko Tomohiro; 靖彦友廣
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-08-01
Filing date: 2005-08-01
Publication date: 2007-02-15

Abstract

【課題】応力測定のためのパターンは、実際に用いられているトランジスタ等の素子と比べ形状が大きく異なっているため、例えば素子分離領域から受ける応力等を加味することは困難であり、実際の電気素子が受けている応力を反映した電気的な補正信号を得ることが困難であるという問題点を有していた。そこで、実際の半導体素子に掛かる外乱の影響を電気的に検出し、応力への変換等を行うことなく外乱を電気的に補正する半導体チップを提供する。
【解決手段】ゲート長０．２５μｍのトランジスタを用いた場合には、基準素子としてのＮＭＯＳトランジスタ１１２のゲート長を０．２５μｍとし、更に被修正素子としてのＮＭＯＳトランジスタ１１０のゲート長も０．２５μｍとする。実素子、基準素子、被修正素子のゲート長を揃えることで短チャネル効果等外乱以外の要素による素子間の特性の差異を抑え、外乱による電気特性の影響のみを抽出し修正する。
【選択図】図２

Description

本発明は、実装された半導体チップに不均一な分布を持って印加される外乱により生じる電気特性の分布の不均一性を軽減し、前記半導体チップ内での電気特性を自己整合的に揃えられる構造を備えた半導体チップに関する。

上記した、前記半導体チップ内での電気特性を自己整合的に揃えられる半導体チップの構成については特許文献１に示されるように応力測定のための専用パターンを形成し、各前記専用パターンから得られた電気特性をＡＤ変換してプロセッサに入力することで前記半導体チップに与えられる応力を計算し、当該応力に応じて改めて電気特性を計算し、当該計算の結果に基づいて電気特性を補正しうる半導体チップを提供する技術が知られていた。

特公平７−４０５９６号公報

しかしながら、特許文献１に示された技術では電気特性を応力に変換し、再び電気特性に変換してから補正を行うため両変換に伴う変換誤差が蓄積されるので精密な補正を行うことが困難である。また、応力測定のための前記専用パターンは、実際に用いられているトランジスタやその他の素子と比べ形状が大きく異なっているため、例えば素子分離領域から受ける応力等を加味することは困難であり、実際の電気素子が受けている応力を反映した電気的な補正信号を得ることが困難であるという問題点を有していた。

そこで、本発明では従来のこのような問題を解決し、実際のトランジスタの構造に掛かる外乱の影響を電気的に検出し、応力への変換等を行うことなく外乱を電気的に補正しうる半導体チップを提供することを目的としている。

上記目的を達成するために本発明の半導体チップは、実装された半導体チップに不均一な分布を持って印加される外乱により生じる電気特性の分布の不均一性を軽減するため、前記半導体チップ上で電子素子が形成されている活性領域を複数の領域に分割し各前記領域の内部での前記電気特性の少なくとも一部が前記領域内で一様となるよう制御可能な前記領域から成る単位修正領域と、前記半導体チップの中程に設けられた基準素子と、前記単位修正領域内に位置し、前記基準素子と揃えられた寸法を持つ被修正素子と、前記基準素子と前記被修正素子との前記電気特性とを比較して修正信号を出力するコンパレータと、前記コンパレータから出力された前記修正信号を受けて、前記単位修正領域内にある前記電子素子の特性を修正する修正器とを備えることを特徴とする。

この構成によれば、前記基準素子と、前記単位修正領域内に位置し、前記基準素子と揃えられた寸法を持つ前記被修正素子との特性との比較が行われる。前記電気特性の比較に用いられる前記基準素子と前記被修正素子との寸法は揃えられているため、前記半導体チップに不均一な分布を持って印加される、前記外乱により生じる前記電気特性の差異信号成分以外の副次的な影響は相殺される。従って前記基準素子と前記被修正素子の電気特性との差分を外乱信号として扱うことができる。当該差分の情報を用いて前記半導体チップ内部の単位修正領域の電気特性を修正するため、前記半導体チップ内部での電気特性の均一性に優れた前記半導体チップを提供することができる。

また、上記した本発明の半導体チップでは、前記基準素子は、前記半導体チップで用いられている素子の寸法と関連付けられた寸法を有することを特徴とする。

この構成によれば、前記基準素子の寸法が前記半導体チップで用いられている素子の寸法と対応付けられているため、前記基準素子から出力される信号が実際の回路で用いられている前記素子の外乱に対する挙動と同等な応答が得られる。従って、前記基準素子の前記外乱に対する応答と、前記半導体チップ内部で使われている前記素子の前記外乱に対する応答とを対応付けて扱えるため、電気特性の均一性が更に優れた前記半導体チップを提供することができる。

また、上記した本発明の半導体チップでは、前記基準素子は、前記半導体チップの中程に位置することを特徴とする。

この構成によれば、前記半導体チップ上に印加される外乱に対して平均して空間的な偏りが小さい前記半導体チップの中程に前記基準素子を配置して前記被修正素子の電気特性を修正するので、前記半導体チップの中程以外の位置に前記基準素子を配置した場合と比べ前記基準素子との空間的な偏差が小さい状態で前記被修正素子の電気特性の修正を行うことができる。

また、上記した本発明の半導体チップでは、前記被修正素子は、前記単位修正領域の中程に位置することを特徴とする。

この構成によれば、空間的な偏りが小さい前記単位修正領域の中程に前記被修正素子が位置することで、空間的な偏差が小さい状態で前記被修正素子の電気特性を出力することができる。

また、上記した本発明の半導体チップは、前記基準素子及び前記被修正素子はＭＯＳトランジスタであることができる。

また、上記した本発明の半導体チップでは、前記修正器は、被修正用のＭＯＳトランジスタに並列に挿入される修正用のＭＯＳトランジスタの入切を制御して前記ＭＯＳトランジスタの飽和電流の値を修正し、消費電流の変動を抑える機器であることを特徴とする。

この構成によれば、前記被修正用のＭＯＳトランジスタの飽和電流の値が外乱により変動した場合に、前記ＭＯＳトランジスタの飽和電流の値を調整するように前記修正用のＭＯＳトランジスタの入切を制御するので消費電流の変動が抑えられるため、消費電流の余裕を小さく抑えることができ、低消費電力で動作させることができる。

また、上記した本発明の半導体チップは、前記半導体チップ上の前記活性領域が、全て内に凸状の角を有する四辺形の平面形状を有する前記半導体チップを用い、前記四辺形は第１の辺と対向する前記第１の辺と長さが揃えられた第２の辺と、前記第１の辺に隣接し、互いに対向する長さが揃えられた第３の辺と第４の辺を備え前記第１の辺と対向する前記第２の辺との向きは揃えられて配置され、同時に前記第３の辺と前記第４の辺との向きは揃えられて配置されており、前記第１の辺と前記第２の辺を共に第１の分割数を用いて、前記第１の辺を前記第１の辺の長さを揃えて分割するよう形成された第１の端点群と、前記第２の辺を前記第２の辺の長さを揃えて分割するよう形成された第２の端点群とを形成し、且つ前記第３の辺と前記第４の辺を共に第２の分割数を用いて、前記第３の辺を前記第３の辺の長さを揃えて分割するよう形成された第３の端点群と、前記第４の辺を分割するよう形成された第４の端点群とを形成し、前記第１の端点群と前記第２の端点群とを前記第３の辺側から近い方の側から端点同士を順次線分で結び、前記四辺形の前記第１の辺と前記第２の辺も含めて第１の線分群を形成し、前記第３の端点群と前記第４の端点群とを前記第１の辺側から近い方の側から端点同士を順次線分で結び、前記四辺形の前記第３の辺と前記第４の辺も含めて第２の線分群を形成し、前記第１の線分群と前記第２の線分群とが交わる、又は接触する点を端点として得られた形状の各々を前記単位修正領域として用いることを特徴とする。

この構成によれば、前記単位修正領域として用いる構造を、前記第１の辺と、前記第２の辺とに形成された前記第１の端点群と前記第２の端点群とを前記第３の辺側から近い方の端点同士を順次線分で結び前記第１の線分群を形成し、且つ前記第３の辺と、前記第４の辺とに形成された前記第３の端点群と前記第４の端点群とを前記第１の辺側から近い方の端点同士を順次線分で結び前記第２の線分群を形成することで形成するため、上記したように前記半導体チップ上の活性領域を隙間や重なり等なく互いに同等の面積を持つ形状に分割でき、前記単位修正領域を前記半導体チップ上の前記活性領域内でむらなく配置することができる。

また、上記した本発明の半導体チップは、前記単位修正領域中に前記電気特性が外乱に対して敏感な領域が存在する場合に、前記単位修正領域を更に分割して、且つ前記敏感な領域と隣接するように前記被修正素子を配置することを特徴とする。

この構成によれば、上記した前記半導体チップの全面を互いに同等の面積を持つ四辺形に分割することに加え、前記電気特性が外乱に対して敏感な領域を更に分割し、且つ前記敏感な領域と隣接するように前記被修正素子を配置するので、前記電気特性が外乱に対して敏感な領域に対して個別に対処することができる。

以下、本発明に係る半導体チップの一実施形態について、図面を参照して説明する。

＜半導体チップの構成＞
図１は、本発明に係る半導体チップの構成を示す概略平面図である。トランジスタのゲート長は、例えば０．２５μｍが用いられる。

半導体チップ１００の表面に位置する四辺形としての長方形の活性領域１０１を構成する長方形の辺１０２、１０３、１０４、１０５は略等間隔で３分割されている。共に対向する長方形の辺１０２、１０３上に与えられた分割点同士を長方形の辺１０４に近い方から順次線分で結ぶことで第１の線分群１０６を形成し、同様に共に対向する長方形の辺１０４、１０５上に与えられた分割点同士を長方形の辺１０２に近い方から順次線分で結ぶことで第２の線分群１０７は形成される。そして、第１の線分群１０６及び第２の線分群１０７とが交わる、又は接触する点を端点として形成される四辺形群を単位修正領域１０８として用いている。本実施形態では、長方形の活性領域１０１を略９等分するように単位修正領域１０８は形成されている。

各単位修正領域１０８の中央部近傍には、被修正素子としてのＰＭＯＳトランジスタ１０９、ＮＭＯＳトランジスタ１１０が形成されている。なお、９等分された中央の領域では、被修正素子と兼任する形で基準素子としてＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１２が形成されている。被修正素子としてのＰＭＯＳトランジスタ１０９の寸法は基準素子としてのＰＭＯＳトランジスタ１０９の寸法と同一となるよう構成される。被修正素子としてのＮＭＯＳトランジスタ１１０にの寸法についても同様に基準素子としてのＮＭＯＳトランジスタ１１２の寸法と同一となるよう構成されている。

上記した構成を有する半導体チップ１００はパッケージ上や、モールド中に実装される。実装を行う際には、半導体チップ１００は実装を行う際に発生した機械的な応力等の外乱を受ける。そのため半導体チップ１００中には不均一に印加される実装に起因する外乱の影響により発生した電気特性の不均一性が生じている。

＜外乱修正回路の構成＞
図２は、基準素子としてのＮＭＯＳトランジスタの出力により制御される外乱修正回路の等価回路図である。本実施形態では、各トランジスタのゲート長を０．２５μｍとしているので基準素子としてのＮＭＯＳトランジスタ１１２のゲート長も０．２５μｍとして短チャネル効果等の影響を実際に用いられているトランジスタと合わせるよう設定している。また本実施形態では、ゲート幅が１００μｍ程度の幅広いゲート幅を持つトランジスタの特性を修正しているので、基準素子としてのＮＭＯＳトランジスタ１１２のゲート幅は狭チャネル効果の影響が避けられて、且つ消費電流を抑えられるよう１μｍで形成している。なお、被修正素子としてのＮＭＯＳトランジスタ１１０の寸法も基準素子としてのＮＭＯＳトランジスタ１１２と同様にゲート長０．２５μｍ、ゲート幅１μｍの寸法で形成されている。

基準素子としてのＮＭＯＳトランジスタ１１２のオン電流は２．５Ｖ駆動で約５００μＡである。基準素子としてのＮＭＯＳトランジスタ１１２には抵抗値２ｋΩの電流−電圧変換用抵抗１１３が接続されている。また、被修正素子としてのＮＭＯＳトランジスタ１１０にも抵抗値２ｋΩの電流−電圧変換用抵抗１１４が接続されている。

基準素子としてのＮＭＯＳトランジスタ１１２と電流−電圧変換用抵抗１１３との接続部１１５からはＮＭＯＳ用基準電圧が出力され、同様に被修正素子としてのＮＭＯＳトランジスタ１１０と電流−電圧変換用抵抗１１４との接続部１１６からはＮＭＯＳ用被修正電圧が出力される。

基準素子としてのＮＭＯＳトランジスタ１１２が接続されている接続部１１５はコンパレータ１１７の反転入力端１１９に接続され、被修正素子としてのＮＭＯＳトランジスタ１１０が接続されている接続部１１６はコンパレータ１１７の非反転入力端１１８に接続されている。

コンパレータ１１７の出力端１２０はスイッチ回路１２１に接続され修正用のＮＭＯＳトランジスタ１２３のゲート１２４に加わる電圧が入力部１２２からの入力と同じとするか、あるいは接地電位とするかをコンパレータ１１７の出力に応じて切り替える。

修正用のＮＭＯＳトランジスタ１２３はゲート長０．２５μｍ、ゲート幅２０μｍで出力段ＮＭＯＳトランジスタ１２５と並列に入るよう電気的に接続されるよう配置されており、ソース同士、ドレイン同士は電気的に接続され、共通のドレイン１２６、共通のソース１２７として周辺回路と接続される。

なお、コンパレータ１１７の内部では、＋０．１Ｖ程度のオフセットが反転入力端１１９側に加えられている。被修正素子としてのＮＭＯＳトランジスタ１１０と接続された接続部１１６と基準素子としてのＮＭＯＳトランジスタ１１２が接続されている接続部１１５の電位差が＋０．１Ｖ以上となった場合にコンパレータ１１７の出力端１２０の電位は「高」、＋０．１Ｖ未満の場合は「低」がコンパレータ１１７の出力端１２０から出力される。

＜外乱修正回路の動作＞
再度図２を用いて、外乱修正回路の動作について説明する。

基準素子としてのＮＭＯＳトランジスタ１１２のオン電流値は約５００μＡであるので、抵抗値２ｋΩの電流−電圧変換用抵抗１１３との接続部１１５には、およそ１Ｖの電圧が発生している。被修正素子としてのＮＭＯＳトランジスタ１１０にも抵抗値２ｋΩの電流−電圧変換用抵抗１１４が接続されているので、やはりおよそ１Ｖの電圧が発生している。応力等の外乱が半導体チップ１００に印加されていない状態では、コンパレータ１１７の内部で反転入力端１１９側に印加された０．１Ｖ程度のオフセット電圧の影響により、コンパレータ１１７の出力は「低」で保たれている。

出力端１２０の電位が「低」の状態では、スイッチ回路１２１に用いられているＮＭＯＳトランジスタ１２８は「切」、ＰＭＯＳトランジスタ１２９は「入」の状態となり、入力部１２２から与えられた信号が修正用のＮＭＯＳトランジスタ１２３のゲート１２４に伝わるよう動作する。

ここで、実装を行う際に発生した応力等に起因する外乱が半導体チップ１００に加えられ、外乱の分布が発生すると、外乱の向き、強さ等の影響により、被修正素子としてのＮＭＯＳトランジスタ１１０のオン電流値が変動する。特に、オン電流値が増える場合には消費電力が大きくなるため、携帯用機器等消費電力が重要となる機器に対しての応用上大きな問題となる。

被修正素子としてのＮＭＯＳトランジスタ１１０のオン電流値と基準素子としてのＮＭＯＳトランジスタ１１２のオン電流値の差が＋１０％（５００μＡ×１０％＝５０μＡ）を超えると、コンパレータ１１７に設定したオフセット電圧０．１Ｖ（５０μＡ×２ｋΩ＝０．１Ｖ）を超えるため、コンパレータ１１７の出力端１２０の電位は、「高」に変わる。

出力端１２０の電位が「高」の状態では、スイッチ回路１２１に用いられているＮＭＯＳトランジスタ１２８は「入」、ＰＭＯＳトランジスタ１２９は「切」の状態となり、入力部１２２から与えられた信号は修正用のＮＭＯＳトランジスタ１２３のゲート１２４は接地された状態となり、ＮＭＯＳトランジスタ１２３は電気的に切断された状態となり、応力等に起因する外乱による消費電力の増加を抑えることができる。

なお、本実施形態では基準素子、被修正素子ともにＮＭＯＳトランジスタを用いた場合の例について説明したが、Ｐ型トランジスタを用いた場合でも同様の構成を用いることができるため、説明を省略する。

ここで、ＮＭＯＳトランジスタに本実施形態を適用した場合には、スイッチングを行う場合、「高」から「低」に変わる場合に外乱の影響を抑えて、消費電力を抑えながら半導体チップ１００内で優れた均一性を有する過渡応答特性を実現することができる。また、ＰＭＯＳトランジスタに本実施形態を適用した場合には、スイッチングを行う場合、「低」から「高」に変わる場合に外乱の影響を抑えて、消費電力を抑えながら半導体チップ１００内で均一性に優れた過渡応答特性を実現することができる。また、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ共に本実施形態を適用したＣＭＯＳトランジスタの場合には、「高」から「低」及び、「低」から「高」への両方の場合に外乱の影響を抑えて、消費電力を抑えながら半導体チップ１００内で均一性に優れた過渡応答特性を実現することができる。

＜実施形態の効果＞
次に、本実施形態を用いた場合の効果について説明する。

（１）被修正素子としてのＮＭＯＳトランジスタ１１０、ＰＭＯＳトランジスタ１０９の寸法は基準素子としてのＮＭＯＳトランジスタ１１２、ＰＭＯＳトランジスタ１１１との寸法と同一となるよう構成されているので、外乱により生じる前記電気特性の差異信号成分以外の副次的な影響、例えば短チャネル効果等は相殺される。

従って基準素子としてのＮＭＯＳトランジスタ１１２、ＰＭＯＳトランジスタ１１１の特性と、被修正素子としてのＰＭＯＳトランジスタ１０９、ＮＭＯＳトランジスタ１１０との電気特性との差分は純粋に外乱信号として扱うことができるため半導体チップ１００上での外乱信号に対する電気特性の補正が成され、電気特性の均一性に優れた半導体チップ１００を提供することができる。

（２）前記各トランジスタのゲート長を０．２５μｍと揃えて基準素子としてのＮＭＯＳトランジスタ１１２、ＰＭＯＳトランジスタ１１１のゲート長を共に０．２５μｍとすることで、短チャネル効果等実際の素子で生じている現象を基準素子としてのＮＭＯＳトランジスタ１１２、ＰＭＯＳトランジスタ１１１にも発生させることで、個別の素子固有の誤差信号を相殺させる。このようにデバイス特性に敏感な素子寸法を予め織り込んでいくことで、半導体チップ１００上での外乱信号に対する電気特性の補正がより精密に成され、電気特性の均一性に優れた半導体チップ１００を提供することができる。

（３）半導体チップ１００上に印加される外乱に対して空間的な偏りが小さい半導体チップ１００の中程に基準素子としてのＮＭＯＳトランジスタ１１２、ＰＭＯＳトランジスタ１１１を配置して被修正素子としてのＰＭＯＳトランジスタ１０９、ＮＭＯＳトランジスタ１１０の電気特性を修正している。従って、半導体チップ１００の中程以外の位置に基準素子としてのＮＭＯＳトランジスタ１１２、ＰＭＯＳトランジスタ１１１を配置した場合と比べ前記基準素子ＮＭＯＳトランジスタ１１２、ＰＭＯＳトランジスタ１１１との空間的な偏りが小さい状態で前記被修正素子としてのＰＭＯＳトランジスタ１０９、ＮＭＯＳトランジスタ１１０の電気特性の修正を行うことができる。

（４）単位修正領域１０８の中程に配置された被修正素子としてのＰＭＯＳトランジスタ１０９、ＮＭＯＳトランジスタ１１０から得られた空間的な偏りが小さい出力と、基準素子としてのＮＭＯＳトランジスタ１１２、ＰＭＯＳトランジスタ１１１からの出力とを比較することで、単位修正領域１０８の中での空間的な偏りが小さい位置からの信号を用いて電気特性の修正を行うことができる。

（５）他の素子と比べ外乱に敏感な基準素子としてＮＭＯＳトランジスタ１１２、ＰＭＯＳトランジスタ１１１を用い、前記被修正素子としてＰＭＯＳトランジスタ１０９、ＮＭＯＳトランジスタ１１０を用いるので、他の素子を基準素子及び被修正素子に用いた場合と比べ外乱の影響を精密に処理することができる。

（６）＜半導体チップの構成＞で記載したように、半導体チップ１００の活性領域１０１を隙間や重なり等なく互いに同等の面積を持つ形状に分割できるため、単位修正領域１０８を半導体チップ１００上の活性領域１０１内でむらなく配置することができる。

＜変形例＞
本実施形態では、一つのコンパレータ１１７を用いて２段階の切り替えを行う実施形態について説明したが、これは例えば複数のコンパレータを用いて多段階の出力制御を行うことができる。図３は、オフセット量を変えたコンパレータを複数用い、補正用トランジスタを多段化した例である。このように多段に切り替えを行うことで、外乱の分布による影響を抑えることができる。また、同様の補正をＰＭＯＳトランジスタ、ＣＭＯＳトランジスタで行うことも可能である。

多段化する場合には図３に示すように同じゲート幅を持った修正用のＮＭＯＳトランジスタ１２３ａ〜１２３ｘを必ずしも用いる必要はなく、例えばＡＤ変換を行った後論理回路を用いて相異なるゲート幅を持つ修正用のＮＭＯＳトランジスタを切り替え或いは複数選択して実効ゲート幅を制御するようにしても良い。この場合、均一なゲート幅で修正を行う場合と比べて少ない修正用のＮＭＯＳトランジスタを用いて幅広い範囲の修正が可能となる。また、同様の補正をＰＭＯＳやＣＭＯＳで行うことが可能である。

また、コンパレータ１１７にはヒステリシス特性を有するものを用いて良く、閾値近傍でのコンパレータ１１７の暴れを効果的に抑制することができる。

また、本実施形態では、図１に示すように半導体チップ１００の活性領域１０１を９等分した例について説明したが、これは１６等分その他の分割を行っても良い。なお、偶数個に分けた場合には、活性領域１０１の中央に基準素子を置いて、その他全ての領域を単位修正領域として上記した処置を行うことができる。

また、本実施形態では、単位修正領域をほぼ均等の大きさに分けて形成したが、更に図４に示すように外乱による電気特性の変動が他の領域に比べ部分的に敏感な領域を有する場合、当該領域を別途分割して処理する工程を加えても良い。図４は、電気特性が他の領域に比べ敏感に作用する領域を再区分して単位修正領域を追加した際の平面図である。単位修正領域１０８ａ中には他の単位修正領域１０８同様、被修正素子としてのＰＭＯＳトランジスタ１０９ａ、ＮＭＯＳトランジスタ１１０ａが形成されている。このように単位修正領域の寸法の分布を状況に応じ振り分けることで、電気特性の変動が他の領域に比べ敏感な領域を有する半導体チップに対しても電気特性の分布の不均一性をより精密に軽減することができる。

＜変形例の効果＞
上記したようにオフセット量を変えたコンパレータを複数用い、補正用トランジスタを多段用いて切り替えを行うことで、外乱の分布による影響を抑えることができる。また、同様の補正をＰＭＯＳトランジスタ、ＣＭＯＳトランジスタで行うことも可能である。

また、多段化する場合に修正用の同じゲート幅を持ったＮＭＯＳトランジスタのみを用いる必要はなく、例えばＡＤ変換を行った後論理回路を用いて相異なるゲート幅を持つ修正用のＮＭＯＳトランジスタを切り替え或いは複数選択して実効ゲート幅を制御するようにしても良く、均一なゲート幅で修正を行う場合と比べて少ない修正用のＮＭＯＳトランジスタを用いて幅広い範囲の修正が可能となる。また、同様の補正をＰＭＯＳやＣＭＯＳで行うことが可能である。

また、上記したように、コンパレータ１１７にヒステリシス特性を有するものを用いることで、閾値近傍でのコンパレータ１１７の暴れを効果的に抑制することができる。

また、単位修正領域の寸法の分布を状況に応じ振り分けることで、電気特性の変動が部分的に他の領域に比べ敏感な領域を有する半導体チップに対しても電気特性の分布の不均一性をより精密に軽減することができる。

＜発明以外の技術的思想＞
次に、前記実施形態及び変形例から把握できる請求項に記載した発明以外の技術的思想について、それらの効果とともに以下に記載する。

半導体チップの中程に位置する定電流源に流れる電流値と前記半導体チップの周辺部に位置する定電流源に流れる電流値を揃えたことを特徴とする半導体チップ。

図５に示すように、被修正素子としてのＮＭＯＳトランジスタ１１０に流れる電流の値と、基準素子としてのＮＭＯＳトランジスタ１１２に流れる電流の値とを電流−電圧変換用抵抗１１３、１１４にて電圧に変換して差動増幅器５０１に入力し、入力電圧の差分をＮＭＯＳトランジスタ５０２に印加することで、ＮＭＯＳトランジスタ５０２に流れる電流の値を調整する。被修正素子としてのＮＭＯＳトランジスタ１１０の電流値が増えるように外乱が与えられた場合、オペアンプ５０３の反転入力端子５０８に印加される電圧が上昇し、オペアンプ５０３の出力端子５１０から出力される電位は低下する。従ってＮＭＯＳトランジスタ５０２に流れる電流量が減少するので外乱の影響を抑制することができる。ＮＭＯＳトランジスタ５０２を例えば差動増幅器の電流源として用いることで、外乱が印加されてもスルーレート等の電気的特性を均等に制御しうる半導体チップが得られる。

半導体チップの構成を示す概略平面図。基準素子としてのＮＭＯＳトランジスタの出力により制御される外乱修正回路の等価回路図。オフセット量を変えたコンパレータを複数用いた外乱修正回路の等価回路図。電気特性が他の領域に比べ敏感に作用する領域を再区分して単位修正領域を追加した際の平面図。基準素子と被修正素子との電流値の差を減少させた定電流源の等価回路図。

符号の説明

１００…半導体チップ、１０１…四辺形としての長方形の活性領域、１０２…長方形の辺、１０３…長方形の辺、１０４…長方形の辺、１０５…長方形の辺、１０６…第１の線分群、１０７…第２の線分群、１０８…単位修正領域、１０８ａ…単位修正領域、１０９…被修正素子としてのＰＭＯＳトランジスタ、１０９ａ…被修正素子としてのＰＭＯＳトランジスタ、１１０…被修正素子としてのＮＭＯＳトランジスタ、１１０ａ…被修正素子としてのＮＭＯＳトランジスタ、１１１…基準素子としてのＰＭＯＳトランジスタ、１１２…基準素子としてのＮＭＯＳトランジスタ、１１３…電流−電圧変換用抵抗、１１４…電流−電圧変換用抵抗、１１５…接続部、１１６…接続部、１１７…コンパレータ、１１８…非反転入力端、１１９…反転入力端、１２０…出力端、１２１…スイッチ回路、１２１ａ…スイッチ回路、１２１ｂ…スイッチ回路、１２１ｘ…スイッチ回路、１２２…入力部、１２３…修正用のＮＭＯＳトランジスタ、１２３ａ…修正用のＮＭＯＳトランジスタ、１２３ｂ…修正用のＮＭＯＳトランジスタ、１２３ｘ…ＮＭＯＳトランジスタ、１２４…ゲート、１２５…出力段ＮＭＯＳトランジスタ、１２６…ドレイン、１２７…ソース、１２８…ＮＭＯＳトランジスタ、１２９…ＰＭＯＳトランジスタ、５０１…差動増幅器、５０２…ＮＭＯＳトランジスタ、５０３…オペアンプ、５０８…反転入力端子。

Claims

実装された半導体チップに不均一な分布を持って印加される外乱により生じる電気特性の分布の不均一性を軽減するため、前記半導体チップ上で電子素子が形成されている活性領域を複数の領域に分割し、各前記領域の内部での前記電気特性の少なくとも一部が前記領域内で一様となるよう制御可能な前記領域から成る単位修正領域と、
前記半導体チップの中程に設けられた基準素子と、
前記単位修正領域内に位置し、前記基準素子と揃えられた寸法を持つ被修正素子と、
前記基準素子と前記被修正素子との前記電気特性とを比較して修正信号を出力するコンパレータと、
前記コンパレータから出力された前記修正信号を受けて、前記単位修正領域内にある前記電子素子の特性を修正する修正器とを備えることを特徴とする半導体チップ。
前記基準素子は、前記半導体チップで用いられている素子の寸法と関連付けられた寸法を有することを特徴とする請求項１に記載の半導体チップ。
前記基準素子は、前記半導体チップの中程に位置することを特徴とする請求項１に記載の半導体チップ。
前記被修正素子は、前記単位修正領域の中程に位置することを特徴とする請求項１に記載の半導体チップ。
前記基準素子及び前記被修正素子はＭＯＳトランジスタであることを特徴とする請求項１に記載に半導体チップ。
前記修正器は、被修正用のＭＯＳトランジスタに並列に挿入される修正用のＭＯＳトランジスタの入切を制御して前記被修正用のＭＯＳトランジスタの飽和電流の値を修正し、消費電流の変動を抑える機器であることを特徴とする請求項１に記載に半導体チップ。
前記半導体チップ上の前記活性領域が、全て内に凸状の角を有する四辺形の平面形状を有する前記半導体チップを用い、
前記四辺形は第１の辺と対向する前記第１の辺と長さが揃えられた第２の辺と、前記第１の辺に隣接し、互いに対向する長さが揃えられた第３の辺と第４の辺を備え前記第１の辺と対向する前記第２の辺との向きは揃えられて配置され、同時に前記第３の辺と前記第４の辺との向きは揃えられて配置されており、
前記第１の辺と前記第２の辺を共に第１の分割数を用いて、前記第１の辺を前記第１の辺の長さを揃えて分割するよう形成された第１の端点群と、前記第２の辺を前記第２の辺の長さを揃えて分割するよう形成された第２の端点群とを形成し、
且つ前記第３の辺と前記第４の辺を共に第２の分割数を用いて、前記第３の辺を前記第３の辺の長さを揃えて分割するよう形成された第３の端点群と、前記第４の辺を分割するよう形成された第４の端点群とを形成し、
前記第１の端点群と前記第２の端点群とを前記第３の辺側から近い方の側から端点同士を順次線分で結び、前記四辺形の前記第１の辺と前記第２の辺も含めて第１の線分群を形成し、
前記第３の端点群と前記第４の端点群とを前記第１の辺側から近い方の側から端点同士を順次線分で結び、前記四辺形の前記第３の辺と前記第４の辺も含めて第２の線分群を形成し、
前記第１の線分群と前記第２の線分群とが交わる、又は接触する点を端点として得られた形状の各々を前記単位修正領域として用いることを特徴とする請求項１に記載の半導体チップ。
前記単位修正領域中に前記電気特性が外乱に対して敏感な領域が存在する場合に、前記単位修正領域を更に分割して、且つ前記敏感な領域と隣接するように前記被修正素子を配置することを特徴とする請求項１に記載の半導体チップ。