CN109427738B - 集成电路结构 - Google Patents
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Abstract
本发明涉及一种集成电路结构，包括主动区、第一顶部金属图样、第二顶部金属图样、第一金属图样堆栈、第二金属图样堆栈、第一晶体管以及第二晶体管。主动区形成于一基板。第一顶部金属图样电性连接该主动区。第二顶部金属图样电性连接该主动区，并与该第一顶部金属图样形成于同一金属层。第一金属图样堆栈包括堆栈的K层第一金属图样。第二金属图样堆栈包括堆栈的K层第二金属图样。第一晶体管形成于该基板，通过该第一金属图样堆栈电性连接该第一顶部金属图样，并通过该第一顶部金属图样电性连接该主动区。第二晶体管设置于该第一晶体管旁，通过该第二金属图样堆栈电性连接该第二顶部金属图样，并通过该第二顶部金属层电性连接该主动区。
Description
技术领域
本发明涉及集成电路结构等领域，具体地说，本发明提供一种可以有效降低半导体工艺流程对电子元件特性所造成的影响的集成电路结构。
背景技术
随着集成电路尺寸缩小，半导体工艺流程对电子元件特性所造成的影响越趋明显。
举例来说，带隙电压(bandgap voltage)是重要的集成电路参考电压来源。带隙电压可由典型的带隙参考电路(bandgap reference circuit)提供，其通常包括一操作放大器(operational amplifier)。然而，操作放大器的特性往往会受到半导体工艺流程的影响，使得操作放大器的输出电压发生偏移，而这对于电路设计者来说是相当不利的。
因此，如何提出一种集成电路结构，以有效降低半导体工艺流程对于电路元件特性的影响，乃目前业界所致力的课题之一。
发明内容
为解决上述问题，本发明提出一种集成电路结构。在所提出的集成电路结构中，不同的晶体管会经过相同数量的金属层再电性连接至主动区(active area)。
具体来说，本发明涉及一种集成电路结构，包括：
一主动区，形成于一基板；
一第一顶部金属图样，电性连接该主动区；
一第二顶部金属图样，电性连接该主动区，并与该第一顶部金属图样形成于同一金属层；
一第一金属图样堆栈，包括堆栈的K层第一金属图样；
一第二金属图样堆栈，包括堆栈的K层第二金属图样；
一第一晶体管，形成于该基板，该第一晶体管通过该第一金属图样堆栈电性连接至该第一顶部金属图样，并通过该第一顶部金属图样电性连接该主动区；以及
一第二晶体管，设置于该第一晶体管旁，该第二晶体管通过该第二金属图样堆栈电性连接至该第二顶部金属图样，并通过该第二顶部金属层电性连接该主动区。
所述的集成电路结构，其中位于该第一金属图样堆栈中第i金属层的第一金属图样具有一第一面积，位于该第二金属图样堆栈中第i金属层的第二金属图样具有一第二面积，该第一面积与该第二面积的差值小于一限值。
所述的集成电路结构，其中位于该第一金属图样堆栈中第i金属层的第一金属图样具有一第一形状，位于该第二金属图样堆栈中第i金属层的第二金属图样具有一第二形状，该第一形状与该第二形状相同。
所述的集成电路结构，其中位于该第一金属图样堆栈中第i金属层的第一金属图样，与位于该第二金属图样堆栈中第i金属层的第二金属图样，以该第一晶体管与该第二晶体管间的中轴线为对称轴对称设置。
所述的集成电路结构，其中该第一晶体管与该第二晶体管分别电性连接一运算放大器的一负输入端以及一正输入端。
所述的集成电路结构，其中该运算放大器配置成一带隙参考电路的电压输出级。
本发明所提出的集成电路结构，通过提高整体金属布局的空间对称性，可均匀化工艺流程因素(如金属蚀刻)对不同晶体管所造成的影响，并降低元件不匹配的可能性。
附图说明
图1是本发明一实施例的集成电路结构的剖面示意图。
图2是本发明一实施例的集成电路结构的俯视示意图。
图3A至图3E是第一晶体管T1与第二晶体管T2在基板上的多种配置示意图。
图4是应用本发明实施例的集成电路结构的操作放大器的示意图。
图5A是传统的电路元件的输出电压分布图。
图5B是本发明的集成电路结构实现的电路元件的输出电压分布图。
其中，附图标记：
100：集成电路结构 OD：主动区
Ptop1：第一顶部金属图样 Ptop2：第二顶部金属图样
STA1：第一金属图样堆栈 STA2：第二金属图样堆栈
T1：第一晶体管 T2：第二晶体管
M1：第一金属层 M2：第二金属层
M3：第三金属层 M4：第四金属层
P11、P21、P31：第一金属图样 P12、P22、P32：第二金属图样
CP：连接点 402：操作放大器
404：带隙参考电路 in1、in2：输入电压
ref：带隙参考电压
具体实施方式
为了对本发明之上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下：
以下以提出实施例进行详细说明，实施例仅用以作为范例说明，并非用以限制本发明所保护的范围。
在本文中，参照附图仔细地描述本发明的一些实施例，但不是所有实施例都有表示在图示中。实际上，这些发明可使用多种不同的变形，且并不限于本文中的实施例。相对的，本发明提供这些实施例以满足应用的法定要求。图式中相同的参考符号用来表示相同或相似的元件。
图1是本发明一实施例的集成电路结构100的剖面示意图。
集成电路结构100包括主动区OD、第一顶部金属图样Ptop1、第二顶部金属图样Ptop2、第一金属图样堆栈STA1、第二金属图样堆栈STA2、第一晶体管T1以及第二晶体管T2。第一晶体管T1以及第二晶体管T2例如是金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。
须注意的是，图1中的第一晶体管T1和第二晶体管T2虽以NMOS表示，但本发明并不限定第一晶体管T1以及第二晶体管T2的晶体管类型。依据实施电路的不同，第一晶体管T1以及第二晶体管T2可以同为N型晶体管(如NMOS)、或同为P型晶体管(如PMOS)、或一者为N型晶体管而另一者为P型晶体管。
主动区OD形成于基板(未绘示)。主动区OD例如包括一或多个形成于基板的主动元件，可通过金属传导路径提供第一、二晶体管T1、T2控制讯号及/或电源讯号。第一、二晶体管T1、T2可分别电性连接至主动区OD中的两分离区域，亦可电性连接至主动区OD中的相同区域，根据实际电路布局设计而定。
第一顶部金属图样Ptop1电性连接主动区OD。举例来说，第一顶部金属图样Ptop1可通过一或多层电性连接的金属图样(未绘示)往下连接至基板上的主动区OD。在第1图的例子中，第一顶部金属图样Ptop1位于第4金属层M4。
第二顶部金属图样Ptop2电性连接主动区OD，并与第一顶部金属图样Ptop1形成于同一金属层，如第4金属层M4。同样地，第二顶部金属图样Ptop2可通过一或多层电性连接的金属图样(未绘示)往下连接至基板上的主动区OD。
第一金属图样堆栈STA1包括堆栈的K(K为正整数)层第一金属图样。K可以是任意的正整数，根据实际的电路布局而定。在第1图的例子中，K等于3，即第一金属图样堆栈STA1包括位于第1金属层M1的第一金属图样P11、位于第2金属层M2的第一金属图样P21以及位于第3金属层M3的第一金属图样P31。
类似地，第二金属图样堆栈STA2包括堆栈的K层第二金属图样。如图1所示，第二金属图样堆栈STA2包括位于第1金属层M1的第二金属图样P12、位于第2金属层M2的第二金属图样P22以及位于第3金属层M3的第二金属图样P32。
第一晶体管T1形成于基板。第一晶体管T1可经由第一金属图样堆栈STA1电性连接至第一顶部金属图样Ptop1，以经由第一顶部金图样Ptop1电性连接主动区OD。如图1所示，第一金属图样堆栈STA1电性连接于第一顶部金属图样Ptop1与第一晶体管T1的栅极之间，且不同层的第一金属图样P11～P31系通过连接点CP电性相连，以形成自第一晶体管T1栅极至第一顶部金属图样Ptop1的金属传导路径，从而将第一晶体管T1的栅极电性连接至主动区OD。
除了通过第一顶部金属图样Ptop1，第一金属图样堆栈STA1中的各第一金属图样P11～P31并无法通过其他路径电性连接至主动区OD。因此，第一晶体管T1的栅极只有在建立出连接至第一顶部金属图样Ptop1的金属传导路径后，才可电性连接至主动区OD。
第二晶体管T2邻设于第一晶体管T1，第二晶体管T2经由第二金属图样堆栈STA2电性连接至第二顶部金属图样Ptop2，以经由第二顶部金属层Ptop2电性连接主动区OD。如第2图所示，第二金属图样堆栈STA2电性连接于第二顶部金属图样Ptop2与第二晶体管T2的栅极之间，且不同层的第二金属图样P12～P32通过连接点CP电性相连，以形成自第二晶体管T2栅极至第二顶部金属层Ptop2的金属传导路径，从而将第二晶体管T2的栅极电性连接至主动区OD。
类似地，除了通过第二顶部金属图样Ptop2，第二金属图样堆栈STA2中的各第二金属图样P12～P32并无法通过其他路径电性连接至主动区OD。因此，第二晶体管T1的栅极只有在建立出连接至第二顶部金属图样Ptop2的金属传导路径后，才可电性连接至主动区OD。
通过上述方式，第一晶体管T1及第二晶体管T2被强制地配置成在同一金属层(如M4)电性连接至主动区OD。举例来说，若第一晶体管T1的栅极原可通过第2金属层M2的其他金属图样电性连接至主动区OD，而第二晶体管T2则是要到第4金属层M4才能电性连接至主动区OD，此时需避免第一晶体管T1的栅极在第2金属层M2即先行电性连接至主动区OD，取而代之的，第一晶体管T1需先通过第一金属图样堆栈STA1所建立的金属传导路径电性连接至第4金属层M4后，才能与主动区OD电性连接。
研究发现，上述之配置可有效避免元件不匹配的情况发生。进一步说，在半导体制程中，各金属层的金属图样可能需通过等离子刻蚀来实现，然而以等离子刻蚀一金属层往往会对与该金属层电性连接的晶体管产生影响，使得晶体管的元件特性发生变化(例如阀电压(threshold voltage,Vt)偏移)，故对不同颗晶体管而言，若电性连接其栅极的金属传导路径具有相似的金属图样配置，则表示此些晶体管所承受的蚀刻处理影响程度越接近，此时即便晶体管的元件特性因蚀刻处理而发生变化，但由于不同晶体管间的元件特性改变量近乎一致，故整体仍是匹配的。以第一晶体管T1与第二晶体管T2分别电性连接一运算放大器之一负输入端以及一正输入端为例，若第一晶体管T1与第二晶体管T2匹配，将可避免在正、负输入端之间产生输入偏移电压，而这样的特性对于采用该运算放大器的带隙参考电路而言是相当有利的。
图2是本发明一实施例的集成电路结构100的俯视示意图。在图2的例子中，第一金属图样堆栈STA1与第二金属图样堆栈STA2是以第一晶体管T1与第二晶体管T2间的中轴线CL为对称轴对称设置。也就是说，第一金属图样堆栈STA1中位于第i(＝1、2、3)金属层的第一金属图样与第二金属图样堆栈STA2中位于相同层的第i(＝1、2、3)金属层的第二金属图样系以第一晶体管T1与第二晶体管T2间的中轴线CL为对称轴对称设置。
如图2所示，位于第1金属层M1的第一金属图样P11与位于相同金属层的第二金属图样P12具有实质上相同的形状与配置；位于第2金属层M2的第一金属图样P21与位于相同金属层的第二金属图样P22具有实质上相同的形状与配置；而位于第3金属层M3的第一金属图样P31与位于相同金属层的第二金属图样P32具有实质上相同的形状与配置。
在一实施例中，可只要求第一、二金属图样堆栈STA1、STA2中位于相同金属层的金属图样具有实质上相同的面积及/或形状即可。
举例来说，若第一金属图样堆栈STA1中位于第i金属层的第一金属图样具有一第一面积，而第二金属图样堆栈STA2中位于第i金属层的第二金属图样具有第二面积，可设计使第一面积与第二面积实质上相同，即两者间的差值小于一限值。此限值可依据不同的实际电路设计需求而定。
一方面，若第一金属图样堆栈STA1中位于第i金属层的第一金属图样具有一第一形状(如矩形)，而第二金属图样堆栈STA2中第i金属层的第二金属图样具有一第二形状，则可设计使第一形状与第二形状实质上相同，以进一步提高金属布局的空间对称性。
可理解的是，图1、图2所示的电路结构仅是用以说明本发明的技术特点，而非用以限制本发明。诸如金属层的数量、金属图样的形状、大小及配置等，皆可因实际电路设计而有所不同。凡两相邻晶体管的栅极被配置成在相同金属层才电性连接至主动区，皆属本发明之精神范畴。
图3A至图3E是第一晶体管T1与第二晶体管T2在基板上的多种配置示意图。在此些例子中，第一晶体管T1与第二晶体管T2在基板上系以共质心(common centroid)对称的方式排列。此时，第一晶体管T1与第二晶体管T2所对应的第一金属图样堆栈STA1以及第二金属图样堆栈STA2亦可例如以共质心对称方式排列。
图4是应用本发明实施例的集成电路结构的操作放大器402的示意图。所述的集成电路结构包括第一晶体管T1以及第二晶体管T2，其分别电性连接运算放大器402的负输入端以及正输入端。运算放大器402可例如作为带隙参考电路404中的电压输出级，可回应输入电压in1及in2输出稳定的带隙参考电压ref。输入电压in1例如是具有正温度系数(或负温度系数)的电压，输入电压in2例如是具有负温度系数(或正温度系数)的电压，从而获得接近零温度系数的带隙参考电压ref。
由于第一晶体管T1及第二晶体管T2是在同样的金属层(如第4金属层M4)才电性连接至主动区OD，且连接至顶部金属图样的金属传导路径包括实质上近似的金属图样配置，故金属蚀刻处理对第一晶体管T1与第二晶体管T2所造成的影响差异并不大，使得第一晶体管T1与第二晶体管T2元件特性仍可维持匹配。通过此方式，能有效避免/减少在操作放大器402的两输入端之间产生输入偏移电压，进而提供更加稳定、准确的带隙参考电压ref。
图5A是传统的电路元件的输出电压分布图。此处所述之电路元件例如是指带隙参考电路，当中包括分别在不同金属层电性连接至主动区的第一晶体管与第二晶体管，其分别电性连接位于电压输出级的操作放大器的两输入端。由第5A图可看出，实现于同一晶圆(Wafer)上的相同电路元件的输出电压仍可能有相当大的差异，虽然大部分电路元件的输出电压都集中在2.65V～2.75V之间，但仍有相当比例的电路元件的输出电压落在2.8V～3.1V之间。
图5B是本发明是集成电路结构实现的电路元件的输出电压分布图。此处所述的电路元件例如是指带隙参考电路，当中包括在同一金属层电性连接至主动区的第一晶体管与第二晶体管，其分别电性连接位于电压输出级的操作放大器的两输入端。由图5B可看出，实现于同一晶圆(Wafer)上的相同电路元件的输出电压呈现集中的高斯分布，输出电压的偏移仅约±0.06V。
综上所述，依据本发明所提出的集成电路结构，不同的晶体管会先电性连接至同一金属层，再电性连接至主动区。通过提高整体金属布局的空间对称性，可有效均匀化工艺流程因素(如金属蚀刻)对不同晶体管所造成的影响，进而降低元件不匹配的可能性。
虽然本发明以上述实施例公开，但具体实施例仅用以解释本发明，并不用于限定本发明，任何本技术领域技术人员，在不脱离本发明的构思和范围内，可作一些的变更和完善，故本发明的权利保护范围以权利要求书为准。
Claims (6)
1.一种集成电路结构，包括：
一主动区，形成于一基板；
一第一顶部金属图样，电性连接该主动区；
一第二顶部金属图样，电性连接该主动区，并与该第一顶部金属图样形成于同一金属层；
一第一金属图样堆栈，包括堆栈的K层第一金属图样；
一第二金属图样堆栈，包括堆栈的K层第二金属图样；
一第一晶体管，形成于该基板，该第一晶体管通过该第一金属图样堆栈电性连接至该第一顶部金属图样，并通过该第一顶部金属图样电性连接该主动区；以及
一第二晶体管，设置于该第一晶体管旁，该第二晶体管通过该第二金属图样堆栈电性连接至该第二顶部金属图样，并通过该第二顶部金属层电性连接该主动区。
2.如权利要求1所述的集成电路结构，其特征在于，位于该第一金属图样堆栈中第i金属层的第一金属图样具有一第一面积，位于该第二金属图样堆栈中第i金属层的第二金属图样具有一第二面积，该第一面积与该第二面积的差值小于一限值。
3.如权利要求1所述的集成电路结构，其特征在于，位于该第一金属图样堆栈中第i金属层的第一金属图样具有一第一形状，位于该第二金属图样堆栈中第i金属层的第二金属图样具有一第二形状，该第一形状与该第二形状相同。
4.如权利要求1所述的集成电路结构，其特征在于，位于该第一金属图样堆栈中第i金属层的第一金属图样，与位于该第二金属图样堆栈中第i金属层的第二金属图样，以该第一晶体管与该第二晶体管间的中轴线为对称轴对称设置。
5.如权利要求1所述的集成电路结构，其特征在于，该第一晶体管与该第二晶体管，分别电性连接一运算放大器的一负输入端以及一正输入端。
6.如权利要求5所述的集成电路结构，其特征在于，该运算放大器配置成一带隙参考电路的电压输出级。
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Legal Events
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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| CP01 | Change in the name or title of a patent holder |
Address after: Science Park, Hsinchu, Taiwan, China Road 6-5, building 5 Patentee after: Dafa Technology Co.,Ltd. Address before: Science Park, Hsinchu, Taiwan, China Road 6-5, building 5 Patentee before: AIROHA TECHNOLOGY CORP. |
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| CP01 | Change in the name or title of a patent holder |