CN104425472A - 电子器件 - Google Patents

电子器件 Download PDF

Info

Publication number
CN104425472A
CN104425472A CN201410442796.6A CN201410442796A CN104425472A CN 104425472 A CN104425472 A CN 104425472A CN 201410442796 A CN201410442796 A CN 201410442796A CN 104425472 A CN104425472 A CN 104425472A
Authority
CN
China
Prior art keywords
semiconductor device
semiconductor chip
electrode
external connection
connection terminals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410442796.6A
Other languages
English (en)
Other versions
CN104425472B (zh
Inventor
武藤晃
古川贵史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN104425472A publication Critical patent/CN104425472A/zh
Application granted granted Critical
Publication of CN104425472B publication Critical patent/CN104425472B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/40139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous strap daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92246—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/115—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Inverter Devices (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

实现了电子器件性能的改进。第一半导体器件和第二半导体器件被安装在布线板的上表面上，使得，例如，在平面图中，所述第二半导体器件的取向与所述第一半导体器件的取向相交。即，第一半导体器件被安装在布线板的上表面上，使得第一发射极端子和第一信号端子被沿着布线板的一对短边在其上延伸的X方向布置。在另一方面，第二半导体器件被安装在布线板的上表面上，使得第二发射极端子和第二信号端子被沿着布线板的一对长边在其上延伸的Y方向布置。

Description

电子器件
与相关申请的交叉引用
通过引用将提交于2013年9月2日的日本专利申请No.2013-181591的公开完整结合在此，包括其说明书、附图和摘要。
技术领域
本发明涉及电子器件，并且涉及当被应用于电子器件时有效的技术，在该电子器件中，例如，安装有多个半导体器件，每个半导体器件包括半导体芯片。
背景技术
在日本待审专利公开No.2008-60256(专利文献1)中，描述了以下所示的技术。即，第一芯片被安装在第一管芯焊盘上，并且第二芯片被安装在第二管芯焊盘上。第一管芯焊盘和第二管芯焊盘被配置为沿着与密封体的第一侧和第二侧平行的方向间隔开。这允许从第一芯片突出的输出引脚和驱动电路的控制引脚在相反的方向上突出。
在日本待审专利公开No.2008-21796(专利文献2)中，描述了一种半导体器件，其中采用绝缘栅双极晶体管(在本说明书中，以下简称为IGBT)形成的半导体芯片和采用二极管形成的半导体芯片被安装在管芯焊盘上。
在日本待审专利公开No.2011-86889(专利文献3)中，描述了一种技术，其将多个单体封装通过绝缘粘接剂片一起安装在金属衬底上，以便形成一个复合的封装。
在日本待审专利公开No.2009-158787(专利文献4)中，描述了一种技术，其在布线板上安装采用IGBT形成的半导体芯片和采用二极管形成的半导体芯片，每一个芯片处于裸片状态。
【相关技术文档】
【专利文档】
【专利文档1】
日本待审专利公开No.2008-60256
【专利文档2】
日本待审专利公开No.2008-21796
【专利文档3】
日本待审专利公开No.2011-86889
【专利文档4】日本待审专利公开No.2009-158787
发明内容
例如，在电动汽车、混合动力汽车等等中，安装有电机。电机的例子包括单相感应电机和三相感应电机。这些电机被以逆变电路(inverter circuit)(电子器件)控制，逆变电路将DC电能转换为AC电能。逆变电路包括包含IGBT和二极管作为其组件的半导体器件。例如，在控制单相感应电机的逆变电路中，使用两个IGBT和两个二极管。在另一方面，在控制三相感应电机的逆变电路中，使用6个IGBT和6个二极管。即，在形成逆变电路的电子器件中，安装大量的IGBT和大量的二极管。
因此，当考虑形成逆变器的电子器件的成品率和制造处理时间时，存在在布线板(模块衬底)上安装每个被以裸片状态提供的IGBT和二极管的技术的改进的空间。即，在上述的专利文档4中描述的技术中，必须安装IGBT和二极管，并且然后执行封装步骤，每一个IGBT和二极管处于裸片状态。结果，采用专利文档4描述的技术，制造处理时间增加了，并且当在封装步骤中产生了有缺陷的产品时，内部安装的无缺陷IGBT和二极管成为浪费。因此，在上述的专利文档4描述的技术中，就实现成品率的改进和制造处理时间的减少而言，存在改进的空间。
关于这个方面，本发明的发明人研究了一种预先制造一种半导体器件的技术，其中，一个IGBT和一个二极管被以树脂密封(半导体封装)，并且在布线板上安装每一个被确定为无缺陷的多个所述半导体器件，以便制造形成逆变电路的电子器件，如上述的专利文档1到3中的每一个所示。这是因为，因为该技术使用预先以树脂封装的半导体器件，不需要该电子器件的制造处理中的封装步骤，以便允许减少制造处理时间。另外，因为该技术允许无需任何修改地使用每一个被确定为无缺陷的多个半导体器件(半导体封装)，所以可以实现电子器件的成品率的改进。
然而，当该电子器件是由IGBT和二极管被以树脂密封的每个半导体器件形成时，在所述半导体器件上提供的外部连接端子的位置是固定的。这可能延长该电子器件的输入端子(外部端子)和其输出端子(外部端子)之间的路径(布线长度)，除非周密地考虑布线板上包含IGBT和二极管的每一个半导体器件的布置/布局。即，在使用预先以树脂密封的半导体器件的技术中，因为在该半导体器件上提供的外部连接端子的位置是固定的，提供多个半导体器件之间的连接的衬底布线的自由度是有限的。结果，衬底布线的长度趋向于增加。这意味着衬底布线的阻抗的增加，从而容易妨碍电子器件的高速开关。即，使用预先以树脂密封的半导体器件制造形成逆变电路的电子器件的技术具有允许成品率的改进和减少制造处理时间的优点。然而，就实现以高速开关为代表的电子器件的性能的改进而言，存在该技术的改进的空间。
从本说明书和附图的描述中，将明了本发明的其它问题和新颖的特征。
一个实施例中的一种电子器件包含第一半导体器件和第二半导体器件，第一半导体器件和第二半导体器件中的每一个安装在布线板的上表面上。第二半导体器件被安装在布线板的上表面上，使得在平面图中第二半导体器件的取向与第一半导体器件的取向相交。
另一个实施例中的一种电子器件包含第一半导体器件和第二半导体器件，第一半导体器件和第二半导体器件中的每一个安装在布线板的上表面上。在平面图中，第一半导体器件和第二半导体器件具有相同的取向，但是第二半导体的中心位置被定位为相对于第一半导体器件的中心位置偏移。
实施例中的电子器件可以实现以例如高速开关为代表的性能改进。
附图说明
图1是一个电路框图，其中三相逆变电路被置于直流电源和三相感应电机之间；
图2是示出了三相逆变电路的操作的时序图；
图3是示出了包含实施例1的逆变电路和三相感应电机的电机电路的配置的电路图；
图4是示出了实施例1的电子器件的实现/配置的示意图；
图5是示出了以一个电子器件单元实现的电路元件的视图；
图6是示出了实施例1的电子器件单元的实现/配置的示意图；
图7是示出了安装在实施例1的电子器件单元内的半导体器件中的IGBT和二极管的布置/布局的示意图；
图8是示出了实施例1的半导体器件的外部配置的平面图；
图9A和图9B中的每一个是示出了实施例1的半导体器件的密封体的内部结构的视图，图9A是平面图，并且图9B是沿着图9A中的线A-A的截面图；
图10是示出了以IGBT形成的半导体芯片的外部形状的平面图；
图11是示出了半导体芯片的与其正面相反的背面的平面图；
图12是示出了在半导体芯片内形成的电路的例子的电路图；
图13是示出了实施例1的IGBT的器件结构的截面图；
图14是示出了采用二极管形成的半导体芯片的外部形状的平面图；
图15是示出了二极管的器件结构的截面图；
图16A和图16B中的每一个是示出了实施例1的半导体器件的制造处理的视图，图16A是平面图，并且图16B是沿着图16A中的线A-A的截面图；
图17A和图17B中的每一个是示出了图16A和16B之后的半导体器件的制造处理的视图，图17A是平面图，并且图17B是沿着图17A中的线A-A的截面图；
图18A和图18B中的每一个是示出了图17A和17B之后的半导体器件的制造处理的视图，图18A是平面图，并且图18B是沿着图18A中的线A-A的截面图；
图19A和图19B中的每一个是示出了图18A和18B之后的半导体器件的制造处理的视图，图19A是平面图，并且图19B是侧视图；
图20A和图20B中的每一个是示出了图19A和19B之后的半导体器件的制造处理的视图，图20A是平面图，并且图20B是侧视图；
图21是示出了实施例1的半导体器件的外部配置的视图；
图22是示出了实施例1的电子器件的制造处理的视图；
图23是示出了图22之后的电子器件的制造处理的视图；
图24是示出了图23之后的电子器件1的制造处理的视图；
图25A是示出了相关领域技术的电子器件单元的二维配置的示意图，并且图25B是示出了实施例1的电子器件单元的二维配置的示意图；
图26是示出了变型1的电子器件单元的二维配置的示意图；
图27是示出了变型2的电子器件单元的二维配置的示意图；
图28A是示出了相关领域技术的电子器件单元的二维配置的示意图，并且图28B是示出了变型2的电子器件单元的二维配置的示意图；
图29是示出了组合变型2的三个电子器件单元以便形成对应于三相逆变电路的电子器件的例子的示意图；
图30是示出了变型3的电子器件单元的二维配置的示意图；
图31A是示出了相关领域技术的电子器件单元的二维配置的示意图，并且图31B是示出了变型3的电子器件单元的二维配置的示意图；
图32是示出了变型4的电子器件单元的二维配置的示意图；
图33是示出了变型5的电子器件单元的二维配置的示意图；
图34是示出了将关注集中于由两个单元支路形成的第一到第三支路中的第一支路的例子的电路图；
图35是示出了实施例2的电子器件单元的二维配置的示意图；
图36是示出了实施例2的电子器件单元内的半导体器件中的IGBT和二极管的布置/布局的示意图；
图37是示出了实施例3的电子器件单元的二维配置的示意图；
图38A是示出了相关领域技术的电子器件单元的二维配置的示意图，并且图38B是示出了实施例3的电子器件单元的二维配置的示意图；
图39是示出了实施例3的变型中的电子器件单元的二维配置的示意图；和
图40A是示出了相关领域技术的电子器件单元的二维配置的示意图，并且图40B是示出了实施例3的变型中的电子器件单元的二维配置的示意图。
具体实施方式
在下面的实施例中，如果需要，为了方便起见，将通过划分为多个部分或者实施例来描述每一个实施例。然而，除非另外具体地明确描述，它们决不是彼此不相干的，而是它们之间有联系，从而一个部分或者实施例是其余部分或者实施例的一部分或全部的修改、细节、补充解释等等。另外，在下面的实施例中，当涉及元件的数字等等(包含编号、数值、数量、范围等等)，除非另外具体地明确地描述，或者除非它们显然在原理上局限于特定的数字，否则它们不限于特定的数字。元件的数目等等可以不少于或者不超过特定的数字。另外，在下面的实施例中，除非另外具体地明确描述，或者除非该组件被认为显然是在原理上不可缺少的，其组件(还包含元件、步骤等等)不必然是不可缺少的。类似地，如果在下面的实施例中涉及组件等的形状、位置关系等等，除非另外具体地明确描述，或者除非认为它们显然在原理上不包含那些大体上近似或者类似的形状等等，该形状等等被认为包含那些大体上近似或者类似的形状等等。这同样适用于前面的数值和范围。
在下文，将基于附图详细描述本发明的实施例。注意，在所有用于说明实施例的附图中，具有相同功能的部件被以相同参考号指示，并且省略其重复的说明。另外，在下面的实施例中，除非特别必要，原则上将不重复相同或者类似的部分的说明。
在实施例使用的附图中，为了图例更加清楚，即使在截面图中也可能省略阴影，而为了图例更加清楚，即使在平面图中也可能使用阴影。
(实施例1)
逆变电路将直流(DC)电能转换为交流(AC)电能。例如，当直流电源交替地输出正电压和负电压时，电流的方向响应于该正电压和负电压反转。在这种情况下，因为电流的方向被交替地反转，输出可被认为是AC电能。这是逆变电路的原理。AC电能表现为以单相AC电能和三相AC电能为代表的各种形式。因此，在实施例1中，将作为例子具体地描述将DC电能转换为三相AC电能的三相逆变电路。然而，实施例1的技术思想的应用不限于三相逆变电路。实施例1的技术思想可被广泛地应用于，例如，单相逆变电路等等。
<三相逆变器电路的配置>
图1是三相逆变电路INV被放置在直流电源E和三相感应电机MT之间的电路图。如图1所示，为了将电能从直流电源E转换为三相AC电能，使用包含6个开关SW1到SW6的三相逆变电路INV。特别地，如图1所示，三相逆变电路INV具有开关SW1和SW2串联连接的第一支路LG1，开关SW3和SW4串联连接的第二支路LG2，以及开关SW5和SW6串联连接的第三支路LG3。第一到第三支路LG1到LG3并联连接。此时，开关SW1、SW3和SW5形成上臂，而开关SW2、SW4和SW6形成下臂。
开关SW1和SW2之间的点U与三相感应电机MT的相位U连接。类似地，开关SW3和SW4之间的点V与三相感应电机MT的相位V连接，并且开关SW5和SW6之间的点W与三相感应电机MT的相位W连接。这样，配置成三相逆变电路INV。
〈三相逆变电路的操作〉
接着，将给出具有上面所述的配置的三相逆变电路INV的操作的描述。图2是示出了三相逆变电路INV的操作的时序图。在图2中，三相逆变电路INV中的开关SW1和SW2的开关操作被这样执行，使得例如当开关SW1导通时开关SW2截止，而当开关SW1截止时开关SW2导通。类似地，三相逆变电路INV中的开关SW3和SW4的开关操作被这样执行，使得当开关SW3导通时开关SW4截止，而当开关SW3截止时开关SW4导通。另外，三相逆变电路INV中的开关SW5和SW6的开关操作被这样执行，使得当开关SW5导通时开关SW6截止，而当开关SW5截止时开关SW6导通。
如图2所示，执行三个开关对的开关操作，以便它们之间具有120°相位差。此时，点U、V和W处的相应电位根据三个开关对的开关操作改变为0和E0。例如，因为相位U和V之间的线电压对应于从U相位电位减去V相位电位所获得的值，相位U和V之间的线电压改变为+E0、0和–E0。在另一方面，相位V和W之间的线电压具有相对于相位U和V之间的线电压的电压波形具有120°相位偏移的电压波形，而相位W和U之间的线电压具有相对于相位V和W之间的线电压的电压波形具有120°相位偏移的电压波形。通过使得开关SW1到SW6执行这样的开关操作，每一个线电压之间具有分级的(stepwise)交流电压波形，并且线电压的相应交流电压波形之间具有120°相位差。这样，三相逆变电路INV允许将从DC电源E提供的DC电能转换为三相AC电能。
〈真实的三相逆变电路的配置的例子〉
在用于被用于，例如电动汽车、混合动力汽车等等内的三相感应电机的驱动电路中使用实施例1中的电子器件。特别地，该驱动电路包含逆变电路。所述逆变电路具有将DC电能转换为AC电能的功能。图3是示出了包含实施例1的逆变电路和三相感应电机的电机电路的配置的电路图。
在图3中，所述电机电路具有三相感应电机MT和逆变电路INV。三相感应电机MT配置为采用具有三个不同相位的三相电压执行驱动操作。特别地，在三相感应电机MT中，使用具有彼此偏移120°的所谓的相位U、V和W的三相AC电流，围绕作为导体的转子RT产生旋转磁场。在这种情况下，该磁场围绕转子RT旋转。这意味着横穿作为导体的转子RT的磁通量改变。结果，在作为导体的转子RT中出现电磁感应，并且感应电流流入转子RT。根据弗菜明左手定律，感应电流在旋转磁场中的流动意味着给转子施加一个力，并且转子RT由于该力而旋转。因此，应当理解，在三相感应电机MT中，使用三相AC电流，转子RT可以旋转。即，三相感应电机MT需要三相AC电流。因此，在电机电路中，通过使用从直流产生AC电流的逆变电路INV，给三相感应电机提供三相AC电流。
下面将给出真实的逆变电路INV的配置的例子的描述。如图3所示，例如，在实施例1的逆变电路INV中，对应于三相提供IGBTQ1和二极管FWD。即，在真实的逆变电路INV中，例如，由如图3所示的IGBT Q1和二极管FWD反向并联的组件形成每一个开关SW1向SW6。即，在图3中，第一支路LG1的上下臂、第二支路LG2的上下臂和第三支路LG3的上下臂中的每一个由IGBT Q1和二极管FWD反向并联连接的组件形成。
此处，可以考虑使用，例如，功率MOSFET(金属氧化物半导体场效应晶体管)作为逆变电路INV中的每一个开关元件。因为功率MOSFET是电压驱动型的，其导通/截止操作被由施加于栅电极的电压控制，提供了允许高速开关的优点。在另一方面，由于想要提高其击穿电压，功率MOSFET往往具有较高的导通电阻以及较大的热产生量。这是因为，在功率MOSFET中，通过增加低浓度外延层(漂移层)的厚度确保击穿电压，但是当低浓度外延层的厚度增加时，作为副作用发生电阻的增加。
在另一方面，作为每一个开关元件，还可以使用能够应付高功率的双极晶体管。然而，因为双极晶体管是电流驱动型的，其导通/截止被以基极电流控制，双极晶体管的开关速度往往一般比上面所述的功率MOSFET低。
因此，采用功率MOSFET或者双极晶体管，难以对在被用于需要高速开关的应用诸如电动汽车、混合动力汽车等等的电机中时遇到的情况做出响应。因此，对于涉及高功率和需要高速开关的使用应用，使用IGBT。IGBT是由功率MOSFET和双极晶体管的组合形成的半导体元件，并且兼具功率MOSFET的高速开关性质和双极晶体管的高击穿电压性质。结果，IGBT可以处理高功率并且执行高速开关，并且因此是适合于涉及高功率和需要高速开关的使用应用的半导体元件。出于前面的原因，在实施例1的逆变电路INV中，使用IGBT作为每一个开关元件。
在实施例1的逆变电路INV中，在正电位端子PT和三相感应电机MT的每一个相位(相位U、V和W)之间，IGBT Q1和二极管FWD被反向并联连接，并且在三相感应电机MT的每一个相位和负电位端子NT之间，IGBT Q1和二极管FWD也被反向并联连接。即，对于每一个相位，提供两个IGBT Q1和两个二极管FWD，从而对于三个相位，提供六个IGBT Q1和六个FWD。门控电路GC与每一个IGBT Q1的栅电极连接，以便控制IGBT Q1的开关操作。在这样配置的逆变电路INV中，门控电路GC控制每一个IGBT Q1的开关操作，以便将DC电能转换为三相AC电能，并且将三相AC电能提供给三相感应电机MT。
〈对二极管的需要〉
如上所述，在实施例1的逆变电路INV中，作为开关元件，使用IGBT Q1并且提供二极管FWD以便与IGBT Q1反向并联连接。就仅仅采用开关元件实现开关功能而言，需要作为开关元件的IGBTQ1，但是认为不需要提供二极管FWD。关于这个方面，当与逆变电路INV连接的负载包含电感时，必须提供二极管FWD。其原因将在下面描述。
当该负载是不包含电感的纯电阻时，不存在反向流动的电能，因此二极管FWD是不需要的。然而，当包含电感的电路诸如电机被与负载连接时，存在负载电流在与处于导通状态的开关内流动的电流的方向相反的方向流动的模式。即，当负载包含电感时，电能可能从负载的电感返回逆变电路INV(电流可以反向流动)。
此时，因为每一个IGBT Q1自身不具有允许反向电流流动的功能，二极管FWD需要被与IGBT Q1反向并联连接。即，在逆变电路INV中，在负载包含电感(如在电机控制)的情况下，当IGBTQ1截止时，存储在电感内的电能(1/2LI2)必然被释放。然而，IGBTQ1自身不能允许用于释放存储在电感内的电能的反向电流流动。因此，为了使得存储在电感内的电能反向流动，与IGBT Q1反向并联连接二极管FWD。即，二极管FWD具有使得反向电流流动，以便释放存储在电感内的电能的功能。根据前面所述，应当理解，在与包含电感的负载相连接的逆变电路中，需要与作为开关元件的IGBTQ1反向并联地提供二极管FWD。二极管FWD被称为续流二极管(free wheel diode)。
〈对电容器元件的需要〉
另外在在实施例1的逆变电路INV中，如例如图3所示，在正电位端子PT和负电位端子NT之间，提供电容器元件CAP。电容器元件CAP具有例如平滑逆变电路INV中的开关噪声和稳定系统电压的功能。
〈实施例1的电子器件的实现/配置〉
实施例1中的逆变电路INV被如上所述配置。下面将给出对实现逆变电路INV的电子器件的实现/配置的描述。
图4是示出了实施例1的电子器件EA1的实现/配置的示意图。在图4中，实施例1的电子器件EA1包含三个电子器件单元EAU1。三个电子器件单元EAU1中的每一个具有以在Y方向延伸的一对较长侧边和在X方向延伸的一对较短侧边限定的矩形形状。
如例如图4所示，三个电子器件单元EAU1被布置为在X方向上对齐。即，在实施例1中，提供多个电子器件单元EAU1，并且将其布置为在较短侧边对延伸的X方向(第一方向)上对齐。
此处，在包含在电子器件EA1内的三个电子器件单元EAU1中的每一个内，安装半导体器件PAC1和半导体器件PAC2。即，在三个电子器件单元EAU1中的每一个内，如图4所示，安装多个半导体器件。在实施例1中，作为例子，在每一个电子器件单元EAU1内安装两个半导体器件。因此，实施例1的电子器件EA1具有三个电子器件单元EAU1，并且在三个电子器件单元EAU1中的每一个内，安装两个半导体器件。因此可见实施例1的电子器件EA1包含总共六个半导体器件。此时，包含在电子器件EA1内的六个半导体器件中的每一个具有相同的配置。换言之，包含在电子器件EA1中的六个半导体器件用作相同型的电子组件。
在每个电子器件单元EAU1中，提供P端子PTE(正电位端子PT)和N端子NTE(负电位端子NT)。在三个电子器件单元EAU1中，例如，位于左侧的电子器件单元EAU1被提供有U端子UTE，位于中间的电子器件单元EAU1被提供有V端子VTE，并且位于右侧的电子器件单元EAU1被提供有W端子WTE。
此时，在各个电子器件单元EAU1内提供的P端子PTE通过例如导电连接部件CNT1彼此连接。类似地，在各个电子器件单元EAU1内提供的N端子NTE通过导电连接部件CNT2彼此连接。特别地，三个P端子PTE通过在X方向延伸的连接部件CNT1彼此电连接，并且三个N端子NTE通过在X方向延伸的连接部件CNT2彼此电连接。电容器元件CAP被连接在连接部件CNT1和CNT2之间。因此可见在实施例1中，电容器元件CAP被连接在P端子PTE和N端子NTE之间。
实施例1中的电子器件EA1因此被实现/配置为为实现图3所示的逆变电路INV。特别地，图3所示的第一支路LG1被以图4左侧所示的电子器件单元EAU1实现/配置，并且图3所示的第二支路LG2被以图4中间所示的电子器件单元EAU1实现/配置。另外，图3所示的第三支路LG3被以图4右侧所示的电子器件单元EAU1实现/配置。在三个电子器件单元EAU1中的每一个内，安装半导体器件PAC1和PAC2，并且半导体器件PAC1和PAC2中的每一个由IGBT Q1和二极管FWD形成，IGBT Q1和二极管FWD中的每一个被在图3中示出。
因此，在实施例1中，通过作为三个电子器件单元EAU1的组合的电子器件EA1实现三相逆变电路INV。
〈实施例1的电子器件单元的实现/配置〉
下面将给出对包含在电子器件EA1内的电子器件单元EAU1中的每一个的实现/配置的描述。注意，因为图4所示的三个电子器件单元EAU1具有等同的配置，注意力被集中于位于图4左侧的电子器件单元EAU1，并且下面将给出对电子器件单元EAU1的实现/配置的描述。
图5是示出了由电子器件单元EAU1实现的电路元件的视图。特别地，图5是示出了图3所示的三相逆变电路中的第一支路LG1的电路元件的电路图。第一支路LG1被以电子器件单元EAU1实现。
图6是示出了实施例1中的电子器件单元EAU1的实现/配置的示意图。在图6中，实施例1的电子器件单元EAU1具有布线板WB，布线板WB具有矩形形状。布线板WB的上表面(正面或者第一表面)形成有P电极PE、U电极UE和N电极NE。P电极PE与P端子PTE电连接，并且U电极与U端子UTE电连接。另外，N电极NE与N端子NTE电连接。注意，布线板WB的与其上表面相反的表面对应于布线板WB的下表面(背面或者第二表面)。
布线板WB具有矩形形状，包括一对长边和与该对长边相交的一对短边。特别地，布线板WB具有在Y方向彼此平行地延伸的第一长边LS1和第二长边LS2，以及在X方向彼此平行地延伸的第一短边SS1和第二短边SS2。在该对短边中的任意一个旁边提供P端子PTE(第一外部端子)。在该对短边中的任意一个旁边提供U端子UTE(第二外部端子)。在该对短边中的任意一个旁边提供N端子NTE(第三外部端子)。此时，在第一短边和第二短边SS1和SS2中的每一个旁边，提供P端子PTE、U端子UE和N端子NTE中的至少一个。特别地，在实施例1的电子器件单元EAU1中，在第一短边SS1旁边提供P端子PTE，而在第二短边SS2旁边提供U端子UTE和N端子NTE。
这允许使用实施例1中的电子器件单元EAU1减小电子器件EA1的大小。即，在实施例1的电子器件单元EAU1中的每一个内，使用具有该对长边和该对短边的布线板WB。此时，在该对短边中的任意一个处，形成P端子PTE、U端子UTE和N端子NTE中的每一个。换言之，P端子PTE、U端子UTE和N端子NTE都不被形成在布线板WB的该对长边处。因此，如例如图4所示，在实施例1的电子器件EA1中，三个电子器件单元EAU1可被布置为在电子器件单元EAU1的短边在其上延伸的X方向上对齐。即，该配置允许三个电子器件单元EAU1在X方向上对齐，而不被P端子PTE、U端子UTE和N端子NTE的布置间断。因此通过如在实施例1的电子器件单元EAU1内，在该对短边中的任意一个处提供P端子PTE、U端子UTE和N端子NTE中的每一个，可以减小由多个电子器件单元EAU1的组合形成的电子器件EA1的大小。换言之，可以说就减小电子器件EA1的大小而言，这种配置是有用的：如实施例1中的电子器件单元EAU1，不在该对长边而在该对短边中的任意一个处提供P端子PTE、U端子UTE和N端子NTE中的每一个。
另外，如图4所示，实施例1的电子器件单元EAU1被布置为在该对短边在其上延伸的X方向上对齐。这提供了允许从P端子PTE、U端子UTE和N端子NTE中的每一个容易地抽取导线的优点。即，可以改进分别在多个电子器件单元EAU1内提供的P端子PTE、U端子UTE和N端子NTE中的每一个和外部设备之间的连接的容易性。
具体地，如图4所示，在多个电子器件单元EAU1中的每一个内，P端子PTE被提供在短边中的一个短边处，并且在与短边中的该短边面对的另一短边处提供N端子NTE。因此，可以在连接部件CNT1和CNT2之间容易地提供电容器元件CAP，每一个连接部件CNT1和CNT2在X方向上延伸，同时以连接部件CNT1电连接多个P端子PTE，以连接部件CNT2电连接多个N端子NTE。即，实施例1中的电子器件单元EAU1中的每一个的配置允许实现具有有效的实现/配置(实现/布局)的电子器件EA1。换言之，就配置图3所示的三相逆变电路INV而言，实施例1的电子器件单元EAU1中的每一个具有对减小电子器件EA1的大小和与外部设备的连接的容易性给予了充分考虑的有用配置。
在这样配置的布线板WB的上表面上，如例如图6所示，安装半导体器件PAC1和PAC2。特别地，在半导体器件PAC1的四边中的一个边处，布置发射极端子ET1(引线)，并且与在布线板WB上形成的N电极NE电连接。另外，在面对布置发射极端子ET1的边的半导体器件PAC1的边处，布置信号端子SGT1(引线)，并且与在布线板WB内提供的布线电连接。注意，虽然在图6中未示出，在半导体器件PAC1的背面，暴露作为集电极端子的管芯焊盘，并且与在布线板WB上形成的U电极UE电连接。
类似地，在半导体器件PAC2的四边中的一个边处，布置发射极端子ET2(引线)，并且与在布线板WB上形成的U电极UE电连接。另外，在面对布置发射极端子ET2的边的半导体器件PAC2的边处，布置信号端子SGT2(引线)，并且与在布线板WB内提供的布线电连接。注意，虽然在图6中未示出，在半导体器件PAC2的背面，暴露作为集电极端子的管芯焊盘，并且与在布线板WB上形成的P电极PE电连接。
此处，实施例1的特征在于，如图6所示，半导体器件PAC1和PAC2被安装在布线板WB的上表面上，使得在平面图中，半导体位置PAC2的取向与半导体器件PAC1的取向相交。特别地，半导体器件PAC2的取向与半导体器件PAC1的取向大体正交。注意，实施例1中使用的“正交”示出了以大约90度倾斜的状态，并且倾角不必然局限于90度。实施例1的特征还可以被如下描述。即，半导体器件PAC1被安装在布线板WB的上表面上，从而发射极端子ET1和信号端子SGT1被沿着布线板WB的该对短边在其上延伸的X方向布置。在另一方面，半导体器件PAC2被安装在布线板WB的上表面上，从而发射极端子ET2和信号端子SGT2被沿着布线板WB的该对长边在其上延伸的Y方向布置。
结果，根据实施例1，缩短了P端子PTE和U端子UTE之间的路线长度，以便允许减小P端子PTE和U端子UTE之间的寄生电阻。这意味着可以减小由布线中的寄生电阻和寄生电容的乘积限定的信号传输的延迟时间。因此，可以改进电子器件的以高速开关为代表的性能。后面将描述实施例1的优点的细节。
注意，如上所述，在形成实施例1中的电子器件单元EAU1中的每一个的布线板WB上，安装半导体器件PAC1和PAC2，并且在半导体器件PAC1和PAC2中的每一个内，包括一个IGBT和一个二极管。后面将描述半导体器件PAC1和PAC2中的每一个的内部结构的细节。此处，对于例如半导体器件PAC1和PAC2的布置，将给出对半导体器件PAC1内的IGBT和二极管的布置/布局或半导体器件PAC2内的IGBT和二极管的布置/布局的概况的简要描述。
图7是示出了实施例1中的电子器件单元EAU1内的半导体器件PAC1内的IGBT Q1和二极管FWD的布置/布局和半导体器件PAC2内的IGBT Q1和二极管FWD的布置/布局的示意图。在图7中，当将关注集中于半导体器件PAC1时，可以看到IGBT Q1和二极管FWD被布置为在X方向上对齐。特别地，在X方向上，形成有IGBT Q1的半导体芯片被放置在信号端子SGT1旁边，并且形成有二极管FWD的半导体芯片被放置在发射极端子ET1旁边。
在另一方面，在图7中，当将关注集中于半导体器件PAC2时，可以看出IGBT Q1和二极管FWD被布置为在Y方向上对齐。特别地，在Y方向上，形成有IGBT Q1的半导体芯片被放置在信号端子SGT2旁边，并且形成有二极管FWD的半导体芯片被放置在发射极端子ET2旁边。
因此，当将关注集中于半导体器件PAC1和PAC2时，发射极端子ET1中的每一个的突出方向与发射极端子ET2中的每一个大约相差90度，并且信号端子SGT1中的每一个的突出方向也与信号端子SGT2中的每一个大约相差90度。还可以看出，在实施例1中，在半导体器件PAC1中布置IGBT Q1和二极管FWD的位置与在半导体器件PAC2中布置IGBT Q1和二极管FWD的位置大约相差90度。
〈实施例1中的半导体器件的配置〉
实施例1中的电子器件单元EAU1中的每一个被如上所述配置。接着，将给出对包括在电子器件单元EAU1内的半导体器件中的每一个的配置的描述。如上所述，电子器件单元EAU1中的每一个具有半导体器件PAC1和PAC2。因为半导体器件PAC1和PAC2具有相同的配置，具有相同配置的半导体器件PAC1和PAC2在下面将被描述为半导体器件PAC。
实施例1中的半导体器件PAC涉及图3所示的逆变电路INV，并且通过将作为逆变电路INV的组件的一个IGBT Q1和一个二极管FWD集成在一个封装内获得。即，在实施例1中通过使用六个半导体器件，配置作为驱动三相电机的三相逆变电路INV的电子器件(电源模块)。
图8是示出了实施例1中的半导体器件PAC的外部配置的平面图。如图8所示，实施例1中的半导体器件PAC具有由树脂制成并且具有矩形形状的密封体。密封体MR具有图8所示的上表面，与该上表面相反的下表面，在其厚度方向上定位在所述上下表面之间的第一侧表面，以及面对第一侧表面的第二侧表面。在图8中，示出了限定第一侧表面的边S1和限定第二侧表面的边S2。密封体MR还具有与第一和第二侧表面相交的第三侧表面，以及与第一和第二侧表面相交的面向第三侧表面的第四侧表面。在图8中，示出了限定第三侧表面的边S3和限定第四侧表面的边S4。
在实施例1的半导体器件PAC中，如图8所示，多个引线LD1中的每一个的一部分从第一侧表面突出，并且多个引线LD2中的每一个的一部分从第二侧表面突出。此时，引线LD1形成发射极端子ET，并且引线LD2形成信号端子SGT。形成发射极端子ET的多个引线LD1中的每一个的宽度比形成信号端子SGT的多个引线LD2中的每一个的宽度大。换言之，在实施例1中，当多个引线LD1被总地称为第一引线(第一引线集合)，并且多个引线LD2被总地称为第二引线(第二引线集合)时，第一引线的从密封体MR暴露的部分包括多个部分(多个引线LD1)，并且第二引线的从密封体MR暴露的部分包括多个部分(多个引线LD2)。此时，还可以说，在平面图中，第一引线的多个部分中的每一个的宽度比多个引线LD2中的每一个的宽度大。由于考虑这样的事实提供这样的宽度差异，即，因为大的电流在发射极端子ET中流动，电阻必需被最小化，而在信号端子SGT中，仅有极小的电流流动。
随后，将给出形成实施例1中的半导体器件PAC的密封体MR的内部配置的描述。图9A和9B中的每一个是示出了实施例1中的半导体器件PAC的密封体MR的内部结构的视图，图9A对应于平面图，并且图9B对应于沿着图9A中的线A-A的截面图。
首先，在图9A，在密封体MR中，设置具有矩形形状的芯片安装部分(管芯焊盘)TAB。芯片安装部分TAB还具有用于增强释热效率的散热器的功能，并且由包含例如具有高热导率的铜作为主要成分的材料形成。此处使用的“主要成分”指具有在形成部件的成分材料中具有最高含量的材料成分。例如，“包含铜作为主要成分的材料”意指铜在该部件的材料中具有最高含量。在本说明书中，使用表述“主要成分”表示，例如，尽管该部件基本上由铜形成，不旨在排除除了铜之外，其中包含杂质的情况。
在芯片安装部分TAB上，通过，例如，由高熔点焊料制成的导电粘合剂ADH1安装形成有IGBT的半导体芯片CHP1和形成有二极管的半导体芯片CHP2。此时，安装半导体芯片CHP1和CHP2的表面被限定为芯片安装部分TAB的第一表面，并且其与第一表面相反的表面被限定为第二表面。从而，在这种情况下，半导体芯片CHP1和CHP2被安装在芯片安装部分TAB的第一表面上。具体地，形成有二极管的半导体芯片CHP2被这样设置，在半导体芯片CHP2的背面上形成的阴极电极焊盘通过导电粘合剂ADH1与芯片安装部分TAB的第一表面接触。从而，在这种情况下，在半导体芯片CHP2的正面上形成的阳极电极焊盘ADP面向上。在另一方面，形成有IGBT的半导体芯片CHP1被这样设置，使得在半导体芯片CHP1的背面上形成的集电极电极(集电极电极焊盘)通过导电粘合剂ADH1与芯片安装部分TAB的第一表面接触。从而，在这种情况下，发射极电极焊盘EP和每一个形成在半导体芯片CHP1的正上表面上的多个电极焊盘面向上。结果，半导体芯片CHP1的集电极电极焊盘和半导体芯片CHP2的阴极电极焊盘通过芯片安装部分TAB彼此电连接。
另外，在图9A中，芯片安装部分TAB的二维面积比半导体芯片CHP1和CHP2的总体二维面积大。在芯片安装部分TAB的在平面图中不与半导体芯片CHP1和CHP2重叠的部分中，形成通孔TH，以便穿过芯片安装部分TAB从其第一表面延伸到其第二表面。在通孔TH中的每一个内，嵌入密封体MR的一部分。
另外，如图9A所示，在半导体芯片CHP1的发射极电极焊盘EP和半导体芯片CHP2的阳极电极焊盘ADP之上，通过，例如，由例如高熔点焊料制成的导电粘合剂ADH2设置作为导电部件的卡子CLP。卡子CLP通过导电粘合剂ADH2与发射极端子ET连接。因此，半导体芯片CHP1的发射极电极焊盘EP和半导体芯片CHP2的阳极电极焊盘ADP通过卡子CLP与发射极端子ET电连接。卡子CLP由包含，例如，铜作为主要成分的板状部件形成。即，在实施例1中，大的电流从半导体芯片CHP1的发射极电极焊盘EP流到发射极端子ET，因此使用可以占据大的面积的卡子CLP，以便允许大的电流流动。
另外，如图9A所示，在半导体芯片CHP1的正面上，形成多个电极焊盘。所述多个电极焊盘通过作为导电部件的导线W分别与信号端子SGT连接。特别地，所述多个电极焊盘包括栅电极焊盘GP、温度感测电极焊盘TCP、温度感测电极焊盘TAP、电流感测电极焊盘SEP和Kelvin感测电极焊盘KP。栅电极焊盘GP通过导线W与栅极端子GT电连接，栅极端子GT是信号端子SGT之一。类似地，温度感测电极焊盘TCP通过导线W与作为信号端子SGT之一的温度感测端子TCT电连接，并且温度感测电极焊盘TAP通过导线W与作为信号端子SGT之一的温度感测端子TAT电连接。另外，电流感测电极焊盘SEP通过导线W与作为信号端子SGT之一的电流感测端子SET电连接，并且Kelvin感测电极焊盘KP通过导线W与Kelvin端子KT电连接。此时，导线W中的每一个由包含，例如，金、铜或者铝作为主要成分的导电部件形成。
如图9A所示，在平面图中，半导体芯片CHP2被安装在芯片安装部分TAB的第一表面上，以便被定位在发射极端子ET和半导体芯片CHP1之间，而半导体芯片CHP1被安装在芯片安装部分TAB的第一表面上，以便被定位在半导体芯片CHP2和信号端子SGT之间。
换言之，发射极端子ET、半导体芯片CHP2和CHP1，以及信号端子SGT被沿着作为第一方向的Y方向布置。特别地，在平面图中，半导体芯片CHP2被安装在芯片安装部分TAB的第一表面上，以便比半导体芯片CHP1更靠近发射极端子ET，并且半导体芯片CHP1被安装在芯片安装部分TAB的第一表面上，以便比半导体芯片CHP2更靠近信号端子SGT。
另外，在平面图中，半导体芯片CHP1被安装在芯片安装部分TAP的第一表面上，从而栅极电极焊盘GP比发射极电极焊盘EP更靠近信号端子SGT。换言之，在平面图中，半导体芯片CHP1被安装在芯片安装部分TAP的第一表面上，从而包括栅极电极焊盘GP、温度感测电极焊盘TCP、温度感测电极焊盘TAP、电流感测电极焊盘SEP和Kelvin感测电极焊盘KP的多个电极焊盘比发射极电极焊盘EP更靠近信号端子SGT。还可以说，在平面图中，半导体芯片CHP1的多个电极焊盘被沿着半导体芯片CHP1的四个边中的最靠近信号端子SGT的一个边布置。此时，如图9A所示，在平面图中，卡子CLP被设置为不与包括栅极电极焊盘GP之内的多个电极焊盘和多个导线W中的任意一个重叠。
在具有这种内部配置的半导体器件PAC中，半导体芯片CHP1和CHP2、芯片安装部分TAB的一部分、发射极端子ET中的每一个的一部分、多个信号端子SGT中的每一个的一部分、卡子CLP和导线W被以树脂密封，以便形成密封体MR。
接着，在图9B中，在芯片安装部分TAB的第一表面上，通过导电粘合剂ADH1安装形成有IGBT的半导体芯片CHP1和形成有二极管的半导体芯片CHP2。另外，卡子CLP被以导电粘合剂ADH2设置在从半导体芯片CHP1的正面之上到半导体芯片CHP2的正面之上。卡子CLP还通过导电粘合剂ADH2与发射极端子ET连接，并且从密封体MR暴露出发射极端子ET中的每一个的一部分。半导体芯片CHP1通过导线W与被布置为与发射极端子ET相反的信号端子SGT连接，并且信号端子SGT中的每一个的一部分也被从密封体MR暴露出来。
如图9B所示，芯片安装部分TAB的第二表面被从密封体MR的下表面暴露出来。芯片安装部分TAB的暴露的第二表面作为集电极端子CT。当半导体器件PAC1被安装在布线板上时，芯片安装部分TAB的第二表面可被焊接到在所述布线板之上形成的导线。
在芯片安装部分TAB的第一表面上，安装半导体芯片CHP1和CHP2。半导体芯片CHP2的集电极电极焊盘和半导体芯片CHP2的阴极电极焊盘通过导电粘合剂ADH1接触芯片安装部分TAB。结果，集电极电极焊盘和阴极电极焊盘通过芯片安装部分TAB彼此电连接，并且最终与集电极端子CT电连接。另外，如图9B所示，芯片安装部分TAB的厚度比发射极端子ET和信号端子SGT的厚度大。
以这种方式，实现/配置实施例1中的半导体器件PAC1。
注意，在实施例1的半导体器件PAC中，就减小导通电阻而言，使用焊料作为用于连接芯片安装部分TAB和被安装在芯片安装部分TAB上的半导体芯片CHP1和CHP2的导电粘合剂ADH1和用于连接半导体芯片CHP1和CHP2以及卡子CLP的导电粘合剂ADH2中的每一个。即，在用于需要减小导通电阻的逆变电路的半导体器件PAC中，使用具有高电导率的焊料以便减小导通电阻。
注意，在作为产品完成之后，实施例1中的半导体器件PAC被安装在形成电子器件单元的布线板上。在这种情况下，使用焊料连接半导体器件PAC和布线板。在使用焊料提供连接的情况下，需要用于熔化焊料以便提供连接的热处理(回流)。
在用于连接半导体器件PAC和布线板的焊料与在上面所述的半导体器件PAC中使用的焊料是相同材料的情况下，通过在连接半导体器件PAC和布线板时所执行的热处理(回流)，还熔化用于半导体器件PAC内的焊料。在这种情况下，可能发生问题，诸如由于焊料的熔化所导致的体积膨胀或者熔焊料向外部的泄露，在密封半导体器件PAC的树脂中形成裂纹。
为了阻止这种情况，在半导体器件PAC内，使用高熔点焊料。在这种情况下，在半导体器件PAC内使用的高熔点焊料不被连接半导体器件PAC和布线板时所执行的热处理(回流)熔化。因此，可以阻止诸如由于高熔点焊料的熔化所导致的体积膨胀或者熔焊料向外部的泄露，在密封半导体器件PAC的树脂中形成裂纹的问题。
作为此处使用的连接半导体器件PAC和布线板的焊料，使用以，例如，锡(Sn)-银(Ag)-铜(Cu)合金为代表的具有大约220℃的熔点的焊料。在回流过程中，半导体器件PAC被加热到大约260℃。因此，作为在本说明书中提及的高熔点焊料，旨在使用即使被加热到大约260℃时也不熔化的焊料。所述焊料的代表性例子包括具有不低于300℃的熔点、大约350℃的回流温度、以及不少于90wt％(重量百分比)的Pb(铅)含量的焊料。
基本上，在实施例1中的半导体器件PAC中，假设用作导电粘合剂ADH1的高熔点焊料和用作导电粘合剂ADH2的高熔点焊料具有相同的材料组分。然而，其材料组分不限于此。例如，还可以用不同材料组分形成用于形成导电粘合剂ADH1的高熔点焊料以及形成导电粘合剂ADH2的高熔点焊料。
〈IGBT的结构〉
接着，参考附图，将给出IGBT Q1和二极管FWD的结构的描述，IGBT Q1和二极管FWD中的每一个形成实施例1中的逆变电路INV。
图10是示出了形成有IGBT Q1的半导体芯片CHP1的外部形状的平面图。在图10中，示出了半导体芯片CHP1的主表面(正面)。如图10所示，实施例1中的半导体芯片CHP1具有矩形二维形状，该矩形二维形状具有长边LS(CHP1)和短边SS(CHP1)。在具有矩形形状的半导体芯片CHP1的正面上，形成具有矩形形状的发射极电极焊盘EP。沿着半导体芯片CHP1的长边方向，形成多个电极焊盘。特别地，作为所述电极焊盘，在图10中从左到右的方向上布置栅极电极焊盘GP、温度感测电极焊盘TCP、温度感测电极焊盘TAP、电流感测电极焊盘SEP、以及Kelvin感测电极焊盘KP。因此，在具有矩形形状的半导体芯片CHP1的正面上，发射极电极焊盘EP和所述电极焊盘被沿着短边方向布置，而所述多个电极焊盘被沿着长边方向形成。此时，发射极电极焊盘EP的大小(二维面积)远大于所述多个电极焊盘的大小。
图11是示出了半导体芯片CHP1的与其正面相反的背面的平面图。如图11所示，可以看出，在半导体芯片CHP1的整个背面之上，形成具有矩形形状的集电极电极焊盘CP。
随后，将给出在半导体芯片CHP1内形成的电路的配置的描述。图12是示出了在半导体芯片CHP1内形成的电路的例子的电路图。如图12所示，半导体芯片CHP1形成有IGBT Q1、感测IGBT Q2和温度感测二极管TD。IGBT Q1是主IGBT，并且用于驱动控制图3所示的三相感应电机MT。IGBT Q1形成有发射极电极、集电极电极和栅极电极。IGBT Q1的发射极电极通过图10所示的发射极电极焊盘EP与发射极端子ET电连接。IGBT Q1的集电极电极通过图11所示的集电极电极焊盘CP与集电极端子CT电连接。IGBT Q1的栅极电极通过图10所示的栅极电极焊盘GP与栅极端子GT电连接。
IGBT Q1的栅极电极与图3所示的门控电路GC连接。此时，通过经由栅极端子GT对IGBT Q1的栅极电极应用来自门控电路GC的信号，可以由门控电路GC控制IGBT Q1的开关操作。
提供感测IGBT Q2以便感测在IGBT Q1的集电极和发射极电极之间流动的过电流。即，提供感测IGBT Q2作为逆变电路INV，以便感测在IGBT Q1的集电极和发射极电极之间流动的过电流，并且保护IGBT Q1不会由于过电流出现故障。在感测IGBT Q2中，感测IGBT Q2的集电极电极与IGBT Q1的集电极电极电连接，并且感测IGBT Q2的栅极电极与IGBT Q1的栅极电极电连接。感测IGBTQ2的发射极电极通过图10所示的电流感测电极焊盘SEP与除了IGBT Q1的发射极电极之外的电流感测端子SET电连接。电流感测端子SET与在外部提供的电流感测电路连接。该电流感测电路基于来自感测IGBT Q2的发射极电极的输出，感测IGBT Q1中的集电极-发射极电流。当过电流流动时，该电流感测电路中断施加于IGBTQ1的栅极电极的栅极信号以便保护IGBT Q1。
特别地，感测IGBT Q2用作电流检测元件，用于防止由于负载短路等等引起的过电流在IGBT Q1中流动。感测IGBT Q2被设计为，例如，主IGBT Q1中流动的电流和在检测IGBT Q2中流动的电流的电流比满足IGBT Q1:感测IGBT Q2＝1000:1。即，当允许200A的电流在主IGBT Q1中流动时，允许200mA的电流在感测IGBTQ2中流动。
在一个实际的应用中，提供与感测IGBT Q2的发射极电极电连接的外部传感电阻器，以便向控制电路反馈传感电阻器的两端之间的电压。当传感电阻器的两端之间的电压变得不低于设定的电压时，该控制电路执行控制操作以便断开电源。即，当在主IGBT Q1中流动的电流成为过电流时，感测IGBT Q2中流动的电流也增加。结果，在传感电阻器中流动的电流也增加，从而增加传感电阻器的两端之间的电压，并且当其间的电压变得不低于该设定值时，可以识别出在主IGBT Q1中流动的电流处于过电流状态。
提供温度感测二极管TD以便感测IGBT Q1的温度(在更宽泛的意义上说，半导体芯片CHP1的温度)。即，温度感测二极管TD中的电压根据IGBT Q1的温度而改变，因此感测IGBT Q1的温度。温度感测二极管TD形成有通过在多晶硅中引入不同导电型的杂质而形成的pn结，并且具有阴极电极(负电极)和阳极电极(正电极)。阴极电极经由在半导体芯片CHP1的上表面上形成的温度感测电极焊盘TCP(见图10)通过内部布线与图12所示的温度感测端子TCT电连接。类似地，阳极电极经由在半导体芯片CHP1的上表面上形成的温度感测电极焊盘TCP(见图10)通过内部布线与图12所示的温度感测端子TAT电连接。
温度感测端子TCT和TAT与在外部提供的温度感测电路连接。该温度感测电路基于与温度感测二极管TD的阴极电极和阳极电极连接的温度感测端子TCT和TAT之间的输出，间接地感测IGBT Q1的温度。当感测到的温度成为不低于给定的固定温度时，该温度感测电路中断施加于IGBT Q1的栅极电极的栅极信号，以便保护IGBTQ1。
如上所述，由PN结二极管形成的温度感测二极管TD具有当给其施加不低于给定固定值的正向电压时，在温度感测二极管TD中流动的正向电流迅速增加的性质。正向电流开始迅速流动的电压值根据温度而改变。当温度上升时，该电压值降低。因此，实施例1利用温度感测二极管TD的上述性质。通过允许固定的电流在温度感测二极管TD中流动，并且测量温度感测二极管TD的两端之间的电压，可以间接地监测温度。在一个实际的应用中，通过将如此测量的温度感测二极管TD中的电压值(温度信号)反馈给控制电路，控制元件的操作温度不超过保证值(例如，150到175℃)。
随后，在图12中，IGBT Q1的发射极电极与发射极端子ET电连接，并且还与除发射极端子ET以外的Kelvin端子KT电连接。Kelvin端子KT通过内部布线与在半导体芯片CHP1的上表面上形成的Kelvin感测电极焊盘KP(见图10)电连接。因此，IGBT Q1的发射极电极通过Kelvin感测电极焊盘KP与Kelvin端子KT电连接。Kelvin端子KT用作用于检测主IGBT Q1的端子。即，在允许大电流在主IGBT Q1中流动的测试过程中，当从IGBT Q1的发射极端子ET感测电压时，大的电流在发射极端子ET中流动，因此不能再忽视由于布线电阻产生的电压降，并且变得难以测量准确的导通电阻。为了防止这种情况，在实施例1中，提供Kelvin端子KT作为与IGBT Q1的发射极端子ET电连接但是其中没有大的电流流动的电压感测端子。即，在允许大电流流动的测试过程中，通过从Kelvin端子测量发射极电极处的电压，可以测量IGBT Q1的导通电压，而不受大电流的影响。Kelvin端子KT还用作用于栅极驱动输出的电独立的参考引脚。
因此，实施例1中的半导体芯片CHP1配置为能够与包括电流感测电路、温度感测电路等等的控制电路连接。这允许改进包括在半导体芯片CHP1中的IGBT Q1的操作可靠性。
〈IGBT的器件结构〉
随后，将给出IGBT Q1的器件结构的描述。图13是示出了实施例1中的IGBT Q1的器件结构的截面图。在图13中，IGBT Q1具有集电极电极CE(集电极电极焊盘CP)，并且在集电极电极CE之上形成p+型的半导体区域PR1。在p+型半导体区域PR1之上，形成n+型半导体区域NR1。在n+型半导体区域NR1之上，形成n-型半导体区域NR2。在n-型半导体区域NR2之上，形成P型半导体区域PR2，并且形成沟槽TR以延伸通过该P型半导体区域PR2并且到达n-型半导体区域NR2。另外，与沟槽TR对齐地形成作为发射极区域的n+型半导体区域ER。在沟槽TR中的每一个内，形成由例如氧化硅膜形成的栅极绝缘膜GOX，并且通过栅极绝缘膜GOX形成栅极电极GE。栅极电极GE由例如多晶硅膜形成，以便被嵌入沟槽TR中的每一个内。
在这样配置的IGBT Q1中，栅极电极GE通过图10所示的栅极电极焊盘GP与栅极端子GT连接。类似地，作为发射极区域的n+型半导体区域ER通过发射极电极EE(发射极电极焊盘EP)与发射极端子ET电连接。作为集电极区域的p+型半导体区域PR1与在该半导体芯片的背面上形成的集电极电极CE电连接。
这样配置的IGBT Q1具有功率MOSFET的高速开关性质和电压驱动性质以及双极晶体管的低导通电压性质中的每一个。
注意，n+型半导体区域NR1被称为缓冲层。提供n+型半导体区域NR1以便防止穿通(punch-through)现象，其中当IGBT Q1截止时从p型半导体区域PR2生长到n型半导体区域NR2内的耗尽层与在n-型半导体区域NR2之下的层中形成的p+型半导体区域PR1接触。还出于限制从p+型半导体区域PR1注入n-型半导体区域NR2内的空穴的数目的目的，提供n+型半导体区域NR1。
〈IGBT的操作〉
接着，将给出实施例1中的IGBT Q1的操作的描述。首先，将给出IGBT Q1的导通操作的描述。在图13中，通过在栅极电极GE和作为发射极区域的n+型半导体区域ER之间施加足够的正电压，具有沟槽-栅极结构的MOSFET导通。在这种情况下，形成集电极区域的p+型半导体区域PR1和n-型半导体区域NR2之间的区域被正向偏置，因此发生空穴从p+型半导体区域PR1注入到n-型半导体区域NR2中。随后，等同于注入的空穴的正电荷的电子集中于n-型半导体区域NR2内。结果，在n-型半导体区域NR2中发生电阻下降(电导率调制)，以便将IGBT Q1置于导通状态。
p+型半导体区域PR1和n-型半导体区域NR2之间的结电压被加到该导通电压上。然而，因为n-型半导体区域NR2的电阻值由于电导率调制减小了一个数量级，对于考虑导通电阻的大部分的高击穿电压，IGBT Q1的导通电压比功率MOSFET的导通电压低。因此，可以看出IGBT Q1是对于实现较高击穿电压有效的器件。即，在功率MOSFET中，为了增加其击穿电压，必须增加作为漂移层的外延层的厚度。然而，在这种情况下，导通电阻也增加。相反，在IGBTQ1中，即使当增加n-型半导体区域NR2的厚度以便实现更高的击穿电压时，在IGBT Q1的导通操作过程中发生电导率调制。这允许IGBT Q1具有比功率MOSFET的导通电阻低的导通电阻。即，采用IGBT Q1，即使当实现更高击穿电压时，可以实现具有比功率MOSFET的导通电阻低的导通电阻的器件。
随后，将给出IGBT Q1的截止操作的描述。当栅极电极GE和作为发射极区域的n+型半导体区域ER之间的电压减小时，具有沟槽-栅极结构的MOSFET截止。在这种情况下，空穴从p+型半导体区域PR1到n-型半导体区域NR2的注入停止，并且已经注入的空穴(包括达到生存期末端的空穴)也减少，。剩余的空穴直接向着发射极电极EE流动(尾电流)，并且在该流动结束时，IGBT Q1进入截止状态。因此，允许IGBT Q1执行导通/截止操作。
〈续流二极管二极管的结构〉
图14是示出了形成有二极管FWD的半导体芯片CHP2的外部形状的平面图。在图14中，示出了半导体芯片CHP2的主表面(正面)。如图14所示，实施例1中的半导体芯片CHP2的二维形状是具有长边LS(CHP2)和短边SS(CHP2)的矩形。在具有矩形形状的半导体芯片CHP2的正面上，形成具有矩形形状的阳极电极焊盘ADP。在另一方面，在半导体芯片CHP2的与其正面相反的整个背面上，形成具有矩形形状的阴极电极焊盘。
随后，将给出二极管FWD的器件结构的描述。图15是示出了二极管FWD的器件结构的截面图。在图15中，在半导体芯片的背面上，形成阴极电极CDE(阴极电极焊盘CDP)，并且在阴极电极CDE之上，形成n+型半导体区域NR3。在n+型半导体区域NR3之上，形成n-型半导体区域NR4，并且在n-型半导体区域NR4之上，形成彼此间隔开的P型半导体区域PR3。在P型半导体区域PR3之间，形成p-型半导体区域PR4。在P型半导体区域PR3和p-型半导体区域PR4之上，形成阳极电极ADE(阳极电极焊盘ADP)。阳极电极ADE由例如铝硅合金形成。
〈二极管的操作〉
在这样配置的二极管FWD中，当给阳极电极ADE施加正电压，并且给阴极电极CDE施加负电压时，n-型半导体区域NR4和P型半导体区域PR3之间的pn结被正向偏置，因此电流流动。在另一方面，当给阳极电极ADE施加负电压，并且给阴极电极CDE施加正电压时，n-型半导体区域NR4和P型半导体区域PR3之间的pn结被反向偏置，因此没有电流流动。以这种方式，可以操作具有整流功能的二极管FWD。
实施例1中的半导体器件被如上所述配置。随后，将给出其中安装了该半导体器件的电子器件的制造方法的描述。特别地，首先将给出实施例1的半导体器件的制造方法的描述。然后，将给出使用该制造的半导体器件的电子器件的制造方法的描述。
〈实施例1中的半导体器件的制造方法〉
1.提供基材的步骤(引线框架)
首先，如图16A和16B所示，提供引线框架LF和芯片安装部分TAB。在实施例1，引线框架LF和芯片安装部分TAB被配置为分离的组件。使用，例如，定位夹具调整引线框架LF和芯片安装部分TAB之间的位置关系。此处，如图16B所示，芯片安装部分TAB比引线框架LF厚。
注意，引线框架LF形成有多个引线LD1和多个引线LD2。在芯片安装部分TAB中，提供通孔TH以便从芯片安装部分TAB的第二表面(背面)延伸到其第一表面(正面)。
2.芯片安装步骤
接着，如图16A和16B所示，在芯片安装部分TAB上，形成由高熔点焊料制成的导电粘合剂ADH1。特别地，通过使用，例如，焊料印刷方法，在芯片安装部分TAB上印刷由高熔点焊料制成的导电粘合剂ADH1。
作为此处提及的高熔点焊料，旨在使用即使当被加热到大约260℃也不熔化的焊料。高熔点焊料的例子包括具有Pb(铅)的高含量、不低于300℃的熔点和大约350℃的回流温度的富Pb高熔点焊料。
随后，在芯片安装部分TAB上，安装形成有IGBT的半导体芯片CHP1和形成有二极管的半导体芯片CHP2。此时，形成有IGBT的半导体芯片CHP1被置于更靠近引线LD2的位置，并且形成有二极管的半导体芯片CHP2被置于更靠近引线LD1的位置。即，在平面图中，半导体芯片CHP2被安装为介于引线LD1和半导体芯片CHP1之间，并且半导体芯片CHP1被安装为介于引线LD2和半导体芯片CHP2之间。
形成有二极管的半导体芯片CHP2被这样放置，从而在半导体芯片CHP2的背面上形成的阴极电极焊盘通过导电粘合剂ADH1接触芯片安装部分TAB。结果，在半导体芯片CHP2的正面上形成的阳极电极焊盘ADP面向上。
在另一方面，形成有IGBT的半导体芯片CHP1被这样放置，从而在半导体芯片CHP1的背面上形成的集电极电极焊盘通过导电粘合剂ADH1接触芯片安装部分TAB。结果，半导体芯片CHP的阴极电极焊盘和半导体芯片CHP1的集电极电极焊盘通过芯片安装部分TAB彼此电连接。
因此，发射极电极焊盘EP和包括均形成在半导体芯片CHP1的正面上的栅极电极焊盘GP、温度感测电极焊盘TCP、温度感测电极焊盘TAP、电流感测电极焊盘SEP和Kelvin感测电极焊盘KP的多个电极面向下。形成有IGBT的半导体芯片CHP1被安装在芯片安装部分TAB上，从而发射极电极焊盘EP被定位为更靠近引线LD1，并且所述多个电极焊盘被布置为更靠近引线LD2。
注意，安装形成有IGBT的半导体芯片CHP1和形成有二极管的半导体芯片CHP2的顺序不是确定的。可以首先安装半导体芯片CHP1，然后安装半导体芯片CHP2，或者首先安装半导体芯片CHP2，然后安装半导体芯片CHP1。
3.电连接步骤
接着，如图17A和17B所示，在半导体芯片CHP2的阳极电极焊盘ADP上，形成由例如高熔点焊料制成的导电粘合剂ADH2。然后，在半导体芯片CHP1的发射极电极焊盘EP上，形成由例如高熔点焊料制成的导电粘合剂ADH2。另外，如图17A和17B所示，在引线LD1中的每一个的部分区域上，也形成由例如高熔点焊料制成的导电粘合剂ADH2。
特别地，通过使用，例如涂敷法，在半导体芯片CHP1、半导体芯片CHP2和引线LD1中的每一个的部分区域上均匀地施加由例如高熔点焊料制成的导电粘合剂ADH2。此时形成的导电粘合剂ADH2可以具有与上面所述的导电粘合剂ADH1相同或不同的材料组分。
然后，如图17A和17B所示，在引线LD1之上，安装半导体芯片CHP2、半导体芯片CHP1、卡子CLP。
因此，引线LD1、在半导体芯片CHP2上形成的阳极电极焊盘ADP和在半导体芯片CHP1上形成的发射极电极焊盘EP被以卡子CLP彼此电连接。
随后，对由高熔点焊料制成的导电粘合剂ADH1和由高熔点焊料制成的导电粘合剂ADH2执行回流。特别地，在例如大约350℃的温度下加热包括导电粘合剂ADH1和ADH2的引线框架LF。以这种方式，可以熔化由高熔点焊料制成的导电粘合剂ADH1和由高熔点焊料制成的导电粘合剂ADH2。
然后，为了去除包含于高熔点焊料中的每一个内的焊剂，执行焊剂清理。然后，就改进在后续处理中执行的导线接合步骤的导线接合能力而言，对引线框架LF1的正面执行等离子体处理，以便清理引线框架LF的表面。
随后，如图18A和18b所示，执行导线接合步骤。例如，如图18A所示，引线LD2和栅极电极焊盘GP被以导线W电连接，并且引线LD2和温度感测电极焊盘TCP被以导线W电连接。另外，引线LD2和温度感测电极焊盘TAP被以导线W电连接，并且引线LD2和电流感测电极焊盘SEP被以导线W电连接。另外，引线LD2和Kelvin感测电极焊盘KP被以导线W电连接。此时，在实施例1中，引线LD2布置在与卡子CLP连接的引线LD1的相反侧。因此，可以执行导线接合步骤，而不用考虑卡子CLP的干扰。
4.密封(模制)步骤
接着，如图19A和19B所示，密封半导体芯片CHP1、半导体芯片CHP2、芯片安装部分TAB的一部分、引线LD1中的每一个的一部分、多个引线LD2中的每一个的一部分、卡子CLP和导线W，以便形成密封体MR。
此时，密封体MR具有上表面、与上表面相反的下表面，在其厚度取向上定位在上表面和下表面之间的第一侧表面，以及面对所述第一侧表面的第二侧表面。在图19A中，示出了第一侧表面S1和第二侧表面S2。另外，在密封体MR中，引线LD1从密封体MR的第一侧表面(边S1)突出，并且多个引线LD2从密封体MR的第二侧表面(边S2)突出。
注意，从上面所述的密封体MR的下表面，暴露芯片安装部分TAB的第二表面(背面)，虽然在图19A和19B中未示出。如图18A所示，芯片安装部分TAB的二维面积比半导体芯片CHP1和CHP2的总体二维面积大。在芯片安装部分TAB的在平面图中不与半导体芯片CHP1和CHP2重叠的部分中，形成通孔TH，以便穿过芯片安装部分TAB从其第一表面(正面)延伸到其第二表面(背面)。在通孔TH中的每一个内，嵌入密封体MR该一部分。因此，根据实施例1，通过嵌入通孔TH的树脂实现的固定(anchor)作用改进了密封体MR和芯片安装部分TAB之间的粘合强度。
在实施例1中的密封步骤中，密封体MR被配置为芯片安装部分TAB的一部分不从密封体MR的侧表面突出。然而，密封体MR的配置不限于此。例如，密封体MR还可以被形成为芯片安装部分TAB的一部分从密封体MR的侧表面突出。在这种情况下，如图19A所示，密封体MR还可以被形成为具有与第一侧表面(边S1)和第二侧表面(边S2)中的每一个相交的第三侧表面(边S3)，以及与第一和第二侧表面中的每一个相交，以便面向第三侧表面的第四侧表面(边S4)，从而芯片安装部分TAB的一部分从密封体MR的第三和第四侧表面中的每一个突出。
5.外部电镀步骤
然后，如图20A和20B所示，在芯片安装部分TAB、从密封体MR的背面暴露出来的引线LD1中的每一个的一部分的表面、以及引线LD2中的每一个的一部分的表面上，形成作为导体膜的电镀层PF(锡膜)。即，在从密封体MR暴露出来的引线LD1的部分、从密封体MR暴露出来的多个引线LD2的部分、以及芯片安装部分TAB的第二表面(背面)之上，形成电镀层PF。
6.标记步骤
然后，在由树脂制成的密封体MR的正面上形成信息(标记)，诸如，产品名称和型号。注意，作为用于形成标记的方法，可以使用通过印刷方法印刷标记的方法，或者通过以激光照射密封体的正面铭刻标记的方法。
7.单片切割步骤
随后，通过切割多个引线LD1中的每一个的一部分和多个引线LD2中的每一个的一部分，将多个引线LD1和多个引线LD2与引线框架LF分离。以这种方式，如图21所示，可以制造实施例1中的半导体器件PAC。其后，多个引线LD1中的每一个和多个引线LD2中的每一个接受成形处理。然后，在执行测试，例如，电性能的测试步骤之后，被确定为无缺陷的每个半导体器件PAC被发货。在实施例1的电子器件EA1的制造处理中，使用作为无缺陷产品发货的半导体器件PAC。
注意，在实施例1中，给出了使用高熔点焊料作为导电粘合剂ADH1和ADH2的例子的描述，但是导电粘合剂ADH1和ADH2不限于此。例如，使用诸如环氧树脂的材料作为粘合剂，并且包含银填充物((Ag)填充物)的银膏也可以被用作导电材料ADH1和ADH2。
〈实施例1中的电子器件的制造方法〉
随后，将给出实施例1的电子器件的制造方法的描述。首先，如图22所示，提供布线板WB。在布线板WB的上表面上，形成有P电极PE、U电极UE和N电极NE。P电极与P端子PTE电连接。U电极UE与U端子UTE电连接。N电极NE与N端子NTE电连接。
换言之，如图22所示，布线板WB具有包括一对长边和与该对长边相交的一对短边的矩形形状。特别地，布线板WB具有与Y方向平行延伸的第一和第二长边LS1和LS2，并且还具有与X方向平行延伸的第一短边和第二短边SS1和SS2。在实施例1布线板WB中，在第一短边SS1旁边提供P端子PTE，而在第二短边SS2旁边提供U端子UTE和N端子NTE。
接着，如图23所示，在布线板WB上安装半导体器件PAC。特别地，如图23所示，半导体器件PAC1被安装在布线板WB上，从而半导体器件PAC1的发射极端子ET1与在布线板WB上形成的N电极NE电连接，并且半导体器件PAC1的信号端子SGT1与衬底布线电连接。此时，半导体器件PAC的背面与在布线板WB上形成的U电极UE电连接。
然后，如图24所示，半导体器件PAC2被安装在布线板WB上。特别地，如图24所示，半导体器件PAC2被安装在布线板WB上，从而半导体器件PAC2的发射极端子ET2与在布线板WB上形成的U电极UE电连接，并且半导体器件PAC2的信号端子SGT2与衬底布线电连接。此时，半导体器件PAC2的背面与在布线板WB上形成的P电极PE电连接。
在实施例1中，如图24所示，半导体器件PAC2被安装在布线板WB的上表面上，从而在平面图中，半导体器件PAC2的取向相对于半导体器件PAC1的取向倾斜大约90度。换言之，半导体器件PAC1被安装在布线板WB的上表面上，从而发射极端子ET1和信号端子SGT1被沿着布线板WB的该对短边在其上延伸的X方向布置。在另一方面，半导体器件PAC2被安装在布线板WB的上表面上，从而发射极端子ET2和信号端子SGT2被沿着布线板WB的该对长边在其上延伸的Y方向布置。以这种方式，可以制造实施例1中的电子器件单元EAU1。
其后，如图4所示，组合三个制造的电子器件单元EAU1，以便制造对应于三相逆变器的电子器件EA1。特别地，在三个电子器件单元EAU1被布置为在该对短边在其上延伸的X方向上对齐之后，在三个电子器件单元EAU1上形成的相应的P端子PTE被与连接部件CNT1连接，而在三个电子器件单元EAU1上形成的相应的N端子NTE被与连接部件CNT2连接。然后，通过在连接部件CNT1和CNT2之间连接电容器元件CAP，可以制造实施例1中的电子器件EA1。
〈实施例1的特征〉
实施例1的特征在于，例如，如图6所示，半导体器件PAC1和PAC2被安装在布线板WB的上表面上，从而在平面图中，半导体器件PAC2的取向相对于半导体器件PAC1的取向倾斜大约90度。即，半导体器件PAC1被安装在布线板WB的上表面上，从而发射极端子ET1和信号端子SGT1被沿着布线板WB的该对短边在其上延伸的X方向布置。在另一方面，半导体器件PAC2被安装在布线板WB的上表面上，从而发射极端子ET2和信号端子SGT2被沿着布线板WB的该对长边在其上延伸的Y方向布置。
因此，根据实施例1，可以减小P端子PTE和U端子UTE之间的路线长度，以便允许减小P端子PTE和U端子UTE之间的寄生电阻。
将在比较实施例1的电子器件单元EAU1和相关领域技术的电子器件单元EAU(R)的同时，给出对实施例1的优点的特定描述。
图25A是示出了相关领域技术的电子器件单元EAU(R)的二维配置的示意图。图25B是示出了实施例1中的电子器件单元EAU1的二维配置的示意图。
首先，在图25A中，在相关领域技术中，安装在布线板WB上的半导体器件PAC1和PAC2具有相同取向。即，半导体器件PAC1的发射极端子ET1和信号端子SGT1被沿着X方向布置，并且半导体器件PAC2的发射极端子ET2和信号端子SGT2也被沿着X方向布置。在这种情况下，如图25A所示，U端子UTE和N端子NTE之间的电流路径RT2较短，而P端子PTE和U端子UTE之间的电流路径RT1较长。因此，在相关领域技术中，不合需要地增加了P端子PTE和U端子UTE之间的寄生电阻。这意味着，在相关领域技术中，由电流路径RT1中的寄生电阻和寄生电容的乘积限定的信号传输的延迟时间增加了。因此，就改进电子器件的以高速开关为代表的性能而言，存在改进空间。
因此，在实施例1中，采取减小电流路径RT1的长度的方法。即，如图25B所示，在实施例1的电子器件单元EAU1中，半导体器件PAC1和PAC2被安装在布线板WB的上表面上，从而半导体器件PAC2的取向相对于半导体器件PAC2的取向倾斜大约90度。即，在实施例1中，半导体器件PAC1的发射极端子ET1和信号端子SGT1被沿着X方向布置，而半导体器件PAC2的发射极端子ET2和信号端子SGT2被沿着布线板WB的Y方向布置。
结果，当将图25A和25B彼此对比时，可以看出图25B所示的P端子PTE和U端子UTE之间的电流路径RT1比图25A所示的P端子PTE和U端子UTE之间的电流路径RT1显著地短。即，如实施例1，通过在布线板WB上布置半导体器件PAC1和PAC2，使得半导体器件PAC1和PAC2的取向相差大约90度，电流路径RT1的长度可被减小为比半导体器件PAC1和PAC2具有相同取向的相关领域技术中电流路径的长度的短。结果，根据实施例1，P端子PTE和U端子UTE之间的寄生电阻可被减小为比相关领域技术中的寄生电阻小。这意味着，在实施例1的电子器件单元EAU1中，由电流路径RT1中的寄生电阻和寄生电容的乘积限定的信号传输的延迟时间可被减小为比相关领域技术的信号传输的延迟时间短。因此，采用实施例1的电子器件单元EAU1，可以改进电子器件的以高速开关为代表的性能。
实施例1的技术思想基于使用预先以树脂密封的半导体器件PAC1和PAC2制造电子器件单元EAU1的假设。在这种情况下，因为使用预先以树脂密封的半导体器件，不再需要电子器件的制造处理中的封装步骤，以便允许减少制造处理时间。另外，因为可以不进行任何修改地使用每一个被确定为无缺陷的多个半导体器件，可以获得改进电子器件的成品率的优点。
然而，当该电子器件是由其中IGBT和二极管被以树脂密封的各个半导体器件形成时，在所述半导体器件内提供的外部连接端子的位置是固定的。结果，不合需要地增加了该电子器件的输入端和输出端之间的电流路径，除非谨慎地考虑包括IGBT和二极管的每一个半导体器件在布线板上的布置/布局。特别地，如图25A所示的相关领域技术，当半导体器件PAC1和PAC被简单地安装在布线板WB上以便具有相同取向时，不合需要地增长了P端子PTE和U端子UTE之间的电流路径RT1。即，在使用预先以树脂密封的半导体器件的技术中，由于在半导体器件上提供的外部连接端子的固定位置，显著地增长了P端子PTE和U端子UTE之间的电流路径。
因此，在本实施例的技术思想中，采用即使当P端子PTE和U端子UTE之间的连接的灵活性受到在半导体器件上提供的外部连接端子的固定位置的限制时，最小化P端子和U端子UTE之间的电流路径的方法。特别地，半导体器件PAC1和PAC2被这样布置在布线板WB上，使得半导体器件PAC1的取向和半导体器件PAC2的取向相差大约90度。实施例1的特征在于这个要点，并且即使当在半导体器件上提供的外部端子的位置是固定的时，也可以减小P端子PTE和U端子UTE之间的电流路径。即，在实施例1中，通过使用预先以树脂密封的半导体器件PAC1和PAC2，即使在外部端子的固定位置的约束下，也可以最小化P端子PTE和U端子UTE之间的电流路径RT1，同时保持能够减少制造处理时间和改进成品率的优点。结果，根据实施例1，可以改进电子器件的以高速开关为代表的性能，同时保持能够减少制造处理时间和改进成品率的优点。
另外，在实施例1的电子器件单元EAU1中，如图25B所示，考虑了设置半导体器件PAC2的位置和设置在布线板WB上形成的P电极PTE的位置，以便最大化电流路径RT1和半导体器件PAC2的栅极端子GT2之间的距离。因此，采用实施例1的电子器件单元EAU1，还可以实现可靠性的改进。
特别地，电流在P端子PTE和U端子UTE之间流动。当电流流动时，不可避免地围绕该电流形成磁场。该磁场的强度随着该电流的大小的增加而增加。因此，当允许较大的电流流动时，该磁场被增大。此时，当例如电流路径RT1和栅极端子GT2彼此接近时，栅极端子GT2因此受到该磁场的影响。即，当栅极端子GT2被置于其中有大电流流动的电流路径RT附近时，由于电流路径RT1的大电流的流动而产生的电磁感应噪声被施加到栅极端子GT2。在这种情况下，可能遇到这样的情况，其中，例如，不低于设置值的电压被施加到IGBT的栅极电极，从而可能引起IGBT的击穿。换言之，在栅极端子GT2被提供在电流路径RT1附近的配置中，由大电流产生的大磁场还增加电磁感应噪声，该电磁感应噪声不利地影响栅极端子GT2。
为此，在实施例1的半导体器件PAC2中，如例如图25B所示，其中有大电流流动的电流路径RT1和传输极弱信号的栅极端子GT2被布置为彼此相距最大距离。结果，根据实施例1，即使当产生了通过使得大电流在电流路径RT1中流动而产生的大磁场所导致的电磁感应噪声时，也可以抑制电磁感应噪声不利地影响栅极端子GT2。即，在实施例1的半导体器件PAC2中，栅极端子GT2被设置为最大限度地远离电流路径RT1。因此，即使当处理大电流时，也可以减小由大电流形成的磁场所导致的电磁感应噪声的影响，并且因此改进实施例1的电子器件单元EAU1的可靠性。
〈变型1〉
接着，将给出变型1中的电子器件单元EAU2的配置的描述。变型1中的电子器件单元EAU2具有与图6所示的实施例1的电子器件单元EAU1大体相同的配置，因此主要给出对其差异的描述。
图26是示出了变型1中的电子器件单元EAU2的二维配置的示意图。在图26中，在变型1的电子器件单元EAU2中，与P端子PTE电连接的P电极PE和在半导体器件PAC2上提供的栅极端子GT2接近地布置。即，与例如图25B所示的栅极端子GT2被设置为远离电流路径RT1的实施例1相反，在变型1中，电流路径和栅极端子GT2被接近地布置。因此，实施例1的技术思想也适用于变型1所示的配置。
例如，就减少由大电流形成的磁场所导致的电磁感应噪声的影响而言，希望如实施例1那样增加电流路径RT1和栅极电极GT2之间的距离。然而，当不使用大电流时，即使当电流路径RT1和栅极电极GT2之间的距离被减小时，电磁感应噪声的影响被认为是小的。因此，也可以使用变型1中的电子器件单元EAU2的配置。
〈变型2〉
随后，将给出对变型2中的电子器件单元EAU3的配置的描述。变型2中的电子器件单元EAU3具有与例如图6所示的实施例1的电子器件单元EAU1大体相同的配置，因此主要给出对其差异的描述。
图27是示出了变型2中的电子器件单元EAU3的二维配置的示意图。在图27中，在变型2的电子器件单元EAU3中，P端子PTE和N端子NTE被形成在短边SS1旁边。在另一方面，U端子UTE被形成在短边SS2旁边。对于变型2所示的这种配置，实施例1的技术思想也是适用的。
图28A是示出了相关领域技术的电子器件单元EAU(R)的二维配置的示意图。图28B是示出了变型2中的电子器件单元EAU3的二维配置的示意图。如根据图28A和28B明显可见，图28B所示的P端子PTE和U端子UTE之间的电流路径RT1比图28A所示的P端子PTE和U端子UTE之间的电流路径RT1显著地短。即，在变型2中，半导体器件PAC1和PAC2被这样布置在布线板WB上，使得半导体器件PAC1和PAC2的取向相差大约90度。这允许电流路径RT1的长度比半导体器件PAC1和PAC2具有相同取向的相关领域技术短。
结果，在变型2中，P端子PTE和U端子UTE之间的寄生电阻也可被减小为比相关领域技术中的寄生电阻小。因此，在变型2的电子器件单元EAU3中，由电流路径RT1中的寄生电阻和寄生电容的乘积限定的信号传输的延迟时间也可被减小为比相关领域技术的信号传输的延迟时间短。因此，变型2中的电子器件单元EAU3也可以实现电子器件的以高速开关为代表的性能改进。
注意，从图28A和28B可见，在变型2中，U端子UTE和N端子NTE之间的电流路径RT2比相关领域技术中的电流路径RT2长。然而，因为在变型2的电子器件单元EAU3中电流路径RT1和RT2大体相等，即使当电流路径RT2较长时，也不认为存在严重的问题。
图29是示出了组合变型2的三个电子器件单元EAU3以便形成对应于三相逆变电路的电子器件EA1的例子的示意图。在图29中，变型2中的电子器件EA1配置这样的配置，其中三个电子器件单元EAU3被布置为在电子器件单元EAU3的短边在其上延伸的X方向上对齐。在被在三个电子器件单元EAU3中的每一个上提供的P端子PTE和N端子NTE之间，连接电容器元件CAP。即，在图29中，示出了与三个电子器件单元EAU3整体地连接的电容器元件CAP，但是更具体地，电容器元件CAP与电子器件单元EAU3中的每一个连接。
〈变型3〉
接着，将给出变型3中的电子器件单元EAU4的配置的描述。图30是示出了变型3中的电子器件单元EAU4的二维配置的示意图。在图30中，变型3的电子器件单元EAU4具有布线板WB上的半导体器件PAC1和PAC2。
半导体器件PAC1被安装在布线板WB的上表面上，使得发射极端子ET1和信号端子SGT1被沿着布线板WB的该对短边(短边SS1和SS2)在其上延伸的X方向布置。
类似地，半导体器件PAC2也被安装在布线板WB的上表面上，使得发射极端子ET2和信号端子SGT2被沿着布线板WB的该对短边(短边SS1和SS2)在其上延伸的X方向布置。
当假设穿过半导体器件PAC1的发射极端子ET1的尖端部分，并且在平行于布线板WB的该对长边(长边LS1和LS2)的Y方向上延伸的直线是第一假想线IL1，并且穿过半导体器件PAC2的发射极端子ET2的尖端部分并且在Y方向上延伸的直线是第二假想线IL2时，第一假想线IL1在X方向上的位置与第二假想线IL2在X方向上的位置不同。即，半导体器件PAC1和PAC2被在X方向上彼此偏移地安装在布线板WB上。
具体地，在变型3中，当假设X方向上的穿过半导体器件PAC1的中心的直线是中心线CL，中心线CL在X方向的位置与第二假想线IL2在X方向的位置重合。因此，在变型3的电子器件单元EAU4中，可以减小P端子PTE和U端子UTE之间的电流路径。下面将给出对这个方面的描述。
图31A是示出了相关领域技术的电子器件单元EAU(R)的二维配置的示意图。图31B是示出了变型3中的电子器件单元EAU4的二维配置的示意图。如根据图31A和31B明显可见，图31B所示的P端子PTE和U端子UTE之间的电流路径RT1比图31A所示的P端子PTE和U端子UTE之间的电流路径RT1显著地短。即，在变型3中，通过在X方向上彼此偏移的位置处布置半导体器件PAC1和PAC2，从而在X方向上穿过半导体器件PAC1的中心的中心线与穿过半导体器件PAC2的发射极端子ET2的尖端部分并且在Y方向上延伸的第二假想线重合，可以减小电流路径RT1。因此，在变型3的电子器件单元EAU4中，电流路径RT1的长度可被减小为比相关领域技术的电流路径短。
结果，在变型3中，P端子PTE和U端子UTE之间的寄生电阻也可被减小为比相关领域技术中的寄生电阻小。这意味着，在变型3的电子器件单元EAU4中，由电流路径RT1中的寄生电阻和寄生电容的乘积限定的信号传输的延迟时间可被减小为比相关领域技术的信号传输的延迟时间短。因此，变型3中的电子器件单元EAU4也可以实现电子器件的以高速开关为代表的性能改进。
注意，特定于变型3的优点在于这样的事实，即，如例如图30所示，可以从相同长边LS2引出半导体器件PAC1的信号端子SGT1和半导体器件PAC2的信号端子SGT2中的每一个。结果，根据变型3，可以简化控制电子器件单元EAU4的控制衬底(前置驱动器衬底)的布线布局。特别地，可以缩短前置驱动器衬底上的布线，并且增强布局灵活性。
即，前置驱动器衬底被安装在电子器件单元EAC4之上，并且前置驱动器衬底和电子器件单元EAU4的信号端子SGT1和SGT2彼此电连接。在这种情况下，信号端子SGT1和SGT2通过在垂直方向弯曲的中继端子与前置驱动器衬底连接。因此，如果信号端子SGT1和SGT2被配置为被从布线板WB的相同边引出，可以组合前置驱动器衬底之上的连接区域，以便允许简化前置驱动器衬底之上的布线布局。
〈变型4〉
接着，将给出变型4的电子器件EA1的配置的描述。例如，在实施例1中，给出了对如图4所示在X方向上布置三个电子器件单元EAU1，以便形成对应于三相逆变电路的电子器件EA1的例子的描述。然而，电子器件EA1的配置方面不限于此。例如，如图32所示，还可以通过在集成的布线板WB(INT)的上表面上安装六个半导体器件，配置对应于三相逆变电路的电子器件EA1。即，对应于三相逆变电路的电子器件EA1的配置方面不限于组合多个电子器件单元EAU1的形式，并且还可以使用集成的布线板WB(INT)的形式。即，实施例1的技术思想在各种配置方面都适用于电子器件EA1。
〈变型5〉
随后，将给出变型5中的电子器件EA1的配置的描述。图33是示出了实施例5中的电子器件EA1的二维配置的示意图。在图33所示的变型5中，以与变型4相同的方式，可以通过在集成的布线板WB(INT)的上表面上安装六个半导体器件配置对应于三相逆变电路的电子器件EA1。具体地，在变型5中，示出了在相同侧的旁边形成P端子PTE和N端子NTE的例子。因此，可以与布置P端子PTE和N端子NTE的位置无关地配置对应于三相逆变电路的电子器件EA1。
(实施例2)
接着，将给出实施例2中的电子器件单元的配置的描述。如例如图3所示，在典型的逆变电路中，第一到第三支路LG1到LG3中的每一个包括一个上臂和一个下臂。当允许大电流在逆变电路中流动，并且第一到第三支路LG1到LG3中的每一个由一个上臂和一个下臂形成时，可以设想该大电流超过在所述上下臂中流动的电流的可允许的量。为了防止这种情况，当允许大电流在逆变电路中流动时，例如，第一到第三支路LG1到LG3中的每一个可以由多个上臂和多个下臂形成。图34是示出了一个例子的电路图，其中关注集中于逆变电路的第一到第三支路LG1到LG3中的第一支路LG1，并且第一支路LG1由单位支路LG1A和单位支路LG1B形成。在图34中，作为单位支路LG1A的输出端，提供U端子UTE1，并且作为单位支路LG1B的输出端，提供U端子UTE2。结果，在图34所示的电路中，即使当允许大电流流动时，该电流可被分配给单位支路LG1A和单位支路LG1B。这可以提供与允许大电流在逆变电路中流动的配置的兼容性。
〈实施例2中的电子器件单元的配置〉
随后，将给出对应于图34所示的电路的电子器件单元EAU5的二维配置的描述。图35是示出了实施例2中的电子器件单元EAU5的二维配置的示意图。在图35中，布线板WB具有边S1A和S1B在Y方向上延伸，并且边S1C和S1D在X方向上延伸的矩形形状。在布线板WB上，安装半导体器件PAC1和PAC2、半导体器件PAC3以及半导体器件PAC4。半导体器件PAC1和PAC2是图34所示的单位支路LG1A的组件。在半导体器件PAC1中，形成IGBTQ1和二极管FWD，IGBT Q1和二极管FWD中的每一个形成单位支路LG1A的下臂。在另一方面，在半导体器件PAC2中，形成IGBT Q1和二极管FWD，IGBT Q1和二极管FWD中的每一个形成单位支路LG1A的上臂。
类似地，半导体器件PAC3和PAC4是图34所示的单位支路LG1B的组件。在半导体器件PAC3中，形成IGBT Q1和二极管FWD，IGBT Q1和二极管FWD中的每一个形成单位支路LG1B的下臂。在另一方面，在半导体器件PAC4中，形成IGBT Q1和二极管FWD，IGBT Q1和二极管FWD中的每一个形成单位支路LG1B的上臂。因此，实施例2中的电子器件单元EAU5包括四个半导体器件PAC1到PAC4，四个半导体器件PAC1到PAC4中的每一个由布线板WB上的相同结构形成。
半导体器件PAC1被安装在布线板WB的上表面上，使得半导体器件PAC1的发射极端子与布线板WB的N端子NTE电连接，并且使得在半导体器件PAC1的背面上形成的集电极端子(管芯焊盘)与布线板WB的U端子UTE1电连接。
半导体器件PAC2被安装在布线板WB的上表面上，使得半导体器件PAC2的发射极端子与布线板WB的U端子UTE1电连接，并且使得在半导体器件PAC2的背面上形成的集电极端子(管芯焊盘)与布线板WB的P端子PTE电连接。
半导体器件PAC3被安装在布线板WB的上表面上，使得半导体器件PAC3的发射极端子与布线板WB的N端子NTE电连接，并且使得在半导体器件PAC3的背面上形成的集电极端子(管芯焊盘)与布线板WB的U端子UTE2电连接。
半导体器件PAC4被安装在布线板WB的上表面上，使得半导体器件PAC4的发射极端子与布线板WB的U端子UTE2电连接，并且使得在半导体器件PAC4的背面上形成的集电极端子(管芯焊盘)与布线板WB的P端子PTE电连接。
如图35所示，半导体器件PAC2被安装在布线板WB的上表面上，使得在平面图中，半导体器件PAC2的取向相对于半导体器件PAC1的取向倾斜大约90度。这允许减小P端子PTE和U端子UTE1之间的电流路径的长度。类似地，半导体器件PAC4被安装在布线板WB的上表面上，使得在平面图中，半导体器件PAC4的取向相对于半导体器件PAC3的取向倾斜大约90度。这允许减小P端子PTE和U端子UTE2之间的电流路径的长度。
在布线板WB的边S1C处，形成P端子PTE，并且在面对边S1C的边S1D处，形成N端子NTE和U端子UTE1和UTE2。具体地，在实施例2中，P端子PTE和N端子NTE中的每一个被置于在与X方向正交的Y方向上延伸的假想线IL上。U端子UTE1和UTE2被布置在相对于假想线IL对称的位置处。类似地，半导体器件PAC1和PAC3被布置在相对于假想线IL对称的位置处，并且半导体器件PAC2和PAC4也被布置在相对于假想线IL对称的位置处。
因此，如图35所示，P端子PTE与U端子UTE1之间的电流路径和P端子PTE与U端子UTE2之间的电流路径相等，而U端子UTE1与N端子NTE之间的电流路径和U端子UTE2与N端子NTE之间的电流路径相等。结果，图34所示的单位支路LG1A和LG1B彼此相等，并且电流可被均匀分配到单位支路LG1A和LG1B。即，在实施例2的电子器件单元EAU5中，通过对称地布置U端子UTE1和UTE2，对称地布置半导体器件PAC1和PAC3，并且对称地布置半导体器件PAC2和PAC4，允许相等的电流流到单位支路LG1A和LG1B。因此，在实施例2的电子器件单元EAU5中，防止电流在单位支路之一中不均匀地流动。这可以有效地防止在单位支路之一中流动的电流超过可允许的值。
关于，例如，半导体器件PAC1到PAC2的布置，将给出半导体器件PAC1到PAC4中的IGBT和二极管的布置/布局的简要描述。
图36是示出了实施例2中的电子器件单元EAU5内的半导体器件PAC1到PAC4中的IGBT Q1和二极管FWD的布置/布局的示意图。在图36中，当将关注集中于半导体器件PAC1和PAC3中的每一个时，可以看出IGBT Q1和二极管FWD被布置为在X方向上对齐。具体地，布置被安装在半导体器件PAC1内的IGBT Q1和二极管FWD中的每一个的位置和布置被安装在半导体器件PAC3内的IGBT Q1和二极管FWD中的每一个的位置相对于该假想线对称。
类似地，在图36中，当将关注集中于半导体器件PAC2和PAC4中的每一个时，可以看出IGBT Q1和二极管FWD被布置为在Y方向上对齐。具体地，布置被安装在半导体器件PAC2内的IGBT Q1和二极管FWD中的每一个的位置和布置被安装在半导体器件PAC4内的IGBT Q1和二极管FWD中的每一个的位置相对于该假想线对称。
在另一方面，在图36中，当将关注集中于半导体器件PAC1和PAC2时，可以看出布置被安装在半导体器件PAC1内的IGBTQ1和二极管FWD中的每一个的位置相对于布置被安装在半导体器件PAC2内的IGBT Q1和二极管FWD中的每一个的位置偏移大约90度。类似地，当将关注集中于半导体器件PAC3和PAC4时，可以看出布置被安装在半导体器件PAC3内的IGBT Q1和二极管FWD中的每一个的位置相对于布置被安装在半导体器件PAC4内的IGBT Q1和二极管FWD中的每一个的位置偏移大约90度。
〈实施例3〉
〈实施例3中的电子器件单元的配置〉
随后，将给出实施例3中的电子器件单元的配置的描述。图37是示出了实施例3中的电子器件单元EAU6的二维配置的示意图。在图37中，布线板WB具有矩形形状，以及在Y方向上延伸的长边LS1和LS2。布线板WB还具有在X方向上延伸的短边SS1和SS2。在实施例3中，在短边SS1旁边提供P端子PTE，并且在短边SS2的旁边提供N端子NTE。在另一方面，在与X方向正交的Y方向上在介于P端子PTE和N端子NTE之间的位置处提供U端子UTE。实施例3的特征在于这个要点。
在实施例3的电子器件单元EAU6中，如图37所示，半导体器件PAC1和PAC2被安装在布线板WB的上表面上。此时，在实施例3中，半导体器件PAC1和PAC2具有相同的取向。特别地，半导体器件PAC1的发射极端子和信号端子被沿着Y方向布置，并且半导体器件PAC2的发射极端子和信号端子也被沿着Y方向布置。
实施例3中这样配置的电子器件单元EAU6具有与上面所述的实施例1中的电子器件单元EAU1不同的配置。然而，在实施例3的电子器件单元EAU6中，例如，P端子PTE和U端子UTE之间的电流路径也可被以与上面所述的实施例1相同的方式减小。
下面将在比较实施例3的电子器件单元EAU6和相关领域技术的电子器件单元EAU(R)的同时，给出实施例3的优点的特定描述。
图38A是示出了相关领域技术的电子器件单元EAU(R)的二维配置的示意图。图38B是示出了实施例3的电子器件单元EAU6的二维配置的示意图。
首先，在图38A中，在相关领域技术中，安装在布线板WB上的半导体器件PAC1和PAC2具有相同取向。即，半导体器件PAC1的发射极端子ET1和信号端子SGT1被沿着X方向布置，并且半导体器件PAC2的发射极端子ET2和信号端子SGT2也被沿着X方向布置。在这种情况下，如图38A所示，U端子UTE和N端子NTE之间的电流路径RT2的长度被减小，而P端子PTE和U端子UTE之间的电流路径RT1的长度增加。因此，在相关领域技术中，不合需要地增加了P端子PTE和U端子UTE之间的寄生电阻。这意味着，在相关领域技术中，由电流路径RT1中的寄生电阻和寄生电容的乘积限定的信号传输的延迟时间增加了。因此，在相关领域技术中，就改进电子器件的以高速开关为代表的性能而言，存在改进的空间。
在另一方面，在实施例3的半导体器件单元EAU6中，如图38B所示，半导体器件PAC2和PAC1也具有相同取向。即，在实施例3中，半导体器件PAC1的发射极端子和信号端子被沿着Y方向布置，并且半导体器件PAC2的发射极端子和信号端子也被沿着Y方向布置。
因此，相关领域技术的电子器件单元EAU(R)和实施例3的电子器件单元EAU6在半导体器件PAC2和PAC1具有相同取向的方面是类似的。然而，实施例3与相关领域技术的不同之处在于，如图38B所示，在与X方向正交的Y方向上在介于P端子PTE和N端子NTE之间的位置处提供U端子UTE。
结果，当将图38A和38B彼此对比时，可以看出图38B所示的P端子PTE和U端子UTE之间的电流路径RT1比图38A所示的P端子PTE和U端子UTE之间的电流路径RT1显著地短。即，通过如实施例3在与X方向正交的Y方向上在介于P端子PTE和N端子NTE之间的位置处提供U端子UTE，在实施例3的电子器件单元EAU6中，电流路径RT1的长度可被减小为比相关领域技术的电流路径短，该相关领域技术在半导体器件PAC1和PAC2具有相同取向的方面与实施例3类似。结果，根据实施例3，P端子PTE和U端子UTE之间的寄生电阻可被减小为比相关领域技术中的寄生电阻小。这意味着，在实施例3的电子器件单元EAU6中，由电流路径RT1中的寄生电阻和寄生电容的乘积限定的信号传输的延迟时间可被减小为比相关领域技术的信号传输的延迟时间短。因此，采用实施例3的电子器件单元EAU6，可以改进电子器件的以高速开关为代表的性能。另外，在实施例3中，如图38B所示，P端子PTE和U端子UTE之间的电流路径RT1的长度与U端子UTE和N端子NTE之间的电流路径RT2的长度大体相等。这可以提供不仅能够减小电流路径RT1的长度，而且能够减小电流路径RT2的长度的优点。
〈变型〉
接着将给出实施例3的变型的描述。图39是示出了变型中的电子器件单元EAU7的二维配置的示意图。在图39中，变型中的电子器件单元EAU7的配置与图37所示的实施例3的电子器件单元EAU6的配置大体相同，因此将主要给出对不同之处的描述。
变型中的电子器件单元EAU7与实施例3的电子器件单元EAU6的类似之处在于，和与实施例3相同的方式，半导体器件PAC1和PAC2具有相同取向。在另一方面，在实施例3中，如图37所示，半导体器件PAC1的发射极端子和信号端子被沿着布线板WB的Y方向布置，并且半导体器件PAC2的发射极端子和信号端子也被沿着布线板WB的Y方向布置。
相对照地，在变型中的电子器件单元EAU7中，如图39所示，半导体器件PAC1的发射极端子和信号端子被沿着布线板WB的X方向布置，并且半导体器件PAC2的发射极端子和信号端子也被沿着布线板WB的X方向布置。
下面将在比较变型中的电子器件单元EAU7和相关领域技术中的电子器件单元EAU(R)的同时，给出对变型的优点的特定描述。
图40A是示出了相关领域技术的电子器件单元EAU(R)的二维配置的示意图。图40B是示出了变型中的电子器件单元EAU7的二维配置的示意图。
首先，在图40A中，在相关领域技术中，安装在布线板WB上的半导体器件PAC1和PAC2具有相同取向。即，半导体器件PAC1的发射极端子ET1和信号端子SGT1被沿着X方向布置，并且半导体器件PAC2的发射极端子ET2和信号端子SGT2也被沿着X方向布置。在这种情况下，如图40A所示，U端子UTE和N端子NTE之间的电流路径RT2的长度被减小，而P端子PTE和U端子UTE之间的电流路径RT1的长度增加。因此，在相关领域技术中，不合需要地增加了P端子PTE和U端子UTE之间的寄生电阻。这意味着，在相关领域技术中，由电流路径RT1中的寄生电阻和寄生电容的乘积限定的信号传输的延迟时间增加了。因此，在相关领域技术中，就改进电子器件的以高速开关为代表的性能而言，存在改进的空间。
在另一方面，在变型中的半导体器件单元EAU7中，如图40B所示，半导体器件PAC2和PAC1也具有相同取向。即，在变型中，半导体器件PAC1的发射极端子ET1和信号端子SGT1被沿着布线板WB的X方向布置，并且半导体器件PAC2的发射极端子ET2和信号端子SGT2也被沿着X方向布置。
因此，相关领域技术的电子器件单元EAU(R)和变型中的电子器件单元EAU7在半导体器件PAC2和PAC1具有相同取向的方面是类似的。然而，变型与相关领域技术的不同之处在于，如图40B所示，在与X方向正交的Y方向上在介于P端子PTE和N端子NTE之间的位置处提供U端子UTE。
结果，当将图40A和40B彼此对比时，可以看出图40B所示的P端子PTE和U端子UTE之间的电流路径RT1比图40A所示的P端子PTE和U端子UTE之间的电流路径RT1显著地短。即，通过如变型在与X方向正交的Y方向上在介于P端子PTE和N端子NTE之间的位置处提供U端子UTE，在变型的电子器件单元EAU7中，电流路径RT1的长度可被减小为比相关领域技术的电流路径短，该相关领域技术在半导体器件PAC1和PAC2具有相同取向的方面与变型类似。结果，根据变型，P端子PTE和U端子UTE之间的寄生电阻可被减小为比相关领域技术中的寄生电阻小。这意味着，在实施例1的电子器件单元EAU7中，由电流路径RT1中的寄生电阻和寄生电容的乘积限定的信号传输的延迟时间可被减小为比相关领域技术的信号传输的延迟时间短。因此，采用变型中的电子器件单元EAU7，可以改进电子器件的以高速开关为代表的性能。
附加地，在变型中，还可以获得以下所示的效果。即，如图40B所示，在半导体器件PAC2中，电流路径RT1与包括栅极端子的信号端子SGT2正交。结果，在变型中的电子器件单元EAU7内，可以减小由电流路径RT1中的大电流的流动导致的电磁感应噪声的影响。换言之，在变型中的电子器件单元EAU7中，即使当允许大电流流动时，也可以减小电子器件单元EAU7误操作的可能性。因此，根据变型，可以改进电子器件单元EAU7的操作可靠性。
虽然前面已经基于实施例具体地描述了由本发明的发明人实现的本发明，本发明不限于上述实施例。应当理解，可以在本发明的范围内对其进行各种改变和修改，而不脱离其主旨。
上面所述的实施例包括以下所示的方面。
(注释1)
一种制造电子器件的方法，包括以下步骤:(a)提供布线板，其包括第一表面，在所述第一表面上形成的第一电极，在所述第一表面上形成的第二电极，在所述第一表面上形成的第三电极，与所述第一电极电连接的第一外部端子，与所述第二电极电连接的第二外部端子，与所述第三电极电连接的第三外部端子，以及与所述第一表面相反的第二表面；(b)提供第一半导体器件和第二半导体器件，所述第一半导体器件和第二半导体器件中的每一个包括第一半导体芯片和第二半导体芯片，与所述第一半导体芯片和第二半导体芯片电连接的第一外部连接端子，与所述第一半导体芯片和第二半导体芯片电连接的第二外部连接端子，与所述第一半导体芯片电连接的第三外部连接端子，和所述第一半导体芯片和第二半导体芯片被密封在其中的密封体；和(c)在所述布线板的第一表面上安装所述第一半导体器件和第二半导体器件，其中，在被在步骤(a)中提供的布线板内，所述布线板的第一表面具有一对长边和作为与该对长边相交的一对短边的第一短边和第二短边，其中在该对短边中的任意一个旁边提供所述第一外部端子，其中在该对短边中的任意一个旁边提供所述第二外部端子，其中在该对短边中的任意一个旁边提供所述第三外部端子，其中所述第一短边被提供有所述第一外部端子、第二外部端子和第三外部端子中的至少一个，其中所述第二短边被提供有除被在所述第一短边处提供的外部端子以外的所述第一外部端子、第二外部端子和第三外部端子中的至少一个，其中在被在步骤(b)中提供的所述第一半导体器件和第二半导体器件中的每一个内，所述第一半导体芯片形成有包括发射极电极、集电极电极和栅极电极的第一绝缘栅双极晶体管，所述第二半导体芯片形成有包括阳极电极和阴极电极的二极管，所述第一外部连接端子与所述第一半导体芯片的发射极电极和所述第二半导体芯片的阳极电极电连接，所述第二外部连接端子与所述第一半导体芯片的集电极电极和所述第二半导体芯片的阴极电极电连接，所述第三外部连接端子与所述第一半导体芯片的栅极电极电连接，所述密封体具有上表面，与所述上表面相反的下表面，定位在所述上表面和所述下表面之间的第一侧表面，和定位在所述上表面和所述下表面之间并且面向所述第一侧表面的第二侧表面，所述第一外部连接端子被设置在所述密封体的第一侧表面旁边，所述第二外部连接端子被设置在所述密封体的下表面上，并且所述第三外部连接端子被设置在所述密封体的第二侧表面旁边，并且其中，在步骤(c)，所述第二半导体器件被安装在所述布线板的第一表面上，使得所述第一半导体器件的第一外部连接端子与所述布线板的第三电极电连接，并且使得所述第一半导体器件的第二外部连接端子与所述布线板的第二电极电连接，所述第一半导体器件被安装在所述布线板的第一表面上，使得所述第二半导体器件的第一外部连接端子与所述布线板的第二电极电连接，并且使得所述第二半导体器件的第二外部连接端子与所述布线板的第一电极电连接，并且所述第二半导体器件被安装在所述布线板的第一表面上，使得在在平面图中，所述第二半导体器件的取向与所述半导体器件的取向相交。
(注释2)
一种电子器件，包括:(a)布线板，所述布线板具有第一表面，在所述第一表面上形成的第一电极，在所述第一表面上形成的第二电极，在所述第一表面上形成的第三电极，在所述第一表面上形成的第四电极，与所述第一电极电连接的第一外部端子，与所述第二电极电连接的第二外部端子，与所述第三电极电连接的第三外部端子，与所述第四电极电连接的第四外部端子，以及与所述第一表面相反的第二表面；(b)第一半导体器件，所述第一半导体器件包括第一半导体芯片和第二半导体芯片，与所述第一半导体芯片和第二半导体芯片电连接的第一外部连接端子，与所述第一半导体芯片和第二半导体芯片电连接的第二外部连接端子，与所述第一半导体芯片电连接的第三外部连接端子，和所述第一半导体芯片和第二半导体芯片被密封在其中的密封体；(c)被形成为与所述第一半导体器件具有相同结构的第二半导体器件；(d)被形成为与所述第一半导体器件具有相同结构的第三半导体器件；和(e)被形成为与所述第一半导体器件具有相同结构的第四半导体器件，其中所述布线板的第一表面具有在第一方向上延伸的第一侧，和在第一方向上延伸的面向所述第一侧的第二侧，其中所述第一外部端子被提供在所述第一侧旁边，其中所述第二外部端子被提供在所述第二侧旁边，其中所述第三外部端子被提供在所述第二侧旁边，其中所述第四外部端子被提供在所述第二侧旁边，以便介于所述第二和第三外部端子之间，其中所述第一半导体芯片形成有包括发射极电极、集电极电极和栅极电极的第一绝缘栅双极晶体管，其中所述第二半导体芯片形成有包括阳极电极和阴极电极的二极管，其中所述第一外部连接端子与所述第一半导体芯片的发射极电极和所述第二半导体芯片的阳极电极电连接，其中所述第二外部连接端子与所述第一半导体芯片的集电极电极和所述第二半导体芯片的阴极电极电连接，其中所述第三外部连接端子与所述第一半导体芯片的栅极电极电连接，其中所述密封体具有上表面，与所述上表面相反的下表面，定位在所述上表面和所述下表面之间的第一侧表面，和定位在所述上表面和所述下表面之间并且面向所述第一侧表面的第二侧表面，其中所述第一外部连接端子被设置在所述密封体的第一侧表面旁边，其中所述第二外部连接端子位于所述密封体的下表面上，其中所述第三外部连接端子被设置在所述密封体的第二侧表面旁边，其中所述第一半导体器件被安装在所述布线板的第一表面上，使得所述第二半导体器件的第一外部连接端子与所述布线板的第四电极电连接，并且使得所述第一半导体器件的第二外部连接端子与所述布线板的第二电极电连接，其中所述第二半导体器件被安装在所述布线板的第一表面上，使得所述第二半导体器件的第一外部连接端子与所述布线板的第二电极电连接，并且使得所述第二半导体器件的第二外部连接端子与所述布线板的第一电极电连接，其中所述第三半导体器件被安装在所述布线板的第一表面上，使得所述第三半导体器件的第一外部连接端子与所述布线板的第四电极电连接，并且使得所述第三半导体器件的第二外部连接端子与所述布线板的第三电极电连接，其中所述第四半导体器件被安装在所述布线板的第一表面上，使得所述第四半导体器件的第一外部连接端子与所述布线板的第三电极电连接，并且使得所述第四半导体器件的第二外部连接端子与所述布线板的第一电极电连接，其中所述第二半导体器件被安装在所述布线板的第一表面上，使得在平面图中，所述第二半导体器件的取向与所述第一半导体器件的取向相交，并且其中所述第四半导体器件被安装在所述布线板的第一表面上，使得在平面图中，所述第四半导体器件的取向与所述第三半导体器件的取向相交。
(注释3)
注释2中描述的电子器件，其中所述第一和第四外部端子中的每一个被置于在与所述第一方向正交的第二方向上延伸的假想线上，其中所述第二和第三外部端子被布置在相对于所述假想线对称的位置处，其中所述第一和第三半导体器件被布置在相对于所述假想线对称的位置处，并且其中所述第二和第四半导体器件被布置在相对于所述假想线对称的位置处。
(注释4)
一种电子器件，包括(a)布线板，所述布线板具有第一表面、在所述第一表面上形成的第一电极、在所述第一表面上形成的第二电极、在所述第一表面上形成的第三电极、与所述第一电极电连接的第一外部端子、与所述第二电极电连接的第二外部端子、与所述第三电极电连接的第三外部端子、以及与所述第一表面相反的第二表面；和(b)第一半导体器件和第二半导体器件，所述第一半导体器件和第二半导体器件中的每一个包括第一半导体芯片和第二半导体芯片，与所述第一半导体芯片和第二半导体芯片电连接的第一外部连接端子，与所述第一半导体芯片和第二半导体芯片电连接的第二外部连接端子，与所述第一半导体芯片电连接的第三外部连接端子，所述第一半导体芯片和第二半导体芯片被密封在其中的密封体，其中所述布线板的第一表面具有在第一方向上延伸的第一侧，和在所述第一方向上延伸并且面向所述第一侧的第二侧，其中所述第一外部端子被提供在所述第一短边旁边，其中所述第三外部端子被提供在所述第二短边旁边，其中所述第二外部端子被提供在在与所述第一方向正交的第二方向上介于所述第一外部端子和第三外部端子之间的位置处，其中所述第一半导体芯片形成有包括发射极电极、集电极电极和栅极电极的第一绝缘栅双极晶体管，其中所述第二半导体芯片形成有包括阳极电极和阴极电极的二极管，其中所述第一外部连接端子与所述第一半导体芯片的发射极电极和所述第二半导体芯片的阳极电极电连接，其中所述第二外部连接端子与所述第一半导体芯片的集电极电极和所述第二半导体芯片的阴极电极电连接，其中所述第三外部连接端子与所述第一半导体芯片的栅极电极电连接，其中所述密封体具有上表面，与所述上表面相反的下表面，定位在所述上表面和所述下表面之间的第一侧表面，和定位在所述上表面和所述下表面之间并且面向所述第一侧表面的第二侧表面，其中所述第一外部连接端子被设置在所述密封体的第一侧表面旁边，其中所述第二外部连接端子被设置在所述密封体的下表面上，其中所述第三外部连接端子被设置在所述密封体的第二侧表面旁边，其中所述第一半导体器件被安装在所述布线板的第一表面上，使得所述第一半导体器件的第一外部连接端子与所述布线板的第三电极电连接，并且使得所述第一半导体器件的第二外部连接端子与所述布线板的第二电极电连接，并且其中所述第二半导体器件被安装在所述布线板的第一表面上，使得所述第二半导体器件的第一外部连接端子与所述布线板的第二电极电连接，并且使得所述第二半导体器件的第二外部连接端子与所述布线板的第一电极电连接。

Claims (18)

1.一种电子器件，包括:
(a)布线板，所述布线板具有第一表面、在所述第一表面上形成的第一电极、在所述第一表面上形成的第二电极、在所述第一表面上形成的第三电极、与所述第一电极电连接的第一外部端子、与所述第二电极电连接的第二外部端子、与所述第三电极电连接的第三外部端子、以及与所述第一表面相反的第二表面；和
(b)第一半导体器件和第二半导体器件，所述第一半导体器件和第二半导体器件中的每一个包括第一半导体芯片和第二半导体芯片、与所述第一半导体芯片和第二半导体芯片电连接的第一外部连接端子、与所述第一半导体芯片和第二半导体芯片电连接的第二外部连接端子、与所述第一半导体芯片电连接的第三外部连接端子、和所述第一半导体芯片和第二半导体芯片被密封在其中的密封体；
其中所述布线板的第一表面具有一对长边、和作为与该对长边相交的一对短边的第一短边和第二短边，
其中所述第一外部端子被提供在该对短边中的任意一个旁边，
其中所述第二外部端子被提供在该对短边中的任意一个旁边，
其中所述第三外部端子被提供在该对短边中的任意一个旁边，
其中所述第一短边被提供有所述第一外部端子、第二外部端子和第三外部端子中的至少一个，
其中所述第二短边被提供有除被提供在所述第一短边处的外部端子以外的所述第一外部端子、第二外部端子和第三外部端子中的至少一个，
其中在所述第一半导体芯片内形成有包括发射极电极、集电极电极和栅极电极的第一绝缘栅双极晶体管，
其中所述第二半导体芯片形成有包括阳极电极和阴极电极的二极管，
其中所述第一外部连接端子与所述第一半导体芯片的发射极电极和所述第二半导体芯片的阳极电极电连接，
其中所述第二外部连接端子与所述第一半导体芯片的集电极电极和所述第二半导体芯片的阴极电极电连接，
其中所述第三外部连接端子与所述第一半导体芯片的栅极电极电连接，
其中所述密封体具有上表面、与所述上表面相反的下表面、定位在所述上表面和所述下表面之间的第一侧表面、和定位在所述上表面和所述下表面之间并且面向所述第一侧表面的第二侧表面，
其中所述第一外部连接端子被设置在所述密封体的第一侧表面旁边，
其中所述第二外部连接端子被置于所述密封体的下表面上，
其中所述第三外部连接端子被置于所述密封体的第二侧表面旁边，
其中所述第一半导体器件被安装在所述布线板的第一表面上，使得所述第一半导体器件的第一外部连接端子与所述布线板的第三电极电连接，并且使得所述第一半导体器件的第二外部连接端子与所述布线板的第二电极电连接，
其中所述第二半导体器件被安装在所述布线板的第一表面上，使得所述第二半导体器件的第一外部连接端子与所述布线板的第二电极电连接，并且使得所述第二半导体器件的第二外部连接端子与所述布线板的第一电极电连接，并且
其中所述第二半导体器件被安装在所述布线板的第一表面上，使得在平面图中，所述第二半导体器件的取向与所述第一半导体器件的取向相交。
2.根据权利要求1所述的电子器件，
其中所述第一外部端子被提供在所述第一短边旁边，并且
其中所述第三外部端子被提供在所述第二短边旁边。
3.根据权利要求2所述的电子器件，
其中所述第一半导体器件和第二半导体器件被安装在其上的所述布线板包括多个布线板，并且
其中所述布线板被布置为在该对短边在其上延伸的第一方向上对齐。
4.根据权利要求3所述的电子器件，
其中分别被提供在所述布线板上的第一外部端子通过在第一方向上延伸的第一连接部件彼此电连接，并且
其中分别被提供在所述布线板上的第三外部端子通过在第一方向上延伸的第二连接部件彼此电连接。
5.根据权利要求4所述的电子器件，
其中，在所述第一连接部件和第二连接部件之间连接有电容器元件。
6.根据权利要求1所述的电子器件，
其中所述第一外部端子被提供在所述第一短边旁边，
其中所述第二外部端子被提供在所述第二短边旁边，并且
其中所述第三外部端子被提供在所述第一短边旁边。
7.根据权利要求6所述的电子器件，
其中所述第一半导体器件和第二半导体器件被安装在其上的所述布线板包括多个布线板，并且
其中所述布线板被布置为在该对短边在其上延伸的第一方向上对齐。
8.根据权利要求7所述的电子器件，
其中，在所述布线板中的每一个上提供的第一外部端子和第三外部端子之间连接有电容器元件。
9.根据权利要求1所述的电子器件，
其中所述第一半导体器件和第二半导体器件中的每一个还包括与所述第一半导体芯片电连接的多个第四外部连接端子，并且
其中所述第四外部连接端子被布置在所述密封体的第二侧表面旁边。
10.根据权利要求9所述的电子器件，
其中所述第一半导体芯片还形成有感测所述第一半导体芯片的温度的温度感测二极管、和感测所述第一绝缘栅双极晶体管中的过电流的第二绝缘栅双极晶体管，并且
其中所述第四外部连接端子包括与所述温度感测二极管电连接的端子、与所述第二绝缘栅双极晶体管电连接的端子、和与所述第一绝缘栅双极晶体管的发射极电极电连接的端子。
11.根据权利要求1所述的电子器件，
其中所述第一外部连接端子从所述密封体的第一侧表面突出，
其中所述第二外部连接端子被从所述密封体的下表面暴露出来，并且
其中所述第三外部连接端子从所述密封体的第二侧表面突出。
12.根据权利要求1所述的电子器件，
其中所述第一外部连接端子通过板状部件与所述第一半导体芯片的发射极电极和所述第二半导体芯片的阳极电极中的每一个电连接。
13.根据权利要求1所述的电子器件，
其中所述第三外部连接端子通过导线与所述第一半导体芯片的栅极电极电连接。
14.根据权利要求1所述的电子器件，
其中所述第一外部连接端子被分成多个部分。
15.根据权利要求1所述的电子器件，
其中所述电子器件是逆变电路的组件。
16.一种电子器件，包括:
(a)布线板，所述布线板具有第一表面，在所述第一表面之上形成的第一电极、在所述第一表面之上形成的第二电极、在所述第一表面之上形成的第三电极、与所述第一电极电连接的第一外部端子，与所述第二电极电连接的第二外部端子、与所述第三电极电连接的第三外部端子、以及与所述第一表面相反的第二表面；和
(b)第一半导体器件和第二半导体器件，所述第一半导体器件和第二半导体器件中的每一个包括第一半导体芯片和第二半导体芯片、与所述第一半导体芯片和第二半导体芯片电连接的第一外部连接端子、与所述第一半导体芯片和第二半导体芯片电连接的第二外部连接端子、与所述第一半导体芯片电连接的第三外部连接端子、和所述第一半导体芯片和第二半导体芯片被密封在其中的密封体；
其中所述布线板的第一表面具有一对长边、和作为与该对长边相交的一对短边的第一短边和第二短边，
其中所述第一外部端子被提供在该对短边中的任意一个旁边，
其中所述第二外部端子被提供在该对短边中的任意一个旁边，
其中所述第三外部端子被提供在该对短边中的任意一个旁边，
其中所述第一短边被提供有所述第一外部端子、第二外部端子和第三外部端子中的至少一个，
其中所述第二短边被提供有除被提供在所述第一短边处的外部端子以外的所述第一外部端子、第二外部端子和第三外部端子中的至少一个，
其中所述第一半导体芯片形成有包括发射极电极、集电极电极和栅极电极的第一绝缘栅双极晶体管，
其中所述第二半导体芯片形成有包括阳极电极和阴极电极的二极管，
其中所述第一外部连接端子与所述第一半导体芯片的发射极电极和所述第二半导体芯片的阳极电极电连接，
其中所述第二外部连接端子与所述第一半导体芯片的集电极电极和所述第二半导体芯片的阴极电极电连接，
其中所述第三外部连接端子与所述第一半导体芯片的栅极电极电连接，
其中所述密封体具有上表面、与所述上表面相反的下表面、定位在所述上表面和所述下表面之间的第一侧表面、和定位在所述上表面和所述下表面之间并且面向所述第一侧表面的第二侧表面，
其中所述第一外部连接端子被设置在所述密封体的第一侧表面旁边，
其中所述第二外部连接端子被置于所述密封体的下表面上，
其中所述第三外部连接端子被置于所述密封体的第二侧表面旁边，
其中所述第一半导体器件被安装在所述布线板的第一表面上，使得所述第一半导体器件的第一外部连接端子与所述布线板的第三电极电连接，并且使得所述第一半导体器件的第二外部连接端子与所述布线板的第二电极电连接，
其中所述第二半导体器件被安装在所述布线板的第一表面上，使得所述第二半导体器件的第一外部连接端子与所述布线板的第二电极电连接，并且使得所述第二半导体器件的第二外部连接端子与所述布线板的第一电极电连接，
其中所述第一半导体器件被安装在所述布线板的第一表面上，使得所述第一半导体器件的第一外部连接端子和第三外部连接端子被沿着所述布线板的该对短边在其上延伸的第一方向布置，并且
其中所述第二半导体器件被安装在所述布线板的第一表面上，使得所述第二半导体器件的第一外部连接端子和第三外部连接端子被沿着所述布线板的该对长边在其上延伸的第二方向布置。
17.一种电子器件，包括:
(a)布线板，所述布线板具有第一表面，在所述第一表面之上形成的第一电极，在所述第一表面之上形成的第二电极，在所述第一表面之上形成的第三电极，与所述第一电极电连接的第一外部端子，与所述第二电极电连接的第二外部端子，与所述第三电极电连接的第三外部端子，以及与所述第一表面相反的第二表面；和
(b)第一半导体器件和第二半导体器件，所述第一半导体器件和第二半导体器件中的每一个包括第一半导体芯片和第二半导体芯片，与所述第一半导体芯片和第二半导体芯片电连接的第一外部连接端子，与所述第一半导体芯片和第二半导体芯片电连接的第二外部连接端子，与所述第一半导体芯片电连接的第三外部连接端子，和所述第一半导体芯片和第二半导体芯片被密封在其中的密封体；
其中所述布线板的第一表面具有一对长边、和作为与该对长边相交的一对短边的第一短边和第二短边，
其中所述第一外部端子被提供在该对短边中的任意一个旁边，
其中所述第二外部端子被提供在该对短边中的任意一个旁边，
其中所述第三外部端子被提供在该对短边中的任意一个旁边，
其中所述第一短边被提供有所述第一外部端子、第二外部端子和第三外部端子中的至少一个，
其中所述第二短边被提供有除被提供在所述第一短边处的外部端子以外的所述第一外部端子、第二外部端子和第三外部端子中的至少一个，
其中所述第一半导体芯片形成有包括发射极电极、集电极电极和栅极电极的第一绝缘栅双极晶体管，
其中所述第二半导体芯片形成有包括阳极电极和阴极电极的二极管，
其中所述第一外部连接端子与所述第一半导体芯片的发射极电极和所述第二半导体芯片的阳极电极电连接，
其中所述第二外部连接端子与所述第一半导体芯片的集电极电极和所述第二半导体芯片的阴极电极电连接，
其中所述第三外部连接端子与所述第一半导体芯片的栅极电极电连接，
其中所述密封体具有上表面、与所述上表面相反的下表面、定位在所述上表面和所述下表面之间的第一侧表面、和定位在所述上表面和所述下表面之间并且面向所述第一侧表面的第二侧表面，
其中所述第一外部连接端子被设置在所述密封体的第一侧表面旁边，
其中所述第二外部连接端子被置于所述密封体的下表面上，
其中所述第三外部连接端子被置于所述密封体的第二侧表面旁边，
其中所述第一半导体器件被安装在所述布线板的第一表面上，使得所述第一半导体器件的第一外部连接端子与所述布线板的第三电极电连接，并且使得所述第一半导体器件的第二外部连接端子与所述布线板的第二电极电连接，
其中所述第二半导体器件被安装在所述布线板的第一表面上，使得所述第二半导体器件的第一外部连接端子与所述布线板的第二电极电连接，并且使得所述第二半导体器件的第二外部连接端子与所述布线板的第一电极电连接，
其中所述第一半导体器件被安装在所述布线板的第一表面上，使得所述第一半导体器件的第一外部连接端子和第三外部连接端子被沿着所述布线板的该对短边在其上延伸的第一方向布置，
其中所述第二半导体器件被安装在所述布线板的第一表面上，使得所述第二半导体器件的第一外部连接端子和第三外部连接端子被沿着所述布线板的该对短边在其上延伸的第一方向布置，并且
其中，当穿过所述第一半导体器件的第一外部连接端子的尖端部分并且在与所述布线板的该对长边平行的第二方向上延伸的直线是第一假想线，并且穿过所述第二半导体器件的第一外部连接端子的尖端部分并且在所述第二方向上延伸的直线是第二假想线时，所述第一假想线在第一方向上的位置与所述第二假想线在第一方向上的位置不同。
18.根据权利要求17所述的电子器件，
其中，当在所述第一方向上穿过所述第一半导体器件的中心的直线是中心线时，所述第一方向上的中心线的位置与所述第二假想线在所述第一方向上的位置重合。
CN201410442796.6A 2013-09-02 2014-09-02 电子器件 Active CN104425472B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013181591A JP6076865B2 (ja) 2013-09-02 2013-09-02 電子装置
JP2013-181591 2013-09-02

Publications (2)

Publication Number Publication Date
CN104425472A true CN104425472A (zh) 2015-03-18
CN104425472B CN104425472B (zh) 2018-07-20

Family

ID=51301133

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410442796.6A Active CN104425472B (zh) 2013-09-02 2014-09-02 电子器件

Country Status (6)

Country Link
US (2) US9153563B2 (zh)
EP (1) EP2846356A3 (zh)
JP (1) JP6076865B2 (zh)
KR (1) KR20150026942A (zh)
CN (1) CN104425472B (zh)
HK (1) HK1203106A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020053622A (ja) * 2018-09-28 2020-04-02 京セラ株式会社 パワーモジュール及びパワーモジュールを有する電気装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016099127A (ja) * 2014-11-18 2016-05-30 富士電機株式会社 パワー半導体モジュールの製造方法及びその中間組立ユニット
CN106605300B (zh) * 2015-03-05 2019-05-03 富士电机株式会社 半导体装置
JP6633861B2 (ja) * 2015-07-31 2020-01-22 ルネサスエレクトロニクス株式会社 半導体装置
JP6598563B2 (ja) * 2015-08-05 2019-10-30 ルネサスエレクトロニクス株式会社 信号変換器及び制御装置
PT3363230T (pt) * 2015-11-04 2020-03-31 Ericsson Telefon Ab L M Métodos e aparelhos para configuração de restrições de medida
US10586757B2 (en) * 2016-05-27 2020-03-10 Linear Technology Corporation Exposed solderable heat spreader for flipchip packages
JP6689708B2 (ja) 2016-08-10 2020-04-28 ルネサスエレクトロニクス株式会社 電子装置
DE102016121801B4 (de) * 2016-11-14 2022-03-17 Infineon Technologies Ag Baugruppe mit Verbindungen, die verschiedene Schmelztemperaturen aufweisen, Fahrzeug mit der Baugruppe und Verfahren zum Herstellen derselben und Verwendung der Baugruppe für eine Automobilanwendung
JP2018107494A (ja) * 2016-12-22 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置及びインバータシステム
US11271043B2 (en) * 2017-04-19 2022-03-08 Mitsubishi Electric Corporation Semiconductor module and power conversion apparatus
DE112018003182T5 (de) * 2017-06-21 2020-03-05 Sumitomo Electric Industries, Ltd. Elektronische Schaltungsvorrichtung
US20190103342A1 (en) * 2017-10-04 2019-04-04 Infineon Technologies Ag Semiconductor chip package comprising substrate, semiconductor chip, and leadframe and a method for fabricating the same
JP7205091B2 (ja) * 2018-07-18 2023-01-17 富士電機株式会社 半導体装置
US10852198B2 (en) * 2018-08-24 2020-12-01 Siemens Industry, Inc. Temperature sensor of thermal monitoring system for use in power distribution systems
FR3091015B1 (fr) * 2018-12-19 2022-07-15 Zodiac Aero Electric Module electronique, carte electronique et procedes associes
JP7342889B2 (ja) * 2019-02-13 2023-09-12 住友電気工業株式会社 半導体装置
JP7211268B2 (ja) * 2019-05-30 2023-01-24 株式会社デンソー 半導体モジュール
CN114365410A (zh) * 2019-11-25 2022-04-15 株式会社爱信 控制基板
JP2022046253A (ja) * 2020-09-10 2022-03-23 ローム株式会社 半導体装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09172139A (ja) * 1995-12-20 1997-06-30 Mitsubishi Electric Corp 半導体装置
US20020195286A1 (en) * 2001-06-20 2002-12-26 Shinji Shirakawa Power conversion apparatus and mobile object incorporating thereof
CN1855465A (zh) * 2005-04-28 2006-11-01 株式会社半导体能源研究所 半导体器件和显示器
US20080012045A1 (en) * 2006-07-12 2008-01-17 Akira Muto Semiconductor device and method of manufacturing the same
US20100124027A1 (en) * 2008-06-12 2010-05-20 Lior Handelsman Switching Circuit Layout With Heatsink
EP2190015A1 (en) * 2007-09-12 2010-05-26 Aisin Seiki Kabushiki Kaisha Power semiconductor chip, power semiconductor module, inverter device, and inverter-integrated type motor
US20110089558A1 (en) * 2009-10-19 2011-04-21 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
US20110127888A1 (en) * 2009-07-03 2011-06-02 Marc Tunzini Alternator with synchronous rectification equipped with an improved electronic power module
JP2011129571A (ja) * 2009-12-15 2011-06-30 Toshiba Corp 高周波モジュール
WO2012051704A1 (en) * 2010-10-19 2012-04-26 Electronic Motion Systems Holdings Limited A power module for converting dc to ac

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998010508A1 (fr) * 1996-09-06 1998-03-12 Hitachi, Ltd. Dispositif a semi-conducteur
JP2004311478A (ja) * 2003-04-02 2004-11-04 Murata Mach Ltd 電子基板
US7880283B2 (en) * 2006-04-25 2011-02-01 International Rectifier Corporation High reliability power module
JP5390064B2 (ja) 2006-08-30 2014-01-15 ルネサスエレクトロニクス株式会社 半導体装置
JP4924411B2 (ja) 2007-12-27 2012-04-25 三菱電機株式会社 電力半導体装置
JP5271861B2 (ja) * 2009-10-07 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09172139A (ja) * 1995-12-20 1997-06-30 Mitsubishi Electric Corp 半導体装置
US20020195286A1 (en) * 2001-06-20 2002-12-26 Shinji Shirakawa Power conversion apparatus and mobile object incorporating thereof
CN1855465A (zh) * 2005-04-28 2006-11-01 株式会社半导体能源研究所 半导体器件和显示器
US20080012045A1 (en) * 2006-07-12 2008-01-17 Akira Muto Semiconductor device and method of manufacturing the same
EP2190015A1 (en) * 2007-09-12 2010-05-26 Aisin Seiki Kabushiki Kaisha Power semiconductor chip, power semiconductor module, inverter device, and inverter-integrated type motor
US20100124027A1 (en) * 2008-06-12 2010-05-20 Lior Handelsman Switching Circuit Layout With Heatsink
US20110127888A1 (en) * 2009-07-03 2011-06-02 Marc Tunzini Alternator with synchronous rectification equipped with an improved electronic power module
US20110089558A1 (en) * 2009-10-19 2011-04-21 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
JP2011129571A (ja) * 2009-12-15 2011-06-30 Toshiba Corp 高周波モジュール
WO2012051704A1 (en) * 2010-10-19 2012-04-26 Electronic Motion Systems Holdings Limited A power module for converting dc to ac

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020053622A (ja) * 2018-09-28 2020-04-02 京セラ株式会社 パワーモジュール及びパワーモジュールを有する電気装置
JP7034043B2 (ja) 2018-09-28 2022-03-11 京セラ株式会社 パワーモジュール及びパワーモジュールを有する電気装置

Also Published As

Publication number Publication date
US20150060940A1 (en) 2015-03-05
US20160013163A1 (en) 2016-01-14
KR20150026942A (ko) 2015-03-11
HK1203106A1 (zh) 2015-10-16
EP2846356A3 (en) 2015-08-26
CN104425472B (zh) 2018-07-20
JP6076865B2 (ja) 2017-02-08
EP2846356A2 (en) 2015-03-11
US9153563B2 (en) 2015-10-06
JP2015050356A (ja) 2015-03-16

Similar Documents

Publication Publication Date Title
CN104425472A (zh) 电子器件
US10141248B2 (en) Semiconductor device and manufacturing method thereof
JP6130238B2 (ja) 半導体装置および電子装置
CN106409819B (zh) 半导体装置
US9312211B2 (en) Semiconductor device and manufacturing method thereof
TWI705554B (zh) 半導體裝置及電子裝置
CN105390452B (zh) 半导体装置的制造方法
CN104517954A (zh) 在两个衬底之间具有半导体芯片的晶体管布置
CN106067458A (zh) 包括具有用于线夹结合的接触电极的逻辑半导体芯片的装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1203106

Country of ref document: HK

CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant