CN105390452B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明涉及半导体装置的制造方法。提供了一种可以实现半导体装置的小型化的用于制造半导体装置的方法。将凸部压抵一个芯片安装部的除了一个侧表面以外的侧表面，由此将该芯片安装部固定而不用形成对应于芯片安装部的一个侧表面的凸部。同样地，将凸部压抵另一芯片安装部的除了一个侧表面以外的侧表面，由此将另一芯片安装部固定而不用形成对应于另一芯片安装部的一个侧表面的凸部。

Description

半导体装置的制造方法
相关申请的交叉引用
2014年8月26日提交的日本专利申请第2014-171597号的包括说明书、附图和摘要在内的公开通过引用全部合并于此。
技术领域
本发明涉及用于制造半导体装置的技术，并且更具体地涉及可以有效地应用于制造用作例如逆变器的组成部件的半导体装置的技术。
背景技术
日本未审查专利申请公开第2003-197664号(专利文献1)描述了一种涉及通过在散热部中创建凹部并将引脚插入凹部内而从模具中去除具有散热部的半导体装置的技术。
日本未审查专利申请公开第2008-283138号(专利文献2)描述了一种用于通过具有突起的成型模具来固定热沉的技术。
日本未审查专利申请公开第JPH08172145号(专利文献3)描述了一种涉及在热沉的角落(边缘)中形成用于定位的切口部并且将固定部加压至切口部由此将热沉定位的技术。
[相关技术文献]
[专利文献]
[专利文献1]
日本未审查专利申请公开第2003-197664号
[专利文献2]
日本未审查专利申请公开第2008-283138号
[专利文献3]
日本未审查专利申请公开第JPH08172145号
发明内容
电机安装在例如电动车辆、混合动力车辆等中。电机的一个示例是永磁同步电机(在下文中称作“PM电机”)。PM电机通常用作用于驱动电动车辆、混合动力车辆等等的电机。另一方面，近年来对开关磁阻电机(在下文中称作“SR电机”)的需要鉴于成本降低而增加。
为控制SR电机，需要专用于SR电机的逆变器电路。用于SR电机的逆变器电路被以功率模块(电子装置)的形式投入商业生产。设计用于专用于SR电机的逆变器电路的功率模块的大多数组成部件是裸芯片安装产品，并因此需要在功率模块的较高性能和小型化方面得到提高。
为此原因，发明人研究了作为对应于SR电机用逆变器电路的功率模块所用的组成部件的半导体装置(封装产品)的使用，以便增强功率模块的性能并降低尺寸。这些研究发现，产生的各封装在专用于SR电机的逆变器电路的特性方面需要彼此电隔离的两个芯片安装部。
因此，特别地，为减小封装产品的尺寸，这两个芯片安装部需要在相互保持电隔离的同时尽可能彼此靠近。这导致对可以在封装产品的制造工序中将两个芯片安装部精确地彼此靠近定位和布置的技术的需要。具体地，需要开发一种可以将两个芯片安装部彼此靠近定位的定位夹具。
通过结合附图进行的本说明书的以下详细描述将清楚地理解本发明的其他问题和新的特征。
根据本发明的一个实施例，一种用于制造半导体装置的方法包括将第一芯片安装部和第二芯片安装部布置在夹具的主表面之上使得第一芯片安装部的一个侧表面面对第二芯片安装部的一个侧表面的步骤。接着，将夹具的第一凸部压抵第一芯片安装部的除了一个侧表面以外的相应的侧表面，由此将第一芯片安装部定位在夹具的主表面之上，并且将夹具的第二凸部压抵第二芯片安装部的除了一个侧表面以外的相应的侧表面，由此将第二芯片安装部定位在夹具的主表面之上。
因此，本发明的一个实施例可以使半导体装置小型化。
附图说明
图1A至图1C是用于说明SR电机的转动原理的图。
图2是示出布置在DC功率源与SR电机之间的逆变器电路的电路图；
图3是用于说明本发明的第一实施例中的逆变器电路的操作的图；
图4A是示出用于PM电机的逆变器电路的一部分的图，并且图4B是示出用于SR电机的逆变器电路的一部分的图；
图5是示出其中形成有IGBT的半导体芯片的外观的平面图；
图6是示出与半导体芯片的正表面相对的背表面的平面图；
图7是示出形成在半导体芯片上的电路的一个示例的电路图；
图8是示出第一实施例中的IGBT的装置结构的截面图；
图9是示出其处形成有二极管的半导体芯片的外观的平面图；
图10是示出二极管的装置结构的截面图；
图11A是第一实施例中的半导体装置的当从其正表面观察时的平面图，图11B是第一实施例中的半导体装置的当从其侧表面观察时的侧视图，并且图11C是第一实施例中的半导体装置的当从其背表面观察时的平面图。
图12A是第一实施例中的半导体装置的内部结构的平面图，图12B是沿着图12A的线A-A截取的截面图，并且图12C是沿着图12A的线B-B截取的截面图。
图13是图12B的局部区域的放大图。
图14是用于说明“在其侧表面处具有台阶部的结构”的图。
图15是用于说明“在其侧表面处具有台阶部的结构”的另一图。
图16A是第一实施例中的半导体装置的制造步骤的透视图，并且图16B是沿着图16A的线A-A截取的截面图。
图17A是第一实施例中的半导体装置的另一制造步骤的透视图，并且图17B是沿着图17A的线A-A截取的截面图。
图18是示出在两个芯片安装部之上形成导电膏的步骤的示例图。
图19A是第一实施例中的半导体装置的另一制造步骤的透视图，并且图19B是沿着图19A的线A-A截取的截面图。
图20A是第一实施例中的半导体装置的另一制造步骤的透视图，并且图20B是沿着图20A的线B-B截取的截面图。
图21A是第一实施例中的半导体装置的另一制造步骤的透视图，并且图21B是沿着图21A的线B-B截取的截面图。
图22A是第一实施例中的半导体装置的另一制造步骤的另一透视图，并且图22B是沿着图22A的线B-B截取的另一截面图。
图23是示出第一实施例中的半导体装置的另一制造步骤的透视图。
图24A是第一实施例中的半导体装置的另一制造步骤的另一透视图，并且图24B是沿着图24A的线B-B截取的截面图。
图25A是示出第一实施例中两个芯片安装部布置在下夹具上的状态的平面图，图25B是沿着图25A的线A-A截取的截面图，并且图25C是沿着图25A的线B-B截取的截面图。
图26A是示出第一实施例中上夹具布置在下夹具上的状态的平面图，图26B是沿着图26A的线A-A截取的截面图，并且图26C是沿着图26A的线B-B截取的截面图。
图27A是示出第一实施例中引线框布置在上夹具上的状态的平面图，图27B是沿着图27A的线A-A截取的截面图，并且图27C是沿着图27A的线B-B截取的截面图。
图28是示出两个芯片安装部通过下夹具被固定的状态的示意图。
图29是用于说明第一相关技术的图。
图30是用于说明第二相关技术的图。
图31是示出一个芯片安装部通过下夹具被固定的状态的示意图。
图32是用于说明由第一实施例的第二方面得到的优点的图。
图33是示出第一变型例中两个芯片安装部通过下夹具被固定的状态的示意图。
图34是示出第二变型例中两个芯片安装部通过下夹具被固定的状态的示意图。
图35是示出第三变型例中两个芯片安装部通过下夹具被固定的状态的示意图。
图36是示出第四变型例中两个芯片安装部通过下夹具被固定的状态的示意图。
图37是示出根据发明的第二实施例两个芯片安装部通过下夹具被固定的状态的示意图。
图38是示出一个芯片安装部通过下夹具被固定的状态的示意图。
图39是示出从第二实施例的概念中排除的结构的示意图。
具体实施方式
为了方便起见，本发明的以下优选实施例可以在下面通过分成多个部分或实施例来描述，如果必要的话，该多个部分或实施例彼此不独立，除非另有规定。部分或实施例中的一个可以是其他中的一部分或全部的变形例、详细描述、补充说明等等。
即使当在以下实施例中提及关于元件等等的特定数量(包括元件的数量、数值、量、范围等等)时，发明不限于特定数量，并且可以采用大于或小于特定数量的数量，除非另有规定，并且除了当原则上清楚地限于特定数量时。
显然下面的实施例中的组成部件(包括元素的步骤等)不一定是必不可少的，除非另有规定，并且除了原则上清楚地被视为必不可少时。
同样地，当在以下实施例中提及一个组成部件的形状或组成部件之间的定位关系时，与这里所描述的大体类似或接近的任何形状或定位关系都可以被包括在发明中，除非另有规定并且除了当原则上清楚地被视为并非这样时。这同样适用于上面的数量和范围。
在用于说明实施例的所有附图中，相同的部件原则上用相同或相似的附图标记来指示，并且将省略其重复描述。甚至一些平面图为了容易理解可以用阴影来指定。
第一实施例
本发明的第一实施例涉及一种关于包括用于控制SR电机的逆变器电路的功率模块的技术思想。这里，在本说明书的描述中，在概念上，整个功率模块对应于电子装置，而功率模块的组成部件之中的包括半导体芯片的电子部件对应于半导体装置。
<SR电机的转动原理>
电机例如安装在电动汽车、混合动力汽车等上。合适的电机包括PM电机和SR电机。与PM电机相比，SR电机具有低成本和高速转动的优点。具体地，SR电机由于没有使用稀土(稀有金属)并且转子(转动体)的结构具有简单结构而具有与PM电机相比能够获得低成本的优点。此外，SR电机由于转子具有由铁锭制成的简单、坚固的结构而具有使得能够实现转子的高度转动的另一优点。因此，在低成本方面近年来增加了针对SR电机的需要。为此原因，本发明的第一实施例集中在SR电机上。在下面，首先将描述SR电机的转动原理。
图1A至图1C是用于说明SR电机MT的转动原理的图。如图1A所示，SR电机MT包括定子ST和转子RT。转子RT可转动地布置在定子ST中。线圈L(W)是通过在定子ST的端子W与W'之间(在端子W-W'之间)卷绕导线而形成。一旦电流经过包括卷绕在定子ST的端子W与W'之间的线圈L(W)的闭合电路A，就会因为流过卷绕在端子W与W'之间的线圈L(W)的电流而形成电磁体。作为结果，例如，由铁制成的转子RT接收作为由电磁体产生的磁力的吸引，并且被沿图1A的箭头所指示的方向吸引。
随后，当包括卷绕在定子ST的端子W-W'之间的线圈L(W)的闭合电路A被释放并且电流的流动被中断时，由因通过卷绕在端子W-W'之间的线圈L(W)的电流所致的电磁体所产生的磁力失去。因此，由因通过卷绕在端子W-W'之间的线圈L(W)的电流所致的电磁体施加至转子RT的吸引被消除。此后，如图1B所示，一旦电流经过包括卷绕在定子ST的端子U与U'之间(在端子U-U'之间)的线圈L(U)的闭合电路B，就会因流过卷绕在端子U与U'之间的线圈L(U)的电流而形成电磁体。作为结果，转子RT接收来自电磁体的吸引并且被沿图1B的箭头所指示的方向吸引。
接着，当包括卷绕在定子ST的端子U-U'之间的线圈L(U)的闭合电路B被释放并且电流的流动被中断时，由因通过卷绕在端子U-U'之间的线圈L(U)的电流所致的电磁体所产生的磁力失去。因此，由因通过卷绕在端子U-U'之间的线圈L(U)的电流所致的电磁体施加至转子RT的吸引被消除。此后，如图1C所示，一旦电流经过包括卷绕在定子ST的端子V与V'之间(在端子V-V'之间)的线圈L(V)的闭合电路C，就会因流过卷绕在端子V与V'之间的线圈L(V)的电流而形成电磁体。作为结果，转子RT接收来自电磁体的吸引并且被沿图1C的箭头所指示的方式吸引。
以上述方式，在闭合电路A、B与C之中进行切换，由此允许电流依次经过对应的闭合电路，产生电磁体。来自电磁体的吸引准许转子RT连续地逆时针方向转动，例如如图1A至图1C所示。这是SR电机MT的转动的原理。据发现，为了使SR电机MT转动，必需通过在闭合电路A、B和C之中进行切换来允许电流流动。用于控制闭合电路A、B和C之中的切换的电路是逆变器电路。也就是，逆变器电路被配置成通过在闭合电路A、B和C之中顺次地进行切换来控制流过对应的闭合电路的电流。现在，将描述具有这样的功能的逆变器电路的结构。
<逆变器电路的结构>
图2是示出布置在DC功率源E与SR电机MT之间的逆变器电路INV的电路图。如图2所示，逆变器电路INV包括与DC功率源E并联耦合的第一支线LG1、第二支线LG2和第三支线LG3。第一支线LG1由串联耦合的上臂UA(U)和下臂BA(U)组成。第二支线LG2由串联耦合的上臂UA(V)和下臂BA(V)组成。第三支线LG3由串联耦合的上臂UA(W)和下臂BA(W)组成。上臂UA(U)由IGBTQ1和二极管FWD1组成，并且下臂BA(U)由IGBTQ2和二极管FWD2组成。此时，上臂UA(U)的IGBTQ1和下臂BA(U)的二极管FWD2两者都被耦合至端子TE(U1)，使得IGBTQ1与二极管FWD2串联耦合。另一方面，上臂UA(U)的二极管FWD1和下臂BA(U)的IGBTQ2两者都被耦合至端子TE(U2)，使得二极管FWD1与IGBTQ2串联耦合。端子TE(U1)被耦合至SR电机的端子U'，并且端子TE(U2)被耦合至SR电机的端子U。也就是，存在于SR电机MT的端子U与U'之间的线圈L(U)被耦合至逆变器电路INV的端子TE(U1)与端子TE(U2)之间。
同样地，上臂UA(V)由IGBTQ1和二极管FWD1组成，并且下臂BA(V)由IGBTQ2和二极管FWD2组成。此时，上臂UA(V)的IGBTQ1和下臂BA(V)的二极管FWD2两者都被耦合至端子TE(V1)，使得IGBTQ1与二极管FWD2串联耦合。另一方面，上臂UA(V)的二极管FWD1和下臂BA(V)的IGBTQ2两者都被耦合至端子TE(V2)，使得二极管FWD1与TGBT2串联耦合。端子TE(V1)被耦合至SR电机的端子V'，并且端子TE(V2)被耦合至SR电机的端子V。也就是，存在于SR电机MT的端子V与V'之间的线圈L(V)被耦合至逆变器电路INV的端子TE(V1)与端子TE(V2)之间。
同样地，上臂UA(W)由IGBTQ1和二极管FWD1组成，并且下臂BA(W)由IGBTQ2和二极管FWD2组成。此时，上臂UA(W)的IGBTQ1和下臂BA(W)的二极管FWD2两者都被耦合至端子TE(W1)，使得IGBTQ1与二极管FWD2串联耦合。另一方面，上臂UA(W)的二极管FWD1和下臂BA(W)的IGBTQ2两者都被耦合至端子TE(W2)，使得二极管FWD1与IGBTQ2串联耦合。端子TE(W1)被耦合至SR电机的端子W'，并且端子TE(W2)被耦合至SR电机的端子W。也就是，存在于SR电机MT的端子W与W'之间的线圈L(W)被耦合至逆变器电路INV的端子TE(W1)与端子TE(W2)之间。
作为上臂UA(U)、UA(V)和UA(W)中的每一个的组成部件的IGBTQ1的栅极电极被电耦合至栅极控制电路GCC。上臂UA(U)、UA(V)和UA(W)中的每一个中的IGBTQ1的通/断操作(开关操作)由来自栅极控制电路GCC的栅极控制信号来控制。同样地，作为下臂BA(U)、BA(V)和BA(W)中的每一个的组成部件的IGBTQ2的栅极电极被电耦合至栅极控制电路GCC。下臂BA(U)、BA(V)和BA(W)中的每一个的IGBTQ2的通/断操作由来自栅极控制电路GCC的栅极控制信号来控制。
在这里，例如，金属氧化物半导体场效应晶体管(功率MOSFET)被视为用作用于逆变器电路INV的开关元件。功率MOSFET是通过施加至栅极电极的电压来控制逆变器电路的通/断操作的电压驱动型的，并因此具有使得能够实现高速开关的优点。另一方面，功率MOSFET趋向于随着增加击穿电压而增加导通电阻，产生了大量的热。这是因为功率MOSFET通过增加低浓度外延层(漂移层)的厚度来确保适当的击穿电压，但是作为随着增加低浓度外延层的厚度的副作用增加了其电阻。
相比之下，提议能够处理大电功率的双极晶体管作为开关元件。双极晶体管是通过基极电流控制通/断操作的电流驱动型的，并因此与上述功率MOSFET相比通常具有低的开关速度。
如上面提到的，在诸如电动汽车或混合动力汽车的电机等的需要大电功率和高速开关的装置的应用中不能容易地使用功率MOSFET和双极晶体管。为此原因，如上所述在要求大电功率和高速开关的这些应用中使用IGBT。IGBT由功率MOSFET和双极晶体管的组合组成。IGBT是具有功率MOSFET的高速开关特性以及双极晶体管的高击穿电压特性的半导体元件。以该方式，IGBT能够既获得大电功率又获得高速开关。这意味着IGBT是适合用于要求大电流和高速开关的应用的半导体元件。如上面提到的，第一实施例的逆变器电路INV采用IGBT作为开关元件。
第一实施例的逆变器电路INV包括彼此并联耦合的第一至第三支线LG1至LG3。第一至第三支线LG1至LG3中的每一个包括两个IGBT(IGBTQ1和IGBTQ2)和两个二极管(二极管FWD1和二极管FWD2)。这意味着第一实施例的逆变器电路INV包括六个IGBT和六个二极管。在如此配置的逆变器电路INV中，三个IGBTQ1和三个IGBTQ2通过栅极控制电路GCC被控制成通/断(作为开关操作)，因此使得能够实现SR电机MT的转动。将参照附图给出用于使SR电机MT转动的逆变器电路INV的操作的描述。
<逆变器电路的操作>
图3是用于说明第一实施例中的逆变器电路INV的操作的图。图3中示出的逆变器电路INV是用于转动地驱动SR电机MT的电路，并且包括第一至第三支线LG1至LG3。此时，例如，第一支线LG1是用于控制经过设置在SR电机MT的端子U与U'之间(在端子U-U'之间)的线圈L(U)的电流的电路，而第二支线LG2是用于控制经过设置在SR电机MT的端子V与V'之间(在端子V-V'之间)的线圈L(V)的电流的电路。同样地，第三支线LG3是用于控制经过设置在SR电机MT的端子W与W'之间(在端子W-W'之间)的线圈L(W)的电流的电路。也就是，图3中示出的逆变器电路INV通过第一支线LG1的使用来控制经过线圈L(U)的电流、通过第二支线LG2的使用来控制经过线圈L(V)的电流并且通过第三支线LG3的使用来控制经过线圈L(W)的电流。在图3中示出的逆变器电路INV中，通过第一支线LG1进行的至线圈L(U)的电流的控制、通过第二支线LG2进行的至线圈L(V)的电流的控制和通过第三支线LG3进行的至线圈L(W)的电流的控制以相同方式在不同时刻进行。现在，将通过示例的方式来描述通过第二支线LG2进行的至线圈L(V)的电流的控制。
参见图3，首先，当电流开始经过SR电机MT的线圈L(V)时，如励磁模式中所示，IGBTQ1被接通并且IGBTQ2也被接通。此时，电流被从DC功率源E供给通过被接通的IGBT，并接着被从端子TE(V1)供给至线圈L(V)。电流经由端子TE(V2)从线圈L(V)通过被接通的IGBTQ2返回至DC功率源E。以该方式，电流可以经过线圈L(V)。作为结果，在SR电机MT的定子ST的V-V'之间形成电磁体，并且由电磁体产生的吸引被施加至转子RT。此后，为维持由电磁体产生的吸引，经过SR电机MT的线圈L(V)的电流被维持。具体地，如图3的自由轮模式(freewheel mode)中所示，IGBTQ1被断开，并且IGBTQ2被保持接通。在该情况中，线圈L(V)、接通的IGBTQ2和二极管FWD2形成电流持续经过的闭合电路。作为结果，经过线圈L(V)的电流被维持，使得来自因线圈L(V)所致的电磁体的吸引持续施加至转子RT。随后，通过线圈L(V)的电流被消除。具体地，如图3的退磁模式中所示，IGBTQ1被断开，并且IGBTQ2也被断开。在该情况中，如由图3的退磁模式所指示的，由线圈L(V)、接通的IGBTQ2和二极管FWD2组成的闭合电路的线圈L(V)中的残留功率通过断开IGBTQ2而经由二极管FWD1被消除。作为结果，经过线圈L(V)的电流被减小并停止，消除了由经过线圈L(V)的电流产生的电磁体。因此，由因通过线圈L(V)的电流所致的电磁体施加至转子RT的吸引被消除。这样的操作通过在第一至第三支线LG1至LG3之中切换而在不同时刻重复地进行，由此能够使SR电机MT的转子RT转动。在上述方式中发现，通过第一实施例中的逆变器电路INV的电流的控制可以使SR电机MT转动。
<与用于PM电机的逆变器电路的差异>
接下来，将给出用于第一实施例中的SR电机的逆变器电路与用于通常使用的PM电机的逆变器电路的差异的描述。图4A和图4B是用于说明用于PM电机的逆变器电路与用于SR电机的逆变器电路之间的差异的图。具体地，图4A是示出用于PM电机的逆变器电路的一部分的图，并且图4B是示出用于SR电机的逆变器电路的一部分的图。
图4A图示了被电耦合至PM电机的端子U(U相)的逆变器电路的一部分。具体地，配置上臂的IGBTQ1与二极管FWD1反并联耦合，而配置下臂的IGBTQ2与二极管FWD2反并联耦合。一个端子TE(U)设置在上臂与下臂之间，并且被耦合至PM电机的端子U。在如此配置的用于PM电机的逆变器电路中，如图4A所示，PM电机的U相线圈、V相线圈和W相线圈利用三相布线连接(例如，星形连接)被耦合至一起。用于驱动相应的线圈的上、下臂元件被控制成不同时地操作。因此，用于PM电机的逆变器电路被控制成使得两相线圈被成对地驱动如下：例如，依次，U相线圈+V相线圈；V相线圈+W相线圈；和W相线圈+U相线圈。在用于PM电机的逆变器电路中，一旦在电流通过接通IGBT而经过线圈之后为了相位转换而断开IGBT，由残留功率产生的再生电流被准许经过臂中的二极管，这消除了残留功率。因此，用于PM电机的逆变器电路需要具有成对布置的IGBT和二极管。作为结果，在用于PM电机的逆变器电路中，如图4A所示，一个端子TE(U)设置在上臂与下臂之间。
图4B图示了被电耦合至SR电机的端子U和U'的逆变器电路的一部分。具体地，被包括在上臂中的IGBTQ1和被包括在下臂中的二极管FWD2串联耦合，并且端子TE(U1)设置在被包括在上臂中的IGBTQ1与被包括在下臂中的二极管FWD2之间。具体地，被包括在上臂中的二极管FWD1和被包括在下臂中的IGBTQ2串联耦合，并且端子TE(U2)设置在被包括在上臂中的二极管FWD1与被包括在下臂中的IGBTQ2之间。逆变器电路的端子TE(U1)被耦合至SR电机的端子U，并且逆变器电路的端子TE(U2)被耦合至SR电机的端子U'。如此配置的用于SR电机的逆变器电路形成闭合电路，每个电路由SR电机中的每个相位的线圈与H桥电路组成。因此，例如如图4B所示，交叉耦合到一起的上臂的IGBTQ1和下臂的IGBTQ2被接通，允许了电流经过SR电机的端子U-U'之间的线圈(见图3的励磁模式)。此后，当IGBTQ1和IGBTQ2打算为了相位转换而断开时，线圈的残留功率需要在上述闭合电路中被消除。然而，在该情况中，上面提到的闭合电路不需要自己来消除线圈的残留功率。在用于SR电机的逆变器电路中，除上面提到的闭合电路以外的另一闭合电路被设计为消除线圈的残留功率(图3的退磁模式)。也就是，在用于SR电机的逆变器电路中，如由图3的退磁模式所图示的，消除线圈的残留功率的另一闭合电路可以不由作为开关元件的IGBTQ1和IGBTQ2配置，而是由被设计成仅在一个方向上使电路通电的二极管FWD1和FWD2来配置。以该方式，用于SR电机的逆变器电路具有图3的励磁模式中的闭合电路不同于图3的退磁模式中的闭合电路的特征。因为该特征，如图4B所示，用于SR电机的逆变器电路包括两个端子，即，端子TE(U1)和端子TE(U2)。因此，用于SR电机的逆变器电路与用于PM电机的逆变器电路的差异在于，如图4B所示，两个端子、即端子TE(U1)和TE(U2)布置在上、下臂之间，而如图4A所示，一个端子或端子TE(U)布置在上、下臂之间。
如上面提到的，由于逆变器电路的配置上的差异，体现了第一实施例中的用于SR电机的逆变器电路的电子装置(功率模块)的结构不同于体现了用于PM电机的逆变器电路的电子装置(功率模块)的结构。在这里，体现了逆变器电路的电子装置获得了较高性能和小型化，这些是相关技术中主要使用的PM电机所要求的，而在成本降低方面迫切需要的用于SR电机的电子装置尚不能获得也用于控制SR电机的电子装置的较高性能和小型化。为此原因，本发明的第一实施例集中在SR电机(在低成本方面对其的需要急剧上升)，并且因此设想了用于获得体现了用于SR电机的逆变器电路的电子装置的和作为电子装置的组成部件的半导体装置的较高性能和小型化的手段。现在，将描述具有如此设想的手段的第一实施例的技术思想。特别地，第一实施例中主要设想的手段指向于体现用于SR电机的逆变器电路的半导体装置的封装结构(安装结构)，并且指向于其制造方法。首先，将描述被包括在半导体装置中的IGBT和二极管，并接着将描述用于半导体装置的封装结构。此后，将描述用于制造作为第一实施例的特征的半导体装置的方法。
<IGBT的结构>
将在下面参照附图来描述被包括在第一实施例的逆变器电路INV中的IGBTQ1和二极管FWD1的配置。第一实施例中的逆变器电路INV包括IGBTQ1和IGBTQ2以及二极管FWD1和二极管FWD2。请注意，由于IGBTQ1和IGBTQ2具有相同配置并且二极管FWD1和二极管FWD2具有相同配置，所以将在下面通过示例的方式只说明IGBTQ1和二极管FWD1。
图5是示出其中形成有IGBTQ1的半导体芯片CHP1的外观的平面图。图5图示了半导体芯片CHP1的主表面(正表面)。如图5所示，第一实施例中的半导体芯片CHP1具有有着长边LS1和短边SS1的矩形平面形状。具有矩形形状的发射极电极焊盘EP形成在具有矩形形状的半导体芯片CHP1的正表面之上。多个电极焊盘沿着半导体芯片CHP1的长边方向形成。具体地，电极焊盘包括从图5的左侧依次布置的栅极电极焊盘GP、温度感测电极焊盘TCP、温度感测电极焊盘TAP、电流感测电极焊盘SEP、开尔文感测电极焊盘KP。以该方式，矩形半导体芯片CHP1的正表面具有沿其短边方向布置的发射极电极焊盘EP和电极焊盘，电极焊盘沿其长边方向形成。此时，发射极电极焊盘EP的尺寸(平面面积)比电极焊盘中的每一个的尺寸大得多。
图6是示出与半导体芯片CHP1的正表面相对的背表面的平面图。如图6所示，具有矩形形状的集电极电极焊盘CP跨越半导体芯片CHP1的整个背表面形成。
随后，将在下面描述形成在半导体芯片CHP1中的电路配置。图7示出了形成在半导体芯片CHP1上的电路的一个示例的电路图。如图7所示，半导体芯片CHP1具有形成于其上的IGBTQ1、感测IGBTQ2和温度感测二极管TD。IGBTQ1是主IGBT，并且用于图2中示出的SR电机MT的驱动控制。IGBTQ1包括形成于其中的发射极电极、集电极电极和栅极电极。IGBTQ1的发射极电极经由图5中示出的发射极电极焊盘EP被电耦合至发射极端子ET。IGBTQ1的集电极电极经由图6中示出的集电极电极焊盘CP被电耦合至集电极端子CT。IGBTQ1的栅极电极经由图5中示出的栅极电极焊盘GP被电耦合至栅极端子GT。
IGBTQ1的栅极电极被电耦合至图2中示出的栅极控制电路GCC。此时，来自栅极控制电路GCC的信号经由栅极端子GT被施加至IGBTQ1的栅极电极，使得IGBTQ1的开关控制可以由栅极控制电路GCC来控制。
感测IGBTQS被设置用于感测IGBTQ1的集电极与发射极之间经过的过电流。也就是，感测IGBTQS被设置用于通过感测在作为逆变器电路INV的IGBTQ1的集电极与发射极之间经过的过电流来保护IGBTQ1不会由于遭受过电流而损毁。在感测IGBTQS中，感测IGBTQS的集电极电极被电耦合至IGBTQ1的集电极电极，并且感测IGBTQS的栅极电极被电耦合至IGBTQ1的栅极电极。感测IGBTQS的发射极电极经由图5中示出的电流感测电极焊盘SEP被电耦合至电流感测端子SET，而不是IGBTQ1的发射极电极。电流感测端子SET被耦合至外部电流感测电路。电流感测电路基于来自感测IGBTQS的发射极电极的输出感测IGBTQ1的集电极与发射极之间的电流。一旦过电流从其间经过，电流感测电路就禁止栅极信号至IGBTQ1的栅极电极的施加，由此保护IGBTQ1不受过电流的伤害。
具体地，感测IGBTQS用作防止过电流由于负载短路等等所致而流过IGBTQ1的电流感测元件。例如，流过主IGBTQ1的电流与流过感测IGBTQS的电流的电流比被设计为满足以下关系：IGBTQ1：感测IGBTQS＝1000:1。也就是，当200A的电流经过主IGBTQ1时，感测IGBTQS准许200mA的电流从中经过。
在实际应用中，在外部设置被电耦合至感测IGBTQS的发射极电极的感测电阻器，并且感测电阻器的两个端部之间的电压被反馈至控制电路。如果感测电阻器的两个端部之间的电压等于或高于预置电压，则功率源通过控制电路被控制为中断。也就是，如果流过主IGBTQ1的电流变成过电流，则流过感测IGBTQS的电流也被增加。作为结果，流过感测电阻器的电流也被增加，这增加了感测电阻器的两个端部之间的电压。可以确认，一旦电压是预置电压或更高，则流过主IGBTQ1的电流变成过电流的状态。
温度感测二极管TD被设置用于感测IGBTQ1的温度(广义地说，是半导体芯片CHP1的温度)。也就是，温度感测二极管TD被设计成根据IGBTQ1的温度而改变其电压，由此感测到IGBTQ1的温度。温度感测二极管TD具有通过将具有不同导电类型的杂质引入多晶硅内而形成的pn结。温度感测二极管TD包括阴极电极(负电极)和阳极电极(正电极)。阴极电极经由形成在半导体芯片CHP1的上表面处的温度感测电极焊盘TCP(见图5)通过内部布线被电耦合至图7中示出的温度感测端子TCT。同样地，阳极电极经由形成在半导体芯片CHP1的上表面处的温度感测电极焊盘TAP(见图5)通过内部布线被电耦合至图7中示出的温度感测端子TAT。
温度感测端子TCT和温度感测端子TAT被耦合至设置在外侧的温度感测电路。温度感测电路基于分别耦合至温度感测二极管TD的阴极电极和阳极电极的温度感测端子TCT与温度感测端子TAT之间的输出间接地感测IGBTQ1的温度。此外，当感测到的温度达到某一温度或更高时温度感测电路中断待施加至IGBTQ1的栅极电极的栅极信号，由此保护IGBTQ1。
如上面提到的，由pn结二极管组成的温度感测二极管TD具有当某一电平或更高的正向电压被施加至二极管时使流过温度感测二极管TD的正向电流急剧增加的特征。正向电流开始急剧流动时所处的电压根据IGBTQ1的温度而改变。当IGBTQ1的温度增加时，二极管的电压减小。第一实施例利用温度感测二极管TD的该特征的优点。也就是，IGBTQ1的温度通过允许某一电流流过温度感测二极管并测量温度感测二极管TD的两个端子之间的电压而被间接地监测。在实际应用中，以该方式测量的温度感测二极管TD的电压(温度信号)被反馈至控制电路，使得元件操作温度被控制不超过保证值(例如，150℃至175℃)。
参见图7，IGBTQ1的发射极电极被电耦合至发射极端子ET，并且还被电耦合至作为除发射极端子ET以外的端子的开尔文端子KT。开尔文端子KT通过内部布线被电耦合至形成在半导体芯片CHP1的上表面处的开尔文感测电极焊盘KP(见图5)。因此，IGBTQ1的发射极电极经由开尔文感测电极焊盘KP被电耦合至开尔文端子KT。开尔文端子KT用作用于感测主IGBTQ1的端子。也就是，当在检查中通过允许大电流流过主IGBTQ1从IGBTQ1的发射极端子ET取得感测电压时，大电流经过发射极端子ET，这不可避免地引起由于布线电阻所致的压降，使得难以准确地测量导通电压。在第一实施例中，开尔文端子KT被电耦合至IGBTQ1的发射极端子ET，并且用作大电流不会从中流过的电压感测端子。也就是，在检查大电流时，从开尔文端子KT测量发射极电极的电压，使得IGBTQ1的导通电压可以在不受大电流的影响的状态下被测量。此外，开尔文端子KT还用作用于电独立的栅极驱动输出的基准引脚。
如上面提到的，第一实施例的半导体芯片CHP1可以配置成被耦合至包括电流感测电路和温度感测电路等等的控制电路，由此提高了被包括在半导体芯片CHP1中的IGBTQ1的操作可靠性。
<IGBT的器件结构>
随后，将描述IGBTQ1的器件结构。图8是示出第一实施例中的IGBTQ1的器件结构的截面图。如图8所示，IGBTQ1包括形成在半导体芯片的背表面处的集电极电极CE(集电极电极焊盘CP)。p+型半导体区域PR1形成于集电极电极CE之上。n+型半导体区域NR1形成于p+型半导体区域PR1之上。n-型半导体区域NR2形成于n+型半导体区域NR1之上。p型半导体区域PR2形成于n-型半导体区域NR2之上。沟槽TR形成为穿过p型半导体区域PR2到达n-型半导体区域NR2。此外，n+型半导体区域ER形成为与沟槽TR对准的发射极区域。在沟槽TR内，形成由例如氧化硅膜形成的栅极绝缘膜GOX。栅极电极GE经由栅极绝缘膜GOX形成在沟槽TR中。栅极电极GE由例如多晶硅膜形成，以用其填充沟槽TR。图8示出了沟槽栅极机构。然而，IGBT器件结构不限于此，并且可以是例如利用形成于硅衬底之上的平面栅极结构的IGBT(未示出)。
在如此构造的IGBTQ1中，栅极电极GE经由图5中示出的栅极电极焊盘GP被电耦合至栅极端子GT。同样地，用作发射极区域的n+型半导体区域ER经由发射极电极EE(发射极电极焊盘EP)被电耦合至发射极端子ET。用作集电极区域的p+型半导体区域PR1被电耦合至形成在半导体芯片的背表面处的集电极电极CE。
因此，以该方式配置的IGBTQ1具有功率MOSFET的高速开关特性和电压驱动特性以及双极晶体管的低导通电压特性。
n+型半导体区域NR1被称作缓冲层。n+型半导体区域NR1被设置以避免穿通现象(punch-through phenomenon)，也就是，以防止从p-型半导体区域PR2生长到n-型半导体区域NR2内的耗尽层与形成在n-型半导体区域NR2下方的p+型半导体区域PR1接触。此外，n+型半导体区域NR1也被设置以限制从p+型半导体区域PR1注入到n-型半导体区域NR2内的空穴的量。
<IGBT的操作>
接下来，将描述第一实施例中的IGBTQ1的操作。首先，将描述使IGBTQ1接通的操作。参见图8，通过将充分的正电压施加至栅极电极GE与用作发射极区域的n+型半导体区域ER之间而使具有沟槽栅极结构的MOSFET接通。在该情况中，正向偏压被施加至形成集电极区域的p+型半导体区域PR1与n-型半导体区域NR2之间，使空穴从p+型半导体区域PR1注入到n-型半导体区域NR2内。随后，其电荷数量与被注入的空穴的正电荷的数量相同的电子被收集在n-型半导体区域NR2中。以该方式，n-型半导体区域NR2的电阻被降低(电导率调制)，由此使IGBTQ1接通。
p+型半导体区域PR1与n-型半导体区域NR2之间的结电压被增加至导通电压，并且n-型半导体区域NR2的电阻值由于电导率调制而以一个以上的数位、即以十分之一被减小。在占据大部分导通电阻的高击穿电压中，IGBTQ1具有低于功率MOSFET的导通电压。这表示IGBTQ1是对于高击穿电压设计有效的器件。具体地，在功率MOSFET中，为获得较高的击穿电压，必需增加用作漂移层的外延层的厚度。在该情况中，导通电阻也增加。另一方面，在IGBTQ1中，即使n-型半导体区域NR2的厚度被增加以获得较高的击穿电压，当接通IGBTQ1时也会发生电导率调制。因此，在IGBTQ1中，与功率MOSFET中的相比，导通电阻可以被减小。也就是，IGBTQ1可以获得与功率MOSFET中的相比即使当提高击穿电压时也具有较低导通电阻的器件。
随后，将在下面描述将IGBTQ1断开的操作。当减小栅极电极GE与用作发射极区域的n+型半导体区域ER之间的电压时，具有沟槽栅极结构的MOSFET被断开。在该情况中，从p+型半导体区域PR1到n-型半导体区域NR2内的空穴的注入被停止，并且已经注入的空穴由于它们的寿命而被减少。余下的空穴直接流入p+型半导体区域PR1内(尾电流)，并接着在流出完成之后，IGBTQ1处于断开状态。以该方式，IGBTQ1可以在通与断之间切换。
<二极管的结构>
图9是其中形成有二极管FWD1的半导体芯片CHP2的外观的平面图。图9图示了半导体芯片CHP2的主表面(正表面)。如图9所示，第一实施例中的半导体芯片CHP2具有有着长边LS2和短边SS2的矩形平面形状。具有矩形形状的阳极电极焊盘ADP形成于矩形半导体芯片CHP2的表面之上。另一方面，矩形阴极电极焊盘(未示出)跨越与半导体芯片CHP2的正表面相对的整个背侧面形成。
随后，将描述二极管FWD1的器件结构。图10是示出二极管FWD1的器件结构的截面图。参见图10，阴极电极CDE(阴极电极焊盘CDP)形成在半导体芯片的背表面处，并且n+型半导体区域NR3形成于阴极电极CDE之上。此外，n-型半导体区域NR4形成于n+型半导体区域NR3之上，并且p型半导体区域PR3形成于n-型半导体区域NR4之上。阳极电极ADE(阳极电极焊盘ADP)形成于p型半导体区域PR3和p-型半导体区域PR4之上。阳极电极ADE例如由铝硅形成。
<二极管的操作>
在以该方式构造的二极管FWD1中，当正电压施加至阳极电极ADE并且负电压施加至阴极电极CDE时，正向偏压被施加至n-型半导体区域NR4于p型半导体区域PR3之间的pn结，允许了电流的流动。另一方面，当负电压施加至阳极电极ADE并且正电压施加至阴极电极CDE时，负向偏压被施加至n-型半导体区域NR4于p型半导体区域PR3之间的pn结，中断了电流的流动。以该方式，可以操作具有整流功能的二极管FWD1。
<第一实施例中的半导体装置的安装结构>
第一实施例中的半导体装置指向于图2中示出的逆变器电路INV。半导体装置是包括作为逆变器电路INV的组成部件的一个IGBT和一个二极管的组合的一个封装的装置。也就是，第一实施例的六个半导体装置用于配置具有用于驱动三相电机的三相逆变器电路INV的电子装置(功率模块)。
图11A、图11B和图11C是示出第一实施例中的半导体装置PAC1的外观的结构的图。具体地，图11A是第一实施例中的半导体装置PAC1的当从其正表面(上表面)观察时的平面图，图11B是第一实施例中的半导体装置PAC1的当从其侧表面观察时的侧视图，并且图11C是第一实施例中的半导体装置PAC1的当从背表面(下表面)观察时的平面图。
如图11A、图11B和图11C所示，第一实施例中的半导体装置PAC1具有由树脂制成的长方形密封体MR。密封体MR具有图11A中示出的上表面、与上表面相对的并在图11C中示出的下表面、沿厚度方向定位在上表面与下表面之间的第一侧表面和与第一侧表面相对的第二侧表面。图11A和图11C图示了用作第一侧表面的侧面S1以及作为第二侧表面的侧面S2。侧面S1在x方向上延伸，并且侧面S2也在x方向上延伸。此外，密封体MR具有与第一、第二侧表面交叉的第三侧表面(见图11B)，和与第三侧表面相对并与第一、第二侧表面交叉的第四侧表面。图11A和图11C图示了用作第三侧表面的侧面S3，以及用作第四侧表面的侧面S4。也就是，密封体MR具有在与x方向交叉的y方向上延伸的侧面S3，和与侧面S3相对的侧面S4。
在第一实施例的半导体装置PAC1中，如图11所示，引线LD1A的相应的部分和引线LD1B的相应的部分从第一侧表面突出，并且引线LD2的相应的部分从第二侧表面突出。此时，引线LD1A用作发射极端子ET，引线LD1B用作阳极端子AT，并且引线LD2用作信号端子SGT。在平面图中，引线LD1A和引线LD1B沿着密封体MR的在x方向(第一方向)上延伸的侧面S1平行地布置。此时，形成发射极端子ET的引线LD1A中的每一个的宽度大于形成信号端子SGT的引线LD2中的每一个的宽度。同样地，形成阳极端子AT的引线LD1B中的每一个的宽度大于形成信号端子SGT的引线LD2中的每一个的宽度。这是因为发射极端子ET和阳极端子AT允许大电流的流动，这需要尽可能多地减小电阻，而信号端子SGT允许仅轻微电流的流动。请注意，在第一实施例的半导体装置PAC1中，如图11A所示，没有引线沿着密封体MR的侧面S3和侧面S4布置。
如图11C中所图示的，在第一实施例的半导体装置PAC1中，芯片安装部TAB1和TAB2从密封体MR的背侧面露出。芯片安装部TAB1和芯片安装部TAB2通过密封体MR彼此物理上分离。作为结果，这些芯片安装部TAB1和TAB2彼此电隔离。换言之，第一实施例的半导体装置PAC1具有通过密封体MR而彼此电隔离的芯片安装部TAB1和TAB2，并且芯片安装部TAB1的背表面和芯片安装部TAB2的背表面从密封体MR的背表面露出。如图11C所示，在第一实施例的半导体装置PAC1中，多个切口部CS1形成在从密封体MR露出的芯片安装部TAB1中，并且多个切口部CS2形成在从密封体MR露出的芯片安装部TAB2中。
随后，将描述第一实施例中的半导体装置PAC1的内部结构。图12A、图12B和图12C是示出第一实施例中的半导体装置PAC1的内部结构的图。具体地，图12A对应于其平面图，图12B对应于沿着图12A的线A-A截取的截面图，并且图12C对应于沿着图12B的线B-B截取的截面图。
参见图12A，用作发射极端子ET的每个引线LD1A具有被密封构件MR密封的部分(第一部分)，和从密封构件MR露出的部分(第二部分)。引线LD1A的第二部分通过用裂缝分成多个片而形成。同样地，用作阳极端子AT的每个引线LD1B具有被密封构件MR密封的部分(第三部分)，和从密封构件MR露出的部分(第四部分)。引线LD1B的第四部分通过用裂缝分成多个片而形成。
参见图12A，长方形或矩形芯片安装部TAB1和长方形或矩形芯片安装部TAB2布置在密封体内，并且彼此分离。这些芯片安装部TAB1和TAB2也起到提高散热效率的热扩散器的作用，并且例如由包含具有高电导率的铜作为主要元素的材料形成。此时，如图12A所示，在第一实施例的半导体装置PAC1中，切口部CS1形成在芯片安装部TAB1中，并且切口部CS2形成在芯片安装部TAB2中。
在这里，如本说明书中使用的术语“主要元素”意味着在构件中所包括的组成部分之中包含最多的材料成分。例如，“包含铜作为主要元素的材料”意味着构件的材料包含铜最多。意在如本说明书中所使用的术语“主要元素”意味着例如构件基本上由铜组成，但不排除在构件中也包括其他杂质的情况。
其中形成有IGBT的半导体芯片CHP1经由导电粘合剂ADH1安装于芯片安装部TAB1之上。此时，之上安装有半导体芯片CHP1的表面被限定为芯片安装部TAB1的第一上表面，并且与第一上表面相对的表面被限定为第一下表面。在该情况中，半导体芯片CHP1安装于芯片安装部TAB1的第一上表面之上。具体地，其中形成有IGBT的半导体芯片CHP1被定位成使得形成在半导体芯片CHP1的背表面处的集电极电极CE(集电极电极焊盘CP)(见图6和图8)经由导电粘合剂ADH1与芯片安装部TAB1的第一上表面接触。在该情况中，形成在半导体芯片CHP1的正表面处的发射极电极EP和电极焊盘面向上。
其上形成有二极管的半导体芯片CHP2经由导电粘合剂ADH1安装于芯片安装部TAB2之上。此时，之上安装有半导体芯片CHP2的表面被限定为芯片安装部TAB2的第二上表面，并且与第二上表面相对的表面被限定为第二下表面。在该情况中，半导体芯片CHP2安装于芯片安装部TAB2的第二上表面之上。具体地，其中形成有二极管的半导体芯片CHP2被定位成使得形成在半导体芯片CHP2的背表面处的阴极电极焊盘经由导电粘合剂ADH1与芯片安装部TAB2的第二上表面接触。在该情况中，形成在半导体芯片CHP2的正表面处的阳极电极焊盘ADP面向上。因此，在第一实施例的半导体装置PAC1中，芯片安装部TAB1和芯片安装部TAB2彼此电分离。以该方式，与芯片安装部TAB1的第一上表面接触的半导体芯片CHP1的集电极电极CE(集电极电极焊盘CP)(见图6和图8)和与芯片安装部TAB2的第二上表面接触的半导体芯片CHP2的阴极电极焊盘彼此电分离。
请注意，如图12A所示，芯片安装部TAB1的平面面积大于其中形成有IGBT的半导体芯片CHP1的平面面积，并且芯片安装部TAB2的平面面积大于其中形成有二极管的半导体芯片CHP2的平面面积。
随后，如图12A所示，由导电材料形成的夹子(clip)CLP1经由导电粘合剂布置于半导体芯片CHP1的发射极电极焊盘EP之上。夹子CLP1经由导电粘合剂被耦合至发射极端子ET。因此，半导体芯片CHP1的发射极电极焊盘EP经由夹子CLP1被电耦合至发射极端子ET。夹子CLP1是由例如铜作为主要成分而形成的板状构件。也就是，在第一实施例中，大电流从发射极电极焊盘EP流动至半导体芯片CHP1中的发射极端子ET。为此原因，使用了可以确保其大面积的夹子CLP以允许大电流的流动。
如图12A所示，多个电极焊盘形成在半导体芯片CHP1的表面处。电极焊盘中的每一个通过作为导电构件的导线W被电耦合至对应信号端子SGT。具体地，电极焊盘包括栅极电极焊盘GP、温度感测电极焊盘TCP、温度感测电极焊盘TAP、电流感测电极焊盘SEP和开尔文感测电极焊盘KP。栅极电极焊盘GP通过导线W被电耦合至作为信号端子SGT中的一个的栅极端子GT。同样地，温度感测电极焊盘TCP通过导线W被电耦合至作为信号端子SGT中的一个的温度感测端子TCT。温度感测电极焊盘TAP通过导线W被电耦合至作为信号端子SGT中的一个的温度感测端子TAT。电流感测电极焊盘SEP通过导线W被电耦合至作为信号端子SGT中的一个的温度感测端子SET。开尔文感测电极焊盘KP通过导线W被电耦合至开尔文端子KT。此时，导线W由包含例如金、铜或铝作为主要元素的导电材料形成。
另一方面，如图12A所示，作为导电构件的夹子CLP2经由导电粘合剂布置于半导体芯片CHP2的阳极电极焊盘ADP之上。夹子CLP2经由导电粘合剂被耦合至阳极端子AT。因此，半导体芯片CHP2的阳极电极焊盘ADP经由夹子CLP2被电耦合至阳极端子AT。夹子CLP2是例如由铜作为主要成分形成的板状构件。也就是，在第一实施例中，大电流从阳极电极焊盘ADP流动至半导体芯片CHP2中的阳极端子AT。为此原因，使用了可以确保其大面积的夹子CLP2以允许大电流的流动。
在这里，如图12A所示，在平面图中，芯片安装部TAB2布置在密封体MR的侧面S1(见图11A)与芯片安装部TAB1之间。因此，半导体芯片CHP2安装于芯片安装部TAB2之上，以便被定位在半导体芯片CHP1与发射极端子ET(和阳极端子AT)之间。半导体芯片CHP1安装于芯片安装部TAB1之上，以便被定位在半导体芯片CHP2与信号端子SGT之间。
换言之，发射极端子ET和阳极端子AT、半导体芯片CHP2、半导体芯片CHP1及信号端子SGT沿着y方向布置。具体地，在平面图中，半导体芯片CHP2安装于芯片安装部TAB2之上，以被定位成比半导体芯片CHP1更靠近发射极端子ET和阳极端子AT。半导体芯片CHP1安装于芯片安装部TAB1之上，以便被定位成比半导体芯片CHP2更靠近信号端子SGT。
在平面图中，半导体芯片CHP1安装于芯片安装部TAB1之上使得栅极电极焊盘GP被定位成比发射极电极焊盘EP更靠近信号端子SGT。此外，半导体芯片CHP1安装于芯片安装部TAB1之上使得：包括栅极电极焊盘GP、温度感测电极焊盘TCP、温度感测电极焊盘TAP、电流感测电极焊盘SEP和开尔文感测电极焊盘KP的电极焊盘在平面图中比发射极电极焊盘EP更靠近信号端子SGT。换言之，可以说：半导体芯片CHP1的电极焊盘在平面图中沿着半导体芯片CHP1的侧面之中的位于最靠近信号端子SGT的侧面布置。此时，如图12A所示，夹子CLP1被布置成在平面图中既不与导线W重叠地布置也不与包括栅极电极焊盘GP的电极焊盘重叠。
参见图12A，夹子CLP1和夹子CLP2彼此电隔离。考虑到芯片安装部TAB1与TAB2之间的电隔离和夹子CLP1与CLP2之间的另一电隔离，第一实施例中的半导体装置PAC1允许发射极端子ET与阳极端子AT之间的电隔离。
夹子CLP1被布置成在平面图中与半导体芯片CHP2重叠。具体地，如图12A所示，半导体芯片CHP的阳极电极焊盘ADP形成于半导体芯片CHP2的表面之上以在平面图中与夹子CLP1部分地重叠，并且夹子CLP2被电耦合至阳极电极焊盘ADP以覆盖阳极电极焊盘ADP。因此，夹子CLP1被布置成与定位在阳极电极焊盘ADP之上的夹子CLP2的一部分重叠。
在具有上述的内部结构的半导体装置PAC1中，半导体芯片CHP1、半导体芯片CHP2、芯片安装部TAB1的一部分、芯片安装部TAB2的一部分、引线LD1A的一部分、引线LD1B的一部分、相应的信号端子SGT的一部分、夹子CLP1和CLP2以及导线W被用密封体MR密封。
随后，如图12B和图12C所示，其中形成有IGBT的半导体芯片CHP1经由导电粘合剂ADH1安装于芯片安装部TAB1之上，并且其中形成有二极管的半导体芯片CHP2经由导电粘合剂ADH1安装于芯片安装部TAB2之上。
如图12中所图示的，夹子CLP1经由导电粘合剂ADH2布置于半导体芯片CHP1的表面之上。夹子CLP1在半导体芯片CHP2之上延伸，并且经由导电粘合剂ADH2被耦合至发射极端子ET。发射极端子ET的一部分从密封体MR露出。半导体芯片CHP1以信号端子SGT的一部分从密封体MR露出的状态通过导线W被耦合至与发射极端子ET相对布置的信号端子SGT。
图13是图12B的区域AR1的放大图。如图13所示，夹子CLP1在经由导电粘合剂ADH2安装于半导体芯片CHP2之上的夹子CLP2之上延伸。也就是，如图13所示，夹子CLP1布置成在与夹子CLP2隔开的同时跨越夹子CLP2的一部分。如可以从该描述看出的，夹子CLP1和夹子CLP2彼此物理上分离，导致夹子CLP1与CLP2之间电隔离。
如图12C中所图示的，夹子CLP2经由导电粘合剂ADH2布置于半导体芯片CHP2的表面之上。夹子CLP2经由导电粘合剂ADH2被耦合至阳极端子AT，并且阳极端子AT的一部分从密封体MR露出。
如图12B和图12C所示，芯片安装部TAB1的下表面从密封体MR的下表面露出。芯片安装部TAB1的露出的下表面用作集电极端子。当半导体装置PAC1安装在安装基板上时，芯片安装部TAB1的下表面变成可以被焊接至形成在安装基板上的导线的表面。
类似地，芯片安装部TAB2的下表面从密封体MR的下表面露出。芯片安装部TAB2的露出的下表面用作阴极端子。当半导体装置PAC1安装在安装基板上时，芯片安装部TAB2的下表面变成可以被焊接至形成在安装基板上的导线的表面。
此时，如图12B和图12C所示，芯片安装部TAB1和芯片安装部TAB2彼此电隔离，导致作为芯片安装部TAB1的下表面的集电极端子与作为芯片安装部TAB2的下表面的阴极端子之间电隔离。
请注意，如图12B和图12C所图示的，芯片安装部TAB1和芯片安装部TAB2中的每一个的厚度大于发射极端子ET、阳极端子AT和信号端子SGT中的每一个的厚度。
在第一实施例的半导体装置PAC1中，例如包含银填料(Ag填料)和包含诸如环氧树脂等的材料的粘结剂的银膏可以用作导电粘合剂ADH1和导电粘合剂ADH2。银膏具有生态友好材料的优点，因为它是不包含铅作为成分的无铅材料。银膏进一步具有可以提高半导体装置PAC1的可靠性的优点，因为其优异的温度循环特性和功率循环特性。在使用银膏时，银膏可以经受在例如与焊料的回流过程中使用的真空回流装置相比的低成本烘烤炉中的热处理，这可以以低成本提供半导体装置PAC1的组装设备。
请注意，显然除了银膏以外，例如焊料材料也可以用作用于导电粘合剂ADH1和导电粘合剂ADH2的材料。当使用焊料材料作为用于导电粘合剂ADH1和导电粘合剂ADH2的材料时，可以有利地减小半导体装置PAC1的导通电阻，因为焊料材料的高导电率。也就是，焊料材料的使用可以提高要求导通电阻的减小的逆变器中所使用的半导体装置PAC1的性能。
在完成作为第一实施例中的产物的半导体装置PAC1之后，将半导体装置PAC1安装在电路板(安装基板)上。在该情况中，半导体装置PAC1利用焊料被耦合至安装基板。在用焊料耦合时，需要加热过程(回流)以使焊料材料熔化用于耦合。
因此，当用于将半导体装置PAC1耦合至安装基板的焊料材料与上面提到的半导体装置PAC1中所使用的相同时，施加用于半导体装置PAC1与安装基板之间的耦合的热处理(回流)也使半导体装置PAC1中所使用的焊料材料熔化。在该情况中，不利的是，密封半导体装置PAC1的树脂可能会因熔化的焊料材料的体积膨胀而龟裂，或者熔化的焊料材料可能会漏到外侧。
为此原因，在半导体装置PAC1内侧使用高熔点焊料材料。在该情况中，施加用于半导体装置PAC1与安装基板之间的耦合的热处理(回流)不会使半导体装置PAC1内侧使用的高熔点焊料材料熔化。作为结果，该布置可以防止以下缺点，包括：由于由使高熔点焊料材料熔化引起的体积膨胀而导致的在将半导体装置PAC1密封的树脂中的龟裂的发生，和熔化的焊料材料漏到外侧的泄漏。
用于半导体装置PAC1与安装基板之间的耦合的焊料材料是具有大约220℃的高熔点的材料，并且例如以Sn(锡)-Ag(银)-Cu(铜)作为典型。在回流时，将半导体装置PAC1加热至近似260℃。这例如意味着如在本说明书中所使用的术语“高熔点焊料”是即使被加热至大约260℃也不会熔化的焊料材料。例如，典型的焊料材料是具有300℃或更高的熔点、近似350℃的回流温度且包含90％重量比的Pb(铅)的材料。
基本上，在第一实施例的半导体装置PAC1中，导电粘合剂ADH1和导电粘合剂ADH2假定由相同成分形成。请注意，本发明的半导体装置不限于此。备选地，例如，用于导电粘合剂ADH1的材料和用于导电粘合剂ADH2的材料也可以由不同成分形成。
<在侧表面处具有台阶部的结构>
随后，将在下面描述第一实施例中的半导体装置PAC1所具有的“在其侧表面处具有台阶部的结构”。
图14是用于说明“在其侧表面处具有台阶部的结构”的图。图14在其中央示意性地示出了被用密封体MR封装的具有“在其侧表面处具有台阶部的结构”的芯片安装部TAB1的状态。参见图14，密封体MR被形成为以芯片安装部TAB1的下表面从密封体MR的背表面露出的状态覆盖芯片安装部TAB1。
此时，如图14所示，“突起PJU”形成于芯片安装部TAB1处。也就是，芯片安装部TAB1的端部(或侧表面)设置有突起PJU，以在芯片安装部TAB1的厚度方向上产生台阶部。具有突起PJU的台阶结构用作可以有利地防止芯片安装部TAB1从密封体MR中脱落的阻挡器。
利用台阶结构，图14的上侧部分中示出的芯片安装部TAB1的上表面USF的面积被设定为大于图14的下侧部分中示出的从密封体MR的背表面露出的芯片安装部TAB1的下表面BSF的面积。换言之，利用台阶结构，图14的下侧部分中示出的从密封体MR的背表面露出的芯片安装部TAB1的下表面BSF的面积被设定为小于图14的上侧部分中示出的芯片安装部TAB1的上表面USF的面积。
请注意，图14通过集中在芯片安装部TAB1上图示了台阶结构，但是芯片安装部TAB2的端部(或侧表面)也可以设置有由突起PJU以相同方式创建的另一台阶结构。因此，同样在芯片安装部TAB2中，利用台阶结构，芯片安装部TAB2的上表面的面积被设定为大于从密封体MR的背表面露出的芯片安装部TAB2的下表面的面积。
在这里，在第一实施例的半导体装置PAC1中，切口部CS1形成在芯片安装部TAB1中。然而，例如，当切口部CS1形成为到达芯片安装部TAB1的上表面USF和下表面BSF时，如图14所示，利用由突起PJU创建的台阶结构，在芯片安装部TAB1的上表面USF处的切口部CS1的面积被设定为大于在芯片安装部TAB1的下表面BSF处的切口部CS1的面积。详细地，在平面图中，在图14的上侧部分中示出的在芯片安装部TAB1的上表面USF的侧面上的切口部CS1与芯片安装部TAB1的上表面USF的侧面中的其中形成有切口部CS1的对应的一个侧面的虚拟线之间形成的区域的面积，大于在图14的下侧部分中示出的在芯片安装部TAB1的下表面BSF的侧面上的切口部CS1与芯片安装部TAB1的下表面BSF的侧面中的其中形成有切口部CS1的对应的一个侧面的虚拟线之间形成的区域的面积。
同样地，在第一实施例的半导体装置PAC1中，切口部CS2形成在芯片安装部TAB2中。然而，例如，当切口部CS2形成为到达芯片安装部TAB2的上表面和下表面时，利用由突起PJU创建的台阶结构，芯片安装部TAB2的上表面处的切口部CS2的面积被设定为大于芯片安装部TAB2的下表面处的切口部CS2的面积。
例如，如图15所示，切口部CS1可以形成为不到达芯片安装部TAB1的上表面，而是只到达下表面BSF。在该情况中，如图15所示，切口部CS1未形成在芯片安装部TAB1的上表面USF处，而切口部CS1形成在芯片安装部TAB1的下表面BSF处。
同样地，芯片安装部TAB2中的切口部CS2也可以形成为不到达芯片安装部TAB2的上表面，而是只到达其下表面。在该情况中，切口部CS2未形成在芯片安装部TAB2的上表面处，而切口部CS2形成在芯片安装部TAB2的下表面BSF处。
以上述方式，安装第一实施例中的半导体装置PAC1。现在，将参照附图给出用于制造第一实施例中的半导体装置PAC1的方法的描述。
<用于制造第一实施例中的半导体装置的方法>
1.芯片安装部提供步骤如图16A所示，首先，提供具有有着多个凸部CVX1和多个凸部CVX2的主表面的下夹具BJG。此时，在下夹具BJG的主表面之上围绕凸部CVX1和凸部CVX2形成凸部CVX3。
在提供了以该方式构造的下夹具BJG之后，将芯片安装部TAB1和TAB2布置在下夹具BJG的主表面之上。具体地，如图16A所示，将芯片安装部TAB1和芯片安装部TAB2布置于下夹具BJG的主表面之上，使得芯片安装部TAB1的侧表面SSF2面对芯片安装部TAB2的侧表面SSF3。此时，如图16A所示，芯片安装部TAB1的上表面具有矩形平面形状，并且芯片安装部TAB2的上表面也具有矩形平面形状。芯片安装部TAB1的侧表面SSF2是包括形成芯片安装部TAB1的上表面的长边的侧表面，并且芯片安装部TAB2的侧表面SSF3是包括形成芯片安装部TAB2的上表面的长边的侧表面。
在这里，如图16A所示，芯片安装部TAB1的除了侧表面SSF2以外的侧表面被压抵相应的凸部CVX1，由此将芯片安装部TAB1定位在下夹具BJG的主表面之上。同样地，芯片安装部TAB2的除了侧表面SSF3以外的侧表面被压抵相应的凸部CVX2，由此将芯片安装部TAB2定位在下夹具BJG的主表面之上。
更详细地，如图16A所示，芯片安装部TAB1和芯片安装部TAB2具有四边形平面形状。芯片安装部TAB1具有在与侧表面SSF2交叉的同时彼此相对的侧表面SSF5和SSF6。芯片安装部TAB2具有在与侧表面SSF3交叉的同时彼此相对的侧表面SSF7和SSF8。此时，例如，凸部CVX1布置成仅与侧表面SSF5和SSF6接触，并且凸部CVX2布置成仅与侧表面SSF7和SSF8接触。
芯片安装部TAB1的侧表面SSF5和SSF6具有对应于相应的凸部CVX1的切口部CS1。同样地，芯片安装部TAB2的侧表面SSF7和SSF8具有对应于相应的凸部CVX2的切口部CS2。
具体地，如图16A所示，芯片安装部TAB1的侧表面SSF5和SSF6中的每一个设置有对应于凸部CVX1中的一个的至少一个切口部CS1，并且芯片安装部TAB2的侧表面SSF7和SSF8中的每一个设置有对应于凸部CVX2中的一个的至少一个切口部CS2。
因此，在第一实施例中，形成在芯片安装部TAB1中的切口部CS1被压抵凸部CVX1，由此将芯片安装部TAB1定位在下夹具BJG的主表面处。此外，形成在芯片安装部TAB2中的切口部CS2被压抵凸部CVX2，由此将芯片安装部TAB2定位在下夹具BJG的主表面处。
请注意，芯片安装部TAB1和芯片安装部TAB2可以具有例如有着相同尺寸的长方形或矩形形状。此时，芯片安装部TAB1的尺寸和芯片安装部TAB2的尺寸不需要具有相同尺寸，并且可以具有不同尺寸。在用于SR电机的半导体装置中，IGBT中的热损失大体等于二极管中的。因此，期望来自其中形成有IGBT的半导体芯片的散热效率被设定为等于来自其中形成有二极管的半导体芯片的散热效率。为此原因，其上安装了具有IGBT的半导体芯片的芯片安装部TAB1的尺寸被设定为大体等于其上安装了具有二极管的半导体缺陷的芯片安装部TAB2的尺寸，由此来自两个半导体芯片的散热效率可以设定为相同水平，鉴于提高整个半导体装置的散热效率这是期望的。
图16B是沿着图16A的线A-A截取的截面图。如图16B所示，下夹具BJG设置有凸部CVX3。凸部CVX1形成为与凸部CVX3接触。形成在芯片安装部TAB1中的切口部CS1被压抵凸部CVX1，由此将芯片安装部TAB1定位在下夹具BJG之上。
在这里，如图16B所示，在下夹具BJG的主表面限定为基准表面的状态下，凸部CVX3的高度高于凸部CVX1的高度，并且低于芯片安装部TAB1的上表面的高度。同样地，虽然图16B中未示出，但凸部CVX3的高度高于凸部CVX2的高度，并且低于芯片安装部TAB2的上表面的高度。作为结果，可以容易进行将在下面描述的导电粘合剂形成步骤。现在，将描述导电粘合剂形成步骤。
2.导电粘合剂形成步骤如图17A和图17B所示，将导电粘合剂ADH1供给在芯片安装部TAB1之上，并且将导电粘合剂ADH1也供给在芯片安装部TAB2之上。用于导电粘合剂ADH1的合适的材料可以包括例如银膏和具有高熔点的焊料(焊料膏)。在下文中，将借助于导电粘合剂ADH1的示例来描述导电膏PST1。
图18是在芯片安装部TAB1和芯片安装部TAB2之上形成导电膏PST1的步骤的示例图。参见图18，首先，将印刷掩模MSK1布置在下夹具BJG的主表面之上，以便将其定位在芯片安装部TAB1的上表面和芯片安装部TAB2的上表面上方。
此时，如上述图16B所示，在下夹具BJG的主表面设定为基准表面的状态下，凸部CVX3的高度高于凸部CVX1的高度，并且低于芯片安装部TAB1的上表面的高度，并且凸部CVX3的高度高于凸部CVX2的高度，并且低于芯片安装部TAB2的上表面的高度。
作为结果，印刷掩模MSK1可以布置于下夹具BJG的主表面之上，使得印刷掩模MSK1的背表面在维持与凸部CVX3的间隙的同时与芯片安装部TAB1的上表面和芯片安装部TAB2的上表面接触。
此后，如图18所示，用刮板SQ在印刷掩模MSK1的表面之上并接着从形成在印刷掩模MSK1中的开口上对导电膏PST1进行刮扫，并且将导电膏PST1供给在芯片安装部TAB1的上表面和芯片安装部TAB2的上表面之上。此时，凸部CVX3的高度被设定成使得刮板SQ在刮扫步骤中在凸部CVX3之上经过，并且一旦印刷掩模MSK1弯曲，印刷掩模MSK1的背表面就与凸部CVX3接触。因此，在第一实施例中，掩模MSK1可以在刮扫步骤中由形成在下夹具BJG中的凸部CVX3保持，这使得印刷掩模MSK1的水平度恒定。以该方式，在将导电膏PST1供给在芯片安装部TAB1的上表面以及芯片安装部TAB2的上表面之上的同时，可以通过刮板SQ将导电膏PST1的不必要的部分去除，其中这些上表面从印刷掩模MSK1的开口露出。
在第一实施例中，凸部CVX3形成在下夹具BJG上，使得在通过下夹具BJG定位芯片安装部TAB1和TAB2的同时，可以将导电膏PST1供给在芯片安装部TAB1和TAB2的上表面之上。也就是，形成在下夹具BJG中的凸部CVX3用于容易地通过利用印刷掩模MSK1和刮板SQ来进行将导电膏PST1供给在芯片安装部TAB1和TAB2的上表面之上的刮扫步骤。
3.芯片安装步骤接着，如图19所示，将其中形成有IGBT的半导体芯片CHP1安装在芯片安装部TAB1之上，并且将其中形成有二极管的半导体芯片安装在芯片安装部TAB2之上。
具体地，半导体芯片CHP1具有包括IGBT并设置有发射极电极焊盘EP的第一正表面，以及设置有集电极电极并与第一表面相对的第一背表面。将这样的半导体芯片CHP1安装在芯片安装部TAB1之上，使得芯片安装部TAB1被电耦合至半导体芯片CHP1的第一背表面。同样地，半导体芯片CHP2具有包括二极管并设置有阳极电极焊盘ADP的第二正表面，以及设置有阴极电极并与第二表面相对的第二背表面。将这样的半导体芯片CHP2安装在芯片安装部TAB2之上，使得芯片安装部TAB2被电耦合至半导体芯片CHP2的第二背表面。
因此，在其中形成有二极管的半导体芯片CHP2中，形成在半导体芯片CHP2的背表面处的阴极电极焊盘布置成经由导电膏PST1与芯片安装部TAB2接触。作为结果，形成在半导体芯片CHP2的正表面处的阳极电极焊盘ADP面向上(见图12)。
另一方面，在其中形成有IGBT的半导体芯片CHP1中，形成在半导体芯片CHP1的背表面处的集电极电极焊盘被布置成经由导电膏PST1与芯片安装部TAB1接触。
形成在半导体芯片CHP1的正表面处的发射极电极焊盘EP和电极焊盘面向上(见图12)。电极焊盘包括栅极电极焊盘GP、温度感测电极焊盘TCP、温度感测电极焊盘TAP、电流感测电极焊盘SEP和开尔文感测电极焊盘KP。
请注意，关于安装其中形成有IGBT的半导体芯片CHP1和其中形成有二极管的半导体芯片CHP2的顺序，可以首先安装半导体芯片CHP1，并接着可以安装半导体芯片CHP2。备选地，可以首先安装半导体芯片CHP2，并接着可以安装半导体芯片CHP1。
此后，对其上安装了半导体芯片CHP1的芯片安装部TAB1和其上安装了半导体芯片CHP2的芯片安装部TAB2施加加热处理。
4.上夹具布置步骤随后，如图20A和20B所示，将上夹具UJG布置在下夹具BJG的主表面之上。此时，如图20B所示，上夹具UJG的上表面高于安装在芯片安装部TAB2之上的半导体芯片CHP2的正表面。类似地，虽然未示出，但上夹具UJG的上表面高于安装在芯片安装部TAB1之上的半导体芯片CHP1的表面。如可以从图20B看出的，关于在下夹具BJG的主表面设定为基准的状态下的高度，满足以下关系：下夹具BJG的主表面＜凸部CVX3的高度＜芯片安装部TAB2(芯片安装部TAB1)的上表面＜半导体芯片CHP2(半导体芯片CHP1)的正表面＜上夹具UJG的上表面。
5.基板(引线框)提供步骤接下来，如图21A和图21B所示，提供具有引线的引线框LF，并将引线框LF定位在上夹具UJG之上。此时，在第一实施例中，上夹具UJG介于下夹具BJG与引线框LF之间，由此引线框LF的布置的高度高于半导体芯片CHP1(半导体芯片CHP2)的表面的高度。也就是，如图20B所示，在以下夹具BJG的主表面设定为基准的高度方面，满足以下关系：下夹具BJG的主表面＜凸部CVX3的高度＜芯片安装部TAB2(芯片安装部TAB1)的上表面＜半导体芯片CHP2(半导体芯片CHP1)的主表面＜上夹具UJG的上表面。因此，布置在上夹具UJG之上的引线框LF的高度高于半导体芯片CHP1(半导体芯片CHP2)的表面的高度。以该方式，上夹具UJG用作使引线框LF的布置的高度高于半导体芯片CHP1(半导体芯片CHP2)的正表面的高度的间隔件。
6.电耦合步骤随后，如图22A和图22B所示，例如通过使用分配器DP，将导电膏PST2(导电粘合剂ADH2)供给在半导体芯片CHP2的阳极电极焊盘ADP以及半导体芯片CHP1的发射极电极焊盘EP之上。此外，也将导电膏PST2供给在具有引线的区域(见图12)的一部分之上。
用于导电膏PST2使用的合适的材料可以包括例如银膏和具有高熔点的焊料(焊料膏)。导电膏PST2可以包含与上面提到的导电膏PST1相同的成分，并且可以包含与导电膏PST1不同的成分。
接着，将引线(图12的引线LD1A)电耦合至半导体芯片CHP1，并将引线(图12的引线LD1B)电耦合至半导体芯片CHP2。具体地，首先，如图22A所示，将夹子CLP2安装在半导体芯片CHP2的阳极电极焊盘ADP和引线(图12的引线LD1B)上，由此将阳极电极焊盘ADP电耦合至引线(图12的引线LD1B)(见图12)。此后，如图22A所示，将夹子CLP1安装在半导体芯片CHP1的发射极电极焊盘EP和引线(图12的引线LD1A)上，由此将发射极电极焊盘EP电耦合至引线(图12的引线LD1A)(见图12)。此时，如图22A所示，将夹子CLP1安装成跨越夹子CLP2的一部分。通过该步骤，将引线框LF、芯片安装部TAB1和芯片安装部TAB2集成到一起。此后，对集成的引线框LF、芯片安装部TAB1和芯片安装部TAB2施加热处理。
接着如图23所示，在将上夹具UJG和下夹具BJG去除之后，进行导线接合步骤。例如，如图11和图12所图示的，通过导线W将引线LD2电耦合至栅极电极焊盘GP，并且通过导线W将引线LD2电耦合至温度感测电极焊盘TCP。此外，如图11和图12所图示的，通过导线W将引线LD2电耦合至温度感测电极焊盘TAP，并且通过导线W将引线LD2电耦合至电流感测电极焊盘SEP。此外，如图12所示，通过导线W将引线LD2电耦合至开尔文感测电极焊盘KP。在这里，在第一实施例中，如图12所示，引线LD2与耦合至夹子CLP1的引线LD1A和与耦合至夹子CLP2的引线LD1B相对地布置，由此可以进行导线接合过程而不用考虑导线W与夹子CLP1和夹子CLP2之间的中断。
7.密封(成型)步骤接着，如图24A和图24B所示，形成密封体MR以将半导体芯片CHP1、半导体芯片CHP2、芯片安装部TAB1的一部分、芯片安装部TAB2的一部分、引线LDA的一部分、引线LD1B的一部分、引线LD2的相应的部分、夹子CLP1和CLP2以及导线W密封。
此时，如图12所示，在密封体MR中，引线LD1A和引线LD1B从密封体MR的侧面S1突出，并且引线LD2从密封体MR的侧面S2突出。此外，如图12B和图12C所示，芯片安装部TAB1的下表面和芯片安装部TAB2的下表面从密封体MR的下表面露出。在第一实施例中，芯片安装部TAB1和TAB2具有形成在它们的侧表面处的台阶部。因此，在第一实施例中，台阶部用作可防止芯片安装部TAB1和TAB2从密封体MR中脱落的阻挡器。
8.外部电镀步骤此后，将被包括在引线框LF中的拉杆(未示出)切断。接着，在从密封体MR的下表面露出(见图12)的芯片安装部TAB1、芯片安装部TAB2、引线LD1A的一部分的表面、引线LD1B的一部分的表面和引线LD2的一部分的表面之上形成作为导电膜的镀层(锡膜)。
9.标记步骤在树脂成型体MR的表面上形成诸如产品名称和产品编号等的信息(标记)。请注意，用于标记的方法可以包括通过使用印刷系统的印刷方法、用于通过利用激光照射成型体的表面来压印出标记的方法。
10.单片化步骤随后，将引线LD1A的一部分、引线LD1B的一部分和引线LD2的相应的部分进行切割以使引线LD1A、引线LD1B和引线LD2与引线框LF分离(见图12)。以该方式，例如，可以制造出图12所示的第一实施例中的半导体装置PAC1。此后，使引线LD1A、引线LD1B和第二引线LD2分别成型。在例如半导体装置的电特性的测试过程之后，只将判定为良好质量的半导体装置PAC1装运。以上述方式，可以制造出第一实施例的半导体装置PAC1。
<下夹具、上夹具和引线框之中的对准>由于上述第一实施例中的半导体装置的制造方法使用下夹具BJG和上夹具UJG，所以需要下夹具BJG、上夹具UJG与引线框LF之中的对准。在第一实施例中，设想下夹具BJG、上夹具UJG与引线框LF之中的对准。下面将参照附图来描述集中在夹具BJG、上夹具UJG与引线框LF之中的对准上而设想的点。
图25A是示出第一实施例中芯片安装部TAB1和TAB2布置在下夹具BJG之上的状态的平面图。图25B是沿着图25A的线A-A截取的截面图，并且图25C是沿着图25A的线B-B截取的截面图。如图25A和图25C所示，第一实施例的下夹具BJG设置有通孔TH1(凹部)。通孔TH1是例如通过将如图25A所示的一个凸部CVX1的位置设定作为基准而设置的。
随后，图26A是示出第一实施例中上夹具UJG布置在下夹具BJG之上的状态的平面图。图26B是沿着图26A的线A-A截取的截面图，并且图26C是沿着图26A的线B-B截取的截面图。如图26A和图26C所示，第一实施例的上夹具UJG设置有向下突出的凸部CVX4和向上突出的凸部CVX5。这些凸部CVX4和CVX5是例如通过将如图26A所示的一个凸部CVX1的位置设定作为基准而设置的。因此，形成在下夹具BJG中的通孔TH1和形成在上夹具UJG中的凸部CVX4位于以相同物体(凸部CVX1)设定作为基准的相同位置处。如图26C所示，形成在上夹具UJG中的凸部CVX4可以被插入形成在下夹具BJG中的通孔TH1内。作为结果，凸部CVX4被插入通孔TH1内，由此进行下夹具BJG与上夹具UJG之间的对准。
随后，图27A是示出第一实施例中引线框LF布置在上夹具UJG之上的状态的平面图。图27B是沿着图27A的线A-A截取的截面图，并且图27C是沿着图27A的线B-B截取的截面图。如图27A和图27C所示，第一实施例的引线框LF设置有通孔TH2。通孔TH2是例如通过将如图27A所示的一个凸部CVX1的位置作为基准而设置的。因此，形成在上夹具UJG中的凸部CVX5和形成在引线框LF中的通孔TH2位于以相同物体(凸部CVX1)设定作为基准的相同位置处。如图27C所示，形成在上夹具UJG中的凸部CVX5可以被插入形成在引线框LF中的通孔TH2。作为结果，凸部CVX5被插入通孔TH2内，由此进行上夹具UJG与引线框LF之间的对准。
如上面提到的，第一实施例中的半导体装置的制造方法涉及将凸部CVX4插入通孔TH1内，并且将凸部CVX5插入通孔TH2内，由此获得下夹具BJG、上夹具UJG与引线框LF之中的对准。
<第一实施例的特征>随后，将参照附图来描述第一实施例的特征。图28是示出通过下夹具BJG被固定的芯片安装部TAB1和TAB2的状态的示意图。如图28所示，下夹具BJG设置有凸部CVX1和凸部CVX2。通过凸部CVX1，将芯片安装部TAB1固定。类似地，通过凸部CVX2，将芯片安装部TAB2固定。
如图28所示，芯片安装部TAB1具有侧表面SSF1、与侧表面SSF1相对的侧表面SSF2及彼此相对且与侧表面SSF1和SSF2交叉的侧表面SSF5和SSF6。
另一方面，如图28所示，芯片安装部TAB2具有侧表面SSF3、与侧表面SSF3相对的侧表面SSF4及与侧表面SSF3和SSF4交叉且彼此相对的侧表面SSF7和SSF8。
此时，芯片安装部TAB1和芯片安装部TAB2布置成使得芯片安装部TAB1的侧表面SSF2面对芯片安装部TAB2的侧表面SSF3。在这里，本发明的第一实施例的第一方面是，凸部CVX1被压抵彼此相对的侧表面SSF5和SSF6，由此将芯片安装部TAB1固定。详细地，切口部CS1形成在芯片安装部TAB1的侧表面SSF5和侧表面SSF6中的每一个中。通过将凸部CVX1装配到相应的切口部CS1内，通过凸部CVX1将芯片安装部TAB1固定。换言之，本发明的第一实施例的第一方面是，凸部CVX1被压抵芯片安装部TAB1的除了侧表面SSF2以外的侧表面SSF5和SSF6，由此将芯片安装部TAB1固定而不用形成对应于芯片安装部TAB1的侧表面SSF2的凸部CVX1。也就是，本发明的第一实施例的第一方面是，凸部CVX2不是设置在对应于芯片安装部TAB2的侧表面SSF3的位置中而是在芯片安装部TAB1的除了侧面SSF3以外的侧表面处，由此将芯片安装部TAB2固定。
同样地，本发明的第一实施例的第一方面是凸部CVX2被压抵彼此相对的侧表面SSF7和SSF8，由此将芯片安装部TAB2固定。详细地，切口部CS2形成在芯片安装部TAB2的侧表面SSF7和SSF8中的每一个中。通过将凸部CVX2装配到相应的切口部CS2内，通过凸部CVX2将芯片安装部TAB2固定。换言之，第一实施例的第一方面是，凸部CVX2被压抵芯片安装部TAB2的除侧表面SSF3以外的侧表面SSF7和SSF8，由此将芯片安装部TAB2固定而不用形成对应于芯片安装部TAB1的侧表面SSF2的凸部CVX1。也就是，本发明的第一实施例的第一方面是，凸部CVX1不是设置在对应于芯片安装部TAB1的侧表面SSF2的位置中，而是在芯片安装部TAB1的除侧面SSF2以外的侧表面处，由此将芯片安装部TAB1固定。
因此，芯片安装部TAB1通过形成在下夹具BJG中的凸部CVX1被固定，并且芯片安装部TAB2通过形成在下夹具BJG中的凸部CVX2被固定，使得可以在减小彼此面对的芯片安装部TAB1的侧表面SSF2与芯片安装部TAB2的侧表面SSF3之间的距离的同时将芯片安装部TAB1和TAB2固定。这是因为，如图28所示，在彼此面对的芯片安装部TAB1的侧表面SSF2与芯片安装部TAB2的侧表面SSF3之间不需要设置凸部CVX1和CVX2以便将芯片安装部TAB1和TAB2定位。也就是，在第一实施例中，芯片安装部TAB1和TAB2可以被准确地定位而不用在彼此面对的芯片安装部TAB1的侧表面SSF2与芯片安装部TAB2的侧表面SSF3之间设置凸部CVX1和CVX2。这意味着不必要确保在彼此面对的芯片安装部TAB1的侧表面SSF2与芯片安装部TAB2的侧表面SSF3之间的用于定位凸部CVX1和CVX2的空间。因此，如图28所示，彼此面对的芯片安装部TAB1的侧表面SSF2与芯片安装部TAB2的侧表面SSF3之间的距离L可以减小。作为结果，第一实施例可以在提高芯片安装部TAB1和TAB2的定位精度的同时减小半导体装置的尺寸。
也就是，在第一实施例中，首先，芯片安装部TAB1通过形成在下夹具BJG中的凸部CVX1被固定，并且芯片安装部TAB2通过形成在下夹具BJG中的凸部CVX2被固定。因此，可以提高芯片安装部TAB1和TAB2的定位精度。这意味着芯片安装部TAB1和TAB2之间的错位不太可能发生。可以使错位最小化，由此抑制否则的话会引起错位的芯片安装部TAB1和TAB2之间的接触，即使芯片安装部TAB1和TAB2之间的距离设定得窄(第一优点)。
第一实施例不需要形成对应于芯片安装部TAB1的侧表面SSF2的凸部CVX1以及对应于芯片安装部TAB2的侧表面SSF3的凸部CVX2，这消除了确保用于彼此面对的芯片安装部TAB1的侧表面SSF2与芯片安装部TAB2的侧表面SSF3之间的定位凸部CVX1和CVX2的空间的必要。因此，芯片安装部TAB1与TAB2之间的距离可以被尽可能多地减小(第二优点)。
因此，在第一实施例的第一方面中，可以得到上面提到的第一和第二优点两者。第一和第二优点之间的协同作用可以更加有效地在提高芯片安装部TAB1和TAB2的定位精度的同时获得半导体装置的小型化。
例如，在功率模块的较高性能和小型化方面，封装的半导体装置(封装产品)被用作设计用于专用于SR电机的逆变器电路的功率模块的组成部件。在该情况中，鉴于专用于SR电机的逆变器电路的特性，封装产品需要彼此电隔离的两个芯片安装部。
为此原因，特别地，为了使专用于SR电机的封装产品小型化，这两个芯片安装部TAB1和TAB2需要在保持相互电隔离的同时尽可能地彼此靠近。这导致可以在专用于SR电机的封装产品的制造工序中将彼此靠近的两个芯片安装部TAB1和TAB2精确地定位和布置的技术的需要。
在这方面，当第一实施例中的半导体装置应用至上面提到的专用于SR电机的封装产品时，第一实施例可以在提高这些芯片安装部TAB1和TAB2的定位精度的同时使用具有上述特征的下夹具BJG将芯片安装部TAB1和TAB2尽可能彼此靠近地定位。作为结果，具有第一实施例的特征的下夹具BJG的使用可以在提高芯片安装部TAB1和TAB2的定位精度的同时获得半导体装置、尤其是专用于SR电机的半导体装置的小型化。
接下来，将描述与第一和第二相关技术相比第一实施例中的技术思想的优点。
例如，图29是用于说明第一相关技术的图。参见图29，芯片安装部TAB1具有对应于芯片安装部TAB1的四个侧表面(侧表面SSF1、侧表面SSF2、侧表面SSF5和侧表面SSF6)的凸部CVX1。同样地，芯片安装部TAB2具有对应于芯片安装部TAB2的四个侧表面(侧表面SSF3、侧表面SSF4、侧表面SSF7和侧表面SSF8)的凸部CVX2。
因此，即使在第一相关技术中，芯片安装部TAB1通过凸部CVX1被固定，并且芯片安装部TAB2通过凸部CVX2被固定，这也可以提高芯片安装部TAB1和TAB2的定位精度。
然而，在第一相关技术中，与第一实施例不一样，如图29所示，凸部CVX1和CVX2设置在彼此面对的芯片安装部TAB1的侧表面SSF2与芯片安装部TAB2的侧表面SSF3之间。
作为结果，第一相关技术需要确保用于布置彼此面对的芯片安装部TAB1的侧表面SSF2与芯片安装部TAB2的侧表面SSF3之间的凸部CVX1和CVX2的空间，由此增加了图29中示出的距离L。这意味着第一相关技术使得难以缩窄芯片安装部TAB1与芯片安装部TAB2之间的距离L。因此，在使具有彼此分离的两个芯片安装部的半导体装置小型化方面存在有用于第一相关技术的改进的空间。
随后，图30是用于说明第二相关技术的图。参见图30，芯片安装部TAB1设置有对应于矩形芯片安装部TAB1的四个相应的角部(角部CNR1A至CNR1D)的凸部CVX1。同样地，芯片安装部TAB2设置有对应于芯片安装部TAB2的四个相应的角部(角部CNR2A至CNR2D)的凸部CVX2。
因此，即使在第二相关技术中，芯片安装部TAB1通过凸部CVX1被固定，并且芯片安装部TAB2通过凸部CVX2被固定，这也可以提高芯片安装部TAB1和TAB2的定位精度。
然而，与第一实施例不同，如图30所示，第二相关技术需要避免形成在芯片安装部TAB1的角部CNR1C处的凸部CVX1与形成在芯片安装部TAB2的角部CNR2A处的凸部CVX2之间的干扰。同样地，第二相关技术还需要避免形成在芯片安装部TAB1的角部CNR1D处的凸部CVX1与形成在芯片安装部TAB2的角部CNR2B处的凸部CVX2之间的干扰。
作为结果，第二相关技术需要确保芯片安装部TAB1与TAB2之间的空间以便避免凸部CVX1与CVX2之间的干扰，导致图30中示出的大距离L。这还意味着第二相关技术还使得难以缩窄芯片安装部TAB1与芯片安装部TAB2之间的距离L。因此，在使具有彼此分离的两个芯片安装部的半导体装置小型化方面，存在有用于第二相关技术的改进的空间。
相比之下，在第一实施例中，如图28所示，芯片安装部TAB1通过形成在下夹具BJG中的凸部CVX1被固定，并且芯片安装部TAB2通过形成在下夹具BJG中的凸部CVX2被固定。这可以提高芯片安装部TAB1和TAB2的定位精度。参见图28，在第一实施例中，凸部CVX1未对应于芯片安装部TAB1的侧表面SSF2设置，并且凸部CVX2未对应于芯片安装部TAB2的侧表面SSF3设置。因此，第一实施例不需要确保用于定位彼此面对的芯片安装部TAB1的侧表面SSF2与芯片安装部TAB2的侧表面SSF3之间的凸部CVX1和CVX2的空间，由此减小了芯片安装部TAB1和TAB2之间的距离L。因此，第一实施例可以具有在提高芯片安装部TAB1和TAB2的定位精度的同时使半导体装置小型化的优异效果。也就是，本发明的第一实施例的技术思想可以解决与上述第一和第二相关技术相关联的缺点。作为结果，第一实施例的技术思想具有优于上述第一和第二相关技术的优点。
随后，将在下面描述由第一实施例的第一方面得到的第三优点。参见图28，在第一实施例中，凸部CVX1未对应于芯片安装部TAB1的侧表面SSF2设置，并且凸部CVX2未对应于芯片安装部TAB2的侧表面SSF3设置。因此，例如，如图31所示，在第一实施例中使用的下夹具BJG也可以用作用于固定一个大的芯片安装部TAB的定位夹具。
基本上，也就是，第一实施例的下夹具BJG基本上被假定在用于如图28所示包括彼此电隔离的两个芯片安装部的专用于SR电机的半导体装置的制造工序中使用。在这样的应用中第一实施例中的下夹具BJG的使用可以在提高芯片安装部TAB1和芯片安装部TAB2的定位精度的同时有效地使半导体装置小型化。
请注意，第一实施例中的下夹具BJG可以不仅适用于用于如上所述专用于SR电机的半导体装置的制造工序，而且适用于例如用于具有一个芯片安装部的用于PM电机的半导体装置的制造工序。这是因为，在第一实施例的第一方面中，如图28所示，凸部CVX1未对应于芯片安装部TAB1的侧表面SSF2设置，并且凸部CVX2未对应于芯片安装部TAB2的侧表面SSF3设置，使得一个大的芯片安装部TAB可以如图31所示被定位在下夹具BJG处。
以该方式，第一实施例的下夹具BJG可以不仅用于具有彼此分离的两个芯片安装部的半导体装置的制造工序，而且用于具有仅一个芯片安装部的半导体装置的制造工序。应该理解的是，该实施例的下夹具BJG是具有优异的通用多功能性(versatility)的定位夹具。也就是，本发明的第一实施例的第一方面还具有可以提供具有优异通用多功能性的定位夹具的第三优点。
随后，将描述本发明的第一实施例的第二方面。参见图28，本发明的第一实施例的第二方面是，形成在芯片安装部TAB1的侧表面SSF5处的切口部CS1与形成在芯片安装部TAB1的侧表面SSF6处的切口部CS1之间的直线的距离被设定为长于芯片安装部TAB1的上表面的一个长边的长度。也就是，第一实施例的第二方面是，形成在侧表面SSF5处的切口部CS1的y坐标不同于形成在侧表面SSF6处的切口部CS1的y坐标。换言之，也可以理解为，将形成在侧表面SSF5处的切口部CS1与形成在侧表面SSF6处的切口部CS1连接的直线与芯片安装部TAB1的一个长边不平行，或者相对于芯片安装部TAB1的一个长边形成超过0度的角度。此外，换言之，可以视为，在第一实施例的第二方面中，形成在侧表面SSF5处的切口部CS1与形成在侧表面SSF6处的切口部CS1之间的定位关系是在允许这些切口部CS1之间的直线穿过芯片安装部TAB1的一个长边的中心的同时相对于在y方向上延伸的中心线不对称的关系。从不同角度来看，第一实施例的第二方面可以描述为被装配到形成在侧表面SSF5处的切口部CS1内的凸部CVX1的y坐标不同于被装配到形成在SSF6处的切口部CS1内的凸部CVX1的y坐标。在这里，虽然以上描述集中在芯片安装部TAB1上，但显然即使当集中在芯片安装部TAB2上时也满足相同关系。
以该方式描述的第一实施例的第二方面可以具有下面将进行描述的以下优点。
图32是用于说明由第一实施例的第二方面得到的第一优点的图。参见图32，例如，点P1与P2之间的距离对应于图28中示出的芯片安装部TAB1的一个长边的长度。点P1与P3之间的距离是如图28所示被装配到形成在侧表面SSF5处的切口部CS1内的凸部CVX1与被装配到形成在SSF6处的切口部CS1内的凸部CVX1之间的距离。点P1与P3之间的距离对应于通过第一实施例的第二方面获得的距离。为方便起见，点P1与P2之间的距离称作第一距离，并且点P1与P3之间的距离称作第二距离。
参见图32，此时，例如，如果对应于侧表面SSF5的凸部CVX1与对应于侧表面SSF6的凸部CVX1之间的距离被假设为第一距离，则当在对应于侧表面SSF5的凸部CVX1与对应于侧表面SSF6的凸部CVX1之间发生错位A1时，芯片安装部TAB1在θ方向(转动方向)上的位移量变成θ1。
另一方面，如图32所示，例如，对应于侧表面SSF5的凸部CVX1与对应于侧表面SSF6的凸部CVX1之间的距离被假设为第二距离。在该情况中，如果在对应于侧表面SSF5的凸部CVX1与对应于侧表面SSF6的凸部CVX1之间发生错位A1，则芯片安装部TAB1在以角度θ的方向(转动方向)上的位移量变成θ2。
也就是，随着对应于侧表面SSF5的凸部CVX1与对应于侧表面SSF6的凸部CVX1之间的距离变长，针对相同错位量A1芯片安装部TAB1在θ方向(转动方向)上的位移量被减小。这意味着随着对应于侧表面SSF5的凸部CVX1与对应于侧表面SSF6的凸部CVX1之间的距离变长，针对凸部CVX1的错位量芯片安装部TAB1在θ方向(转动方向)上的位移量可以变小。也就是，随着形成在侧表面SSF5处的凸部CVX1与形成在侧表面SSF6处的凸部CVX1之间的距离边长，芯片安装部TAB1的定位精度被提高。例如，如图28所示，第一实施例采用了相应的凸部CVX1被布置成使得对应于侧表面SSF5的凸部CVX1的y坐标不同于对应于侧表面SSF6的凸部CVX1的y坐标的第二方面。因此，作为增加在侧表面SSF5处的凸部CVX1与侧表面SSF6处的凸部CVX1之间的距离的结果，第一实施例可以具有提高芯片安装部TAB1的定位精度的第一优点。
随后，将在下面描述通过第一实施例的第二方面得到的第二优点。如图28所示，在第一实施例的第二方面中，侧表面SSF5处的切口部CS1与侧表面SSF6处的切口部CS1之间的定位关系是在允许这些切口部CS1之间的直线穿过芯片安装部TAB1的一个长边的中心的同时相对于在y方向上延伸的中心线不对称的关系。当芯片安装部TAB1的正、背表面例如因操作错误而被上下翻转时，芯片安装部TAB1不能被装配到凸部CVX1内。因此，第一实施例的第二方面可以具有预先防止操作错误的第二优点。
<第一变型例>接下来，将描述第一实施例的第一变型例。图33是示出第一变型例中芯片安装部TAB1和TAB2通过下夹具BJG被固定的状态的示意图。例如，集中在芯片安装部TAB1上，如图33所示，对应于芯片安装部TAB1的侧表面SSF5的凸部CVX1与对应于芯片安装部TAB1的侧表面SSF6的凸部CVX1可以布置成使得连接这些凸部的虚拟线与矩形芯片安装部TAB1的上表面的一个长边平行。换言之，相应的凸部CVX1可以被布置使得对应于侧表面SSF5的凸部CVX1的y坐标等于对应于侧表面SSF6的凸部CVX1的y坐标。
同样地，集中在芯片安装部TAB2上，对应于芯片安装部TAB2的侧表面SSF7的凸部CVX2和对应于芯片安装部TAB2的侧表面SSF8的凸部CVX2可以布置成使得连接这些凸部的直线与矩形芯片安装部TAB2的上表面的一个长边平行。换言之，相应的凸部CVX2可以被布置使得对应于侧表面SSF7的凸部CVX2的y坐标等于对应于侧表面SSF8的凸部CVX2的y坐标。
<第二变型例>随后，将描述第一实施例的第二变型例。图34是示出第二变型例中芯片安装部TAB1和TAB2通过下夹具BJG被固定的状态的示意图。如图34所示，除了像第一实施例一样的圆形形状以外，凸部CVX1和凸部CVX2可以具有三角形平面形状。
<第三变型例>接下来，将描述第一实施例的第三变型例。图35是示出第三变型例中芯片安装部TAB1和TAB2通过下夹具BJG被固定的状态的示意图。如图35所示，除了像第一实施例一样的圆形平面形状以外，凸部CVX1和凸部CVX2可以具有诸如矩形平面形状等的长方形平面形状或正方形平面形状。
<第四变型例>接下来，将描述第一实施例的第四变型例。图36是示出第四变型例中芯片安装部TAB1和TAB2通过下夹具BJG被固定的状态的示意图。如图36所示，例如，集中在芯片安装部TAB1上，凸部CVX1可以被压抵侧表面SSF5而不用在芯片安装部TAB1的侧表面SSF5处形成任何切口部，并且凸部CVX1可以被压抵侧表面SSF6而不用在芯片安装部TAB1的侧表面SSF6处形成任何切口部。
同样地，如图36所示，例如，同样在芯片安装部TAB2中，凸部CVX2可以被压抵侧表面SSF7而不用在芯片安装部TAB2的侧表面SSF7处形成任何切口部，并且凸部CVX1可以被压抵侧表面SSF8而不用在芯片安装部TAB1的侧表面SSF8处形成任何切口部。
在该情况中，由于芯片安装部TAB1和TAB2中的每一个中未设置切口部，所以芯片安装部TAB1和TAB2中的每一个的平面尺寸可以被减小。例如，其中形成有IGBT的半导体芯片安装于芯片安装部TAB1之上，并且其中形成有二极管的半导体芯片安装于芯片安装部TAB2之上。因此，当芯片安装部TAB1和TAB2具有相应的切口部时，切口部和半导体芯片需要布置成彼此不重叠，由此芯片安装部TAB1和TAB2中的每一个的平面尺寸增加了形成切口部的面积。
另一方面，像第四变型例一样，当芯片安装部TAB1和TAB2中的每一个中未设置切口部时，不需要确保用于在各个芯片安装部TAB1和TAB2中形成切口部的区域。因此，第四变型例可以进一步减小芯片安装部TAB1和TAB2中的每一个的平面尺寸。
<第五变型例>虽然第一实施例已描述了其中芯片安装部TAB1和TAB2具有相同平面形状的示例，但是第一实施例的技术思想不限于此，并且可以应用于其中芯片安装部TAB1的横向宽度(在x方向上的宽度)不同于芯片安装部TAB2的横向宽度的结构、以及其中芯片安装部TAB1的纵向宽度(在y方向上的宽度)不同于芯片安装部TAB2的纵向宽度的结构。
第二实施例
在第二实施例中，将给出提供了下夹具BJG中的公共凸部的技术思想的描述，公共凸部与彼此分离的芯片安装部TAB1和TAB2两者都接触。
<第二实施例的特征>图37是示出第二实施例中芯片安装部TAB1和TAB2通过下夹具BJG被固定的状态的示意图。如图37所示，芯片安装部TAB1具有有着其角部CNR1A至CNR1D的矩形形状。类似地，芯片安装部TAB2具有有着其角部CNR2A至CNR2D的矩形形状。
在这里，如图37所示，下夹具BJG具有凸部CVX1、凸部CVX2和公共凸部CVX。芯片安装部TAB1具有形成在相应的角部CNR1A和CNR1D处的切口部。凸部CVX1被装配至形成在角部CNR1A处的切口部内，并且公共凸部CVX被装配到形成在角部CNR1D处切口部内。另一方面，芯片安装部TAB2具有形成在相应的角部CNR2B和CNR2C处的切口部。公共凸部CVX被装配到形成在角部CNR2B处的切口部内，并且凸部CVX2被装配到形成在角部CNR2C处的切口部内。
参见图37，本发明的第二实施例的特征是，在下夹具BJG中设置与彼此分离的芯片安装部TAB1和TAB2两者都接触的公共凸部CVX。具体地，公共凸部CVX被装配到形成在芯片安装部TAB1的角部CNR1D处的切口部和形成在芯片安装部TAB2的角部CNR2B处的切口部两者内。
也就是，在第二实施例中，公共凸部CVX被压抵在芯片安装部TAB1的侧表面SSF2的端部侧上的角部CNR1D，并且凸部CVX1被压抵定位在相对于芯片安装部TAB1的角部CNR1D的对角线上的角部CNR1A，由此将芯片安装部TAB1定位在下夹具BJG的主表面之上。此外，在第二实施例中，公共凸部CVX被压抵位于芯片安装部TAB2的侧表面SSF3的端部侧上并且面对角部CNR1D的角部CNR2B，并且凸部CVX2被压抵定位在相对于芯片安装部TAB2的角部CNR2B的对角线上的角部CNR2C，由此将芯片安装部TAB2定位在下夹具BJG的主表面之上。
以该方式，在第二实施例中，在彼此分离的芯片安装部TAB1和TAB2中使用了与芯片安装部TAB1和TAB2两者都接触的公共凸部CVX，而没有分别形成彼此面对的与芯片安装部TAB1的侧表面SSF2和与芯片安装部TAB2的侧表面SSF3接触的不同的凸部。因此，第二实施例可以减小彼此面对的芯片安装部TAB1的侧表面SSF2与芯片安装部TAB2的侧表面SSF3之间的距离L。也就是，本发明的第二实施例具有在芯片安装部TAB1的侧表面SSF2与芯片安装部TAB2的侧表面SSF3之间共享公共凸部的技术思想，这可以在提高芯片安装部TAB1和TAB2的定位精度的同时使半导体装置小型化。
请注意，例如，如图38所示，第二实施例中使用的下夹具BJG也可以用作用于固定一个大芯片安装部TAB的定位夹具。
也就是，第二实施例的下夹具BJG基本上被假定在用于像图37一样包括彼此电隔离的两个芯片安装部的专用于SR电机的半导体装置的制造工序中使用。这样的应用中的第二实施例的下夹具BJG的使用可以在提高芯片安装部TAB1和芯片安装部TAB2的定位精度的同时有效地使半导体装置小型化。
请注意，第二实施例中的下夹具BJG可以不仅适用于用于如上所述专用于SR电机的半导体装置的制造工序，而且适用于用于具有一个芯片安装部的用于PM电机的半导体装置的制造工序。
因此，第二实施例的下夹具BJG可以不仅用于具有两个分离的芯片安装部的半导体装置的制造工序，而且用于具有仅一个芯片安装部的半导体装置的制造工序。应该理解的是，第二实施例的下夹具BJG是具有优异的通用多功能性的定位夹具。也就是，本发明的第二实施例具有可以提供具有优异通用多功能性的定位夹具的优点。
<角部的限定>
最后，将在下面描述如第二实施例中所使用的术语“角部”的限定。如本说明书中所使用的术语“角部”是平面图中芯片安装部的一个侧表面和与该一个侧表面交叉的另一侧表面的交叉点。下面将具体描述“角部”。
例如，如图37所示，芯片安装部TAB1具有其角部CNR1A至CNR1D。集中在角部CNR1A上，例如，如这里所使用的术语“角部CNR1A”被限定为平面图中侧表面SSF1与SSF5的交叉点。同样地，如这里所使用的术语“角部CNR1D”被限定为平面图中侧表面SSF2与SSF6的交叉点。如本说明书中所使用的短语“对应于角部的凸部”意味着在平面图中具有在边界线上或在其中的“角部”的凸部。例如，参见图37，短语“对应于角部CNR1A的凸部”被视作包括侧表面SSF1与SSF5的交叉点的凸部CVX1。类似地，如这里所使用的短语“对应于角部CNR1D和CNR1B的凸部”被视作包括侧表面SSF2与SSF6的交叉点和侧表面SSF3与SSF8的交叉点的公共凸部CVX。
本说明书以该方式限定“对应于角部的凸部”的原因是为了阐明例如将图39中示出的公共凸部CVX从“对应于角部的凸部”中排除。也就是，图39中示出的公共凸部CVX根本不包括任何“角部(交叉点)”，并因此被从本说明书中限定的术语“对应于角部的凸部”中排除。
在这里，图39中示出的公共凸部CVX被从第二实施例的技术思想中排除的原因是，图39中示出的公共凸部CVX可以减小芯片安装部TAB1的侧表面SSF2与芯片安装部TAB2的侧表面SSF3之间的距离，但是成为半导体芯片安装在芯片安装部TAB1和TAB2之上的障碍。也就是，在图39中示出的公共凸部CVX中，切口部形成在芯片安装部TAB1的中央附近和芯片安装部TAB2的中央附近。作为结果，图39中示出的公共凸部CVX产生半导体芯片不能安装在芯片安装部TAB1和TAB2之上的死空间，导致芯片安装部TAB1和TAB2中每一个的平面尺寸的增加，使得难以使半导体装置小型化。
虽然已经基于实施例具体描述了由发明人做出的发明，但显然本发明不限于实施例，并且可以对这些实施例做出各种变型和改变而不脱离发明的范围。
上面提到的实施例包括以下实施例。
(附记1)一种用于制造半导体装置的方法，包括以下步骤：(a)将第一芯片安装部和第二芯片安装部布置在第一夹具的第一主表面之上，第一夹具具有形成在第一主表面处的多个凸部；(b)将第一半导体芯片安装在第一芯片安装部之上，并且将第二半导体芯片安装在第二芯片安装部之上；(c)在步骤(b)之后，将具有多个引线的引线框布置在第一夹具的第一主表面之上；(d)经由第一导电构件将第一半导体芯片的第一电极焊盘电耦合至引线框的第一引线，并且经由第二导电构件将第二半导体芯片的第二电极焊盘电耦合至该引线框的第二引线；和(e)通过用树脂将第一半导体芯片、第二半导体芯片、第一芯片安装部的一部分、第二芯片安装部的一部分、第一引线的一部分和第二引线的一部分密封而形成密封体，其中第一芯片安装部具有之上安装了第一半导体芯片的第一上表面、与第一上表面相对的第一下表面、在其厚度方向上被定位在第一上表面与第一下表面之间的第一侧表面及与第一侧表面相对的第二侧表面，其中第二芯片安装部具有之上安装了第二半导体芯片的第二上表面、与第二上表面相对的第二下表面、在其厚度方向上被定位在第二上表面与第二下表面之间的第三侧表面及与第三侧表面相对的第四侧表面，其中凸部包括第一凸部、第二凸部和公共凸部，其中步骤(a)包括以下子步骤：(a1)将第一芯片安装部和第二芯片安装部布置在第一夹具的第一主表面之上使得第一芯片安装部的第二侧表面面对第二芯片安装部的第三侧表面；和(a2)通过在使第一芯片安装部的被定位在相对于第二侧表面的一个端部侧上的第一角部的对角线上的第二角部压抵第一凸部的同时使第一芯片安装部的第一角部压抵公共凸部，而将第一芯片安装部定位在第一夹具的第一主表面之上，并且通过在使第二芯片安装部的被定位在相对于位于第三侧表面的一个端部侧上且与第一角部相对的第三角部的对角线上的第四角部压抵第二凸部的同时使第二芯片安装部的第三角部压抵公共凸部，而将第二芯片安装部定位在第一夹具的第一主表面之上。
(附记2)在补充1中描述的用于制造半导体装置的方法中，第一角部设置有对应于公共凸部的第一切口部；第三角部设置有对应于公共凸部的第二切口部；在步骤(a2)中，通过使第一切口部压抵公共凸部而将第一芯片安装部定位在第一夹具的第一主表面之上，并且通过使第二切口部压抵公共凸部而将第二芯片安装部定位在第一夹具的第一主表面之上。

Claims (12)

1.一种用于制造半导体装置的方法，包括以下步骤：
(a)将第一芯片安装部和第二芯片安装部布置在第一夹具的第一主表面之上，所述第一夹具具有形成在所述第一主表面处的多个凸部；
(b)将第一半导体芯片安装在所述第一芯片安装部之上，并且将第二半导体芯片安装在所述第二芯片安装部之上；
(c)在所述步骤(b)之后，将具有多个引线的引线框布置在所述第一夹具的所述第一主表面之上；
(d)经由第一导电构件将所述第一半导体芯片的第一电极焊盘电耦合至所述引线框的第一引线，并且经由第二导电构件将所述第二半导体芯片的第二电极焊盘电耦合至所述引线框的第二引线；以及
(e)通过用树脂将所述第一半导体芯片、所述第二半导体芯片、所述第一芯片安装部的一部分、所述第二芯片安装部的一部分、所述第一引线的一部分和所述第二引线的一部分密封而形成密封体，
其中所述第一芯片安装部具有之上安装了所述第一半导体芯片的第一上表面、与所述第一上表面相对的第一下表面、在其厚度方向上被定位在所述第一上表面与所述第一下表面之间的第一侧表面及与所述第一侧表面相对的第二侧表面，
其中所述第二芯片安装部具有之上安装了所述第二半导体芯片的第二上表面、与所述第二上表面相对的第二下表面、在其厚度方向上被定位在所述第二上表面与所述第二下表面之间的第三侧表面及与所述第三侧表面相对的第四侧表面，
其中所述步骤(a)包括以下子步骤：
(a1)将所述第一芯片安装部和所述第二芯片安装部布置在所述第一夹具的所述第一主表面之上，使得所述第一芯片安装部的所述第二侧表面面对所述第二芯片安装部的所述第三侧表面；和
(a2)通过使所述第一夹具的多个第一凸部分别压抵所述第一芯片安装部的除了所述第二侧表面以外的多个侧表面而将所述第一芯片安装部定位在所述第一夹具的所述第一主表面之上，并且通过使所述第一夹具的多个第二凸部分别压抵所述第二芯片安装部的除了所述第三侧表面以外的多个侧表面而将所述第二芯片安装部定位在所述第一夹具的所述第一主表面之上。
2.根据权利要求1所述的用于制造半导体装置的方法，
其中所述第一芯片安装部和所述第二芯片安装部中的每一个具有四边形平面形状，
其中所述第一芯片安装部具有与所述第一侧表面和所述第二侧表面交叉的第五侧表面和第六侧表面，所述第五侧表面和所述第六侧表面彼此相对，
其中所述第二芯片安装部具有与所述第三侧表面和所述第四侧表面交叉的第七侧表面和第八侧表面，所述第七侧表面和所述第八侧表面彼此相对，并且
其中在所述步骤(a2)中，所述第一凸部仅与所述第五侧表面和所述第六侧表面接触，并且所述第二凸部仅与所述第七侧表面和所述第八侧表面接触。
3.根据权利要求2所述的用于制造半导体装置的方法，
其中所述第一芯片安装部的所述第五侧表面和所述第六侧表面设置有对应于相应的所述第一凸部的第一切口部，并且
其中所述第二芯片安装部的所述第七侧表面和所述第八侧表面设置有对应于相应的所述第二凸部的第二切口部。
4.根据权利要求3所述的用于制造半导体装置的方法，
其中所述第一切口部到达所述第一芯片安装部的所述第一上表面和所述第一下表面，并且
其中所述第二切口部到达所述第二芯片安装部的所述第二上表面和所述第二下表面。
5.根据权利要求3所述的用于制造半导体装置的方法，
其中所述第一切口部仅到达所述第一芯片安装部的所述第一下表面而没有到达所述第一芯片安装部的所述第一上表面，并且
其中所述第二切口部仅到达所述第二芯片安装部的所述第二下表面而没有到达所述第二芯片安装部的所述第二上表面。
6.根据权利要求5所述的用于制造半导体装置的方法，
其中所述第一芯片安装部的所述第一上表面的面积大于从所述密封体露出的所述第一下表面的面积，并且
其中所述第二芯片安装部的所述第二上表面的面积大于从所述密封体露出的所述第二下表面的面积。
7.根据权利要求1所述的用于制造半导体装置的方法，
其中所述第一芯片安装部的所述第一上表面的平面形状是矩形，并且所述第二芯片安装部的所述第二上表面的平面形状是矩形，并且
其中所述第一芯片安装部的所述第一侧表面是包括所述第一上表面的第一长边的侧表面，所述第一芯片安装部的所述第二侧表面是包括所述第一上表面的第二长边的侧表面，所述第二芯片安装部的所述第三侧表面是包括所述第二上表面的第三长边的侧表面，并且所述第二芯片安装部的所述第四侧表面是包括所述第二上表面的第四长边的侧表面。
8.根据权利要求7所述的用于制造半导体装置的方法，
其中包括所述第一上表面的第一短边的第五侧表面和包括所述第一上表面的第二短边的第六侧表面中的每一个设置有对应于所述第一凸部之中的一个第一凸部的至少一个第一切口部，并且
其中包括所述第二上表面的第三短边的第七侧表面和包括所述第二上表面的第四短边的第八侧表面中的每一个设置有对应于所述第二凸部之中的一个第二凸部的至少一个第二切口部。
9.根据权利要求8所述的用于制造半导体装置的方法，
其中形成在所述第五侧表面处的所述第一切口部与形成在所述第六侧表面处的所述第一切口部之间的直线的距离长于所述第一上表面的所述第一长边的长度，并且
其中形成在所述第七侧表面处的所述第二切口部与形成在所述第八侧表面处的所述第二切口部之间的直线的距离长于所述第二上表面的所述第三长边的长度。
10.根据权利要求1所述的用于制造半导体装置的方法，
其中所述步骤(b)包括以下子步骤：
(b1)将印刷掩模布置在所述第一夹具的所述第一主表面之上，以便定位在所述第一芯片安装部的所述第一上表面和所述第二芯片安装部的所述第二上表面上方；
(b2)通过刮板在所述印刷掩模的表面处对导电粘合剂进行刮扫，并且将所述导电粘合剂从形成在所述印刷掩模中的开口供给到所述第一芯片安装部的所述第一上表面和所述第二芯片安装部的所述第二上表面之上；以及
(b3)将所述第一半导体芯片经由所述导电粘合剂安装在所述第一芯片安装部的所述第一上表面之上，并且将所述第二半导体芯片经由所述导电粘合剂安装在所述第二芯片安装部的所述第二上表面之上，
其中在所述第一夹具的所述第一主表面之上围绕所述第一凸部和所述第二凸部形成第三凸部，
其中在所述第一主表面限定为基准表面的状态下，所述第三凸部的高度高于所述第一凸部和所述第二凸部中的每一个的高度，并且低于所述第一芯片安装部的所述第一上表面的高度和所述第二芯片安装部中的所述第二上表面的高度中的每一个，
其中在步骤(b1)中，将所述印刷掩模布置在所述第一夹具的所述第一主表面之上使得：所述印刷掩模的背表面在与所述第三凸部的间隙被维持的状态下与第一芯片安装部的所述第一上表面和所述第二芯片安装部的所述第二上表面接触，
其中在步骤(b2)中，所述第三凸部的高度设定为使得：所述刮板在所述第三凸部之上经过，并且一旦所述印刷掩模弯曲，所述印刷掩模的所述背表面就与所述第三凸部接触。
11.根据权利要求10所述的用于制造半导体装置的方法，
其中所述导电粘合剂是焊料膏。
12.根据权利要求1所述的用于制造半导体装置的方法，
其中所述步骤(c)包括以下子步骤：
(c1)布置第二夹具，其第二主表面面对所述第一夹具的所述第一主表面；以及
(c2)将所述引线框布置在所述第二夹具的与所述第二主表面相对的第三主表面之上，
其中在所述第二夹具的所述第二主表面之上形成第四凸部，并且在所述第二夹具的所述第三主表面之上形成第五凸部，
其中在所述第一夹具的所述第一主表面处形成所述第四凸部可插入其内的凹部，
其中在所述引线框中形成所述第五凸部可插入其内的通孔，
其中所述凹部、所述第四凸部和所述第五凸部以所述第一凸部中的一个设定为基准而被设置，
其中所述步骤(c1)包括将所述第二夹具的所述第四凸部插入所述第一夹具的所述凹部内，并且
其中所述步骤(c2)包括将所述第二夹具的所述第五凸部插入所述引线框的所述通孔内。
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