TWI663660B - 半導體裝置的製造方法 - Google Patents

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板東晃司
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日商瑞薩電子股份有限公司
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Abstract

本發明的課題是在於謀求半導體裝置的小型化。
其解決手段是將凸部(CVX1)推壓於晶片搭載部(TAB1)的側面(SSF2)以外的側面之側面(SSF5)及側面(SSF6)，藉此固定晶片搭載部(TAB1)，另一方面，不設對應於晶片搭載部(TAB1)的側面(SSF2)之凸部(CVX1)。同樣，將凸部(CVX2)推壓於晶片搭載部(TAB2)的側面(SSF3)以外的側面之側面(SSF7)及側面(SSF8)，藉此固定晶片搭載部(TAB2)，另一方面，不設對應於晶片搭載部(TAB2)的側面(SSF3)之凸部(CVX2)。

Description

半導體裝置的製造方法
本發明是有關半導體裝置的製造技術，例如有關適用於作為反相器(inverter)的構成要素機能的半導體裝置的製造技術之有效的技術。
在日本特開2003-197664號公報(專利文獻1)中記載：在放熱構件設置凹部，在此凹部中插入銷，藉此從金屬模取出具有放熱構件的半導體裝置之技術。
在日本特開2008-283138號公報(專利文獻2)中記載：以具有突起的模製金屬模來固定散熱器的技術。
在日本特開平8-172145號公報(專利文獻3)記載：在散熱器(heat sink)的角落部(角部)形成定位用的切除部，將固定部推壓於此切除部，藉此實施散熱器的定位之技術。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2003-197664號公報
[專利文獻2]日本特開2008-283138號公報
[專利文獻3]日本特開平8-172145號公報
例如，在電動車或油電混合車等搭載有馬達。作為此馬達的一例，有永久磁石同步馬達(Permanent Magnet synchronous Motor，以下簡稱為PM馬達)，驅動電動車或油電混合車等的馬達，一般是使用PM馬達。可是，近年來，由低成本化的觀點，對於開關磁阻馬達(Switched Reluctance Motor，以下簡稱為SR馬達)的需求漸擴大。
為了控制此SR馬達，需要SR馬達專用的反相器電路(Inverter Circuit)，此SR馬達專用的反相器電路是以功率模組(電子裝置)的形式製品化。可是，對應於SR馬達專用的反相器電路之功率模組的構成零件是裸晶安裝品為主流，由謀求功率模組的高性能化或小型化的觀點，處於存在改善的餘地之現狀。
於是，本發明者是由謀求功率模組的高性能化或小型化的觀點，檢討使用被封裝化的半導體裝置(封裝品)，作為對應於SR馬達專用的反相器電路之功率模 組的構成零件。而且，在此檢討過程中，由SR馬達專用的反相器電路的性質，明確封裝品是需要彼此電性分離的2個晶片搭載部。
因此，特別是為了謀求封裝品的小型化，而產生雖彼此電性分離2個晶片搭載部，但儘可能接近配置的必要性。基於此情形，在封裝品的製造工程中，期望可將2個的晶片搭載部正確定位而接近配置的技術。具體而言，期望可使2個的晶片搭載部儘可能接近配置之定位治具的開發。
其他的課題及新穎的特徵可由本說明書的記述及附圖明確得知。
一實施形態的半導體裝置的製造方法是以第1晶片搭載部的一側面與第2晶片搭載部的一側面能夠對向的方式，在治具的主面上配置第1晶片搭載部及第2晶片搭載部。然後，將第1晶片搭載部的一側面以外的複數的側面分別推壓於複數的第1凸部，藉此將第1晶片搭載部定位於治具的主面上，且將第2晶片搭載部的一側面以外的複數的側面分別推壓於複數的第2凸部，藉此將第2晶片搭載部定位於治具的主面上。
若根據一實施形態，則可謀求半導體裝置的 小型化。
CVX1‧‧‧凸部
CVX2‧‧‧凸部
SSF2‧‧‧側面
SSF3‧‧‧側面
SSF5‧‧‧側面
SSF6‧‧‧側面
SSF7‧‧‧側面
SSF8‧‧‧側面
TAB1‧‧‧晶片搭載部
TAB2‧‧‧晶片搭載部
圖1(a)~(c)是說明SR馬達的旋轉原理的圖。
圖2是在直流電源與SR馬達之間配置反相器電路的電路圖。
圖3是說明實施形態1的反相器電路的動作的圖。
圖4(a)是表示PM馬達用的反相器電路的一部分的圖，(b)是表示SR馬達用的反相器電路的一部分的圖。
圖5是表示形成有IGBT的半導體晶片的外形形狀的平面圖。
圖6是表示與半導體晶片的表面相反側的背面的平面圖。
圖7是表示形成於半導體晶片的電路的一例的電路圖。
圖8是表示實施形態1的IGBT的裝置構造的剖面圖。
圖9是表示形成有二極體的半導體晶片的外形形狀的平面圖。
圖10是表示二極體的裝置構造的剖面圖。
圖11(a)是由實施形態1的半導體裝置的表面側所見的平面圖，(b)是由實施形態1的半導體裝置的一側面所見的側面圖，(c)是由實施形態1的半導體裝置的 背面側所見的平面圖。
圖12(a)是表示本實施形態1的半導體裝置的內部構造的平面圖，(b)是圖12(a)的A-A線的剖面圖，(c)是圖12(a)的B-B線的剖面圖。
圖13是將圖12(b)的一部分領域擴大顯示的圖。
圖14是說明「在側面具有階差形狀的構造」的圖。
圖15是說明「在側面具有階差形狀的構造」的圖。
圖16是(a)是表示實施形態1的半導體裝置的製造工程的立體圖，(b)是在圖16(a)的A-A線切斷的剖面圖。
圖17(a)是表示實施形態1的半導體裝置的製造工程的立體圖，(b)是在圖17(a)的A-A線切斷的剖面圖。
圖18模式性地表示在2個晶片搭載部上形成導電性膏的工程的圖。
圖19(a)是表示實施形態1的半導體裝置的製造工程的立體圖，(b)是在圖19(a)的A-A線切斷的剖面圖。
圖20(a)是表示實施形態1的半導體裝置的製造工程的立體圖，(b)是在圖20(a)的B-B線切斷的剖面圖。
圖21(a)是表示實施形態1的半導體裝置的製造工程的立體圖，(b)是在圖21(a)的B-B線切斷的剖面圖。
圖22(a)是表示實施形態1的半導體裝置的製造工程的立體圖，(b)是在圖22(a)的B-B線切斷的剖面圖。
圖23是表示實施形態1的半導體裝置的製造工程的立體圖。
圖24(a)是表示實施形態1的半導體裝置的製造工程的立體圖，(b)是在圖24(a)的B-B線切斷的剖面圖。
圖25(a)是表示在實施形態1中，於下治具上配置2個晶片搭載部的狀態的平面圖，(b)是在圖25(a)的A-A線切斷的剖面圖，(c)是在圖25(a)的B-B線切斷的剖面圖。
圖26(a)是表示在實施形態1中，於下治具上配置上治具的狀態的平面圖，(b)是在圖26(a)的A-A線切斷的剖面圖，(c)是在圖26(a)的B-B線切斷的剖面圖。
圖27(a)是表示在實施形態1中，於上治具上配置導線架的狀態的平面圖，(b)是在圖27(a)的A-A線切斷的剖面圖，(c)是在圖27(a)的B-B線切斷的剖面圖。
圖28是表示在下治具固定2個晶片搭載部的狀態的模式圖。
圖29是說明第1關聯技術的圖。
圖30是說明第2關聯技術的圖。
圖31是表示在下治具固定1個晶片搭載部的狀態的模式圖。
圖32是說明藉由實施形態1的第2特徵點所取得的優點的圖。
圖33是表示在變形例1的下治具固定2個晶片搭載部的狀態的模式圖。
圖34是表示在變形例2的下治具固定2個晶片搭載部的狀態的模式圖。
圖35是表示在變形例3的下治具固定2個晶片搭載部的狀態的模式圖。
圖36是表示在變形例4的下治具固定2個晶片搭載部的狀態的模式圖。
圖37是表示在實施形態2的下治具固定2個晶片搭載部的狀態的模式圖。
圖38是表示在下治具固定1個晶片搭載部的狀態的模式圖。
圖39是表示從實施形態2除外的構成的模式圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的一部分或全部的變形例，詳細，補充說明等的關係。
並且，在以下的實施形態中，言及要素的數 目等(包含個數，數值，量，範圍等)時，除了特別明示時及原理上明確限於特定的數目時等以外，並不限定於其特定的數目，亦可為特定的數目以上或以下。
而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)除了特別明示時及原理上明確為必須時等以外，當然不一定是必須者。
同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是時等以外，包含實質上近似或類似其形狀等者。此情形是有關上述數值及範圍也同樣。
並且，在用以說明實施形態的全圖中，在同一構件，原則上是附上同一符號，其重複的說明是省略。另外，即使是平面圖，為了容易了解圖面，也會有時附上剖面線。
(實施形態1)
本實施形態1是有關包含控制SR馬達的反相器電路的功率模組之技術思想。在此，本說明書的說明是概念性地，功率模組全體對應於電子裝置，構成功率模組的構成零件之中，包含半導體晶片的電子零件對應於半導體裝置。
<SR馬達的旋轉原理>
例如，在電動車或油電混合車等中搭載有馬達，此馬 達是有PM馬達或SR馬達。SR馬達相較於PM馬達，低成本，且具有可高速旋轉的優點。亦即，SR馬達因為不使用稀土(稀有金屬)的點，或轉子(旋轉子)的構造單純的點，所以具有可實現比PM馬達更低成本化的優點。又，由於SR馬達是轉子會以單純的鐵塊來形成堅固的構造，所以具有可高速旋轉的優點。因此，近年來，由低成本化的觀點，對於SR馬達的需求擴大，本實施形態1是著眼於SR馬達。以下，首先說明有關此SR馬達的旋轉原理。
圖1(a)~(c)是說明SR馬達MT的旋轉原理的圖。首先，如圖1(a)所示般，SR馬達MT是具有定子ST及轉子RT，在定子ST的內部配置有可旋轉的轉子RT。而且，在定子ST的端子W與端子W’之間(W-W’間)是捲繞捲線而形成線圈L(W)，若在包含被捲繞於此定子ST的W-W’間的線圈L(W)的閉電路A中流動電流，則流至被捲繞於W-W’間的線圈L(W)的電流所引起的電磁石會被形成。此結果，例如，由鐵構件所構成的轉子RT會接受藉由此電磁石所產生的磁力之引力，而被拉至圖1(a)所示的箭號的方向。
接著，若將包含被捲繞於定子ST的W-W’間的線圈L(W)的閉電路A開放，而遮斷流動的電流，則藉由流至被捲繞於W-W’間的線圈L(W)的電流所引起的電磁石而產生的磁力會消失。藉此，從流至被捲繞於W-W’間的線圈L(W)的電流所引起的電磁石來施加於轉 子RT的引力會變無。之後，如圖1(b)所示般，若在包含被捲繞於定子ST的端子U與端子U’之間(U-U’間)的線圈L(U)的閉電路B中流動電流，則流至被捲繞於U-U’間的線圈L(U)的電流所引起的電磁石會被形成。此結果，轉子RT會從該電磁石接受引力，轉子RT會被拉至圖1(b)所示的箭號的方向。
其次，若將包含被捲繞於定子ST的U-U’間的線圈L(U)的閉電路B開放，而遮斷流動的電流，則藉由流至被捲繞於U-U’間的線圈L(U)的電流所引起的電磁石而產生的磁力會消失。藉此，從流至被捲繞於U-U’間的線圈L(U)的電流所引起的電磁石來施加於轉子RT的引力會變無。之後，如圖1(c)所示般，若在包含被捲繞於定子ST的端子V與端子V’之間(V-V’間)的線圈L(V)的閉電路C中流動電流，則流至被捲繞於V-V’間的線圈L(V)的電流所引起的電磁石會被形成。此結果，轉子RT會從該電磁石接受引力，轉子RT會被拉至圖1(c)所示的箭號的方向。
如以上般，依序切換閉電路A、閉電路B及閉電路C，在各自閉電路中逐次流動電流，藉此形成電磁石，藉由來自此電磁石的引力，例如圖1(a)~(c)所示般，轉子RT會連續逆時針旋轉。此為SR馬達MT的旋轉原理，為了使SR馬達MT旋轉動作，可知需要切換閉電路A、閉電路B及閉電路C來流動電流。進行此閉電路A、閉電路B及閉電路C的切換控制的電路為反相器電 路。亦即，反相器電路是構成依序切換閉電路A、閉電路B及閉電路C來控制流至各自閉電路的電流。以下，說明有關具有如此的機能之反相器電路的構成。
<反相器電路的構成>
圖2是在直流電源E與SR馬達MT之間配置反相器電路INV的電路圖。如圖2所示般，反相器電路INV是具有與直流電源E並聯的第1臂(leg)LG1、第2臂LG2及第3臂LG3。而且，第1臂LG1是由被串聯的上臂UA(U)及下臂BA(U)所構成，第2臂LG2是由被串聯的上臂UA(V)及下臂BA(V)所構成，第3臂LG3是由被串聯的上臂UA(W)及下臂BA(W)所構成。而且，上臂UA(U)是由IGBTQ1及二極體FWD1所構成，下臂BA(U)是由IGBTQ2及二極體FWD2所構成。此時，上臂UA(U)的IGBTQ1、及下臂BA(U)的二極體FWD2皆與端子TE(U1)連接，IGBTQ1與二極體FWD2是被串聯。另一方面，上臂UA(U)的二極體FWD1、及下臂BA(U)的IGBTQ2皆是與端子TE(U2)連接，二極體FWD1與IGBTQ2是被串聯。而且，端子TE(U1)是與SR馬達的端子U’連接，端子TE(U2)是與SR馬達的端子U連接。亦即，在反相器電路INV的端子TE(U1)與端子TE(U2)之間是連接存在於SR馬達MT的端子U與端子U’之間的線圈L(U)。
同樣，上臂UA(V)是由IGBTQ1及二極體 FWD1所構成，且下臂BA(V)是由IGBTQ2及二極體FWD2所構成。此時，上臂UA(V)的IGBTQ1、及下臂BA(V)的二極體FWD2皆是與端子TE(V1)連接，IGBTQ1與二極體FWD2是被串聯。另一方面，上臂UA(V)的二極體FWD1、及下臂BA(V)的IGBTQ2皆是與端子TE(V2)連接，二極體FWD1與IGBTQ2是被串聯。而且，端子TE(V1)是與SR馬達的端子V’連接，端子TE(V2)是與SR馬達的端子V連接。亦即，在反相器電路INV的端子TE(V1)與端子TE(V2)之間是連接存在於SR馬達MT的端子V與端子V’之間的線圈L(V)。
又，上臂UA(W)是由IGBTQ1及二極體FWD1所構成，且下臂BA(W)是由IGBTQ2及二極體FWD2所構成。此時，上臂UA(W)的IGBTQ1、及下臂BA(W)的二極體FWD2皆是與端子TE(W1)連接，IGBTQ1與二極體FWD2是被串聯。另一方面，上臂UA(W)的二極體FWD1、及下臂BA(W)的IGBTQ2皆是與端子TE(W2)連接，二極體FWD1與IGBTQ2是被串聯。而且，端子TE(W1)是與SR馬達的端子W’連接，端子TE(W2)是與SR馬達的端子W連接。亦即，在反相器電路INV的端子TE(W1)與端子TE(W2)之間是連接存在於SR馬達MT的端子W與端子W’之間的線圈L(W)。
其次，上臂UA(U)、上臂UA(V)及上臂 UA(W)的各構成要素之IGBTQ1的閘極電極是與閘極控制電路GCC電性連接。而且，藉由來自此閘極控制電路GCC的閘極控制訊號，控制上臂UA(U)、上臂UA(V)及上臂UA(W)的各GBTQ1的ON/OFF動作(開關動作)。同樣，下臂BA(U)、下臂BA(V)及下臂BA(W)的各構成要素之IGBTQ2的閘極電極也與閘極控制電路GCC電性連接，藉由來自此閘極控制電路GCC的閘極控制訊號，控制下臂BA(U)、下臂BA(V)及下臂BA(W)的各IGBTQ2的ON/OFF動作。
在此，例如，可思考使用功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor)，作為反相器電路INV的開關元件。若根據此功率MOSFET，則由於是以施加於閘極電極的電壓來控制ON/OFF動作之電壓驅動型，因此具有可高速開關的優點。另一方面，功率MOSFET是具有隨著謀求高耐壓化而ON電阻變高，發熱量變大的性質。原因是因為功率MOSFET藉由增厚低濃度的磊晶層(漂移層)的厚度來確保耐壓，但若低濃度的磊晶層的厚度變厚，則電阻會變大，成為副作用。
對於此，也有可處理大的電力之雙極電晶體存在，作為開關元件，但由於雙極電晶體是藉由基礎電流來控制ON/OFF動作的電流驅動型，因此開關速度相較於前述的功率MOSFET，一般具有較慢的性質。
因此，在需要大電力且高速開關的電動車或 油電混合車的馬達等的用途中，功率MOSFET或雙極電晶體是難以對應。於是，在上述需要大電力且高速開關的用途是使用IGBT。此IGBT是由功率MOSFET及雙極電晶體的組合所構成，為兼備功率MOSFET的高速開關特性及雙極電晶體的高耐壓性之半導體元件。基於此情形，若根據IGBT，則由於可大電力且高速開關，因此形成適於需要大電流且高速開關的用途之半導體元件。以上，本實施形態1的反相器電路INV是採用IGBT，作為開關元件。
本實施形態1的反相器電路INV是具有彼此並聯的第1臂LG1~第3臂LG3，第1臂LG1~第3臂LG3是分別具備2個的IGBT(IGBTQ1及IGBTQ2)、及2個的二極體(二極體FWD1及二極體FWD2)。基於此情形，本實施形態1的反相器電路INV是由6個的IGBT及6個的二極體所構成。在如此構成的反相器電路INV中，以閘極控制電路GCC來控制3個的IGBTQ1及3個的IGBTQ2的ON/OFF動作(開關動作)，藉此可使SR馬達MT旋轉。以下，一邊參照圖面，一邊說明有關用以使SR馬達MT旋轉的反相器電路INV的動作。
<反相器電路的動作>
圖3是說明本實施形態1的反相器電路INV的動作的圖。圖3所示的反相器電路INV是用以使SR馬達MT旋轉驅動的電路，具有第1臂LG1~第3臂LG3。此時， 例如，第1臂LG1是控制流至設在SR馬達MT的端子U與端子U’之間(U-U’間)的線圈L(U)的電流之電路，第2臂LG2是控制流至設在SR馬達MT的端子V與端子V’之間(V-V’間)的線圈L(V)的電流之電路。同樣，第3臂LG3是控制流至設在SR馬達MT的端子W與端子W’之間(W-W’間)的線圈L(W)的電流之電路。亦即，圖3所示的反相器電路INV是藉由第1臂LG1來控制流至線圈L(U)的電流，且藉由第2臂LG2來控制流至線圈L(V)的電流，且藉由第3臂LG3來控制流至線圈L(W)的電流。然後，在圖3所示的反相器電路INV中，根據第1臂LG1之對線圈L(U)的電流控制、及根據第2臂LG2之對線圈L(V)的電流控制、以及根據第3臂LG3之對線圈L(W)的電流控制是改變時機來同等進行，因此以下例如舉根據第2臂LG2之對線圈L(V)的電流控制為例進行說明。
在圖3中，首先，開始流動電流至SR馬達MT的線圈L(V)時，如激磁模式所示般，開啟IGBTQ1，且IGBTQ2也開啟。此時，從直流電源E通過開啟的IGBTQ1，從端子TE(V1)供給電流至線圈L(V)。然後，從線圈L(V)經由端子TE(V2)，通過開啟的IGBTQ2，電流回到直流電源E。如此一來，可在線圈L(V)流動電流。此結果，在SR馬達MT的定子ST的V-V’間形成電磁石，此電磁石所產生的引力會施加於轉子RT。然後，為了維持電磁石所產生的引力，而維 持流至SR馬達MT的線圈L(V)的電流。具體而言，如圖3的飛輪模式(Free-wheel Mode)所示般，關閉IGBTQ1，且開啟IGBTQ2。此情況，如圖3的飛輪模式所示般，藉由線圈L(V)、開啟的IGBTQ2及二極體FWD2來形成閉電路，在此閉電路中持續流動電流。此結果，流至線圈L(V)的電流會被維持，線圈L(V)所引起之來自電磁石的引力會持續施加於轉子RT。接著，使流至線圈L(V)的電流消失。具體而言，如圖3的減磁模式所示般，關閉IGBTQ1，且IGBTQ2也關閉。此情況，如圖3的減磁模式所示般，在由線圈L(V)、開啟的IGBTQ2及二極體FWD2所構成的閉電路內之線圈L(V)的殘留電力會藉由關閉IGBTQ2而經由二極體FWD1來消失。此結果，流至線圈L(V)的電流會減少而停止，流至線圈L(V)的電流所引起的電磁石會消滅。藉此，流至線圈L(V)的電流所引起之從電磁石施加於轉子RT的引力會變無。藉由在第1臂LG1~第3臂LG3改變時序來重複實施如此的動作，可使SR馬達MT的轉子RT旋轉。如以上般，可知藉由本實施形態1的反相器電路INV之電流控制，可使SR馬達MT旋轉。
<與PM馬達用的反相器電路的相異點>
其次，說明有關本實施形態1的SR馬達用的反相器電路與一般使用的PM馬達用的反相器電路的相異點。圖4是說明PM馬達用的反相器電路與SR馬達用的反相器 電路的相異點的圖。尤其圖4(a)是表示PM馬達用的反相器電路的一部分的圖，圖4(b)是表示SR馬達用的反相器電路的一部分的圖。
在圖4(a)中，圖示有與PM馬達的端子U(U相)電性連接的反相器電路的一部分。具體而言，構成上臂的IGBTQ1與二極體FWD1會被逆並聯，且構成下臂的IGBTQ2與二極體FWD2會被逆並聯。而且，在上臂與下臂之間設有1個的端子TE(U)，此端子TE(U)與PM馬達的端子U會被連接。如此構成的PM馬達用的反相器電路是如圖4(a)所示般，PM馬達的U相線圈、V相線圈及W相線圈會被3相結線(例如，星形結線)，驅動各線圈的臂的元件會被控制成不會上下同時動作。因此，PM馬達用的反相器電路是以U相+V相→V相+W相→W相+U相的方式控制成2相成對而驅動。基於此情形，PM馬達用的反相器電路是開啟IGBT而對線圈流動電流後，為了相轉換，若關閉IGBT，則藉此，殘留電力所引起的回生電流會流至臂內的二極體，殘留電力消失。因此，PM馬達用的反相器電路是需要IGBT與二極體成對構成。此結果，PM馬達用的反相器電路是如圖4(a)所示般成為在上臂與下臂之間設有1個端子TE(U)的構成。
另一方面，在圖4(b)中，圖示有與SR馬達的端子U及端子U’電性連接的反相器電路的一部分。具體而言，構成上臂的IGBTQ1與構成下臂的二極體 FWD2會被串聯，在構成上臂的IGBTQ1與構成下臂的二極體FWD2之間設有端子TE(U1)。並且，構成上臂的二極體FWD1與構成下臂的IGBTQ2會被串聯，在構成上臂的二極體FWD1與構成下臂的IGBTQ2之間設有端子TE(U2)。而且，反相器電路的端子TE(U1)會與SR馬達的端子U連接，且反相器電路的端子TE(U2)會與SR馬達的端子U’連接。如此構成的SR馬達用的反相器電路是構成由SR馬達的各相的線圈及H橋接電路所構成的閉電路。為此，例如圖4(b)所示般，開啟被配置成斜掛的上臂的IGBTQ1及下臂的IGBTQ2，在配置於SR馬達的U-U’間的線圈流動電流後(參照圖3的激磁模式)，為了相轉換，使IGBTQ1及IGBTQ2關閉時，需要在上述的閉電路內使線圈的殘留電力消失。此情況，不須在上述的閉電路使線圈的殘留電力消失，在SR馬達用的反相器電路中，在與上述的閉電路不同的閉電路使線圈的殘留電力消失(圖3的減磁模式)。亦即，SR馬達用的反相器電路是如圖3的減磁模式所示般，不是開關元件的IGBTQ1及IGBTQ2，而是可藉由只通電一方向的二極體FWD1及二極體FWD2來構成使線圈的殘留電力消失的別的閉電路。如此，SR馬達用的反相器電路是具有在圖3的激磁模式的閉電路與在圖3的減磁模式的閉電路為不同電路的特徵，藉由此特徵，SR馬達用的反相器電路是如圖4(b)所示般，具有端子TE(U1)及端子TE(U2)的2個端子。基於此情形，如圖4(b)所示般，SR馬達 用的反相器電路是在上臂與下臂之間具有端子TE(U1)及端子TE(U2)的2個端子的點，與如圖4(a)所示般，在上臂與下臂之間具有端子TE(U)的1個端子的PM馬達用的反相器電路不同。
基於以上的情形，起因於反相器電路的不同，具體實現本實施形態1的SR馬達用的反相器電路的電子裝置(功率模組)的構成與具體實現PM馬達用的反相器電路的電子裝置(功率模組)的構成是形成不同。在此，在具體實現反相器電路的電子裝置中，適於以往主要被使用的PM馬達的高性能化或小型化可被謀求，但在由低成本化的觀點急速擴大需求的SR馬達中，適於控制SR馬達的電子裝置的高性能化或小型化現況是不太進展。於是，本實施形態1是著眼於由低成本化的觀點急速擴大需求的SR馬達，對於具體實現此SR馬達用的反相器電路的電子裝置及電子裝置的構成零件的半導體裝置之高性能化或小型化下工夫。以下，說明有關下此工夫的本實施形態1的技術思想。特別是本實施形態1的主要的工夫點是在於具體實現SR馬達用的反相器電路的半導體裝置的封裝構造(安裝構造)及其製造方法，首先說明半導體裝置中所含的IGBT或二極體，然後說明有關半導體裝置的封裝構造。而且，說明有關本實施形態1的特徵點之半導體裝置的製造方法。
<IGBT的構造>
一邊參照圖面，一邊說明有關構成本實施形態1的反相器電路INV的IGBTQ1及二極體FWD1的構造。在本實施形態1的反相器電路INV中含有IGBTQ1及IGBTQ2，且含有二極體FWD1及二極體FWD2。但，因為IGBTQ1及IGBTQ2是同樣的構成，且二極體FWD1與二極體FWD2是同樣的構成，所以舉IGBTQ1及二極體FWD1為代表例進行說明。
圖5是表示形成有IGBTQ1的半導體晶片CHP1的外形形狀的平面圖。在圖5中顯示半導體晶片CHP1的主面(表面)。如圖5所示般，本實施形態1的半導體晶片CHP1的平面形狀是形成具有長邊LS1及短邊SS1的長方形形狀。而且，在呈長方形形狀的半導體晶片CHP1的表面是形成有呈長方形形狀的射極電極焊墊EP。然後，沿著半導體晶片CHP1的長邊方向來形成有複數的電極焊墊。具體而言，從圖5的左側起配置有閘極電極焊墊GP、溫度檢測用電極焊墊TCP、溫度檢測用電極焊墊TAP、電流檢測用電極焊墊SEP、開爾文檢測用電極焊墊KP，作為此電極焊墊。如此，在呈長方形形狀的半導體晶片CHP1的表面是沿著短邊方向來配置有射極電極焊墊EP及電極焊墊，且沿著長邊方向來形成有複數的電極焊墊。此時，射極電極焊墊EP的大小(平面積)是遠比複數的電極焊墊的各大小還更大。
圖6是表示與半導體晶片CHP1的表面相反側的背面的平面圖。如圖6所示般，可知在半導體晶片 CHP1的背面全體，形成有長方形形狀的集極電極焊墊CP。
接著，說明有關形成於半導體晶片CHP1的電路構成。圖7是表示形成於半導體晶片CHP1的電路的一例的電路圖。如圖7所示般，在半導體晶片CHP1是形成有IGBTQ1、檢測用IGBTQS及溫度檢測用二極體TD。IGBTQ1是主要的IGBT，被使用在圖2所示的SR馬達MT的驅動控制。在此IGBTQ1是形成有射極電極、集極電極及閘極電極。而且，IGBTQ1的射極電極是經由圖5所示的射極電極焊墊EP來與射極端子ET電性連接，IGBTQ1的集極電極是經由圖6所示的集極電極焊墊CP來與集極端子CT電性連接。又，IGBTQ1的閘極電極是經由圖5所示的閘極電極焊墊GP來與閘極端子GT電性連接。
IGBTQ1的閘極電極是被連接至圖2所示的閘極控制電路GCC。此時，來自閘極控制電路GCC的訊號會經由閘極端子GT來施加於IGBTQ1的閘極電極，藉此可由閘極控制電路GCC來控制IGBTQ1的開關動作。
檢測用IGBTQS是為了檢測流動於IGBTQ1的集極-射極間的過電流而設者。亦即，作為反相器電路INV，檢測流動於IGBTQ1的集極-射極間的過電流，為了自過電流所造成的破壞來保護IGBTQ1而設。在此檢測用IGBTQS中，檢測用IGBTQS的集極電極是與IGBTQ1的集極電極電性連接，且檢測用IGBTQS的閘極電極是與 IGBTQ1的閘極電極電性連接。又，檢測用IGBTQS的射極電極是經由圖5所示的電流檢測用電極焊墊SEP來與有別於IGBTQ1的射極電極之電流檢測用端子SET電性連接。此電流檢測用端子SET是被連接至設在外部的電流檢測電路。然後，此電流檢測電路是根據檢測用IGBTQS的射極電極的輸出來檢測IGBTQ1的集極-射極間電流，當過電流流動時，遮斷被施加於IGBTQ1的閘極電極的閘極訊號，而使能保護IGBTQ1。
具體而言，檢測用IGBTQS是作為用以在負荷短路等使過電流不會流至IGBTQ1的電流檢測元件使用。例如，設計成流動於主要的IGBTQ1的電流與流動於檢測用IGBTQS的電流的電流比會成為IGBTQ1：檢測用IGBTQS=1000：1。亦即，在主要的IGBTQ1流動200A的電流時，在檢測用IGBTQS是有200mA的電流流動。
實際的應用是外置與檢測用IGBTQS的射極電極電性連接的檢測電阻，將此檢測電阻的兩端的電壓反餽給控制電路。然後，控制電路是當檢測電阻的兩端的電壓形成設定電壓以上時控制成遮斷電源。亦即，當流至主要的IGBTQ1的電流成為過電流時，流至檢測用IGBTQS的電流也增加。此結果，因為流動於檢測電阻的電流也增加，所以檢測電阻的兩端的電壓會變大，當此電壓形成設定電壓以上時，可掌握流至主要的IGBTQ1的電流形成過電流狀態的情形。
溫度檢測用二極體TD是為了檢測IGBTQ1的 溫度(廣而言之，半導體晶片CHP1的溫度)而設。亦即，溫度檢測用二極體TD的電壓會依IGBTQ1的溫度而變化，藉此檢測IGBTQ1的溫度。此溫度檢測用二極體TD是藉由在多晶矽導入不同的導電型的雜質來形成pn接合，具有陰極電極(陰極)及陽極電極(陽極)。陰極電極是藉由內部配線經由形成於半導體晶片CHP1的上面的溫度檢測用電極焊墊TCP(參照圖5)來與圖7所示的溫度檢測用端子TCT電性連接。同樣，陽極電極是藉由內部配線經由形成於半導體晶片CHP1的上面的溫度檢測用電極焊墊TAP(參照圖5)來與圖7所示的溫度檢測用端子TAT電性連接。
溫度檢測用端子TCT及溫度檢測用端子TAT是被連接至設在外部的溫度檢測電路。此溫度檢測電路是根據被連接至溫度檢測用二極體TD的陰極電極及陽極電極之溫度檢測用端子TCT及溫度檢測用端子TAT間的輸出，來間接地檢測出IGBTQ1的溫度，當檢測的溫度形成某一定溫度以上時，遮斷被施加於IGBTQ1的閘極電極之閘極訊號，藉此保護IGBTQ1。
如上述般，由pn接合二極體所構成的溫度檢測用二極體TD是具有一旦施加某一定值以上的順方向電壓，則流動於溫度檢測用二極體TD的順方向電流會急劇增加的特性。而且，順方向電流急劇開始流動的電壓值是依溫度而變化，一旦溫度上昇，則此電壓值會降低。於是，本實施形態1是利用溫度檢測用二極體TD的此特 性。亦即，在溫度檢測用二極體流動一定的電流，測定溫度檢測用二極體TD的兩端的電壓值，藉此可間接性地溫度監測。實際的應用是將如此測定之溫度檢測二極體TD的電壓值(溫度訊號)反餽給控制電路，藉此控制元件動作溫度不會超過保證值(例如，150℃~175℃)。
其次，在圖7中，IGBTQ1的射極電極是與射極端子ET電性連接，且與有別於射極端子ET的另外的端子之開爾文端子KT也電性連接。此開爾文端子KT是藉由內部配線來與形成於半導體晶片CHP1的上面的開爾文檢測用電極焊墊KP(參照圖5)電性連接。因此，IGBTQ1的射極電極是經由開爾文檢測用電極焊墊KP來與開爾文端子KT電性連接。此開爾文端子KT是作為主要的IGBTQ1的檢查用端子使用。亦即，在主要的IGBTQ1中流動大電流的檢查時，從IGBTQ1的射極端子ET取電壓感測時，由於在射極端子ET有大電流流動，因此配線電阻所引起的電壓降下不能無視，難以測定正確的ON電壓。於是，在本實施形態1中，雖與IGBTQ1的射極端子ET電性連接，但設有開爾文端子KT作為不流動大電流的電壓感測端子。亦即，在流動大電流的檢查時，藉由從開爾文端子KT測定射極電極的電壓，可不受大電流的影響，測定IGBTQ1的ON電壓。而且，開爾文端子KT是亦作為閘極驅動輸出用的電性獨立的基準銷使用。
以上，若根據本實施形態1的半導體晶片CHP1，則由於構成可與包含電流檢測電路及溫度檢測電 路等的控制電路連接，因此可提升半導體晶片CHP1中所含的IGBTQ1的動作可靠度。
<IGBT的裝置構造>
接著，說明有關IGBTQ1的裝置構造。圖8是表示本實施形態1的IGBTQ1的裝置構造的剖面圖。在圖8中，IGBTQ1是具有形成於半導體晶片的背面之集極電極CE(集極電極焊墊CP)，在此集極電極CE上形成有p+型半導體領域PR1。在p+型半導體領域PR1上形成有n+型半導體領域NR1，在此n+型半導體領域NR1上形成有n-型半導體領域NR2。而且，在n-型半導體領域NR2上形成有p型半導體領域PR2，貫通此p型半導體領域PR2，形成有到達n-型半導體領域NR2的溝TR。更形成有整合於溝TR而成為射極領域的n+型半導體領域ER。在溝TR的內部，例如形成有由氧化矽膜所構成的閘極絕緣膜GOX，經由此閘極絕緣膜GOX來形成閘極電極GE。此閘極電極GE是例如由多晶矽膜所形成，以能夠埋入溝TR的方式形成。並且，在圖8中，雖是顯示溝閘構造，但並非限於此，例如，雖未圖示，但亦可為使用形成於矽基板上的平閘構造之IGBT。
在如此構成的IGBTQ1中，閘極電極GE是經由圖5所示的閘極電極焊墊GP來與閘極端子GT連接。同樣，成為射極領域的n+型半導體領域ER是經由射極電極EE(射極電極焊墊EP)來與射極端子ET電性連接。 成為集極領域的p+型半導體領域PR1是與形成於半導體晶片的背面之集極電極CE電性連接。
如此構成的IGBTQ1是兼備功率MOSFET的高速開關特性及電壓驅動特性、及雙極電晶體的低ON電壓特性。
另外，n+型半導體領域NR1是被稱為緩衝層。此n+型半導體領域NR1是當IGBTQ1關斷時，從p型半導體領域PR2成長至n-型半導體領域NR2內的空乏層是為了防止接觸到n-型半導體領域NR2的下層所形成的p+型半導體領域PR1之穿通現象而設。並且，為了從p+型半導體領域PR1往n-型半導體領域NR2之電洞注入量的制限等的目的，而設有n+型半導體領域NR1。
<IGBT的動作>
其次，說明有關本實施形態1的IGBTQ1的動作。首先，說明有關IGBTQ1接通的動作。在圖8中，藉由在閘極電極GE與成為射極領域的n+型半導體領域ER之間施加充分的正的電壓，形成溝閘構造的MOSFET會接通。此情況，構成集極領域的p+型半導體領域PR1與n-型半導體領域NR2之間會被順偏壓，引起從p+型半導體領域PR1往n-型半導體領域NR2電洞注入。接著，僅與被注入的電洞的正電荷相同的電子會集聚於n-型半導體領域NR2。藉此，發生n-型半導體領域NR2的電阻降低(傳導度調變)，IGBTQ1成為開啟狀態。
雖ON電壓是施加p+型半導體領域PR1及n-型半導體領域NR2的接合電壓，但因為n-型半導體領域NR2的電阻值會藉由傳導度調變而降低1位數以上，所以佔據ON電阻的大部分那樣的高耐壓是IGBTQ1要比功率MOSFET更會成為低ON電壓。因此，可知IGBTQ1是對於高耐壓化為有效的裝置。亦即，功率MOSFET為了謀求高耐壓化，需要增厚成為漂移層的磊晶層的厚度，但此情況ON電阻也會上昇。相對於此，在IGBTQ1中，為了謀求高耐壓化，即使增厚n-型半導體領域NR2的厚度，也會在IGBTQ1的開啟動作時產生傳導度調變。因此，可比功率MOSFET更降低ON電阻。亦即，若根據IGBTQ1，則與功率MOSFET作比較，即使在謀求高耐壓化時，也可實現低ON電阻的裝置。
接著，說明有關IGBTQ1關斷的動作。若使閘極電極GE與成為射極領域的n+型半導體領域ER之間的電壓降低，則形成溝閘構造的MOSFET會關斷。此情況，從p+型半導體領域PR1往n-型半導體領域NR2的電洞注入會停止，已被注入的電洞也壽命盡而減少。殘留的電洞是往p+型半導體領域PR1直接流出(尾電流)，在流出完了的時間點，IGBTQ1是成為關閉狀態。如此一來，可使IGBTQ1進行ON/OFF動作。
<二極體的構造>
其次，圖9是表示形成有二極體FWD1的半導體晶片 CHP2的外形形狀的平面圖。在圖9中，顯示有半導體晶片CHP2的主面(表面)。如圖9所示般，本實施形態1的半導體晶片CHP2的平面形狀是形成具有長邊LS2及短邊SS2的長方形形狀。而且，在呈長方形形狀的半導體晶片CHP2的表面是形成有呈長方形形狀的陽極電極焊墊ADP。另一方面，雖未圖示，但實際在與半導體晶片CHP2的表面相反側的背面全體，形成有長方形形狀的陰極電極焊墊。
接著，說明有關二極體FWD1的裝置構造。圖10是表示二極體FWD1的裝置構造的剖面圖。在圖10中，在半導體晶片的背面形成有陰極電極CDE(陰極電極焊墊CDP)，在此陰極電極CDE上形成有n+型半導體領域NR3。而且，在n+型半導體領域NR3上形成有n-型半導體領域NR4，在n-型半導體領域NR4上形成有p型半導體領域PR3。在p型半導體領域PR3及p-型半導體領域PR4上形成有陽極電極ADE(陽極電極焊墊ADP)。陽極電極ADE是例如由鋁-矽所構成。
<二極體的動作>
根據如此構成的二極體FWD1，一旦在陽極電極ADE施加正電壓，在陰極電極CDE施加負電壓，則n-型半導體領域NR4與p型半導體領域PR3之間的pn接合會被順偏壓，電流流動。另一方面，一旦在陽極電極ADE施加負電壓，在陰極電極CDE施加正電壓，則n-型半導體領 域NR4與p型半導體領域PR3之間的pn接合會被逆偏壓，電流不流動。如此一來，可使具有整流機能的二極體FWD1動作。
<實施形態1的半導體裝置的安裝構成>
本實施形態1的半導體裝置是有關圖2所示的反相器電路INV，將成為反相器電路INV的構成要素之1個的IGBT及1個的二極體予以1封裝化者。亦即，藉由使用6個本實施形態1的半導體裝置，構成成為驅動3相馬達的3相的反相器電路INV之電子裝置(功率模組)。
圖11是表示本實施形態1的半導體裝置PAC1的外觀構成的圖。具體而言，圖11(a)是由本實施形態1的半導體裝置PAC1的表面(上面)側所見的平面圖，圖11(b)是由本實施形態1的半導體裝置PAC1的一側面所見的側面圖，圖11(c)是由本實施形態1的半導體裝置PAC1的背面(下面)側所見的平面圖。
如圖11所示般，本實施形態1的半導體裝置PAC1是具有呈矩形形狀之由樹脂所構成的密封體MR。此密封體MR是具有：圖11(a)所示的上面、及與此上面相反側之圖11(c)所示的下面、及在其厚度方向位於上面與下面之間的第1側面及與第1側面對向的第2側面。在圖11(a)及圖11(c)中，圖示有構成第1側面的邊S1，且圖示有構成第2側面的邊S2。邊S1是延伸於x方向，且邊S2也延伸於x方向。而且，密封體MR是 具有：與第1側面及第2側面交叉的第3側面(圖11(b))、及與第1側面及第2側面交叉，且與第3側面對向的第4側面。在圖11(a)及圖11(c)中，圖示有構成第3側面的邊S3，且圖示有構成第4側面的邊S4。亦即，密封體MR是具有：延伸於與x方向交叉的y方向之邊S3、及與此邊S3對向的邊S4。
在此，本實施形態1的半導體裝置PAC1是如圖11所示般，複數的導線LD1A的各自一部分及複數的導線LD1B的各自一部分會從第1側面突出，且複數的導線LD2的各自一部分會從第2側面突出。此時，導線LD1A是構成射極端子ET，導線LD1B是構成陽極端子AT，導線LD2是構成訊號端子SGT。而且，平面視，導線LD1A及導線LD1B是沿著延伸於x方向(第1方向)的密封體MR的邊S1來排列配置。此時，構成射極端子ET的複數的導線LD1A的各自寬度是比構成訊號端子SGT的複數的導線LD2的各自寬度更大。同樣，構成陽極端子AT的複數的導線LD1B的各自寬度是比構成訊號端子SGT的複數的導線LD2的各自寬度更大。這是考慮因為在射極端子ET及陽極端子AT流動大電流，所以需要儘可能降低電阻，相對的在訊號端子SGT只流動微小的電流。另外，在本實施形態1的半導體裝置PAC1中，如圖11(a)所示般，沿著密封體MR的邊S3及邊S4而配置的導線是不存在。
本實施形態1的半導體裝置PAC1是如圖11 (c)所示般，晶片搭載部TAB1及晶片搭載部TAB2會從密封體MR的背面露出。此晶片搭載部TAB1及晶片搭載部TAB2是被配置成藉由密封體MR來物理性地分離，此結果，晶片搭載部TAB1與晶片搭載部TAB2是被電性分離。亦即，本實施形態1的半導體裝置PAC1是具有被密封體MR電性分離的晶片搭載部TAB1及晶片搭載部TAB2，且晶片搭載部TAB1的背面及晶片搭載部TAB2的背面是從密封體MR的背面露出。而且，如圖11(c)所示般，本實施形態1的半導體裝置PAC1是在從密封體MR露出的晶片搭載部TAB1形成有複數的缺口部CS1，且在從密封體MR露出的晶片搭載部TAB2也形成有複數的缺口部CS2。
接著，說明有關本實施形態1的半導體裝置PAC1的內部構造。圖12是表示本實施形態1的半導體裝置PAC1的內部構造的圖。具體而言，圖12(a)為對應於平面圖，圖12(b)為對應於圖12(a)的A-A線的剖面圖，圖12(c)為對應於圖12(a)的B-B線的剖面圖。
首先，在圖12(a)中，射極端子ET之導線LD1A是具有：被密封體MR所密封的部分(第1部分)、及從密封體MR露出的部分(第2部分)，導線LD1A的第2部分是形成有縫隙，藉此分割成複數。同樣，陽極端子AT之導線LD1B是具有：被密封體MR所密封的部分(第3部分)、及從密封體MR露出的部分 (第4部分)，導線LD1B的第4部分是形成有縫隙，藉此分割成複數。
其次，在圖12(a)中，在密封體MR的內部是配置有矩形形狀的晶片搭載部TAB1及矩形形狀的晶片搭載部TAB2，晶片搭載部TAB1與晶片搭載部TAB2是彼此被分離。該等的晶片搭載部TAB1及晶片搭載部TAB2是亦具有作為用以提高放熱效率的散熱器(Heat spreader)之機能，例如，由以熱傳導率高的銅作為主成分的材料所構成。此時，本實施形態1的半導體裝置PAC1是如圖12(a)所示般，在晶片搭載部TAB1形成有缺口部CS1，且在晶片搭載部TAB2形成有缺口部CS2。
在此，在本說明書所謂的「主成分」是意指構成構件的構成材料之中，含最多的材料成分，例如所謂「以銅作為主成分的材料」是意味構件的材料含銅最多。在本說明書使用「主成分」的言詞之意圖是為了表現例如構件基本上由銅所構成，但不排除含其他雜質的情況。
在晶片搭載部TAB1上，經由導電性接著材ADH1來搭載形成有IGBT的半導體晶片CHP1。此時，將搭載有半導體晶片CHP1的面定義為晶片搭載部TAB1的第1上面，將與此第1上面相反側的面定義為第1下面。此情況，半導體晶片CHP1是被搭載於晶片搭載部TAB1的第1上面上。具體而言，形成有IGBT的半導體晶片CHP1是以被形成於半導體晶片CHP1的背面之集極電極CE(集極電極焊墊CP)(參照圖6及圖8)會經由導電 性黏著劑ADH1來與晶片搭載部TAB1的第1上面接觸的方式配置。此情況，被形成於半導體晶片CHP1的表面之射極電極焊墊EP及複數的電極焊墊會形成朝上。
另一方面，在晶片搭載部TAB2上，經由導電性接著材ADH1來搭載形成有二極體的半導體晶片CHP2。此時，將搭載有半導體晶片CHP2的面定義為晶片搭載部TAB2的第2上面，將與此第2上面相反側的面定義為第2下面。此情況，半導體晶片CHP2是被搭載於晶片搭載部TAB2的第2上面上。具體而言，形成有二極體的半導體晶片CHP2是以形成於半導體晶片CHP2的背面的陰極電極焊墊能夠經由導電性黏著劑ADH1來與晶片搭載部TAB2的第2上面接觸的方式配置。此情況，形成於半導體晶片CHP2的表面之陽極電極焊墊ADP會朝上。因此，在本實施形態1的半導體裝置PAC1中，晶片搭載部TAB1與晶片搭載部TAB2會被電性分離。基於此情形，被配置成與晶片搭載部TAB1的第1上面接觸的半導體晶片CHP1的集極電極CE(集極電極焊墊CP)(參照圖6及圖8)、及被配置成與晶片搭載部TAB2的第2上面接觸的半導體晶片CHP2的陰極電極焊墊，是形成電性分離。
另外，在圖12(a)中，晶片搭載部TAB1的平面積是比形成有IGBT的半導體晶片CHP1的平面積更大，且晶片搭載部TAB2的平面積是比形成有二極體的半導體晶片CHP2的平面積更大。
接著，如圖12(a)所示般，在半導體晶片CHP1的射極電極焊墊EP上，經由導電性接著材來配置導電性構件的夾子(clip)CLP1。然後，此夾子CLP1是經由導電性接著材來與射極端子ET連接。因此，半導體晶片CHP1的射極電極焊墊EP是經由夾子CLP1來與射極端子ET電性連接。此夾子CLP1是例如由以銅為主成分的板狀構件所構成。亦即，由於本實施形態1是從半導體晶片CHP1的射極電極焊墊EP到射極端子ET流動大電流，因此以能夠流動大電流的方式，使用可確保大的面積之夾子CLP1。
又，如圖12(a)所示般，在半導體晶片CHP1的表面是形成有複數的電極焊墊，此複數的電極焊墊是分別藉由導電性構件的接線W來與訊號端子SGT電性連接。具體而言，複數的電極焊墊是包含：閘極電極焊墊GP、溫度檢測用電極焊墊TCP、溫度檢測用電極焊墊TAP、電流檢測用電極焊墊SEP、開爾文檢測用電極焊墊KP。而且，閘極電極焊墊GP是以接線W來與訊號端子SGT之1個的閘極端子GT電性連接。同樣，溫度檢測用電極焊墊TCP是以接線W來與訊號端子SGT之1個的溫度檢測用端子TCT電性連接，溫度檢測用電極焊墊TAP是以接線W來與訊號端子SGT之1個的溫度檢測用端子TAT電性連接。又，電流檢測用電極焊墊SEP是以接線W來與訊號端子SGT之1個的電流檢測用端子SET電性連接，開爾文檢測用電極焊墊KP是以接線W來與開爾文 端子KT電性連接。此時，接線W是例如由以金、銅或鋁為主成分的導電構件所構成。
另一方面，如圖12(a)所示般，在半導體晶片CHP2的陽極電極焊墊ADP上，經由導電性接著材來配置導電性構件的夾子CLP2。然後，此夾子CLP2是經由導電性接著材來與陽極端子AT連接。因此，半導體晶片CHP2的陽極電極焊墊ADP是經由夾子CLP2來與陽極端子AT電性連接。此夾子CLP2是例如由以銅為主成分的板狀構件所構成。亦即，由於本實施形態1是從半導體晶片CHP2的陽極電極焊墊ADP到陽極端子AT流動大電流，因此以能夠流動大電流的方式，使用可確保大的面積之夾子CLP2。
在此，如圖12(a)所示般，平面視，晶片搭載部TAB2是被配置於密封體MR的邊S1(參照圖11(a))與晶片搭載部TAB1之間。基於此情形，半導體晶片CHP2是以能夠位於半導體晶片CHP1與射極端子ET(及陽極端子AT)之間的方式，搭載於晶片搭載部TAB2上，且半導體晶片CHP1是以能夠為於半導體晶片CHP2與訊號端子SGT之間的方式，搭載於晶片搭載部TAB1上。
換言之，射極端子ET及陽極端子AT、半導體晶片CHP2、半導體晶片CHP1及訊號端子SGT是沿著y方向來配置。具體而言，平面視，半導體晶片CHP2是以比半導體晶片CHP1更接近射極端子ET及陽極端子AT 的方式，搭載於晶片搭載部TAB2上，且半導體晶片CHP1是以比半導體晶片CHP2更接近訊號端子SGT的方式，搭載於晶片搭載部TAB1上。
而且，以平面視，閘極電極焊墊GP會比射極電極焊墊EP更近訊號端子SGT的方式，半導體晶片CHP1搭載於晶片搭載部TAB1上。再者，以平面視，包含閘極電極焊墊GP、溫度檢測用電極焊墊TCP、溫度檢測用電極焊墊TAP、電流檢測用電極焊墊SEP、開爾文檢測用電極焊墊KP之複數的電極焊墊會比射極電極焊墊EP更近訊號端子SGT的方式，半導體晶片CHP1搭載於晶片搭載部TAB1上。換言之，半導體晶片CHP1的複數的電極焊墊是平面視，亦可沿著半導體晶片CHP1的邊之中，最近訊號端子SGT的邊來配置。此時，如圖12(a)所示般，平面視，夾子CLP1是以不會和包含閘極電極焊墊GP之複數的電極焊墊及複數的接線W的任一重疊之方式配置。
而且，在圖12(a)中，夾子CLP1與夾子CLP2是被電性分離。因此，若考慮晶片搭載部TAB1與晶片搭載部TAB2被電性分離，且夾子CLP1與夾子CLP2被電性分離，則在本實施形態1的半導體裝置PAC1中，射極端子ET與陽極端子AT是被電性分離。
而且，平面視，夾子CLP1是配置成與半導體晶片CHP2重疊。具體而言，如圖12(a)所示般，平面視，半導體晶片CHP的陽極電極焊墊ADP是以其一部分 會與夾子CLP1重疊的方式形成於半導體晶片CHP2的表面上，且以夾子CLP2會覆蓋陽極電極焊墊ADP的方式，與陽極電極焊墊ADP電性連接。藉此，可知夾子CLP1是配置成與位於陽極電極焊墊ADP上的夾子CLP2的一部分重疊。
在如此內部構成的半導體裝置PAC1中，半導體晶片CHP1、半導體晶片CHP2、晶片搭載部TAB1的一部分、晶片搭載部TAB2的一部分、導線LD1A的一部分、導線LD1B的一部分、複數的訊號端子SGT的各一部分、夾子CLP1、夾子CLP2及接線W會以密封體MR來密封。
接著，如圖12(b)及圖12(c)所示般，在晶片搭載部TAB1上，經由導電性接著材ADH1來搭載形成有IGBT的半導體晶片CHP1，在晶片搭載部TAB2上，經由導電性接著材ADH1來搭載形成有二極體的半導體晶片CHP2。
而且，如圖12(b)所示般，在半導體晶片CHP1的表面上，經由導電性黏著劑ADH2來配置夾子CLP1。此夾子CLP1是一邊通過半導體晶片CHP2的上方，一邊延伸，以導電性接著材ADH2來與射極端子ET連接。射極端子ET的一部分是從密封體MR露出。並且，半導體晶片CHP1是以接線W來與被配置於和射極端子ET相反側的訊號端子SGT連接，訊號端子SGT的一部分也從密封體MR露出。
圖13是將圖12(b)的領域AR1擴大顯示的圖。如圖13所示般，可知夾子CLP1會延伸於經由導電性接著材ADH2來搭載於半導體晶片CHP2上的夾子CLP2的上方。亦即，如圖13所示般，可知夾子CLP1是被配置成一面與夾子CLP2分離，一面跨過夾子CLP2的一部分。基於此情形，夾子CLP1與夾子CLP2是被物理性地分離，此結果，可知夾子CLP1與夾子CLP2是被配置成電性分離。
又，如圖12(c)所示般，在半導體晶片CHP2的表面上，經由導電性黏著劑ADH2來配置有夾子CLP2。此夾子CLP2是以導電性接著材ADH2來與陽極端子AT連接，陽極端子AT的一部分是從密封體MR露出。
在此，如圖12(b)及圖12(c)所示般，晶片搭載部TAB1的下面是從密封體MR的下面露出，此露出的晶片搭載部TAB1的下面會成為集極端子。而且，晶片搭載部TAB1的下面是在將半導體裝置PAC1安裝於安裝基板時，成為可與形成於安裝基板上的配線進行錫焊的面。
同樣，晶片搭載部TAB2的下面是從密封體MR的下面露出，此露出的晶片搭載部TAB2的下面會成為陰極端子。而且，晶片搭載部TAB2的下面是在將半導體裝置PAC1安裝於安裝基板時，成為可與形成於安裝基板上的配線進行錫焊的面。
此時，如圖12(b)及圖12(c)所示般，由於晶片搭載部TAB1與晶片搭載部TAB2是被電性分離，因此晶片搭載部TAB1的下面之集極端子與晶片搭載部TAB2的下面之陰極端子是被電性分離。
另外，如圖12(b)及圖12(c)所示般，晶片搭載部TAB1的厚度或晶片搭載部TAB2的厚度是比射極端子ET的厚度或陽極端子AT的厚度或訊號端子SGT的厚度更厚。
在本實施形態1的半導體裝置PAC1中，導電性接著材ADH1及導電性黏著劑ADH2是例如可使用以環氧樹脂等的材料作為黏合劑，使含有銀填充物(Ag填充物)的銀膏。由於此銀膏是成分中不含鉛的無鉛材料，因此具有環保的優點。並且，銀膏是溫度循環性或功率循環性佳，可取得能夠提升半導體裝置PAC1的可靠度的優點。而且，使用銀膏時，例如對於使用在焊錫的回流處理的真空回流裝置而言，可用成本低的烘烤爐來進行銀膏的熱處理，因此亦可取得半導體裝置PAC1的組裝設備便宜的優點。
但，導電性接著材ADH1及導電性黏著劑ADH2是不限於銀膏，例如亦可使用焊錫。使用焊錫作為導電性接著材ADH1及導電性黏著劑ADH2時，由於焊錫的電氣傳導率高，因此可取得能夠降低半導體裝置PAC1的ON電阻的優點。亦即，藉由使用焊錫，例如可謀求被使用在需要ON電阻的降低的反相器之半導體裝置PAC1 的性能提升。
在此，本實施形態1的半導體裝置PAC1作為製品完成後，被安裝於電路基板(安裝基板)。此情況，半導體裝置PAC1與安裝基板的連接是使用焊錫。焊錫的連接時，為了使焊錫溶融而連接，需要加熱處理(回流)。
因此，當使用在半導體裝置PAC1與安裝基板的連接之焊錫和使用在上述半導體裝置PAC1的內部的焊錫為同材料時，藉由半導體裝置PAC1與安裝基板的連接時所被施加的熱處理(回流)，使用在半導體裝置PAC1的內部之焊錫也會溶融。此情況，因為焊錫的溶融所造成的體積膨脹，在密封半導體裝置PAC1的樹脂中產生龜裂，或發生溶融的焊錫往外部漏出的不良情況。
基於此情形，在半導體裝置PAC1的內部是使用高融點焊錫。此情況，藉由施加於半導體裝置PAC1與安裝基板的連接時的熱處理(回流)，被使用在半導體裝置PAC1的內部的高融點焊錫是不會有溶融的情形。此結果，可防止因高融點焊錫的溶融所造成的體積膨脹，在密封半導體裝置PAC1的樹脂產生龜裂，或溶融的焊錫往外部漏出之不良情況。
被使用在半導體裝置PAC1與安裝基板的連接之焊錫是例如使用以Sn(錫)-銀(Ag)-銅(Cu)為代表之融點為220℃程度的焊錫，回流時，半導體裝置PAC1是被加熱至260℃程度。基於此情形，例如，在本 說明書所謂的高融點焊錫是意圖即使加熱至260℃程度也不溶融的焊錫。若舉代表性者，則例如融點為300℃以上，回流溫度為350℃程度，含Pb(鉛)90重量%以上的焊錫。
基本上，本實施形態1的半導體裝置PAC1是假想導電性接著材ADH1與導電性接著材ADH2為同材料成分。但，並非限於此，例如，亦可將構成導電性接著材ADH1的材料、及構成導電性接著材ADH2的材料，由不同的材料成分所構成。
<在側面具有階差形狀的構造>
接著，說明有關本實施形態1的半導體裝置PAC1所具有的「在側面具有階差形狀的構造」。
圖14是說明「在側面具有階差形狀的構造」的圖，在圖14的中央部，模式性地顯示「在側面具有階差形狀的構造」的晶片搭載部TAB1會以密封體MR所密封的狀態。在圖14中，以能夠覆蓋晶片搭載部TAB1的方式形成密封體MR，晶片搭載部TAB1的下面會從此密封體MR的背面露出。
此時，如圖14所示般，在晶片搭載部TAB1形成有「突出部PJU」。亦即，在晶片搭載部TAB1的端部(或側面)是形成有突出部PJU，藉此在晶片搭載部TAB1的厚度方向設有階差。藉由此突出部PJU所產生的階差構造會作為制止器的機能，因此可取得能夠防止晶片 搭載部TAB1從密封體MR脫落的優點。
藉由此階差構造，圖14的上部所示的晶片搭載部TAB1的上面USF的面積會比圖14的下部所示從密封體MR的背面露出的晶片搭載部TAB1的下面BSF的面積更大。藉由階差構造，圖14的下部所示從密封體MR的背面露出的晶片搭載部TAB1的下面BSF的面積會比圖14的上部所示的晶片搭載部TAB1的上面USF的面積更小。
另外，在圖14中是著眼於晶片搭載部TAB1來說明有關階差構造，但同樣在晶片搭載部TAB2的端部(或側面)也形成有藉由突出部PJU所產生的階差構造。因此，在晶片搭載部TAB2中也藉由階差構造，晶片搭載部TAB2的上面積會比從密封體MR的背面露出的晶片搭載部TAB2的下面積更大。
在此，本實施形態1的半導體裝置PAC1是在晶片搭載部TAB1形成有缺口部CS1，但例如當此缺口部CS1被形成到達晶片搭載部TAB1的上面USF及下面BSF時，如圖14所示般，藉由突出部PJU所產生的階差構造，在晶片搭載部TAB1的上面USF的缺口部CS1的面積是形成比在晶片搭載部TAB1的下面BSF的缺口部CS1的面積更大。詳細，平面視，在圖14的上部的晶片搭載部TAB1的上面USF側的缺口部CS1與晶片搭載部TAB1的上面USF的邊之中形成有缺口部CS1的邊的假想線之間所形成的領域的面積會比在圖14的下部的晶片搭 載部TAB1的下面BSF側的缺口部CS1與晶片搭載部TAB1的下面BSF的邊之中形成有缺口部CS1的邊的假想線之間所形成的領域的面積更大。
同樣，本實施形態1的半導體裝置PAC1是在晶片搭載部TAB2形成有缺口部CS2，但例如當此缺口部CS2被形成到達晶片搭載部TAB2的上面及下面時，藉由突出部PJU所產生的階差構造，在晶片搭載部TAB2的上面的缺口部CS2的面積是形成比在晶片搭載部TAB2的下面的缺口部CS2的面積更大。
另外，例如圖15所示般，缺口部CS1亦有形成不到達晶片搭載部TAB1的上面，只到達下面BSF的情形。此情況，如圖15所示般，在晶片搭載部TAB1的上面USF是未形成缺口部CS1，另一方面，在晶片搭載部TAB1的下面BSF形成有缺口部CS1。
同樣，晶片搭載部TAB2的缺口部CS2亦有形成不到達晶片搭載部TAB2的上面，只到達下面的情形。此情況亦在晶片搭載部TAB2的上面是未形成缺口部CS2，另一方面，在晶片搭載部TAB2的下面BSF形成有缺口部CS2。
如以上般，安裝構成本實施形態1的半導體裝置PAC1，以下，一邊參照圖面，一邊說明本實施形態1的半導體裝置PAC1的製造方法。
<實施形態1的半導體裝置的製造方法> 1.晶片搭載部準備工程
首先，如圖16(a)所示般，準備具有主面的下治具BJG，該主面形成有複數的凸部CVX1及複數的凸部CVX2。此時，在下治具BJG的主面上，於複數的凸部CVX1及複數的凸部CVX2的周圍形成有凸部CVX3。
準備如此構成的下治具BJG之後，在下治具BJG的主面上配置晶片搭載部TAB1及晶片搭載部TAB2。具體而言，如圖16(a)所示般，以晶片搭載部TAB1的側面SSF2與晶片搭載部TAB2的側面SSF3能夠對向的方式，在下治具BJG的主面上配置晶片搭載部TAB1及晶片搭載部TAB2。此時，如圖16(a)所示般，晶片搭載部TAB1的上面的平面形狀是長方形形狀，晶片搭載部TAB2的上面的平面形狀也是形成長方形形狀。而且，晶片搭載部TAB1的側面SSF2是包含構成晶片搭載部TAB1的上面的長邊之側面，晶片搭載部TAB2的側面SSF3是成為包含構成晶片搭載部TAB2的上面的長邊之側面。
在此，如圖16(a)所示般，藉由將晶片搭載部TAB1的側面SSF2以外的複數的側面分別推壓於複數的凸部CVX1，晶片搭載部TAB1會被定位於下治具BJG的主面上。同樣，藉由將晶片搭載部TAB2的側面SSF3以外的複數的側面分別推壓於複數的凸部CVX2，晶片搭載部TAB2會被定位於下治具BJG的主面上。
而且，詳細，如圖16(a)所示般，晶片搭載 部TAB1及晶片搭載部TAB2的各自平面形狀是四角形形狀，晶片搭載部TAB1是與側面SSF2交叉，且具有彼此對向的側面SSF5及側面SSF6，又，晶片搭載部TAB2是與側面SSF3交叉，且具有彼此對向的側面SSF7及側面SSF8。此時，例如，複數的凸部CVX1是被配置成只接觸於側面SSF5及側面SSF6，複數的凸部CVX2是被配置成只接觸於側面SSF7及側面SSF8。
而且，在晶片搭載部TAB1的側面SSF5及側面SSF6是形成有分別對應於複數的凸部CVX1之缺口部CS1。同樣，在晶片搭載部TAB2的側面SSF7及側面SSF8是形成有分別對應於複數的凸部CVX2之缺口部CS2。
具體而言，如圖16(a)所示般，分別在晶片搭載部TAB1的側面SSF5及側面SSF6至少形成有對應於複數的凸部CVX1之中1個的凸部CVX1之1個的缺口部CS1，分別在晶片搭載部TAB2的側面SSF7及側面SSF8至少形成有對應於複數的凸部CVX2之中1個的凸部CVX2之1個的缺口部CS2。
藉此，在本實施形態1中是藉由將形成於晶片搭載部TAB1的缺口部CS1推壓於凸部CVX1，晶片搭載部TAB1會被定位於下治具BJG的主面上，且藉由將形成於晶片搭載部TAB2的缺口部CS2推壓於凸部CVX2，晶片搭載部TAB2會被定位於下治具BJG的主面上。
另外，晶片搭載部TAB1及晶片搭載部TAB2 是例如可由同一大小的矩形形狀所構成。此時，晶片搭載部TAB1的大小與晶片搭載部TAB2的大小是不須同一大小，亦可為不同的大小。但，由於SR馬達用的半導體裝置是IGBT的熱損失與二極體的熱損失為同等，因此可思考期望使來自形成有IGBT的半導體晶片的放熱效率與來自形成有二極體的半導體晶片的放熱效率形成同等。因此，使搭載形成有IGBT的半導體晶片的晶片搭載部TAB1的大小與搭載形成有二極體的半導體晶片的晶片搭載部TAB2的大小形成相同，而將放熱效率設為同等，由使半導體裝置全體的放熱效率提升的觀點來看，可謂最理想。
其次，圖16(b)是在圖16(a)的A-A線切斷的剖面圖。如圖16(b)所示般，在下治具BJG是形成有凸部CVX3，且以能夠接觸於此凸部CVX3的方式形成有凸部CVX1。然後，形成於晶片搭載部TAB1的缺口部CS1會被推壓於此凸部CVX1，藉此晶片搭載部TAB1會被定位配置於下治具BJG上。
在此，如圖16(b)所示般，以下治具BJG的主面作為基準面時，凸部CVX3的高度是比凸部CVX1的高度更高，且比晶片搭載部TAB1的上面的高度更低。在圖16(b)中，雖未被圖示，但同樣，凸部CVX3的高度是比凸部CVX2的高度更高，且比晶片搭載部TAB2的上面的高度更低。此結果，可容易實施其次說明的導電性接著材形成工程。以下，說明有關導電性接著材形成工 程。
2.導電性接著材形成工程
如圖17(a)及圖17(b)所示般，在晶片搭載部TAB1上供給導電性接著材ADH1，且在晶片搭載部TAB2上也供給導電性接著材ADH1。導電性接著材ADH1是例如可使用銀膏或高融點焊錫(焊錫膏)。以下的說明是舉導電性接著材ADH1的一例之導電性膏PST1來進行說明。
圖18是模式性地表示在晶片搭載部TAB1上及晶片搭載部TAB2上形成導電性膏PST1的工程的圖。在圖18中，首先，以能夠比晶片搭載部TAB1的上面及晶片搭載部TAB2的上面更位於上方的方式，將印刷遮罩MSK1配置於下治具BJG的主面上。
此時，如上述的圖16(b)所示般，以下治具BJG的主面作為基準面時，凸部CVX3的高度是比凸部CVX1的高度更高，且比晶片搭載部TAB1的上面的高度更低，同時凸部CVX3的高度是比凸部CVX2的高度更高，且比晶片搭載部TAB2的上面的高度更低。
此結果，可以使印刷遮罩MSK1的背面接觸於晶片搭載部TAB1的上面及晶片搭載部TAB2的上面，且與凸部CVX3保持間隙的方式，將印刷遮罩MSK1配置於下治具BJG的主面上。
之後，如圖18所示般，在印刷遮罩MSK1的 表面，藉由刮刀SQ來擠壓導電性膏PST1，從形成於印刷遮罩MSK1內的開口部來供給導電性膏PST1至晶片搭載部TAB1的上面及晶片搭載部TAB2的上面。此時，凸部CVX3的高度是在擠壓工程中，刮刀SQ會通過凸部CVX3上，印刷遮罩MSK1彎曲時，印刷遮罩MSK1的背面會與凸部CVX3接觸的高度。藉此，若根據本實施形態1，則在擠壓工程中，能以形成於下治具BJG的凸部CVX3來保持遮罩MSK1，因此可保持印刷遮罩MSK1的水平度，藉此，可一邊將導電性膏PST1供給至從印刷遮罩MSK1的開口部露出的晶片搭載部TAB1的上面及晶片搭載部TAB2的上面，一邊藉由刮刀SQ來除去不要的導電性膏PST1。
如此，若根據本實施形態1，則可藉由在下治具BJG形成凸部CVX3，一邊以下治具BJG來定位配置晶片搭載部TAB1及晶片搭載部TAB2，一邊在晶片搭載部TAB1的上面及晶片搭載部TAB2的上面供給導電性膏PST1。亦即，形成於下治具BJG的凸部CVX3是具有容易實現使用印刷遮罩MSK1及刮刀SQ來將導電性膏PST1供給至晶片搭載部TAB1的上面及晶片搭載部TAB2的上面的擠壓工程之機能。
3.晶片搭載工程
其次，如圖19所示般，在晶片搭載部TAB1上搭載形成有IGBT的半導體晶片CHP1，在晶片搭載部TAB2 上搭載形成有二極體的半導體晶片CHP2。
具體而言，在晶片搭載部TAB1上搭載半導體晶片CHP1(該半導體晶片CHP1是具有：具備IGBT，且形成有射極電極焊墊EP的第1表面、及形成有集極電極，與第1表面為相反側的面的第1背面)，而電性連接晶片搭載部TAB1與半導體晶片CHP1的第1背面。同樣，在晶片搭載部TAB2上搭載半導體晶片CHP2(該半導體晶片CHP2是具有：具備二極體，且形成有陽極電極焊墊ADP的第2表面、及形成有陰極電極，與第2表面為相反側的面的第2背面)，而電性連接晶片搭載部TAB2與半導體晶片CHP2的第2背面。
藉此，在形成有二極體的半導體晶片CHP2中，是以被形成於半導體晶片CHP2的背面之陰極電極焊墊會經由導電性膏PST1來與晶片搭載部TAB2接觸的方式配置。此結果，被形成於半導體晶片CHP2的表面之陽極電極焊墊ADP會形成朝上(參照圖12)。
另一方面，在形成有IGBT的半導體晶片CHP1中，是以被形成於半導體晶片CHP1的背面之集極電極焊墊會經由導電性膏PST1來與晶片搭載部TAB1接觸的方式配置。
並且，被形成於半導體晶片CHP1的表面之射極電極焊墊EP、及複數的電極焊墊之閘極電極焊墊GP、溫度檢測用電極焊墊TCP、溫度檢測用電極焊墊TAP、電流檢測用電極焊墊SEP、開爾文檢測用電極焊墊 KP是形成朝上(參照圖12)。
另外，形成有IGBT的半導體晶片CHP1、及形成有二極體的半導體晶片CHP2的搭載順序是亦可半導體晶片CHP1為前，半導體晶片CHP2為後，或半導體晶片CHP2為前，半導體晶片CHP1為後。
然後，對於搭載有半導體晶片CHP1的晶片搭載部TAB1及搭載有半導體晶片CHP2的晶片搭載部TAB2實施加熱處理。
4.上治具配置工程
接著，如圖20(a)及圖20(b)所示般，在下治具BJG的主面上配置上治具UJG。此時，如圖20(b)所示般，上治具UJG的上面是比被搭載於晶片搭載部TAB2上的半導體晶片CHP2的表面更高。同樣，雖未圖示，但上治具UJG的上面是比被搭載於晶片搭載部TAB1上的半導體晶片CHP1的表面更高。由圖20(b)可知，以下治具BJG的主面為基準的高度，是下治具BJG的主面<凸部CVX3的高度<晶片搭載部TAB2(晶片搭載部TAB1)的上面<半導體晶片CHP2(半導體晶片CHP1)的表面<上治具UJG的上面的關係會成立。
5.基材(導線架)準備工程
其次，如圖21(a)及圖21(b)所示般，準備具備導線的導線架LF，且將此導線架LF配置於上治具UJG 上。此時，本實施形態1是藉由使上治具UJG介於下治具BJG與導線架LF之間，配置有導線架LF的高度會形成比半導體晶片CHP1(半導體晶片CHP2)的表面的高度更高。亦即，如圖20(b)所示般，在以下治具BJG的主面為基準的高度，下治具BJG的主面<凸部CVX3的高度<晶片搭載部TAB2(晶片搭載部TAB1)的上面<半導體晶片CHP2(半導體晶片CHP1)的表面<上治具UJG的上面的關係會成立，因此配置於上治具UJG上的導線架LF的高度是比半導體晶片CHP1(半導體晶片CHP2)的表面的高度更高。如此，上治具UJG是具有作為使配置有導線架LF的高度形成比半導體晶片CHP1(半導體晶片CHP2)的表面的高度更高的間隔物(spacer)之機能。
6.電性連接工程
接著，如圖22(a)及圖22(b)所示般，例如，藉由使用分配器DP，在半導體晶片CHP2的陽極電極焊墊ADP上供給導電性膏PST2(導電性接著材ADH2)，在半導體晶片CHP1的射極電極焊墊EP上也供給導電性膏PST2。而且，在導線的一部分領域上也供給導電性膏PST2(參照圖12)。
此導電性膏PST2是例如亦可使用銀膏或高融點焊錫(焊錫膏)。此導電性膏PST2是亦可與上述導電性膏PST1同材料成分，或不同的材料成分。
然後，電性連接導線(圖12的導線LD1A) 與半導體晶片CHP1，電性連接導線(圖12的導線LD1B)與半導體晶片CHP2。具體而言，首先，如圖22(a)所示般，藉由在半導體晶片CHP2的陽極電極焊墊ADP及導線(圖12的導線LD1B)搭載夾子CLP2，來電性連接陽極電極焊墊ADP與導線(圖12的導線LD1B)(參照圖12)。然後，如圖22(a)所示般，藉由在半導體晶片CHP1的射極電極焊墊EP及導線(圖12的導線LD1A)搭載夾子CLP1，來電性連接射極電極焊墊EP與導線(圖12的導線LD1A)(參照圖12)。此時，如圖22(a)所示般，以夾子CLP1能夠跨越夾子CLP2的一部分之方式，搭載夾子CLP1。藉由經此工程，導線架LF、晶片搭載部TAB1及晶片搭載部TAB2會一體化。然後，對於一體化的導線架LF、晶片搭載部TAB1及晶片搭載部TAB2實施加熱處理。
其次，如圖23所示般，將上治具UJG及下治具BJG卸下後，實施打線接合工程。例如圖11及圖12所示般，導線LD2與閘極電極焊墊GP會以接線W來電性連接，導線LD2與溫度檢測用電極焊墊TCP會以接線W來電性連接。並且，如圖11及圖12所示般，導線LD2與溫度檢測用電極焊墊TAP會以接線W來電性連接，導線LD2與電流檢測用電極焊墊SEP會以接線W來電性連接。而且，如圖12所示般，導線LD2與開爾文檢測用電極焊墊KP會以接線W來電性連接。在此，本實施形態1是如圖12所示般，由於導線LD2是被配置在與連接夾子 CLP1的導線LD1A或連接夾子CLP2的導線LD1B相反的側，因此可不用考慮接線W與夾子CLP1或夾子CLP2的干擾，實施打線接合工程。
7.密封(模製)工程
其次，如圖24(a)及圖24(b)所示般，將半導體晶片CHP1、半導體晶片CHP2、晶片搭載部TAB1的一部分、晶片搭載部TAB2的一部分、導線LD1A的一部分、導線LD1B的一部分、複數的導線LD2的各自一部分、夾子CLP1、夾子CLP2及接線W密封而形成密封體MR。
此時，在密封體MR中，如圖12所示般，導線LD1A及導線LD1B會從密封體MR的邊S1突出，且複數的導線LD2會從密封體MR的邊S2突出。而且，如圖12(b)及圖12(c)所示般，從密封體MR的下面是晶片搭載部TAB1的下面及晶片搭載部TAB2的下面會露出。另一方面，在本實施形態1中，在晶片搭載部TAB1及晶片搭載部TAB2的側面是形成有階差構造。因此，若根據本實施形態1，則由於階差形狀具有作為制止器(stopper)的機能，因此可防止晶片搭載部TAB1及晶片搭載部TAB2從密封體MR脫落。
8.外裝電鍍工程
然後，切斷設在導線架LF的連結桿(Tie Bar)(未圖示)。然後，在從密封體MR的下面露出的晶片搭載部 TAB1、晶片搭載部TAB2、導線LD1A的一部分的表面、導線LD1B的一部分的表面及導線LD2的一部分的表面形成導體膜的電鍍層(錫膜)(參照圖12)。
9.標記工程
然後，在由樹脂所構成的密封體MR的表面形成製品名或型號等的資訊(標記)。另外，標記的形成方法是可使用藉由印刷方式來印字的方法或藉由將雷射照射於密封體的表面而刻印的方法。
10.小片化工程
接著，藉由切斷導線LD1A的一部分、導線LD1B的一部分及複數的導線LD2的各自一部分，來使導線LD1A、導線LD1B及複數的導線LD2從導線架LF分離(參照圖12)。藉此，例如，可製造如圖12所示那樣的本實施形態1的半導體裝置PAC1。然後，分別將導線LD1A、導線LD1B及複數的第2導線LD2成形。然後，例如，實施測試電性特性的測試工程後，將被判定成良品的半導體裝置PAC1出貨。如以上般，可製造本實施形態1的半導體裝置PAC1。
<下治具與上治具和導線架的對位>
上述本實施形態1的半導體裝置的製造方法，由於使用下治具BJG及上治具UJG，因此需要下治具BJG與上 治具UJG和導線架LF的對位。於是，本實施形態1是針對下治具BJG與上治具UJG和導線架LF的對位下工夫，以下，從著眼於下治具BJG與上治具UJG和導線架LF的對位之觀點，一邊參照圖面，一邊說明有關此工夫點。
圖25(a)是表示在本實施形態1中，在下治具BJG上配置晶片搭載部TAB1及晶片搭載部TAB2的狀態的平面圖。圖25(b)是在圖25(a)的A-A線切斷的剖面圖，圖25(c)是在圖25(a)的B-B線切斷的剖面圖。如圖25(a)及圖25(c)所示般，在本實施形態1的下治具BJG是設有貫通孔TH1(凹部)。此貫通孔TH1是例如以圖25(a)所示的1個凸部CVX1的位置為基準而設。
接著，圖26(a)是表示在本實施形態1中，在下治具BJG上配置上治具UJG的狀態的平面圖。並且，圖26(b)是在圖26(a)的A-A線切斷的剖面圖，圖26(c)是在圖26(a)的B-B線切斷的剖面圖。如圖26(a)及圖26(c)所示般，在本實施形態1的上治具UJG是設有突出至下側的凸部CVX4及突出至上側的凸部CVX5。該等的凸部CVX4及凸部CVX5是例如以圖26(a)所示的1個凸部CVX1的位置為基準而設。因此，設在下治具BJG的貫通孔TH1、及設在上治具UJG的凸部CVX4是以同對象(凸部CVX1)作為基準形成於同位置，所以如圖26(c)所示般，設在上治具UJG的凸部CVX4是可插入設在下治具BJG的貫通孔TH1。此結果， 藉由在貫通孔TH1中插入凸部CVX4，實施下治具BJG與上治具UJG的對位。
其次，圖27(a)是表示在本實施形態1中，在上治具UJG上配置導線架LF的狀態的平面圖。又，圖27(b)是在圖27(a)的A-A線切斷的剖面圖，圖27(c)是在圖27(a)的B-B線切斷的剖面圖。如圖27(a)及圖27(c)所示般，在本實施形態1的導線架LF中設有貫通孔TH2。此貫通孔TH2是例如以圖27(a)所示的1個凸部CVX1的位置作為基準而設。因此，設在上治具UJG的凸部CVX5、及設在導線架LF的貫通孔TH2是以同對象(凸部CVX1)為基準形成於同位置，所以如圖27(c)所示般，設在上治具UJG的凸部CVX5是可插入設在導線架LF的貫通孔TH2。此結果，藉由在貫通孔TH2中插入凸部CVX5，實施上治具UJG與導線架LF的對位。
以上，若根據本實施形態1的半導體裝置的製造工程，則藉由在貫通孔TH1中插入凸部CVX4，且在貫通孔TH2中插入凸部CVX5，實現下治具BJG和上治具UJG與導線架LF的對位。
<實施形態1的特徵>
接著，一邊參照圖面，一邊說明有關本實施形態1的特徵點。圖28是表示以下治具BJG來固定晶片搭載部TAB1及晶片搭載部TAB2的狀態的模式圖。如圖28所示 般，在下治具BJG設有凸部CVX1及凸部CVX2，藉由凸部CVX1來固定晶片搭載部TAB1。同樣，藉由凸部CVX2來固定晶片搭載部TAB2。
而且，如圖28所示般，晶片搭載部TAB1是具有：側面SSF1、及與此側面SSF1對向的側面SSF2、以及與側面SSF1及側面SSF2交叉，彼此對向的側面SSF5及側面SSF6。
另一方面，如圖28所示般，晶片搭載部TAB2是具有：側面SSF3、及與此側面SSF3對向的側面SSF4、以及與側面SSF3及側面SSF4交叉，彼此對向的側面SSF7及側面SSF8。
此時，晶片搭載部TAB1與晶片搭載部TAB2是以晶片搭載部TAB1的側面SSF2與晶片搭載部TAB2的側面SSF3能夠對向的方式配置。在此，本實施形態1的第1特徵點是藉由將彼此對向的側面SSF5及側面SSF6推壓於凸部CVX1來固定晶片搭載部TAB1的點。詳細是分別在晶片搭載部TAB1的側面SSF5及側面SSF6設有缺口部CS1，在此缺口部CS1嵌入凸部CVX1，藉此晶片搭載部TAB1會以凸部CVX1來固定。換言之，本實施形態1的第1特徵點是藉由將凸部CVX1推壓於晶片搭載部TAB1的側面SSF2以外的側面之側面SSF5及側面SSF6來固定晶片搭載部TAB1，另一方面，不設對應於晶片搭載部TAB1的側面SSF2的凸部CVX1的點。亦即，本實施形態1的第1特徵點是不設對應於晶片搭載部TAB1的 側面SSF2的凸部CVX1，且設置對應於與晶片搭載部TAB1的側面SSF2不同的側面的凸部CVX1，藉此固定晶片搭載部TAB1的點。
同樣，本實施形態1的第1特徵點是藉由將凸部CVX2推壓於彼此對向的側面SSF7及側面SSF8來固定晶片搭載部TAB2的點。詳細是分別在晶片搭載部TAB2的側面SSF7及側面SSF8設有缺口部CS2，在此缺口部CS2嵌入凸部CVX2，藉此晶片搭載部TAB2會以凸部CVX2來固定。換言之，本實施形態1的第1特徵點是藉由將凸部CVX2推壓於晶片搭載部TAB2的側面SSF3以外的側面之側面SSF7及側面SSF8來固定晶片搭載部TAB2，另一方面，不設對應於晶片搭載部TAB1的側面SSF2的凸部CVX1的點。亦即，本實施形態1的第1特徵點是不設對應於晶片搭載部TAB2的側面SSF3的凸部CVX2，且設置對應於與晶片搭載部TAB1的側面SSF3不同的側面的凸部CVX2，藉此固定晶片搭載部TAB2的點。
藉此，以設在下治具BJG的凸部CVX1來固定晶片搭載部TAB1，且以設在下治具BJG的凸部CVX2來固定晶片搭載部TAB2，可固定配置晶片搭載部TAB1及晶片搭載部TAB2，另一方面，可縮小彼此對向的晶片搭載部TAB1的側面SSF2與晶片搭載部TAB2的側面SSF3之間的距離。其原因是因為如圖28所示般，不須為了晶片搭載部TAB1或晶片搭載部TAB2的定位，而在彼 此對向的晶片搭載部TAB1的側面SSF2與晶片搭載部TAB2的側面SSF3之間設置凸部CVX1或凸部CVX2。亦即，若根據本實施形態1，則即使在彼此對向的晶片搭載部TAB1的側面SSF2與晶片搭載部TAB2的側面SSF3之間不設凸部CVX1或凸部CVX2，還是可以實施晶片搭載部TAB1或晶片搭載部TAB2的定位。此情形意味不須在彼此對向的晶片搭載部TAB1的側面SSF2與晶片搭載部TAB2的側面SSF3之間確保凸部CVX1或凸部CVX2的空間，藉此，如圖28所示般，可縮小彼此對向的晶片搭載部TAB1的側面SSF2與晶片搭載部TAB2的側面SSF3之間的距離L。此結果，若根據本實施形態1，則可使晶片搭載部TAB1及晶片搭載部TAB2一邊提升定位精度，一邊謀求半導體裝置的小型化。
亦即，若根據本實施形態1，則首先以設在下治具BJG的凸部CVX1來固定晶片搭載部TAB1，且以設在下治具BJG的凸部CVX2來固定晶片搭載部TAB2。此結果，可提升晶片搭載部TAB1及晶片搭載部TAB2的定位精度。此情形是意味不易產生晶片搭載部TAB1的配置位置及晶片搭載部TAB2的配置位置的位移，位移被抑制到最小限度的結果，即使縮小晶片搭載部TAB1與晶片搭載部TAB2之間的距離，還是可抑制位移所引起之晶片搭載部TAB1與晶片搭載部TAB2的接觸(第1優點)。
而且，本實施形態1是不設對應於晶片搭載部TAB1的側面SSF2之凸部CVX1，且不設對應於晶片 搭載部TAB2的側面SSF3之凸部CVX2，因此不須在彼此對向的晶片搭載部TAB1的側面SSF2與晶片搭載部TAB2的側面SSF3之間確保配置凸部CVX1或凸部CVX2的空間。因此，可儘可能縮小晶片搭載部TAB1與晶片搭載部TAB2之間的距離(第2優點)。
因此，若根據本實施形態1的第1特徵點，則可取得上述的第1優點及第2優點，藉由此第1優點與第2優點的相乘效果，可取得使晶片搭載部TAB1及晶片搭載部TAB2一邊謀求定位精度的提升，一邊能實現半導體裝置的小型化之顯著的效果。
例如，由謀求功率模組的高性能化或小型化的觀點來看，使用被封裝化的半導體裝置(封裝品)，作為對應於SR馬達專用的反相器電路之功率模組的構成零件時，從SR馬達專用的反相器電路的性質，在封裝品中需要彼此被電性分離的2個晶片搭載部。
基於此情形，特別是為了使SR馬達專用的封裝品小型化，而產生雖彼此電性分離晶片搭載部TAB1與晶片搭載部TAB2，但儘可能接近配置的必要性。基於此情形，在SR馬達專用的封裝品的製造工程中，期望可正確地定位晶片搭載部TAB1及晶片搭載部TAB2來接近配置的技術。
有關於此點，適用本實施形態1的半導體裝置，作為上述SR馬達專用的封裝品時，若根據本實施形態1，則藉由具有上述特徵點的下治具BJG，可一邊謀求 晶片搭載部TAB1及晶片搭載部TAB2的定位精度的提升，一邊儘可能接近配置。此結果，藉由使用具有本實施形態1的特徵點之下治具BJG，特別是在SR馬達專用的半導體裝置中，可使晶片搭載部TAB1及晶片搭載部TAB2一邊謀求定位精度的提升，一邊實現半導體裝置的小型化。
其次，一邊將本實施形態1的技術思想的優越性與第1關聯技術及第2關聯技術作對比，一邊說明。
例如，圖29是說明第1關聯技術的圖。在圖29中，在晶片搭載部TAB1是分別對應於晶片搭載部TAB1的4個側面(側面SSF1、側面SSF2、側面SSF5、側面SSF6)而設有凸部CVX1。同樣，在晶片搭載部TAB2是分別對應於晶片搭載部TAB2的4個側面(側面SSF3、側面SSF4、側面SSF7、側面SSF8)而設有凸部CVX2。
因此，在第1關聯技術中也是晶片搭載部TAB1會以凸部CVX1來固定，且晶片搭載部TAB2會以凸部CVX2來固定，所以可想像能夠謀求晶片搭載部TAB1及晶片搭載部TAB2的定位精度的提升。
可是，第1關聯技術是與本實施形態1不同，如圖29所示般，在彼此對向的晶片搭載部TAB1的側面SSF2與晶片搭載部TAB2的側面SSF3之間設有凸部CVX1及凸部CVX2。
此結果，若根據第1關聯技術，則需要在彼 此對向的晶片搭載部TAB1的側面SSF2與晶片搭載部TAB2的側面SSF3之間確保配置凸部CVX1及凸部CVX2的空間，圖29所示的距離L會變大。這意味第1關聯技術難以縮小晶片搭載部TAB1與晶片搭載部TAB2之間的距離L，因此可知在第1關聯技術中，由謀求具有彼此分離的2個晶片搭載部之半導體裝置的小型化的觀點來看存在改善的餘地。
接著，圖30是說明第2關聯技術的圖。在圖30中，在晶片搭載部TAB1是分別對應於呈矩形形狀的晶片搭載部TAB1的4個角部(角部CNR1A~CNR1D)而設有凸部CVX1。同樣，在晶片搭載部TAB2是分別對應於呈矩形形狀的晶片搭載部TAB2的4個角部(角部CNR2A~CNR2D)而設有凸部CVX2。
因此，在第2關聯技術中也是晶片搭載部TAB1會以凸部CVX1來固定，且晶片搭載部TAB2會以凸部CVX2來固定，所以可想像能夠謀求晶片搭載部TAB1及晶片搭載部TAB2的定位精度的提升。
可是，在第2關聯技術中是與本實施形態1不同，如圖30所示般，迴避與設在晶片搭載部TAB1的角部CNR1C之凸部CVX1、及與設在晶片搭載部TAB2的角部CNR2A之凸部CVX2的干擾的必要性會產生。同樣，在第2關聯技術中，迴避與設在晶片搭載部TAB1的角部CNR1D之凸部CVX1、及與設在晶片搭載部TAB2的角部CNR2B之凸部CVX2的干擾的必要性也會產生。
此結果，若根據第2關聯技術，則為了迴避與凸部CVX1及凸部CVX2的干擾，在晶片搭載部TAB1與晶片搭載部TAB2之間需要確保空間，如圖30所示的距離L會變大。這意味在第2關聯技術也難以縮小晶片搭載部TAB1與晶片搭載部TAB2之間的距離L，因此可知在第2關聯技術中，由謀求具有彼此分離的2個晶片搭載部之半導體裝置的小型化的觀點來看存在改善的餘地。
對於此，本實施形態1是如圖28所示般，以設在下治具BJG的凸部CVX1來固定晶片搭載部TAB1，且以設在下治具BJG的凸部CVX2來固定晶片搭載部TAB2。此結果，可提升晶片搭載部TAB1及晶片搭載部TAB2的定位精度。而且，在本實施形態1中，如圖28所示般，不設對應於晶片搭載部TAB1的側面SSF2之凸部CVX1，且不設對應於晶片搭載部TAB2的側面SSF3之凸部CVX2。基於此情形，若根據本實施形態1，則不須在彼此對向的晶片搭載部TAB1的側面SSF2與晶片搭載部TAB2的側面SSF3之間確保配置凸部CVX1或凸部CVX2的空間，因此可縮小晶片搭載部TAB1與晶片搭載部TAB2之間的距離L。藉此，若根據本實施形態1，則可取得一邊謀求晶片搭載部TAB1及晶片搭載部TAB2的定位精度的提升，一邊能實現半導體裝置的小型化之顯著的效果。亦即，若根據本實施形態1的技術思想，則可解消上述第1關聯技術或第2關聯技術中所存在的改善餘地，此結果，相對於上述第1關聯技術或第2關聯技術，本實 施形態1的技術思想是具有優越性。
接著，說明有關藉由本實施形態1的第1特徵點所取得的第3優點。在本實施形態1中，如圖28所示般，不設對應於晶片搭載部TAB1的側面SSF2之凸部CVX1，且不設對應於晶片搭載部TAB2的側面SSF3之凸部CVX2。基於此情形，例如圖31所示般，在本實施形態1所使用的下治具BJG是亦可作為固定1個大的晶片搭載部TAB之定位治具使用。
亦即，本實施形態1的下治具BJG是基本上假想使用在具有圖28所示那樣彼此分離的2個晶片搭載部之SR馬達專用的半導體裝置的製造工程。然後，藉由在如此的用途使用本實施形態1的下治具BJG，可取得一邊謀求晶片搭載部TAB1及晶片搭載部TAB2的定位精度的提升，一邊可實現半導體裝置的小型化之效果。
但，本實施形態1的下治具BJG並非僅上述SR馬達專用的半導體裝置的製造工程，例如，亦可適用在具有1個晶片搭載部的PM馬達用的半導體裝置的製造工程。原因是因為藉由本實施形態1的第1特徵點，如圖28所示般，不設對應於晶片搭載部TAB1的側面SSF2的凸部CVX1，且設置對應於晶片搭載部TAB2的側面SSF3的凸部CVX2，所以不會有被該等的凸部CVX1妨礙的情形，如圖31所示般，可在下治具BJG配置1個大的晶片搭載部TAB。
如此，本實施形態1的下治具BJG是不僅可 使用在具有彼此分離的2個晶片搭載部的半導體裝置的製造工程，亦可使用在具有1個晶片搭載部的半導體裝置的製造工程，因此可為泛用性佳的定位治具。亦即，若根據本實施形態1的第1特徵點，則亦可取得能夠提供泛用性佳的定位治具之第3優點。
接著，說明有關本實施形態1的第2特徵點。在圖28中，本實施形態1的第2特徵點是例如若著眼於晶片搭載部TAB1，則形成於晶片搭載部TAB1的側面SSF5的缺口部CS1與形成於晶片搭載部TAB1的側面SSF6的缺口部CS1之間的直線距離會比晶片搭載部TAB1的上面的一長邊的長度更長的點。亦即，本實施形態1的第2特徵點是形成於側面SSF5的缺口部CS1的y座標與形成於側面SSF6的缺口部CS1的y座標為不同的點。若以別的方式表達，則連結形成於側面SSF5的缺口部CS1與形成於側面SSF6的缺口部CS1的直線亦可與晶片搭載部TAB1的一長邊不是並行，或與晶片搭載部TAB1的一長邊所成的角度比0度更大。換言之，本實施形態1的第2特徵點是形成於側面SSF5的缺口部CS1與形成於側面SSF6的缺口部CS1的位置關係亦可為通過晶片搭載部TAB1的一長邊的中心，且對於延伸於y方向的中心線而言，處於非線對稱的關係。而且，若以別的表達方式記述本實施形態1的第2特徵點，則形成於側面SSF5的缺口部CS1中所嵌入的凸部CVX1的y座標與形成於側面SSF6的缺口部CS1中所嵌入的凸部CVX1的y座標亦可 為不同。另外，在此雖是著眼於晶片搭載部TAB1說明，但當然即使是著眼於晶片搭載部TAB2，同樣的關係也會成立。
若根據如此表現的本實施形態1的第2特徵點，則可取得以下所示的優點，因此針對此優點進行說明。
圖32是說明藉由本實施形態1的第2特徵點所取得的第1優點的圖。在圖32中，例如，點P1與點P2之間的距離是對應於圖28所示的晶片搭載部TAB1的一長邊的長度。另一方面，點P1與點P3之間的距離是形成於圖28所示的側面SSF5之缺口部CS1中所被嵌入的凸部CVX1與形成於側面SSF6的缺口部CS1中所被嵌入的凸部CVX1之間的距離，對應於藉由本實施形態1的第2特徵點所實現的距離。在此，基於方便起見，將點P1與點P2之間的距離稱為第1距離，將點P1與點P3之間的距離稱為第2距離。
此時，在圖32中，例如，當對應於側面SSF5的凸部CVX1與對應於側面SSF6的凸部CVX1之間的距離成為第1距離時，若在對應於側面SSF5的凸部CVX1與對應於側面SSF6的凸部CVX1之間產生位移A1，則晶片搭載部TAB1的θ方向(旋轉方向)的偏差量是成為θ1。
相對於此，在圖32中，例如，當對應於側面SSF5的凸部CVX1與對應於側面SSF6的凸部CVX1之間 的距離成為第2距離時，若在對應於側面SSF5的凸部CVX1與對應於側面SSF6的凸部CVX1之間產生位移A1，則晶片搭載部TAB1的θ方向(旋轉方向)的偏差量是成為θ2。
亦即，對應於側面SSF5的凸部CVX1與對應於側面SSF6的凸部CVX1之間的距離越長，相對於同位移A1的晶片搭載部TAB1的θ方向(旋轉方向)的偏差量越小。此情形是意味對應於側面SSF5的凸部CVX1與對應於側面SSF6的凸部CVX1之間的距離越長，越可縮小相對於凸部CVX1的位移之晶片搭載部TAB1的θ方向(旋轉方向)的偏差量。亦即，對應於側面SSF5的凸部CVX1與對應於側面SSF6的凸部CVX1之間的距離越長，越提升晶片搭載部TAB1的定位精度。於是，本實施形態1是採用：例如圖28所示般，以對應於側面SSF5的凸部CVX1的y座標與對應於側面SSF6的凸部CVX1的y座標會不同的方式配置各凸部CVX1之第2特徵點。基於此情形，若根據本實施形態1，則對應於側面SSF5的凸部CVX1與對應於側面SSF6的凸部CVX1之間的距離變長的結果，可取得能夠提升晶片搭載部TAB1的定位精度之第1優點。
接著，說明有關藉由本實施形態1的第2特徵點所取得的第2優點。如圖28所示般，藉由本實施形態1的第2特徵點，形成於側面SSF5的缺口部CS1與形成於側面SSF6的缺口部CS1的位置關係是對於通過晶片 搭載部TAB1的一長邊的中心，且延伸於y方向的中心線，形成非線對稱的關係。因此，例如，因作業失誤，而將晶片搭載部TAB1的表背配置成相反時，由於無法將晶片搭載部TAB1嵌入凸部CVX1，所以若根據本實施形態1的第2特徵點，則可取得能將作業失誤的發生防範於未然之第2優點。
<變形例1>
其次，說明有關本實施形態1的變形例1。圖33是表示以本變形例1的下治具BJG來固定晶片搭載部TAB1及晶片搭載部TAB2的狀態的模式圖。例如，若著眼於晶片搭載部TAB1，則如圖33所示般，對應於晶片搭載部TAB1的側面SSF5之凸部CVX1、及對應於晶片搭載部TAB1的側面SSF6之凸部CVX1是亦可配置成與構成呈長方形形狀的晶片搭載部TAB1的上面之一長邊並行。換言之，亦可以對應於側面SSF5的凸部CVX1的y座標與對應於側面SSF6的凸部CVX1的y座標能夠一致的方式配置各凸部CVX1。
同樣，若著眼於晶片搭載部TAB2，則對應於晶片搭載部TAB2的側面SSF7之凸部CVX2、及對應於晶片搭載部TAB2的側面SSF8之凸部CVX2是亦可配置成與構成呈長方形形狀的晶片搭載部TAB2的上面之一長邊並行。換言之，亦可以對應於側面SSF7的凸部CVX2的y座標與對應於側面SSF8的凸部CVX2的y座標能夠 一致的方式配置各凸部CVX1。
<變形例2>
接著，說明有關本實施形態1的變形例2。圖34是表示以本變形例2的下治具BJG來固定晶片搭載部TAB1及晶片搭載部TAB2的狀態的模式圖。如圖34所示般，凸部CVX1的平面形狀或凸部CVX2的平面形狀是不限於實施形態1那樣的圓形形狀，亦可形成三角形形狀。
<變形例3>
其次，說明有關本實施形態1的變形例3。圖35是表示以本變形例3的下治具BJG來固定晶片搭載部TAB1及晶片搭載部TAB2的狀態的模式圖。如圖35所示般，凸部CVX1的平面形狀或凸部CVX2的平面形狀是不限於實施形態1那樣的圓形形狀，亦可為長方形形狀或正方形形狀等的矩形形狀。
<變形例4>
其次，說明有關本實施形態1的變形例4。圖36是表示以本變形例4的下治具BJG來固定晶片搭載部TAB1及晶片搭載部TAB2的狀態的模式圖。如圖36所示般，例如，若著眼於晶片搭載部TAB1，則如圖36所示般，以在晶片搭載部TAB1的側面SSF5不設缺口部，將凸部CVX1推壓於側面SSF5的方式構成，且亦可以在晶片搭 載部TAB1的側面SSF6不設缺口部，將凸部CVX1推壓於側面SSF6的方式構成。
同樣，在晶片搭載部TAB2中也如圖36所示般，以在晶片搭載部TAB2的側面SSF7不設缺口部，將凸部CVX2推壓於側面SSF7的方式構成，且以不在晶片搭載部TAB1的側面SSF8設置缺口部，將凸部CVX1推壓於側面SSF8的方式構成。
此情況，由於分別在晶片搭載部TAB1及晶片搭載部TAB2未設缺口部，因此可縮小晶片搭載部TAB1及晶片搭載部TAB2的各平面大小。例如，在晶片搭載部TAB1是搭載形成有IGBT的半導體晶片，且在晶片搭載部TAB2是搭載形成有二極體的半導體晶片。因此，分別在晶片搭載部TAB1及晶片搭載部TAB2設有缺口部時，因為需要以不重疊缺口部及半導體晶片的方式配置，所以晶片搭載部TAB1及晶片搭載部TAB2的各平面大小是形成缺口部的部分變大。
相對於此，如本變形例4般，分別在晶片搭載部TAB1及晶片搭載部TAB2不設缺口部時，不須確保分別在晶片搭載部TAB1及晶片搭載部TAB2形成缺口部的領域。基於此情形，若根據本變形例4，則可更縮小晶片搭載部TAB1及晶片搭載部TAB2的各平面大小。
<變形例5>
在本實施形態1是舉晶片搭載部TAB1的平面形狀與 晶片搭載部TAB2的平面形狀為同一形狀時為例進行說明，但本實施形態1的技術思想是不限於此，例如亦可適用在晶片搭載部TAB1的橫方向的寬度(x方向的寬度)與晶片搭載部TAB2的橫方向的寬度(x方向的寬度)為不同的構成，或晶片搭載部TAB1的縱方向的寬度(y方向的寬度)與晶片搭載部TAB2的縱方向的寬度(y方向的寬度)為不同的構成。
(實施形態2)
本實施形態2是說明有關將接觸於彼此分離的晶片搭載部TAB1與晶片搭載部TAB2的雙方的共通凸部設於下治具BJG的技術思想。
<實施形態2的特徵>
圖37是表示以本實施形態2的下治具BJG來固定晶片搭載部TAB1及晶片搭載部TAB2的狀態的模式圖。如圖37所示般，晶片搭載部TAB1是形成矩形形狀，具有角部CNR1A~CNR1D。同樣，晶片搭載部TAB2是形成矩形形狀，具有角部CNR2A~CNR2D。
在此，如圖37所示般，下治具BJG是具有凸部CVX1、凸部CVX2及共通凸部CVX。而且，在晶片搭載部TAB1的角部CNR1A及角部CNR1D分別設有缺口部，凸部CVX1會被嵌入至設在角部CNR1A的缺口部，且共通凸部CVX會被嵌入至設在角部CNR1D的缺口部。 另一方面，在晶片搭載部TAB2的角部CNR2B及角部CNR2C分別設有缺口部，共通凸部CVX會被嵌入至設在角部CNR2B的缺口部，且凸部CVX2會被嵌入至設在角部CNR2C的缺口部。
本實施形態2的特徵點是如圖37所示般，將接觸於彼此分離的晶片搭載部TAB1及晶片搭載部TAB2的雙方之共通凸部CVX設在下治具BJG的點。具體而言，共通凸部CVX會被嵌入至設在晶片搭載部TAB1的角部CNR1D之缺口部及設在晶片搭載部TAB2的角部CNR2B之缺口部的雙方。
亦即，本實施形態2是將晶片搭載部TAB1的側面SSF2的一端部側的角部CNR1D推壓於共有凸部CVX，且將位於與晶片搭載部TAB1的角部CNR1D對角線上的角部CNR1A推壓於凸部CVX1，藉此將晶片搭載部TAB1定位於下治具BJG的主面上。並且，本實施形態2是將晶片搭載部TAB2的側面SSF3的一端部側的角部CNR2B，亦即將與角部CNR1D對向的角部CNR2B推壓於共有凸部CVX，且將位於與晶片搭載部TAB2的角部CNR2B對角線上的角部CNR2C推壓於凸部CVX2，藉此將晶片搭載部TAB2定位於治具BJG的主面上。
如此，本實施形態2是採用接觸於晶片搭載部TAB1及晶片搭載部TAB2的雙方之共通凸部CVX，不是在彼此分離的晶片搭載部TAB1及晶片搭載部TAB2中，使個別的凸部接觸分別接觸於彼此對向的晶片搭載部 TAB1的側面SSF2及晶片搭載部TAB2的側面SSF3。藉此，若根據本實施形態2，則縮小彼此對向的晶片搭載部TAB1的側面SSF2與晶片搭載部TAB2的側面SSF3之間的距離L。亦即，若根據本實施形態2，則藉由使對應於彼此對向的晶片搭載部TAB1的側面SSF2之凸部及對應於晶片搭載部TAB2的側面SSF3之凸部共有化的技術思想，可一邊謀求晶片搭載部TAB1及晶片搭載部TAB2的定位精度的提升，一邊謀求半導體裝置的小型化。
另外，例如圖38所示般，在本實施形態2所使用的下治具BJG是亦可作為固定1個大的晶片搭載部TAB的定位治具使用。
亦即，本實施形態2的下治具BJG是基本上假想使用在具有如圖37所示那樣彼此分離的2個晶片搭載部之SR馬達專用的半導體裝置的製造工程。然後，藉由在如此的用途使用本實施形態2的下治具BJG，可取得一邊謀求晶片搭載部TAB1及晶片搭載部TAB2的定位精度的提升，一邊能實現半導體裝置的小型化之效果。
但，本實施形態2的下治具BJG是不僅上述SR馬達專用的半導體裝置的製造工程，例如，亦可適用在具有1個晶片搭載部的PM馬達用的半導體裝置的製造工程。
以上，本實施形態2的下治具BJG是不僅可使用在具有彼此分離的2個晶片搭載部之半導體裝置的製造工程，在具有1個晶片搭載部之半導體裝置的製造工程 也可使用，因此可為泛用性佳的定位治具。亦即，若根據本實施形態2，則亦可取得能夠提供泛用性佳的定位治具之優點。
<角部的定義>
最後，說明有關在本實施形態2使用的「角部」的定義。在本說明書所謂的「角部」是平面視，定義為晶片搭載部的一側面與和此一側面交叉的交叉側面的交點。以下，具體說明有關「角部」。
例如圖37所示般，在晶片搭載部TAB1是存在角部CNR1A~CNR1D，但例如若著眼於角部CNR1A，則所謂「角部CNR1A」是平面視，定義為側面SSF1與側面SSF5的交點。同樣，所謂「角部CNR1D」是平面視，定義為側面SSF2與側面SSF6的交點。而且，在本說明書所謂「對應於角部的凸部」是平面視，意味在境界線上或內部包含「角部」的凸部。例如，在圖37中，所謂「對應於角部CNR1A的凸部」是解釋為包含側面SSF1與側面SSF5的交點之凸部CVX1。同樣，所謂「對應於角部CNR1D及角部CNR2B的凸部」是解釋為包含側面SSF2與側面SSF6的交點，且包含側面SSF3與側面SSF8的交點之共通凸部CVX。
如此，在本說明書中，定義「對應於角部的凸部」的意圖是在於使例如圖39所示的共通凸部CVX從「對應於角部的凸部」除外的情形明確化。亦即，圖39 所示的共通凸部CVX是因為未含任何的「角部(交點)」，所以從本說明書所定義的「對應於角部的凸部」除外。
在此，將圖39所示的共通凸部CVX從本實施形態2的技術思想除外的意圖是因為雖圖39所示的共通凸部CVX可縮小晶片搭載部TAB1的側面SSF2與晶片搭載部TAB2的側面SSF3之間的距離，但會妨礙在晶片搭載部TAB1上及晶片搭載部TAB2上搭載半導體晶片。亦即，就圖39所示的共通凸部CVX而言，在晶片搭載部TAB1的中央部附近及晶片搭載部TAB2的中央部附近形成有缺口部。此結果，就圖39所示的共通凸部CVX而言，因為會產生無法在晶片搭載部TAB1上或晶片搭載部TAB2上搭載半導體晶片的死空間，晶片搭載部TAB1的平面大小或晶片搭載部TAB2的平面大小會增大，所以結果難以謀求半導體裝置的小型化。
以上，根據實施形態來具體說明本發明者所研發的發明，但本發明並非限於前述實施形態，亦可在不脫離其要旨的範圍實施各種變更。
前述實施形態是包含以下的形態。
(附記1)
一種半導體裝置的製造方法，係具有：(a)在具有形成有複數的凸部的第1主面之第1治具的前述第1主面上配置第1晶片搭載部及第2晶片搭載 部之工程；(b)在前述第1晶片搭載部上搭載第1半導體晶片，在前述第2晶片搭載部上搭載第2半導體晶片之工程；(c)前述(b)工程之後，在前述第1治具的前述第1主面上配置具有複數的導線的導線架之工程；(d)經由第1導電性構件來電性連接前述第1半導體晶片的第1電極焊墊與前述導線架的第1導線，經由第2導電性構件來電性連接前述第2半導體晶片的第2電極焊墊與前述導線架的第2導線之工程；及(e)以樹脂來密封前述第1半導體晶片、前述第2半導體晶片、前述第1晶片搭載部的一部分、前述第2晶片搭載部的一部分、前述第1導線的一部分、及前述第2導線的一部分，藉此形成密封體之工程，又，前述第1晶片搭載部係具有：搭載有前述第1半導體晶片的第1上面；前述第1上面的相反側的面之第1下面；在其厚度方向，位於前述第1上面與前述第1下面之間的第1側面；及與前述第1側面對向的第2側面，又，前述第2晶片搭載部係具有：搭載有前述第2半導體晶片的第2上面；前述第2上面的相反側的面之第2下面；在其厚度方向，位於前述第2上面與前述第2下面之 間的第3側面；及與前述第3側面對向的第4側面，前述(a)工程係包含：前述複數的凸部係包含第1凸部、第2凸部及共有凸部，前述(a)工程係包含：(a1)以前述第1晶片搭載部的前述第2側面與前述第2晶片搭載部的前述第3側面能夠對向的方式，將前述第1晶片搭載部及前述第2晶片搭載部配置於前述第1治具的前述第1主面上之工程；及(a2)將前述第1晶片搭載部的前述第2側面的一端部側的第1角部推壓於前述共有凸部，且將位於與前述第1晶片搭載部的前述第1角部對角線上的第2角部推壓於前述第1凸部，藉此將前述第1晶片搭載部定位於前述第1治具的前述第1主面上，並將前述第2晶片搭載部的前述第3側面的一端部側的第3角部，亦即將與前述第1角部對向的前述第3角部推壓於前述共有凸部，且將位於與前述第2晶片搭載部的前述第3角部對角線上的第4角部推壓於前述第2凸部，藉此將前述第2晶片搭載部定位於前述第1治具的前述第1主面上之工程。
(附記2)
在附記1所記載的半導體裝置的製造方法中，在前述第1角部形成有對應於前述共有凸部的第1缺 口部，在前述第3角部形成有對應於前述共有凸部的第2缺口部，前述(a2)工程，係將前述第1缺口部推壓於前述共有凸部，藉此將前述第1晶片搭載部定位於前述第1治具的前述第1主面上，且將前述第2缺口部推壓於前述共有凸部，藉此將前述第2晶片搭載部定位於前述第1治具的前述第1主面上。

Claims (12)

  1. 一種半導體裝置的製造方法，其特徵係具有：(a)在具有形成有複數的凸部的第1主面之第1治具的前述第1主面上配置第1晶片搭載部及第2晶片搭載部之工程；(b)在前述第1晶片搭載部上搭載第1半導體晶片，在前述第2晶片搭載部上搭載第2半導體晶片之工程；(c)前述(b)工程之後，在前述第1治具的前述第1主面上配置具有複數的導線的導線架之工程；(d)經由第1導電性構件來電性連接前述第1半導體晶片的第1電極焊墊與前述導線架的第1導線，經由第2導電性構件來電性連接前述第2半導體晶片的第2電極焊墊與前述導線架的第2導線之工程；及(e)以樹脂來密封前述第1半導體晶片、前述第2半導體晶片、前述第1晶片搭載部的一部分、前述第2晶片搭載部的一部分、前述第1導線的一部分、及前述第2導線的一部分，藉此形成密封體之工程，又，前述第1晶片搭載部係具有：搭載有前述第1半導體晶片的第1上面；前述第1上面的相反側的面之第1下面；在其厚度方向，位於前述第1上面與前述第1下面之間的第1側面；及與前述第1側面對向的第2側面，又，前述第2晶片搭載部係具有：搭載有前述第2半導體晶片的第2上面；前述第2上面的相反側的面之第2下面；在其厚度方向，位於前述第2上面與前述第2下面之間的第3側面；及與前述第3側面對向的第4側面，前述(a)工程係包含：(a1)以前述第1晶片搭載部的前述第2側面與前述第2晶片搭載部的前述第3側面能夠對向的方式，將前述第1晶片搭載部及前述第2晶片搭載部配置於前述第1治具的前述第1主面上之工程；及(a2)將前述第1晶片搭載部的前述第2側面以外的複數的側面分別推壓於複數的第1凸部，藉此將前述第1晶片搭載部定位於前述第1治具的前述第1主面上，且將前述第2晶片搭載部的前述第3側面以外的複數的側面分別推壓於複數的第2凸部，藉此將前述第2晶片搭載部定位於前述第1治具的前述第1主面上之工程。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述第1晶片搭載部及前述第2晶片搭載部的各平面形狀為四角形形狀，前述第1晶片搭載部係具有：與前述第1側面及前述第2側面交叉，彼此對向的第5側面及第6側面，前述第2晶片搭載部係具有：與前述第3側面及前述第4側面交叉，彼此對向的第7側面及第8側面，在前述(a2)工程中，前述複數的第1凸部只接觸於前述第5側面及前述第6側面，前述複數的第2凸部只接觸於前述第7側面及前述第8側面。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中，在前述第1晶片搭載部的前述第5側面及前述第6側面，係形成有分別對應於前述複數的第1凸部之第1缺口部，在前述第2晶片搭載部的前述第7側面及前述第8側面，係形成有分別對應於前述複數的第2凸部之第2缺口部。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中，前述第1缺口部，係到達前述第1晶片搭載部的前述第1上面及前述第1下面，前述第2缺口部，係到達前述第2晶片搭載部的前述第2上面及前述第2下面。
  5. 如申請專利範圍第3項之半導體裝置的製造方法，其中，前述第1缺口部，係未到達前述第1晶片搭載部的前述第1上面，僅到達前述第1下面，前述第2缺口部，係未到達前述第2晶片搭載部的前述第2上面，僅到達前述第2下面。
  6. 如申請專利範圍第5項之半導體裝置的製造方法，其中，前述第1晶片搭載部的前述第1上面的面積，係比從前述密封體露出的前述第1下面的面積更大，前述第2晶片搭載部的前述第2上面的面積，係比從前述密封體露出的前述第2下面的面積更大。
  7. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述第1晶片搭載部的前述第1上面的平面形狀為長方形形狀，前述第2晶片搭載部的前述第2上面的平面形狀為長方形形狀，前述第1晶片搭載部的前述第1側面為包含前述第1上面的第1長邊之側面，前述第1晶片搭載部的前述第2側面為包含前述第1上面的第2長邊之側面，前述第2晶片搭載部的前述第3側面為包含前述第2上面的第3長邊之側面，前述第2晶片搭載部的前述第4側面為包含前述第2上面的第4長邊之側面。
  8. 如申請專利範圍第7項之半導體裝置的製造方法，其中，在包含前述第1上面的第1短邊之第5側面及包含前述第1上面的第2短邊之第6側面分別至少形成有對應於前述複數的第1凸部之中的1個第1凸部之1個的第1缺口部，在包含前述第2上面的第3短邊之第7側面及包含前述第2上面的第4短邊之第8側面分別至少形成有對應於前述複數的第2凸部之中的1個第2凸部之1個的第2缺口部。
  9. 如申請專利範圍第8項之半導體裝置的製造方法，其中，形成於前述第5側面的前述第1缺口部與形成於前述第6側面的前述第1缺口部之間的直線距離，係比前述第1上面的前述第1長邊的長度更長，形成於前述第7側面的前述第2缺口部與形成於前述第8側面的前述第2缺口部之間的直線距離，係比前述第2上面的前述第3長邊的長度更長。
  10. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述(b)工程係包含：(b1)以能夠位於比前述第1晶片搭載部的第1上面及前述第2晶片搭載部的第2上面更上方的方式，將印刷遮罩配置於前述第1治具的前述第1主面上之工程；(b2)在前述印刷遮罩的表面，藉由刮刀來擠壓導電性接著材，從形成於前述印刷遮罩內的開口部供給前述導電性接著材至前述第1晶片搭載部的前述第1上面及前述第2晶片搭載部的前述第2上面之工程；及(b3)在前述第1晶片搭載部的前述第1上面上，經由前述導電性接著材來搭載前述第1半導體晶片，在前述第2晶片搭載部的前述第2上面上，經由前述導電性接著材來搭載前述第2半導體晶片之工程，在前述第1治具的前述第1主面上，於前述複數的第1凸部及前述複數的第2凸部的周圍形成有第3凸部，以前述第1主面作為基準面時，前述第3凸部的高度，係比前述複數的第1凸部及前述複數的第2凸部的各高度高，且比前述第1晶片搭載部的前述第1上面的高度及前述第2晶片搭載部的前述第2上面的高度低，前述(b1)工程，係以使前述印刷遮罩的背面與前述第1晶片搭載部的前述第1上面及前述第2晶片搭載部的前述第2上面接觸，與前述第3凸部成為保持間隙的狀態之方式，將前述印刷遮罩配置於前述第1治具的前述第1主面上，前述第3凸部的高度，係於前述(b2)工程中，成為前述刮刀會通過前述第3凸部上，前述印刷遮罩彎曲時前述印刷遮罩的前述背面會與前述第3凸部接觸的高度。
  11. 如申請專利範圍第10項之半導體裝置的製造方法，其中，前述導電性接著材為焊錫膏。
  12. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述(c)工程係包含：(c1)在前述第1治具的前述第1主面上，以其第2主面能夠對向的方式配置第2治具之工程；及(c2)在與前述第2治具的前述第2主面相反側的面之第3主面上配置前述導線架之工程，在前述第2治具的前述第2主面上形成有第4凸部，在前述第2治具的前述第3主面上形成有第5凸部，在前述第1治具的前述第1主面上形成有可插入前述第4凸部的凹部，在前述導線架形成有可插入前述第5凸部的貫通孔，前述凹部、前述第4凸部、及前述第5凸部，係以前述複數的第1凸部之中的1個的第1凸部的位置作為基準設置，前述(c1)工程，係將前述第2治具的前述第4凸部插入至前述第1治具的前述凹部，前述(c2)工程，係將前述第2治具的前述第5凸部插入至前述導線架的前述貫通孔。
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