KR20120094421A - 반도체장치 및 그 시험방법 - Google Patents

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Abstract

반도체 칩에 부분적으로 큰 전류가 흐르는 것을 억제하는 기술을 제공하는 것을 목적으로 한다. 반도체장치는, 게이트 전극(5)을 갖는 반도체 칩(1)과, 반도체 칩(1)의 표면에 설치되고, 해당 표면에 걸리는 응력을 검출하는 응력 검출용 소자(7)를 구비한다. 그리고, 반도체장치는, 응력 검출용 소자(7)에서 검출된 응력에 근거하여, 게이트 전극(5)에 인가되는 제어신호를 제어한다. 또한, 평면에서 볼 때 반도체 칩(1)의 중앙부에 걸리는 응력을 검출하는 응력 검출용 소자(7)가, 제1 응력 검출용 소자(7-1)로서 설치되고, 평면에서 볼 때 반도체 칩(1)의 외주부에 걸리는 응력을 검출하는 응력 검출용 소자(7)가, 제2 응력 검출용 소자(7-2)로서 설치되는 것이 바람직하다.

Description

반도체장치 및 그 시험방법{SEMICONDUCTOR DEVICE AND METHOD OF TESTING THE SAME}
본 발명은, 반도체장치 및 그 시험방법에 관한 것이다.
전력용 반도체소자인 파워 디바이스는, 대용량의 전력을 제어하는 무접점의 스위치로서, 에너지 절약화가 진행되는 에어컨, 냉장고, 세탁기 등 가전제품의 인버터 회로나, 신간선이나 지하철 등의 전차의 모터 제어에 응용되고 있다. 특히, 최근에는, 지구환경을 고려하여, 전기와 엔진을 병용하여 달리는 하이브리드?카의 인버터?컨버터 제어용의 파워 디바이스나, 태양광, 풍력 발전용의 컨버터 용도로서 응용 분야는 넓어지고 있다. 이들 파워 디바이스 등을 포함하는 반도체 칩이, 예를 들면, 특허문헌 1에 있어서 개시되어 있다.
일본국 특개 2005-322781호 공보
그런데, 반도체 칩에 있어서는, 그것의 전기적 특성을 향상시키기 위해, 반도체 칩을 박막화하는 기술이 주류로 되기 시작하고 있다. 그렇지만, 반도체 칩의 박막화를 행하면, 반도체 칩에 걸리는 응력의 면 내에서의 격차가 영향을 받아, 면 내에 있어서의 전기적 특성의 격차가 커져 버린다. 그리고, 전기적 특성의 격차가 커지면, 반도체 칩에 부분적으로 큰 전류가 흐르기 때문에, 큰 전류가 흐르는 부분에서의 발열이 커져, 반도체장치의 수명이 짧아지는 일이 있었다. 또한, 고온 유지 시험이나 파워 사이클 시험에서의 품질 열화가 응력에 의한 것인지, 칩 제조에 있어서의 불량에 의한 것인지를 구별할 수 없었다.
따라서, 본 발명은, 상기와 같은 문제점을 감안하여 이루어진 것으로서, 반도체 칩에 부분적으로 큰 전류가 흐르는 것을 억제하는 동시에, 시험에 있어서의 응력의 영향을 배제가능한 기술을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체장치는, 제어 전극을 갖는 반도체 칩과, 상기 반도체 칩의 표면에 설치되고, 상기 표면에 걸리는 응력을 검출하는 응력 검출용 소자를 구비한다. 그리고, 상기한 반도체장치는, 상기 응력 검출용 소자에서 검출된 응력에 근거하여, 상기 제어 전극에 인가되는 제어신호를 제어한다.
본 발명에 따르면, 응력 검출용 소자에서 검출된 반도체 칩의 응력에 근거하여, 스위칭 소자의 게이트 신호를 제어한다. 따라서, 반도체 칩의 큰 응력이 걸리는 부분에, 큰 전류가 흐르는 것을 억제할 수 있다. 따라서, 해당 부분에 있어서의 발열이 커지는 것을 억제할 수 있기 때문에, 수명을 길게 할 수 있다.
도 1은 실시형태 1에 관한 반도체장치가 구비한 반도체 칩의 구성을 나타낸 평면도다.
도 2는 피에조 저항소자의 구성을 도시한 도면이다.
도 3은 피에조 저항소자에 걸리는 응력과, 그것의 저항값의 변화율의 관계를 도시한 도면이다.
도 4는 실시형태 1에 관한 반도체장치의 회로 구성을 도시한 도면이다.
도 5는 실시형태 2에 관한 반도체장치가 구비한 반도체 칩의 구성을 나타낸 평면도다.
도 6은 실시형태 2에 관한 반도체장치의 회로 구성을 도시한 도면이다.
도 7은 피에조 저항소자가 갖는 저항의 종류와, 그것의 저항 계수의 관계를 도시한 도면이다.
도 8은 실시형태 4에 관한 반도체장치가 구비한 반도체 칩의 구성을 나타낸 단면도다.
도 9는 실시형태 4에 관한 반도체장치가 구비한 반도체 칩의 구성을 나타낸 단면도다.
도 10은 확산층을 갖는 피에조 저항소자의 저항값과 온도의 관계를 도시한 도면이다.
도 11은 폴리실리콘층을 갖는 피에조 저항소자의 저항값과 온도의 관계를 도시한 도면이다.
도 12는 실시형태 5에 관한 반도체장치가 구비한 반도체 칩의 구성을 나타낸 평면도다.
도 13은 실시형태 6에 관한 반도체장치의 구성을 나타낸 단면도다.
도 14는 반도체 칩에 걸리는 응력을 도시한 도면이다.
도 15는 실시형태 7에 관한 반도체 칩이 형성된 웨이퍼의 상태를 나타낸 평면도다.
도 16은 반도체 칩에 걸리는 응력과 온도의 관계를 도시한 도면이다.
도 17은 반도체 칩에 걸리는 응력의 크기를 나타낸 분포도다.
도 18은 응력이 반도체 칩의 전기적 특성에 미치는 영향을 도시한 도면이다.
도 19는 전기적 특성의 변동과, 콜렉터-에미터 사이에 흐르는 전류값의 변화의 관계를 도시한 도면이다.
<실시형태 1>
우선, 본 발명의 실시형태 1에 관한 반도체장치에 대해 설명하기 전에, 이것과 관련되는 반도체장치(이하, 「관련 반도체장치」라고 부른다)에 대해 설명한다. 이 관련 반도체장치는, 저손실이고, 또한 대전류를 제어하는 대표적인 IGBT(Insulated Gate Bipolar Transistor)을 포함하는 반도체 칩을 구비하고 있는 것으로 한다. 이 IGBT는, 반도체 칩이 되는 웨이퍼의 표면측에 게이트 전극 및 에미터 전극을 갖고, 이면측에 콜렉터 전극을 갖는다.
다음에, 일반적인 IGBT가 턴온할 때의 동작에 대해 설명한다. 게이트-에미터 사이에 충분한 양의 전압(예를 들면, +15V)이 인가되면, IGBT를 구성하는 표면의 MOSFET가 턴온한다. 이때, 콜렉터측의 P+층과, 그것보다도 표면측에 설치된 드리프트층의 N-층의 사이가 순바이어스가 되어, P+층으로부터 N-층으로 정공이 주입된다. 그리고, N-층에 주입된 정공의 플러스 전하와 같은 수의 전자가, N- 드리프트층에 집중하여, N- 드리프트층의 저저항화(전도도 변조)가 생기고, IGBT는 전류를 통하는 온 상태로 된다.
다음에, IGBT가 턴오프할 때의 동작에 대해 설명한다. 게이트-에미터 사이에, 상기한 양의 전압보다도 저하시키면, 상기한 MOSFET가 턴오프한다. 이때, 콜렉터측의 P+층으로부터의 정공 주입이 정지하여, N- 드리프트층이 공핍화하고, 이미 주입되어 있었던 정공은 에미터측으로 유출하여, IGBT는 전류를 차단하는 오프 상태로 된다.
상기한 온 상태에서의 N- 드리프트층의 저저항화(전도도 변조)가, 디바이스의 저저항화를 의미하고, 그 때의 콜렉터-에미터 사이의 전압은 「온 전압」 혹은 「VCE(sat)」으로 불린다.
상기한 턴온으로부터 턴오프로 바뀔 때의 잔류 정공의 전류는, 전력의 쓸데 없는 소비, 소위 스위칭 로스로 된다. 따라서, IGBT의 저저항화를 행하기 위해, 정공과 전자(이하 총칭하여 「캐리어」로 부르는 일도 있다)를, N- 드리프트층 내부에 많이 주입시키면, 턴오프로 바뀔 때에는 캐리어의 잔류에 의한 스위칭 로스가 증가하게 된다. 즉, 이 온 전압의 저하와, 스위칭 로스의 저하 사이에는 트레이드오프의 관계가 존재한다.
따라서, 이와 같은 트레이드오프 특성을 개선하기 위해, 관련 반도체장치에 있어서는, 미세화 기술을 사용하여 반도체 칩에 있어서의 트랜지스터 셀의 밀도를 향상시키거나, 반도체 칩(반도체 기판)을 박막화하는 것이 행해지고 있다. 구체적으로는, 반도체 칩을 박막화하면, 콜렉터-에미터 사이의 저항(온 전압)이 떨어져, 통전시의 손실을 저감하는 것이 가능해진다.
이상의 내용으로부터, 통전시의 손실을 저감하여, 전기적 특성을 향상시키는 관점에서는, 반도체 칩(반도체 기판)을 박막화하는 것이 바람직하다. 그러나, 반도체 칩을 얇게 하면, 반도체 칩을 패키지에 짜넣는 공정, 짜넣음 완료후의 납땜, 및, 수지 몰드 밀봉을 행했을 때에, 반도체 칩에 생기는 응력이 커진다. 이것은, 예를 들면, 비특허문헌 1(전기학회합동연구회 자료, 파워 디바이스 전기적 특성의 기계 응력 의존, 2006년, p.31-36)에 기재되어 있다. 그 결과, 이하에서 설명한 것과 같이, 반도체 칩에 관련되는 응력이, 그것의 전기적 특성에 현저하게 영향을 주게 된다.
도 16은, 조립과정의 납땜이 행해진 후의 반도체 칩에 걸리는 응력을 도시한 도면이다. 이 도면에 나타낸 것과 같이, 반도체 칩이 조립용의 베이스 판 위에 놓이고, 땜납이 용융하고 있는 250℃의 상태에서는, 반도체 칩에 걸리는 응력은 제로이지만, 땜납이 냉각되어 응고해 감에 따라, 응력(이 경우에는 압축응력)이 커져 간다.
도 17은, 납땜이 행해진 반도체 칩에 걸리는 응력의 크기를 시뮬레이션으로 해석한 결과를 나타낸 분포도다. 이 도 17의 좌측의 도면은, 정방형 형상(사각형 형상)의 반도체 칩(도 17의 우측의 도면)을 상하 및 좌우에서 분할한 경우에, 좌측 위에 위치하는 1/4의 반도체 칩에 관한 응력의 분포를 나타내고 있다. 즉, 이 도 17의 좌측의 도면에 있어서는, 우측 하측이 반도체 칩의 중앙부에 대응하고 있고, 응력이 등압선과 같이 표시되어 있다. 이 도면에 나타낸 것과 같이, 반도체 칩 면 내에서 걸리는 응력은 균일하지 않고, 반도체 칩의 중앙부가 가장 응력(여기에서는 압축응력)이 크고, 반도체 칩의 외주부를 향함에 따라 응력은 저하한다. 이때, 여기에서는 도시하지 않았지만, 다른 부분(우측 상부, 좌측 하부, 우측 하부)에 위치하는 1/4의 반도체 칩에 대해서도 마찬가지이다.
도 18은, 응력이 반도체 칩의 전기적 특성에 미치는 영향을 도시한 도면이다. 이 도면은, 예를 들면, 500Mpa 정도의 응력이 반도체 칩에 걸리면, 그 반도체 칩의 온 전압은 3% 이상 변동하는 것을 의미하고 있다.
도 19는, 온 전압의 변동에 의해 반도체 칩의 콜렉터-에미터 사이에 흐르는 전류값의 변화를 도시한 도면이다. 이 도면은, 예를 들면, 반도체 칩에 있어서 높은 압축응력을 받는 중앙부의 IGBT에서는 150A의 전류가 흐르는 것에 대해, 낮은 압축응력을 받는 외주부의 IGBT에서는, 130A의 전류밖에 흐르지 않는 것을 의미하고 있다.
이상의 내용으로부터 알 수 있는 것과 같이, 반도체 칩의 박막화를 행한 경우에는, 반도체 칩의 중앙부에 큰 응력이 걸려, 반도체 칩 면 내에서의 응력의 격차가 커지는 결과, 반도체 칩 면 내에서의 온 전압의 격차가 커져 버리는 일이 있었다. 더구나, 응력이 변동하면, 온 전압 뿐만 아니라, 게이트 임계전압(Vth)도 변동한다. 이와 같이, 반도체 칩 면 내에서의 전기적 특성(온 전압, 게이트 임계전압)이 변동하면, 반도체 칩에 부분적으로 큰 전류가 흘러버려, 큰 전류가 흐르는 부분에서의 발열이 커진다. 그 결과, 이 경우에는 반도체장치의 수명이 짧아지는 일이 있다고 하는 문제가 있었다. 따라서, 본 실시형태에 관한 반도체장치에 있어서는, 이 문제를 해결하는 것이 가능해지고 있다. 이하, 해당 반도체장치에 대해 상세히 설명한다.
도 1은, 본 발명의 실시형태 1에 관한 반도체장치가 구비한 반도체 칩의 구성을 나타낸 평면도다. 이 도면에 나타낸 것과 같이, 이 반도체장치는, 제어 전극인 게이트 전극(5)을 갖는 반도체 칩(1)을 구비하고 있다. 이때, 여기에서는, 설명의 편의상, 반도체 칩(1)은, 게이트 전극(5)을 갖는 IGBT를 포함하고 있는 것으로 한다.
반도체 칩(1)은, 그것의 외주부에 있어서 IGBT의 내압을 유지하는 종단 영역(2)과, 해당 종단 영역(2)에 둘러싸이고, IGBT가 형성된 트랜지스터 셀 영역(3)을 구비하고 있다. 이때, 본 실시형태에서는, 반도체 칩(1)은, 평면에서 볼 때 X축 방향으로 뻗는 2변과, Y축 방향으로 뻗는 2변을 갖는 정방형 형상(사각형 형상)을 갖고 있다.
트랜지스터 셀 영역(3)의 표면측에는, IGBT의 에미터 전극(4) 및 상기한 게이트 전극(5)이 설치되고, 트랜지스터 셀 영역(3)의 이면측에는, IGBT의 콜렉터 전극(6)이 설치되어 있다.
반도체 칩(1)(트랜지스터 셀 영역3)의 표면에는, 해당 표면에 걸리는 응력을 검출하는 응력 검출용 소자(7)가 설치되어 있다. 본 실시형태에서는, 이 응력 검출용 소자(7)는, 반도체 칩(1)의 중앙부에 둘러싸여 있다. 상기한 것과 같이, 반도체 칩(1)의 중앙부에는 비교적 큰 응력이 걸리기 때문에, 응력 검출용 소자(7)를 해당 중앙부에 형성함으로써, 반도체 칩(1)의 표면에 걸리는 응력을 양호한 감도로 검출할 수 있다. 이때, 응력 검출용 소자(7)는, 에미터 전극(4), 게이트 전극(5) 및 콜렉터 전극(6)과는 전기적으로 절연된 상태로 되어 있다.
응력 검출용 소자(7)는, 반도체 칩(1)의 중앙부의 표면에 걸리는 응력에 따라 저항이 변화하는 피에조 저항소자(7a, 7b)를 포함하고 있다. 이 중에서, 피에조 저항소자 7a는 X축 방향에 따른 응력을 검출하고, 피에조 저항소자 7b는 Y축 방향에 따른 응력을 검출한다. 따라서, 응력 검출용 소자(7)는, X축 방향 및 Y축 방향의 각각의 방향에 따른 응력을 검출하는 것이 가능해지고 있다.
도 2는, 피에조 저항소자(7a, 7b)로서 사용되는 피에조 저항소자의 구성을 도시한 도면이다. 이 도 2에 도시되는 피에조 저항소자는, 평면에서 볼 때 상측 및 하측에 있어서 접힌 부분을 가짐으로써, 종방향의 전체 길이가 비교적 길어져 있다. 따라서, 해당 피에조 저항소자는, 일 방향(도 2에 있어서의 종방향)의 감도가 높아져 있다. 본 실시형태에서는, 도 2에 관한 피에조 저항소자가, 감도가 높은 일방향을 X축 방향에 일치시켜, 피에조 저항소자 7a로서 설치되고, 도 2에 관한 피에조 저항소자가, 감도가 높은 일방향을 Y축 방향에 일치시켜, 피에조 저항소자 7b로서 설치되어 있다.
도 3은, 피에조 저항소자(7a, 7b)에 걸리는 응력과, 그것의 저항값의 변화율의 관계를 도시한 도면이다. 이 관계를 미리 취득해 두면, 피에조 저항소자(7a, 7b)의 저항의 변화율을 측정함으로써, 반도체 칩(1)에 걸리는 응력을 측정할 수 있다.
도 1에 도시되는 반도체 칩(1)에는, 피에조 저항소자(7a, 7b)(응력 검출용 소자(7))의 저항값을 측정하기 위한 단자(8, 9, 10)가 설치되어 있다. 여기에서는, 예를 들면, 단자 8은 그라운드 단자이고, 단자 9는 X축 방향의 응력을 검출하는 피에조 저항소자 7a의 저항 측정 단자이며, 단자 10은 Y축 방향의 응력을 검출하는 피에조 저항소자 7b의 저항 측정 단자이다.
도 4는, 본 실시형태에 관한 반도체장치의 회로 구성을 도시한 도면이다. 이 도면에 나타낸 것과 같이, 본 실시형태에 관한 반도체장치는, 부하부(11)와, 전원(12)과, 제어부(13)와, 스위칭 소자(14)가 설치되어 있다. 본 실시형태에서는, 부하부(11) 및 스위칭 소자(14)는 반도체 칩(1)을 구성하고, 스위칭 소자(14) 및 그것의 게이트 전극은, 상기한 IGBT 및 게이트 전극(5)인 것으로 한다.
도 4에 나타낸 것과 같이, 부하부(11)의 일단은 전원(12)과 접속되어 있고, 부하부(11)의 타단은 스위칭 소자(14)의 콜렉터와 접속되어 있다. 스위칭 소자(14)의 게이트 전극은 제어부(13)와 접속되어 있고, 스위칭 소자(14)의 에미터는 접지되어 있다.
스위칭 소자(14)는, 후술하는 제어부(13)로부터의 게이트 신호에 근거하여, 반도체 칩(1)의 부하부(11)의 통전을 제어한다.
본 실시형태에 관한 반도체장치는, 응력 검출용 소자(7)에서 검출된 응력에 근거하여, 스위칭 소자(14)의 게이트 전극(제어 전극)에 인가되는 게이트 신호(제어신호)를 제어한다. 이때, 여기에서 말하는 게이트 신호의 제어는, 게이트 신호의 크기의 변경, 또는, 게이트 신호의 정지를 포함하는 것으로 한다. 본 실시형태에서는, 이 제어는, 제어부(13)에 의해 행해진다. 이하, 이 제어부(13)에 대해 상세히 설명한다.
본 실시형태에 관한 제어부(13)는, 응력 검출용 소자(7)에서의 응력에 대응하는 저항 변화를 전압 변화 ΔV로서 취득하는 응력 취득부(13a)를 구비하고 있다. 도 4의 좌측 하부에는, 응력 취득부(13a)의 구체적인 회로 구성의 일례가 도시되어 있다. 제어부(13)는, 응력 취득부(13a)를 사용하여, 피에조 저항소자(7a, 7b)의 저항값의 변화를, 예를 들면, 전류 통전시킨 상태에서의 전압 변화로서 모니터링하는 것이 가능해져 있다.
제어부(13)는, 응력 취득부(13a)에서 취득된 전압 변화 ΔV가, 어떤 일정 전압 변화량(임계전압)을 초과한 경우, 즉, 응력 검출용 소자(7)에서 검출된 응력이 소정의 임계값을 초과한 경우에, 스위칭 소자(14)의 게이트 신호를 제어한다. 본 실시형태에서는, 제어부(13)는, 피에조 저항소자(7a, 7b)의 어느 한쪽의 전압 변화가, 어떤 일정 전압 변화량(임계전압)을 초과한 경우에, 스위칭 소자(14)의 게이트 신호를 제어한다.
이상과 같은 본 실시형태에 관한 반도체장치에 따르면, 응력 검출용 소자(7)에서 검출된 반도체 칩(1)의 응력에 근거하여, 게이트 신호를 제어한다. 따라서, 반도체 칩(1)의 큰 응력이 걸리는 부분에, 큰 전류가 흐르는 것을 억제할 수 있다. 따라서, 해당 부분에 있어서의 발열이 커지는 것을 억제할 수 있기 때문에, 수명을 길게 할 수 있다. 또한, 반도체 칩(1)이 통전 동작중이라도, 반도체 칩(1)에 걸리는 응력을 측정할 수 있기 때문에, 대전류 스위칭시 등 과도적으로 응력이 변화하는 경우에 유효하다. 또한, 본 실시형태에 관한 반도체장치에 따르면, 제어신호 제어를 하면서 시험을 행할 수 있으므로, 해당 시험에 있어서 응력에 의한 영향을 배제할 수 있다.
이때, 본 실시형태에서는, 응력 검출용 소자(7)는, 피에조 저항소자(7a, 7b)를 포함한다. 따라서, 반도체 칩(1)을 제작하는 플로우에 있어서, 응력 검출용 소자(7)도 병행하여 제작할 수 있기 때문에, 제조를 간소화할 수 있다.
이때, 본 실시형태에서는, 반도체 칩(1)은 IGBT를 포함하는 것으로서 설명하였지만, 이것에 한정되는 것은 아니고, 파워 MOSFET를 포함하여도 되고, 다이오드를 포함하여도 된다. 이들의 경우에도, 상기와 동일한 효과를 얻을 수 있다. 이때, 본 실시형태에 관한 반도체 칩(1)은, 파워 디바이스 칩에 한정되는 것은 아니고, LSI 등의 칩이어도 된다.
<실시형태 2>
도 5는, 본 발명의 실시형태 2에 관한 반도체장치가 구비한 반도체 칩의 구성을 나타낸 평면도다. 이때, 본 실시형태에 관한 반도체장치에 있어서, 실시형태 1에 관한 반도체장치의 구성요소와 유사한 것에 대해서는 동일한 부호를 부착하는 것으로 하고, 이하, 실시형태 1과 크게 다른 부분을 중심으로 설명한다.
도 5에 나타낸 것과 같이, 본 실시형태에서는, 평면에서 볼 때 반도체 칩(1)의 중앙부에 걸리는 응력을 검출하는 상기한 응력 검출용 소자(7)가, 제1 응력 검출용 소자(7-1)로서 설치되어 있다. 또한, 평면에서 볼 때 반도체 칩(1)의 외주부에 걸리는 응력을 검출하는 상기한 응력 검출용 소자(7)가, 제2 응력 검출용 소자(7-2)로서 설치되어 있다. 이 제2 응력 검출용 소자(7-2)는, 반도체 칩(1)의 코너부에 설치되어 있다. 제1 및 제2 응력 검출용 소자(7-1, 7-2)의 각각은, IGBT의 주전극인 에미터 전극(4), 게이트 전극(5) 및 콜렉터 전극(6)과는 전기적으로 절연된 상태로 되어 있다.
같은 도 5에 도시되는 반도체 칩(1)에는, 제1 응력 검출용 소자(7-1)의 피에조 저항소자(7-1a, 7-1b)의 저항값, 및, 제2 응력 검출용 소자(7-2)의 피에조 저항소자(7-2a, 7-2b)의 저항값을 측정하기 위한 단자(24, 25, 26, 27, 28)가 설치되어 있다. 여기에서는, 예를 들면, 단자 24는 그라운드 단자이고, 단자 25는 X축 방향의 응력을 검출하는 피에조 저항소자 7-1a의 저항 측정 단자이고, 단자 26은 Y축 방향의 응력을 검출하는 피에조 저항소자 7-1b의 저항 측정 단자이다. 마찬가지로, 단자 27은 X축 방향의 응력을 검출하는 피에조 저항소자 7-2a의 저항 측정 단자이고, 단자 28은 Y축 방향의 응력을 검출하는 피에조 저항소자 7-2b의 저항 측정 단자이다.
도 6은, 본 실시형태에 관한 반도체장치의 회로 구성을 도시한 도면이다. 이 반도체장치는, 제1 응력 검출용 소자(7-1)에서 검출된 응력과, 제2 응력 검출용 소자(7-2)에서 검출된 응력의 차분이 소정의 임계값을 초과한 경우에, 스위칭 소자(14)의 게이트 전극에 인가되는 게이트 신호를 제어한다. 이때, 여기에서 말하는 게이트 신호의 제어는, 게이트 신호의 크기의 변경, 또는, 게이트 신호의 정지를 포함하는 것으로 한다. 본 실시형태에서는, 이 제어는, 제어부(13)에 의해 행해진다. 이하, 이 제어부(13)에 대해 상세히 설명한다.
본 실시형태에 관한 제어부(13)는, 제1 응력 검출용 소자(7-1)에서의 응력에 대응하는 저항 변화를 전압 변화 ΔV1로서 취득하는 응력 취득부 13b와, 제2 응력 검출용 소자(7-2)에서의 응력에 대응하는 저항 변화를 전압 변화 ΔV2로서 취득하는 응력 취득부 13c를 구비하고 있다. 도 6의 좌측 하부 및 우측 하부에는, 응력 취득부 13b, 13c의 구체적인 회로 구성의 일례가 각각 도시되어 있다. 제어부(13)는, 응력 취득부 13b, 13c를 사용하여, 피에조 저항소자 7-1a, 7-1b, 7-2a, 7-2b의 저항값의 변화를, 예를 들면, 전류 통전시킨 상태에서의 전압 변화로서 모니터링하는 것이 가능해져 있다.
제어부(13)는, 응력 취득부 13b에서 취득된 전압 변화 ΔV1과, 응력 취득부 13c에서 취득된 전압 변화 ΔV2의 차분 ｜ΔV1-ΔV2｜가, 어떤 일정 전압 변화량(임계전압)을 초과한 경우에, 스위칭 소자(14)의 게이트 신호를 제어한다. 즉, 제어부(13)는, 제1 응력 검출용 소자(7-1)에서 검출된 응력과, 제2 응력 검출용 소자(7-2)에서 검출된 응력의 차이의 차분이, 소정의 임계값을 초과한 경우에, 스위칭 소자(14)의 게이트 신호를 제어한다.
본 실시형태에서는, 제어부(13)는, 피에조 저항소자 7-1a, 7-1b, 7-2a, 7-2b의 전압 중, 동일 방향을 따른 응력에 관한 전압끼리의 차분이, 어떤 일정 전압 변화량(임계전압)을 초과한 경우에, 스위칭 소자(14)의 게이트 신호를 제어한다. 예를 들면, 반도체 칩(1)의 중앙부에 설치된 X축 방향의 피에조 저항소자 7-1a의 전압과, 반도체 칩(1)의 외주부에 설치된 X축 방향의 피에조 저항소자 7-2a의 전압의 차분이, 어떤 일정 전압 변화량(임계전압)을 초과한 경우에, 스위칭 소자(14)의 게이트 신호를 제어한다.
이상과 같은 본 실시형태에 관한 반도체장치에 따르면, 반도체 칩(1)이 통전 동작중이라도, 반도체 칩(1)에 걸리는 응력을 측정할 수 있다. 또한, 반도체 칩(1) 면 내에서의 응력을 측정할 수 있기 때문에, 전기적 특성의 격차를 억제할 수 있다. 즉, 반도체 칩(1)의 큰 응력이 걸리는 부분에, 큰 전류가 흐르는 것을, 실시형태 1보다도 확실하게 억제할 수 있다.
또한, 본 실시형태에서는, 제2 응력 검출용 소자(7-2)가, 반도체 칩(1)의 코너부에 설치되어 있다. 이 코너부에는, 상기한 것과 같이 큰 응력이 걸리기 때문에, 반도체 칩(1) 면 내에서의 응력의 격차를 검출하는 감도를 높일 수 있다.
<실시형태 3>
실시형태 1에서는, 응력 검출용 소자(7)는, 반도체 칩(1)의 통전 동작중에 있어서, 반도체 칩(1)에 걸리는 응력을 검출함으로써, 반도체 칩(1)의 전기적 특성의 격차 등을 억제하는 것을 목적으로 하였다.
그것에 대해, 본 발명의 실시형태 3에서는, 응력 검출용 소자(7)는, 반도체 칩(1)의 통전 동작중이 아니고, 반도체 칩(1)의 통전이 행해지는 전후의 각각에 있어서 응력을 검출한다. 예를 들면, 반도체 칩(1)의 통전이 행해지기 전에, 응력 검출용 소자(7)의 피에조 저항소자(7a, 7b)의 저항값(즉 응력)을 측정한 후, 반도체 칩(1)의 통전을 수반하는 신뢰성 시험, 예를 들면, 장시간 통전 시험이나 파워 사이클 시험을 행한다. 그리고, 그 시험후에, 응력 검출용 소자(7)의 피에조 저항소자(7a, 7b)의 저항값(즉 응력)을 측정한다. 그리고, 그 통전의 전후의 각각에 있어서 응력 검출용 소자(7)에서 검출된 응력끼리의 차분이 소정의 임계값을 초과한 경우에, 스위칭 소자(14)의 게이트 신호를 제어한다.
이와 같은 본 실시형태에 관한 반도체장치에 따르면, 신뢰성 시험 등에 있어서 반도체 칩(1)과 기판을 접합하는 땜납에 크랙이 생긴 경우, 그때에 생기는 응력의 급준한 변화를 검출할 수 있다. 따라서, 해당 땜납에 크랙이 생겼는지 아닌지를 감지할 수 있다. 또한, 응력차가 있는 일정값을 초과한 경우에는, 제품 수명의 만료로 판단할 수 있다. 또한, 신뢰성 시험에 있어서의 품질 열화가 응력에 의한 것인지, 칩 제조에 있어서의 불량에 의한 것인지를 구별할 수 있다.
이때, 여기에서는, 실시형태 1에 적용한 경우에 대해 설명하였지만, 실시형태 2에 적용해도 동일한 효과를 얻을 수 있다.
<실시형태 4>
도 7은, 피에조 저항소자가 갖는 저항의 종류와, 그것의 저항 계수의 관계를 도시한 도면이다. 이 도면에 있어서, 저항 계수가 크면 클수록, 감도가 높은 것을 의미한다.
지금까지의 실시형태에 있어서는, 응력 검출용 소자 7, 7-1, 7-2(이하 「응력 검출용 소자(7) 등」으로 부른다)에 포함되는 피에조 저항소자 7a, 7b, 7-1a, 7-1b, 7-2a, 7-2b(이하 「피에조 저항소자 7a 등」으로 부른다)에 대해서는 상세하게 서술하지 않았다. 본 발명의 실시형태 4에서는, 피에조 저항소자 7a 등의 구성이 특정되고 있다.
도 7에 나타낸 것과 같이, 피에조 저항소자 7a 등이, N형 불순물이 주입된 확산층 32를 갖는 경우에는, 응력 검출 감도가 높아진다. 따라서, 본 실시형태 4에서는, 피에조 저항소자 7a 등은, N형 불순물이 주입된 확산층(32)을 갖고 있다.
예를 들면, 도 8에 나타낸 것과 같이, 반도체 칩(1)이 설치된, P형 실리콘으로 이루어진 웨이퍼(31) 표면에, N형 불순물을 주입하여 확산층(32)을 형성하고, 그 확산층(32) 위에 절연막(33)을 형성하고, 확산층(32)을 부분적으로 노출하는 구멍을 절연막(33)에 형성함으로써, 피에조 저항소자 7a 등을 형성한다.
또한, 도 7에 나타낸 것과 같이, 피에조 저항소자 7a 등이, P형 불순물이 주입된 폴리실리콘층(36)을 갖는 경우에는, 응력 검출 감도가 높아진다. 따라서, 본 실시형태에서는, 피에조 저항소자 7a 등은, P형 불순물이 주입된 폴리실리콘층(36)을 갖고 있다.
예를 들면, 도 9에 나타낸 것과 같이, 반도체 칩(1)이 설치된, 실리콘으로부터 이루어진 웨이퍼(31) 표면 상에, 절연막(35)을 개재하여 P형 불순물이 도프된 폴리실리콘층(36)을 형성하고, 그것을 둘러싸는 절연막(35)을 형성하고, 해당 폴리실리콘층(36)을 부분적으로 노출하는 구멍을 상측의 절연막(35)에 형성함으로써, 피에조 저항소자 7a 등을 형성한다.
도 10은, 상기한 확산층(32)을 갖는 피에조 저항소자 7a 등의 저항값과 온도의 관계를 나타낸 도면이고, 도 11은, 상기한 폴리실리콘층(36)을 갖는 피에조 저항소자 7a 등의 저항값과 온도의 관계를 도시한 도면이다.
상기한 확산층(32)을 갖는 피에조 저항소자 7a 등에서는, 확산층(32)은 접합을 갖기 때문에, 도 10에 나타낸 것과 같이, 250℃ 이상의 고온 상태에서의 저항의 온도 의존성이 다소 불안정하게 된다. 그것에 대해, 상기한 폴리실리콘층(36)을 갖는 피에조 저항소자 7a 등에서는, 확산층(32)과 같이 접합을 갖지 않으므로, 도 11에 나타낸 것과 같이, 250℃ 이상의 고온 상태에서의 저항의 온도 의존성이 안정된다. 따라서, 확산층(32)을 갖는 피에조 저항소자 7a 등에서는, 예를 들면, 고온 상태에서의 응력 평가(몰드 형성, 납땜, 고온 신뢰성 시험)에 있어서 응력 검출 감도의 향상이 예상된다.
<실시형태 5>
도 12는, 본 발명의 실시형태 5에 관한 반도체장치가 구비한 반도체 칩의 구성을 나타낸 평면도다. 이때, 본 실시형태에 관한 반도체장치에 있어서, 실시형태 1에 관한 반도체장치의 구성요소와 유사한 것에 관해서는 동일한 부호를 붙이는 것으로 하고, 이하, 실시형태 1과 크게 다른 부분을 중심으로 설명한다.
도 12에 나타낸 것과 같이, 본 실시형태에 관한 반도체 칩(1)은, 평면에서 볼 때, 반도체 칩(1)의 중앙부에 설치된 중앙부 반도체 칩(1a)(중앙부측의 트랜지스터 셀 영역(3))과, 해당 중앙부 반도체 칩(1a)의 외주부에 설치된 외주부 반도체 칩(1b)(외주부측의 트랜지스터 셀 영역(3))을 포함하고 있다.
그리고, 반도체 칩(1)은, 이것에 맞추어, 중앙부 반도체 칩(1a)을 분담하는 중앙부 셀 대응 게이트 전극(5a)(중앙부 제어 전극)과, 외주부 반도체 칩(1b)을 분담하는 외주부 셀 대응 게이트 전극(5b)(외주부 제어 전극)을 포함하고 있다.
또한, 본 실시형태에서는, 중앙부 셀 대응 게이트 전극(5a)에 대응하여, 중앙부 반도체 칩(1a)에 걸리는 응력을 검출하는 응력 검출용 소자가, 제1 응력 검출용 소자(7-3)로서 설치되어 있다. 또한, 외주부 셀 대응 게이트 전극(5b)에 대응하여, 외주부 반도체 칩(1b)에 걸리는 응력을 검출하는 응력 검출용 소자가, 제2 응력 검출용 소자(7-4)로서 설치되어 있다. 이 제2 응력 검출용 소자(7-4)는, 반도체 칩(1)의 코너부에 설치되어 있다. 제1 및 제2 응력 검출용 소자(7-3, 7-4)의 각각은, IGBT의 주전극인 에미터 전극(4), 게이트 전극(5)(5a,5b) 및 콜렉터 전극(6)과는 전기적으로 절연한 상태로 되어 있다.
동 도 12에 표시되는 반도체 칩(1)에는, 제1 응력 검출용 소자(7-3)의 피에조 저항소자(7-3a, 7-3b)의 저항값, 및, 제2 응력 검출용 소자(7-4)의 피에조 저항소자(7-4a, 7-4b)의 저항값을 측정하기 위한 단자(41, 42, 43, 44, 45)가 설치되어 있다. 여기에서는, 예를 들면, 단자 41은 그라운드 단자이고, 단자 42는 X축 방향의 응력을 검출하는 피에조 저항소자 7-3a의 저항 측정 단자이고, 단자 43은 Y축 방향의 응력을 검출하는 피에조 저항소자 7-3b의 저항 측정 단자이다. 마찬가지로, 단자 44는 X축 방향의 응력을 검출하는 피에조 저항소자 7-4a의 저항 측정 단자이고, 단자 45는 Y축 방향의 응력을 검출하는 피에조 저항소자 7-4b의 저항 측정 단자이다.
본 실시형태에서는, 중앙부 반도체 칩(1a)에 대응하는 부하부(11)의 통전을 제어하는 스위칭 소자(14)가, 제1스위칭 소자(14a)로서 설치되고, 외주부 반도체 칩(1b)에 대응하는 부하부(11)의 통전을 제어하는 스위칭 소자(14)가, 제2스위칭 소자(14b)로서 설치되어 있다. 그리고, 제1 응력 검출용 소자(7-3)에서 검출된 응력에 근거하여, 제1스위칭 소자(14a)의 게이트 신호를 제어하는 동시에, 제2 응력 검출용 소자(7-4)에서 검출된 응력에 근거하여, 제2스위칭 소자(14b)의 게이트 신호를 제어한다. 즉, 본 실시형태에서는, 도 4에 나타낸 회로가 2개 병존하고 있는 것으로 되어 있다.
이상과 같은 본 실시형태에 관한 반도체장치에 따르면, 반도체 칩(1) 면 내의 응력에 따라 변동하는 전기적 특성의 격차를, 더욱 확실하게 억제할 수 있다. 따라서, 반도체 칩(1)의 특정부에 있어서 큰 전류가 흐르는 것을, 실시형태 1보다도 확실하게 억제할 수 있다.
<실시형태 6>
도 13은, 본 발명의 실시형태 6에 관한 반도체장치의 일부의 구성을 나타낸 단면도다. 도면에 나타낸 것과 같이, 해당 반도체장치는, 반도체 칩(1)의 이면과 땜납(61)을 개재하여 접합된 금속제(여기에서는 구리제)의 베이스 판(62)과, 베이스 판(62)과 사이에 반도체 칩(1)을 내포하는 수지 몰드(63)를 구비하고 있다. 이때, 여기에서는, 편의상, 반도체 칩(1)과 접속되는 와이어 본드는 생략하고 있다.
도 14는, 도 13에 도시된 구성을 형성하는 공정과, 반도체 칩(1)에 걸리는 응력(압축응력)의 관계를 도시한 도면이다. 이 도 14에 나타낸 것과 같이, 베이스 판(62), 땜납(61) 및 반도체 칩(1)의 서로의 강도 차이에 의해 생기는 응력과, 수지 몰드(63) 및 반도체 칩(1)의 서로의 강도 차이에 의해 생기는 응력이 누적되어 매우 강한 응력으로 된다.
그것에 대해, 지금까지의 실시형태에서 설명한 반도체장치에 따르면, 상기한 것과 같이, 반도체 칩(1)의 큰 응력이 걸리는 부분에, 큰 전류가 흐르는 것을 억제할 수 있다. 따라서, 본 실시형태와 같이, 반도체 칩(1)에 강한 응력이 생기는 구성에는 특히 유효하다.
<실시형태 7>
본 발명의 실시형태 7에서는, 반도체장치의 시험방법에 관한 것이다. 여기에서는, 우선, 실시형태 2에 관한 반도체 칩(1)과 유사하다. 본 실시형태에 관한 반도체 칩(1)이 형성된 웨이퍼를 준비한다.
도 15는, 해당 웨이퍼를 도시한 도면이다. 이 도면에 나타낸 것과 같이, 본 실시형태에서는, 제2 응력 검출용 소자(7-2)는, 웨이퍼의 다이싱 라인(71)의 표면에 형성되어 있다. 또한, 본 실시형태에서는, 상기한 단자 24, 27, 28도, 다이싱 라인(71)의 표면에 형성되어 있다.
본 실시형태는, 상기한 웨이퍼를 준비한 후, 반도체 칩(1)을 시험한다. 그 시험 후에, 웨이퍼를 다이싱 라인(71)에 있어서 다이싱한다.
이상과 같은 본 실시형태에 관한 반도체장치의 시험방법에 따르면, 제2 응력 검출용 소자(7-2)를, 무효 영역인 다이싱 라인(71)의 표면에 형성한다. 따라서, 면적 효율을 향상시킬 수 있다. 이때, 본 실시형태에서는, 단자 24, 27, 28도 다이싱 라인(71)의 표면에 형성하기 때문에, 면적 효율을 더욱 향상시킬 수 있다.
1 반도체 칩, 5 게이트 전극, 5a 중앙부 셀 대응 게이트 전극, 5b 외주부 셀 대응 게이트 전극, 7 응력 검출용 소자, 7-1, 7-3 제1 응력 검출용 소자, 7-2, 7-4 제2 응력 검출용 소자, 7a, 7b 피에조 저항소자, 32 확산층, 36 폴리실리콘층, 62 베이스 판, 63 수지 몰드, 71 다이싱 라인

Claims (12)

  1. 제어 전극을 갖는 반도체 칩과,
    상기 반도체 칩의 표면에 설치되고, 해당 표면에 걸리는 응력을 검출하는 응력 검출용 소자를 구비하고,
    상기 응력 검출용 소자에서 검출된 응력에 근거하여, 상기 제어 전극에 인가되는 제어신호를 제어하는, 반도체장치.
  2. 제 1항에 있어서,
    평면에서 볼 때 상기 반도체 칩의 중앙부에 걸리는 응력을 검출하는 상기 응력 검출용 소자가, 제1 응력 검출용 소자로서 설치되고, 평면에서 볼 때 상기 반도체 칩의 외주부에 걸리는 응력을 검출하는 상기 응력 검출용 소자가, 제2 응력 검출용 소자로서 설치되고,
    상기 제1 응력 검출용 소자에서 검출된 응력과, 상기 제2 응력 검출용 소자에서 검출된 응력의 차분이 소정의 임계값을 초과한 경우에, 상기 제어신호를 제어하는, 반도체장치.
  3. 제 2항에 있어서,
    상기 반도체 칩은 평면에서 볼 때 사각형 형상을 갖고,
    상기 제2 응력 검출용 소자는 상기 반도체 칩의 코너부에 설치되어 있는, 반도체장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 응력 검출용 소자는, 상기 반도체 칩의 통전이 행해지기 후의 각각에 있어서 상기 응력을 검출하고,
    상기 통전의 전후의 각각에 있어서 상기 응력 검출용 소자에서 검출된 응력끼리의 차분이 소정의 임계값을 초과한 경우에, 상기 제어신호를 제어하는, 반도체장치.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 응력 검출용 소자는, 상기 반도체 칩의 표면에 걸리는 응력에 따라 저항이 변화하는 피에조 저항소자를 포함하는, 반도체장치.
  6. 제 5항에 있어서,
    상기 피에조 저항소자는, N형 불순물이 주입된 확산층을 갖는 반도체장치.
  7. 제 5항에 있어서,
    상기 피에조 저항소자는, P형 불순물이 주입된 폴리실리콘층을 갖는 반도체장치.
  8. 제 1항에 있어서,
    상기 반도체 칩은,
    평면에서 볼 때, 상기 반도체 칩의 중앙부를 분담하는 중앙부 제어 전극과, 해당 중앙부 반도체 칩의 외주부를 분담하는 외주부 제어 전극을 포함하고,
    상기 중앙부 제어 전극에 대응하는 상기 응력 검출용 소자가, 제1 응력 검출용 소자로서 설치되고,
    상기 외주부 제어 전극에 대응하는 상기 응력 검출용 소자가, 제2 응력 검출용 소자로서 설치되어 있는, 반도체장치.
  9. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 반도체 칩의 이면과 땜납을 개재하여 접합된 금속제의 베이스 판과,
    상기 베이스 판과의 사이에 상기 반도체 칩을 내포하는 수지 몰드를 더 구비한, 반도체장치.
  10. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 반도체 칩은, IGBT 또는 파워 MOSFET를 포함하는, 반도체장치.
  11. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 반도체 칩은, 다이오드를 포함하는, 반도체장치.
  12. 제어 전극을 갖는 반도체 칩과,
    상기 반도체 칩의 표면에 설치되고, 해당 표면에 걸리는 응력을 검출하는 응력 검출용 소자를 구비하고,
    상기 응력 검출용 소자에서 검출된 응력에 근거하여, 상기 제어 전극에 인가되는 제어신호를 제어하고,
    평면에서 볼 때 상기 반도체 칩의 중앙부에 걸리는 응력을 검출하는 상기 응력 검출용 소자가, 제1 응력 검출용 소자로서 설치되고, 평면에서 볼 때 상기 반도체 칩의 외주부에 걸리는 응력을 검출하는 상기 응력 검출용 소자가, 제2 응력 검출용 소자로서 설치되고,
    상기 제1 응력 검출용 소자에서 검출된 응력과, 상기 제2 응력 검출용 소자에서 검출된 응력의 차분이 소정의 임계값을 초과한 경우에, 상기 제어신호를 제어하는 반도체장치의 시험방법으로서,
    (a) 상기 반도체 칩이 형성된 웨이퍼를 준비하는 공정을 구비하고,
    상기 제2 응력 검출용 소자는 상기 웨이퍼의 다이싱 라인의 표면에 형성되고,
    (b) 상기 공정 (a) 후에, 반도체 칩을 시험하는 공정과,
    (c) 상기 공정 (b) 후에, 상기 웨이퍼를 상기 다이싱 라인에 있어서 다이싱하는 공정을 더 구비한, 반도체장치의 시험방법.
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