CN102646582B - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN102646582B
CN102646582B CN201210041968.XA CN201210041968A CN102646582B CN 102646582 B CN102646582 B CN 102646582B CN 201210041968 A CN201210041968 A CN 201210041968A CN 102646582 B CN102646582 B CN 102646582B
Authority
CN
China
Prior art keywords
resist
dielectric film
semiconductor device
hardened layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210041968.XA
Other languages
English (en)
Other versions
CN102646582A (zh
Inventor
仓桥健一郎
小山英寿
尾上和之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN102646582A publication Critical patent/CN102646582A/zh
Application granted granted Critical
Publication of CN102646582B publication Critical patent/CN102646582B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28264—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Abstract

本发明的目的在于，提供能够相对于绝缘膜的开口中心无偏差地形成场电极构造的半导体装置的制造方法。本申请的发明的半导体装置的制造方法的特征在于，具备：在半导体层的表面形成绝缘膜的工序；在该绝缘膜的表面形成具有开口的抗蚀剂的工序；使与该抗蚀剂进行交联反应的图案收缩剂附着在该抗蚀剂、在该抗蚀剂的内周形成硬化层的工序；以该抗蚀剂及该硬化层作为掩模蚀刻该绝缘膜的工序；除去该硬化层的工序；在该半导体层、该绝缘膜以及该抗蚀剂的表面形成金属层的工序；以及通过剥离法除去该抗蚀剂及该抗蚀剂的表面的该金属层的工序。

Description

半导体装置的制造方法
技术领域
本发明涉及具有场电极(field plate)构造的半导体装置的制造方法。
背景技术
专利文献1公开了在半导体层的表面的一部分形成绝缘膜，并在半导体层及绝缘膜的表面整体形成金属层的半导体装置的制造方法。在该半导体装置的制造方法中，实施用于使绝缘膜为期望的形状的曝光及显影处理，以及用于使金属层为期望的形状的曝光及显影处理(以下称为金属膜用曝光处理)。而且，在金属层之中半导体层上的部分作为栅极电极起作用，绝缘膜上的部分作为场电极起作用。
专利文献1：日本特开2005-093864号公报
专利文献2：日本特开2007-005379号公报
专利文献3：日本特开平08-148508号公报
发明内容
为了形成场电极，在绝缘膜形成开口并在该开口及绝缘膜的表面形成金属层。优选作为绝缘膜上的金属层的场电极相对于开口中心形成于既定位置。然而，由于金属膜用曝光处理的偏差，相对于开口中心的场电极构造位置存在偏差。因此，半导体装置的特性存在偏差。
本发明是为了解决如上所述的课题而做出的，其目的在于，提供能够相对于绝缘膜的开口中心无偏差地形成场电极构造的半导体装置的制造方法。
本申请的发明的半导体装置的制造方法的特征在于，具备：在半导体层的表面形成绝缘膜的工序；在该绝缘膜的表面形成具有开口的抗蚀剂的工序；使与该抗蚀剂进行交联反应的图案收缩剂附着在该抗蚀剂、在该抗蚀剂的内周形成硬化层的工序；以该抗蚀剂及该硬化层作为掩模蚀刻该绝缘膜的工序；除去该硬化层的工序；在该半导体层、该绝缘膜以及该抗蚀剂的表面形成金属层的工序；以及通过剥离法(lift-off)除去该抗蚀剂及该抗蚀剂的表面的该金属层的工序。
依据本发明，不进行金属膜用曝光处理，就能够相对于绝缘膜的开口中心无偏差地形成场电极构造。
附图说明
图1是示出本发明的实施方式1的半导体装置的制造方法的流程图。
图2是示出在半导体层的表面形成有绝缘膜的图。
图3是示出在绝缘膜的表面形成有抗蚀剂的图。
图4是示出在抗蚀剂形成有开口的图。
图5是示出通过RELACS处理形成有硬化层的图。
图6是示出已蚀刻绝缘膜的图。
图7是示出已除去硬化层的图。
图8是示出形成有金属层的图。
图9是示出通过剥离法形成有具备场电极构造的栅极电极的图。
图10是示出本发明的实施方式1的半导体装置的制造方法的变形例的图。
图11是示出本发明的实施方式2的半导体装置的制造方法的流程图。
图12是示出在半导体层的表面形成有第1绝缘膜、在第1绝缘膜的表面形成有第2绝缘膜的图。
图13是示出通过蚀刻形成有具有开口的第1绝缘膜和具有开口的第2绝缘膜的图。
图14是示出已选择蚀刻第2绝缘膜的图。
图15是示出具备多级形状的场电极构造的栅极电极的图。
标号说明
30衬底；32半导体层；34绝缘膜；36抗蚀剂；38a、38b硬化层；40金属层；40a具备场电极构造的栅极电极。
具体实施方式
实施方式1.
图1是示出本发明的实施方式1的半导体装置的制造方法的流程图。沿着图1对本发明的实施方式1的半导体装置的制造方法进行说明。首先，在半导体层的表面形成绝缘膜(步骤10)。参照图2说明步骤10。图2是示出在半导体层32的表面形成有绝缘膜34的图。半导体层32形成于衬底30的表面。衬底30用SiC形成，半导体层32用GaN/AlGaN形成。而且，在半导体层32的表面用SiN形成绝缘膜34。
接着，在绝缘膜34的表面形成抗蚀剂(步骤12)。参照图3说明步骤12。图3是示出在绝缘膜34的表面形成有抗蚀剂36的图。抗蚀剂36包含因感光而向酸性变化的材料。
接着，在抗蚀剂36形成开口(步骤14)。参照图4说明步骤14。图4是示出在抗蚀剂形成有开口的图。在步骤14中，使抗蚀剂之中在本工序后应开口的部分曝光并实施显影处理，形成具有开口的抗蚀剂36a(以下称为抗蚀剂36a)。通过显影处理除去抗蚀剂的感光部分，但在抗蚀剂36a的内周部残留有限的酸成分。
接着，通过RELACS(化学收缩辅助的分辨率增强光刻：ResolutionEnhanced Lithography Assistedby Chemical Shrink)处理形成硬化层(步骤16)。参照图5说明步骤16。图5是示出通过RELACS处理形成有硬化层38a及38b的图。通过使以抗蚀剂36a的酸成分作为催化剂进行交联反应的图案收缩剂附着在抗蚀剂36a而形成硬化层38a及38b。交联反应通过加热处理而发生。通过在抗蚀剂36a的内周形成硬化层38a及38b，开口宽度(绝缘膜34露出的宽度)相比抗蚀剂36a的开口宽度收缩硬化层38a及38b的量。
接着，蚀刻绝缘膜34(步骤18)。参照图6说明步骤18。图6是示出已蚀刻绝缘膜的图。以抗蚀剂36a以及硬化层38a和38b作为掩模蚀刻绝缘膜。用利用氟基的干法蚀刻、氟酸类湿法蚀刻或并用两者的蚀刻来进行该蚀刻。通过该蚀刻形成具有开口的绝缘膜34a。
接着，除去硬化层(步骤20)。参照图7说明步骤20。图7是示出已除去硬化层的图。通过强碱药液(強アルカリ薬液)除去硬化层。通过除去硬化层，位于硬化层之下的“具有开口的绝缘膜34a”的一部分露出于表面。
接着，形成金属层(步骤22)。参照图8说明步骤22。图8是示出形成有金属层40的图。金属层40在半导体层32、具有开口的绝缘膜34a以及抗蚀剂36a的表面形成。
接着，通过剥离法形成具备场电极构造的栅极电极(步骤24)。参照图9说明步骤24。图9是示出通过剥离法形成有具备场电极构造的栅极电极40a的图。用剥离法除去抗蚀剂36a及其表面的金属层，在半导体层32和具有开口的绝缘膜34a的表面残余金属层。残余的金属层成为具备场电极构造的栅极电极40a。此外，场电极构造是在具有开口的绝缘膜34a的表面残余的金属层。本发明的实施方式1的半导体装置的制造方法具备上述的工序。
依据本发明的实施方式1的半导体装置的制造方法，形成硬化层38a及38b，在使开口宽度收缩的状态下蚀刻绝缘膜，在除去硬化层38a及38b而扩大开口宽度的状态下形成具备场电极构造的栅极电极40a。因此，不需要金属膜用曝光处理，能够相对于绝缘膜的开口中心无偏差地形成场电极构造。另外，不需要金属膜用曝光处理，因而能够简化工序。
图10是示出本发明的实施方式1的半导体装置的制造方法的变形例的图。如该图所示，也可以使绝缘膜作为由具有开口的绝缘膜34a及用SiOx形成的绝缘膜33的层叠构造。也可以这样地层叠2种以上的膜而形成绝缘膜。
实施方式2.
图11是示出本发明的实施方式2的半导体装置的制造方法的流程图。在该流程图之中，标记与图1相同标号的工序如上所述，因而省略其说明。
首先，在半导体层的表面形成第1绝缘膜及第2绝缘膜(步骤10a)。参照图12说明步骤10a。图12是示出在半导体层32的表面形成有第1绝缘膜50、在第1绝缘膜50的表面形成有第2绝缘膜52的图。第1绝缘膜50用SiN形成，第2绝缘膜52用SiOx形成。
接着，步骤12、14及16结束时，以抗蚀剂54和硬化层56a及56b为掩模，蚀刻第1绝缘膜50及第2绝缘膜52(步骤18a)。参照图13说明步骤18a。图13是示出通过蚀刻形成有具有开口的第1绝缘膜50a(以下称为第1绝缘膜50a)及具有开口的第2绝缘膜52a(以下称为第2绝缘膜52a)的图。
接着，选择蚀刻第2绝缘膜52a(步骤19)。参照图14说明步骤19。图14是示出已选择蚀刻第2绝缘膜52a的图。用利用氟基的干法蚀刻、氟酸类湿法蚀刻或者并用两者来蚀刻第2绝缘膜52a。通过该蚀刻，第2绝缘膜52b的开口宽度变得比第1绝缘膜50a的开口宽度宽。此外，第2绝缘膜52b的开口宽度比抗蚀剂54的开口宽度窄。
接着，对步骤20、22及24进行处理，形成具备多级形状的场电极构造的栅极电极。图15是示出具备多级形状的场电极构造的栅极电极60的图。场电极构造通过具有置于第1绝缘膜50a的部分和具有置于第2绝缘膜52b的部分而成为多级形状。这样使场电极构造为多级形状，能够提高半导体装置的耐压。
这样，依据本发明的实施方式2的半导体装置的制造方法，通过使第2绝缘膜52为能相对于第1绝缘膜50选择蚀刻的材料，能够形成具备多级形状的场电极构造的栅极电极60。另外，在选择蚀刻第2绝缘膜52a时不蚀刻第1绝缘膜50a，因而能够抑制栅极开口部的侧面蚀刻。
本发明的实施方式2的半导体装置的制造方法的特征在于，使用多种膜作为绝缘膜而使场电极构造为多级形状。因此，只要能够选择蚀刻，绝缘膜的种类也可为2种以上。
另外，也可以除去硬化层后进行选择蚀刻，也可以多次进行选择蚀刻来调整绝缘膜的开口宽度。

Claims (4)

1.一种半导体装置的制造方法，其特征在于，具备：
在半导体层的表面形成绝缘膜的工序；
在所述绝缘膜的表面形成具有开口的抗蚀剂的工序；
使与所述抗蚀剂进行交联反应的图案收缩剂附着在所述抗蚀剂的内周、在所述抗蚀剂的内周形成硬化层的工序；
以所述抗蚀剂及所述硬化层作为掩模蚀刻所述绝缘膜的工序；
除去所述硬化层的工序；
在所述半导体层、所述绝缘膜以及所述抗蚀剂的表面形成金属层的工序；以及
通过剥离法除去所述抗蚀剂及所述抗蚀剂的表面的所述金属层的工序。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，
所述抗蚀剂用因感光而向酸变化的材料形成，
在形成所述硬化层的工序之前使所述抗蚀剂感光，
所述交联反应以所述酸为催化剂、通过对所述图案收缩剂进行加热处理而发生，
所述硬化层的除去用强碱药液进行。
3.如权利要求1或2所述的半导体装置的制造方法，其特征在于，
所述绝缘膜层叠有不同的2种以上的膜。
4.如权利要求1所述的半导体装置的制造方法，其特征在于，
所述绝缘膜层叠有能选择蚀刻的2种以上的膜，
在形成所述金属层的工序之前，具备对所述2种以上的膜之中的至少1个膜以开口宽度比另外的膜宽的方式进行选择蚀刻的工序。
CN201210041968.XA 2011-02-16 2012-02-15 半导体装置的制造方法 Active CN102646582B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011030987A JP5768397B2 (ja) 2011-02-16 2011-02-16 半導体装置の製造方法
JP2011-030987 2011-02-16

Publications (2)

Publication Number Publication Date
CN102646582A CN102646582A (zh) 2012-08-22
CN102646582B true CN102646582B (zh) 2015-03-25

Family

ID=46579729

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210041968.XA Active CN102646582B (zh) 2011-02-16 2012-02-15 半导体装置的制造方法

Country Status (5)

Country Link
US (1) US8524601B2 (zh)
JP (1) JP5768397B2 (zh)
CN (1) CN102646582B (zh)
DE (1) DE102011090172B4 (zh)
TW (1) TWI462161B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318592B2 (en) * 2007-01-10 2016-04-19 Infineon Technologies Americas Corp. Active area shaping of III-nitride devices utilizing a source-side field plate and a wider drain-side field plate
US8946778B2 (en) 2007-01-10 2015-02-03 International Rectifier Corporation Active area shaping of III-nitride devices utilizing steps of source-side and drain-side field plates
WO2008086001A2 (en) 2007-01-10 2008-07-17 International Rectifier Corporation Active area shaping for iii-nitride device and process for its manufacture
US9525052B2 (en) * 2007-01-10 2016-12-20 Infineon Technologies Americas Corp. Active area shaping of III-nitride devices utilizing a field plate defined by a dielectric body
US8987784B2 (en) * 2007-01-10 2015-03-24 International Rectifier Corporation Active area shaping of III-nitride devices utilizing multiple dielectric materials
US8946779B2 (en) * 2013-02-26 2015-02-03 Freescale Semiconductor, Inc. MISHFET and Schottky device integration
DE102014103540B4 (de) 2014-03-14 2020-02-20 Infineon Technologies Austria Ag Halbleiterbauelement und integrierte schaltung
CN105448704B (zh) * 2014-09-30 2018-08-10 中芯国际集成电路制造(上海)有限公司 刻蚀方法
CN104701154A (zh) * 2015-03-11 2015-06-10 北京工业大学 一种使用化学收缩方法实现亚半微米t型栅的制备方法
KR102385502B1 (ko) * 2018-06-27 2022-04-11 미쓰비시덴키 가부시키가이샤 반도체 장치의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211969A (zh) * 2006-12-28 2008-07-02 富士通株式会社 高速大功率氮化物半导体器件及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148508A (ja) 1994-11-22 1996-06-07 Fujitsu Ltd 半導体装置の電極形成方法
TW372337B (en) 1997-03-31 1999-10-21 Mitsubishi Electric Corp Material for forming micropattern and manufacturing method of semiconductor using the material and semiconductor apparatus
US6270929B1 (en) * 2000-07-20 2001-08-07 Advanced Micro Devices, Inc. Damascene T-gate using a relacs flow
EP1335418B1 (en) * 2002-02-05 2005-09-07 Bernd E. Dr. Maile Method of fabricating a T-shaped electrode
KR100475080B1 (ko) * 2002-07-09 2005-03-10 삼성전자주식회사 Ｓｉ-콘테이닝 수용성 폴리머를 이용한 레지스트 패턴형성방법 및 반도체 소자의 제조방법
WO2004100235A1 (ja) * 2003-05-09 2004-11-18 Fujitsu Limited レジストの加工方法、半導体装置及びその製造方法
JP4417677B2 (ja) 2003-09-19 2010-02-17 株式会社東芝 電力用半導体装置
KR100618851B1 (ko) * 2004-04-08 2006-09-01 삼성전자주식회사 반도체 소자 제조용 마스크 패턴 및 그 형성 방법과 미세패턴 형성용 코팅 조성물 제조 방법 및 반도체 소자의제조 방법
JP4197691B2 (ja) 2005-06-21 2008-12-17 株式会社東芝 半導体装置の製造方法
JP2007059711A (ja) * 2005-08-25 2007-03-08 Sumitomo Electric Ind Ltd フィールドプレート構造の形成方法および半導体装置
JP2008066587A (ja) * 2006-09-08 2008-03-21 Toshiba Corp パターン形成方法
KR20080061651A (ko) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 형성방법
JP4427562B2 (ja) * 2007-06-11 2010-03-10 株式会社東芝 パターン形成方法
JP5058733B2 (ja) * 2007-09-12 2012-10-24 ＡｚエレクトロニックマテリアルズＩｐ株式会社 ケイ素含有微細パターン形成用組成物を用いた微細パターン形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211969A (zh) * 2006-12-28 2008-07-02 富士通株式会社 高速大功率氮化物半导体器件及其制造方法

Also Published As

Publication number Publication date
JP2012169539A (ja) 2012-09-06
JP5768397B2 (ja) 2015-08-26
US8524601B2 (en) 2013-09-03
TW201236063A (en) 2012-09-01
DE102011090172A1 (de) 2012-08-16
TWI462161B (zh) 2014-11-21
US20120208365A1 (en) 2012-08-16
DE102011090172B4 (de) 2017-12-21
CN102646582A (zh) 2012-08-22

Similar Documents

Publication Publication Date Title
CN102646582B (zh) 半导体装置的制造方法
US9934971B2 (en) Method of forming an integrated circuit using a patterned mask layer
TWI625784B (zh) 藉由雙頻率電容耦合式電漿利用極紫外線光阻劑之溝槽與孔的圖案化
KR100876805B1 (ko) 나노 임프린트 리소그라피 공정용 템플릿 및 이를 이용한 반도체 소자 제조 방법
US7704680B2 (en) Double exposure technology using high etching selectivity
US8481429B2 (en) Method of manufacturing semiconductor device
US20080160770A1 (en) Method for manufacturing semiconductor device
CN101335184B (zh) 形成半导体器件的微图案的方法
US7541255B2 (en) Method for manufacturing semiconductor device
US20090061635A1 (en) Method for forming micro-patterns
CN101017781A (zh) 异质结双极晶体管t型发射极金属图形制作方法的改进
KR20090011933A (ko) 반도체 소자의 제조방법
US10818508B2 (en) Semiconductor structure and method for preparing the same
JP2007311495A (ja) 半導体装置の製造方法
CN108389791B (zh) GaN基HEMT器件源场板的制备方法及HEMT器件
CN105374671A (zh) T形栅结构的光刻方法
JP2019057638A (ja) 電界効果トランジスタの製造方法
JP4534763B2 (ja) 半導体素子の製造方法
CN115332327A (zh) GaN HEMT器件的栅极制作方法、栅极的结构及电子设备
JP2022000874A (ja) 半導体装置の製造方法
CN117238855A (zh) 半导体器件及其制备方法
JP6094159B2 (ja) 半導体装置の製造方法
CN103400758A (zh) 双重曝光制作高均匀度栅极线条的方法
KR980003843A (ko) 반도체 소자의 미세패턴 형성방법
CN111785624A (zh) 形成浅沟渠结构的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant