DE102011090172A1 - Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

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Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung weist die folgenden Schritte auf: Ausbilden eines Isolationsfilms (34) auf einer Oberfläche einer Halbleiterschicht (32); Ausbilden eines Photolacks (36a) auf einer Oberfläche des Isolationsfilms (34), wobei der Photolack (36a) eine Öffnung aufweist; Ausbilden einer gehärteten Schicht (38a, 38b) auf einem inneren Umfang des Photolacks (36a) durch Aufbringen eines Strukturschrumpfmittels auf den Photolack (36a), wobei das Strukturschrumpfmittel eine Querverbindungsreaktion mit dem Photolack (36a) eingeht; Ätzen des Isolationsfilms (34) unter Verwendung des Photolacks (36a) und der gehärteten Schicht (38a, 38b) als Masken; Entfernen der gehärteten Schicht (38a, 38b) und Ausbilden einer Metallschicht (40) auf einer Oberfläche der Halbleiterschicht (32), auf einer Oberfläche des Isolationsfilms (34) und auf einer Oberfläche des Photolacks (36a). Das Verfahren umfasst weiter einen Schritt des Entfernens des Photolacks (36a) und des Abschnitts der Metallschicht (40) auf der Oberfläche des Photolacks (36a) durch eine Abhebetechnik.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Feldplattenstruktur.
  • Die japanische Patentveröffentlichung 2005-093864 offenbart ein Verfahren zum Herstellen einer Halbleitervorrichtung, welches das Ausbilden eines Isolationsfilms auf einem Abschnitt der Oberfläche einer Halbleiterschicht und das anschließende Ausbilden einer Metallschicht, die sich kontinuierlich auf der Oberfläche der Halbleiterschicht und auf der Oberfläche des Isolationsfilms erstreckt, umfasst. Bei diesem Verfahren zur Herstellung einer Halbleitervorrichtung werden sowohl ein Belichtungs-/Entwicklungsschritt zum Bearbeiten des Isolationsfilms in die gewünschte Form als auch ein Belichtungs-/Entwicklungsschritt zum Bearbeiten der Metallschicht in die gewünschte Form ausgeführt (wobei der letztgenannte Schritt nachstehend als der ”Metallfilm-Belichtungsschritt” bezeichnet wird). Der Abschnitt der Metallschicht, welcher über der Halbleiterschicht liegt, wirkt als eine Gateelektrode und der Abschnitt der Metallschicht, der über dem Isolationsfilm liegt, wirkt als eine Feldplatte.
  • Bei dem Verfahren zum Ausbilden der Feldplatte wird eine Öffnung in dem Isolationsfilm ausgebildet und die Metallschicht wird so ausgebildet, dass sie sich kontinuierlich über der Öffnung und auf der Oberfläche des Isolationsfilms erstreckt (wobei sie den freiliegenden Abschnitt der Halbleiterschicht an der Öffnung bedeckt). Die Feldplatte (d. h. der Abschnitt der Metallschicht, welcher über dem Isolationsfilm liegt) sollte vorzugsweise an einer vorgegebenen Position relativ zum Zentrum der Öffnung ausgebildet werden. Es wurde jedoch herausgefunden, dass die Position der Feldplattenstruktur relativ zum Zentrum der Öffnung aufgrund von Variationen beim Schritt der Metallfilmbelichtung variieren kann, was zu Variationen in den Eigenschaften der Halbleitervorrichtung führt.
  • Die Erfindung wurde gemacht, um die obigen Probleme zu lösen. Es ist deshalb eine Aufgabe der Erfindung, ein Verfahren zum Herstellen einer Halbleitervorrichtung anzugeben, durch welches die Feldplattenstruktur an der gewünschten Position relativ zum Zentrum der Öffnung in dem darunter liegenden Isolationsfilm ohne jegliche Positionsvariation ausgebildet werden kann.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren nach Anspruch 1 gelöst. Weitere Ausgestaltungen sind in den Unteransprüchen angegeben.
  • Gemäß einem Aspekt der Erfindung wird ein Verfahren zum Herstellen einer Halbleitervorrichtung angegeben, welches die folgenden Schritte umfasst: Ausbilden eines Isolationsfilms bzw. einer Isolationsschicht auf einer Oberfläche einer Halbleiterschicht, Ausbilden eines Photolacks auf einer Oberfläche des Isolationsfilms bzw. der Isolationsschicht, wobei der Photolack eine Öffnung aufweist, Ausbilden einer gehärteten Schicht auf einem inneren Umfang des Photolacks durch Aufbringen eines Strukturschrumpfungsmittels auf dem Photolack, wobei das Strukturschrumpfungsmittel eine Querverbindungsreaktion mit dem Photolack eingeht, Ätzen des Isolationsfilms bzw. der Isolationsschicht unter Verwendung des Photolacks und der gehärteten Schicht als Masken, Entfernen der gehärteten Schicht, Ausbilden einer Metallschicht auf einer Oberfläche der Halbleiterschicht, auf einer Oberfläche des Isolationsfilms bzw. der Isolationsschicht und auf einer Oberfläche des Photolacks und Entfernen des Photolacks und des Abschnitts der Metallschicht auf der Oberfläche des Photolacks durch eine Abhebetechnik (Lift-Off-Technik).
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung gehen vollständiger aus der folgenden Beschreibung hervor.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung zeigt;
  • 2 ist eine Darstellung, welche einen Isolationsfilm zeigt, der auf der Oberfläche einer Halbleiterschicht ausgebildet ist, die auf der Oberfläche eines Substrats ausgebildet ist;
  • 3 ist eine Darstellung, welche einen Photolack zeigt, der auf der Oberfläche des Isolationsfilms ausgebildet ist;
  • 4 ist eine Darstellung, welche die Öffnung zeigt, die in dem Photolack ausgebildet ist;
  • 5 ist eine Darstellung, welche gehärtete Schichten zeigt, die durch den RELACS-Prozess gebildet wurden;
  • 6 ist eine Darstellung, welche einen mit Öffnung versehenen Isolationsfilm zeigt, welcher durch Ätzen des Isolationsfilms erzeugt wurde;
  • 7 ist eine Darstellung, welche die Vorrichtung zeigt, nachdem die gehärteten Schichten entfernt wurden;
  • 8 ist eine Darstellung, welche eine ausgebildete Metallschicht zeigt;
  • 9 ist eine Darstellung, welche eine Gateelektrode mit einer Feldplattenstruktur zeigt, die durch eine Abhebetechnik ausgebildet wurde;
  • 10 ist eine Darstellung, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung zeigt, wobei das Verfahren eine Modifikation desjenigen der ersten Ausführungsform ist;
  • 11 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der Erfindung zeigt;
  • 12 ist eine Darstellung, welche einen ersten Isolationsfilm, der auf der Oberfläche der Halbleiteschicht ausgebildet ist, und einen zweiten Isolationsfilm, welcher auf der Oberfläche des ersten Isolationsfilms ausgebildet ist, zeigt;
  • 13 ist eine Darstellung, welche einen ersten mit Öffnung versehenen Isolationsfilm mit einer einzelnen Öffnung und einen zweiten mit Öffnung versehenen Isolationsfilm mit einer einzelnen Öffnung zeigt, welche jeweils durch Ätzen des ersten bzw. des zweiten Isolationsfilms ausgebildet wurden;
  • 14 ist eine Darstellung, welche die Vorrichtung nach dem selektiven Ätzen des zweiten Isolationsfilms zeigt; und
  • 15 ist eine Darstellung, welche eine Gateelektrode mit einer mehrstufigen Feldplattenstruktur zeigt.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Erste Ausführungsform
  • 1 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung zeigt. Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform wird mit Bezug auf 1 beschrieben. Zunächst wird ein Isolationsfilm bzw. eine Isolationsschicht auf der Oberfläche einer Halbleiterschicht ausgebildet (Schritt 10). Dieser Schritt 10 wird mit Bezug auf 2 beschrieben. 2 ist eine Darstellung, welche einen Isolationsfilm 34 zeigt, der auf der Oberfläche einer Halbleiterschicht 32 ausgebildet ist, welche auf der Oberfläche eines Substrats 30 ausgebildet ist. Das Substrat 30 ist aus SiC hergestellt und die Halbleiterschicht 32 ist aus GaN/AlGaN hergestellt. Der Isolationsfilm 34 auf der Oberfläche der Halbleiterschicht 32 ist aus SiN hergestellt.
  • Als nächstes wird ein Photolack auf der Oberfläche des Isolationsfilms 34 ausgebildet (Schritt 12). Dieser Schritt 12 wird mit Bezug auf 3 beschrieben. 3 ist eine Darstellung, welche einen Photolack 36 zeigt, der auf der Oberfläche des Isolationsfilms 34 ausgebildet ist. Der Photolack 36 enthält ein Material, welches zur Säure wird, wenn es Licht ausgesetzt ist.
  • Dann wird eine Öffnung in dem Photolack 36 ausgebildet (Schritt 14). Dieser Schritt 14 wird mit Bezug auf 4 beschrieben. 4 ist eine Darstellung, welche die Öffnung zeigt, die im Photolack ausgebildet wird. Insbesondere wird in Schritt 14 der Abschnitt des Photolacks 36, an dem die Öffnung auszubilden ist, belichtet und dann wird der Photolack entwickelt, wodurch ein mit Öffnung versehener oder ringförmiger Photolack 36a verbleibt (in welchem die Öffnung ausgebildet ist). Es ist anzumerken, dass der innere umfangsseitige Abschnitt des mit Öffnung versehenen Photolacks 36a noch einige Säurekomponenten enthält, obgleich der Abschnitt des Photolacks 36, welcher direkt belichtet wurde, durch den Entwicklungsprozess entfernt wurde.
  • Als nächstes werden gehärtete Schichten durch einen RELACS-Prozess (RELACS = Resolution Enhanced Lithography Assisted by Chemical Shrink = Lithographie mit verstärkter Auflösung, unterstützt durch chemisches Schrumpfen) ausgebildet (in Schritt 16). Dieser Schritt 16 wird mit Bezug auf 5 beschrieben. 5 ist eine Darstellung, welche gehärtete Schichten 38a und 38b zeigt, die durch den RELACS-Prozess ausgebildet wurden. Die gehärteten Schichten 38a und 38b werden durch Aufbringen eines Strukturschrumpfungsmittels, das eine Querverbindungsreaktion in Anwesenheit der Säurekomponenten des Photolacks 36a, welche als Katalysatoren wirken, eingehen kann, am inneren Umfang des Photolacks 36a ausgebildet. Die Querverbindungsreaktion wird durch Wärmebehandlung ausgelöst. Da die gehärteten Schichten 38a und 38b auf dem inneren Umfang des Photolacks 36a ausgebildet werden, ist die Breite der Öffnung, an welcher der Isolationsfilm 34 frei liegt, geringer als die Breite der Öffnung im Photolack 36a, und zwar um eine Menge, die gleich der Summe der Breiten der gehärteten Schichten 38a und 38b ist.
  • Der Isolationsfilm 34 wird dann geätzt (Schritt 18). Dieser Schritt 18 wird mit Bezug auf 6 beschrieben. 6 ist eine Darstellung, welche einen mit Öffnung versehenen Isolationsfilm 34a zeigt, der durch Ätzen des Isolationsfilms 34 erzeugt wurde. Insbesondere wird der Isolationsfilm 34 unter Einsatz des Photolacks 36a und der gehärteten Schichten 38a und 38b als Masken geätzt. Dieses Ätzen wird durch Trockenätzen unter Einsatz von Fluorradikalen, Nassätzen basierend auf Fluorwasserstoffsäure oder eine Kombination hiervon ausgeführt. Somit bildet dieses Ätzen den mit Öffnung versehenen Isolationsfilm 34a mit einer einzelnen Öffnung aus dem Isolationsfilm 34 aus.
  • Dann werden die gehärteten Schichten entfernt (Schritt 20). Dieser Schritt 20 wird mit Bezug auf 7 beschrieben. 7 ist eine Darstellung, welche die Vorrichtung zeigt, nachdem die gehärteten Schichten entfernt wurden. Diese Entfernung der gehärteten Schichten wird unter Verwendung einer stark alkalischen Lösung ausgeführt. Als Ergebnis der Entfernung der gehärteten Schichten liegen die Abschnitte des mit Öffnung versehenen Isolationsfilms 34a, welche unter diesen Schichten waren, zur umgebenden Atmosphäre hin frei.
  • Dann wird eine Metallschicht gebildet (Schritt 22). Dieser Schritt 22 wird mit Bezug auf 8 beschrieben. 8 ist eine Darstellung, welche eine ausgebildete Metallschicht 40 zeigt. Die Metallschicht 40 ist auf den Oberflächen der Halbleiterschicht 32, des mit Öffnung versehenen Isolationsfilms 34a und dem Photolack 36a ausgebildet.
  • Eine Gateelektrode mit einer Feldplattenstruktur wird dann durch eine Abhebetechnik (Schritt 24) ausgebildet. Dieser Schritt 24 wird mit Bezug auf 9 beschrieben. 9 ist eine Darstellung, welche eine Gateelektrode 40a zeigt, die eine Feldplattenstruktur aufweist, welche durch eine Abhebetechnik ausgebildet wurde. Insbesondere wird durch eine Abhebetechnik der Photolack 36a zusammen mit der Metallschicht, die darauf ausgebildet ist, entfernt, wobei die Metallschicht zurückgelassen wird, welche über den Oberflächen der Halbleiterschicht 32 und des mit Öffnung versehenen Isolationsfilms 34a liegt. Diese verbleibende Metallschicht stellt die Gateelektrode 40a mit einer Feldplattenstruktur dar. Die Feldplattenstruktur wird durch den Abschnitt der Metallschicht gebildet, welcher auf der Oberfläche des mit Öffnung versehenen Isolationsfilms 34a belassen ist. Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform umfasst die obigen Schritte.
  • Gemäß dem Verfahren zum Herstellen einer Halbleitervorrichtung nach der ersten Ausführungsform werden die gehärteten Schichten 38a und 38b auf dem inneren Umfang des mit Öffnung versehenen Photolacks 36a ausgebildet, wodurch die Breite der Öffnung, an welcher der darunter liegende Isolationsfilm 34 frei liegt, verringert wird. Der frei liegende Abschnitt des Isolationsfilms 34 wird dann weggeätzt, wodurch der mit Öffnung versehene Isolationsfilm 34a ausgebildet wird. Die gehärteten Schichten 38a und 38b werden dann entfernt, wodurch die Breite der Öffnung, an welcher der mit Öffnung versehene Isolationsfilm 34a frei liegt, vergrößert wird. Die Gateelektrode 40a mit der Feldplattenstruktur wird dann ausgebildet. Dieser Prozess eliminiert die Notwendigkeit eines Schrittes des Freilegens des Metallfilms, wodurch es ermöglicht wird, die Feldplattenstruktur an der gewünschten Position relativ zum Zentrum der Öffnung im Isolationsfilm 34a ohne irgendwelche Positionsvariation auszubilden. Darüber hinaus wird der Herstellungsprozess vereinfacht, da er nicht einen Schritt des Freiliegens des Metallfilms umfasst.
  • 10 ist eine Darstellung, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung zeigt, wobei das Verfahren eine Modifikation desjenigen der ersten Ausführungsform ist. Wie in der Figur gezeigt ist, umfasst die Halbleitervorrichtung, die durch dieses Verfahren hergestellt wurde, eine Schichtstruktur, welche den mit Öffnung versehenen Isolationsfilm 34a und einen Isolationsfilm 33 aus SiOx umfasst. Somit kann die Erfindung bei Halbleitervorrichtungen eingesetzt werden, welche zwei oder mehrere Arten von Isolationsfilmen bzw. Isolationsschichten umfassen, die aufeinandergeschichtet sind.
  • Zweite Ausführungsform
  • 11 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der Erfindung zeigt. In diesem Flussdiagramm sind Schritte, die identisch zu denjenigen der 1 sind, mit den gleichen Bezugszeichen gekennzeichnet und werden hier nicht weiter beschrieben.
  • Zunächst werden ein erster Isolationsfilm und ein zweiter Isolationsfilm bzw. eine erste und eine zweite Isolationsschicht auf der Oberfläche einer Halbleiterschicht ausgebildet (Schritt 10a). Dieser Schritt 10a wird mit Bezug auf 12 beschrieben. 12 ist eine Darstellung, welche einen ersten Isolationsfilm 50 zeigt, der auf der Oberfläche der Halbleiterschicht 32 ausgebildet ist, und einen zweiten Isolationsfilm 52, der auf der Oberfläche des ersten Isolationsfilms 50 ausgebildet ist. Der erste Isolationsfilm 50 ist aus SiN gebildet und der zweite Isolationsfilm 52 ist aus SiOx gebildet.
  • Dann werden nach Ausführung der Schritte 12, 14 und 16 der erste Isolationsfilm 50 und der zweite Isolationsfilm 52 unter Einsatz eines Photolacks 54 und gehärteter Schichten 56a und 56b als Masken geätzt (Schritt 18a). Dieser Schritt 18a wird mit Bezug auf 13 beschrieben. 13 ist eine Darstellung, welche einen ersten mit Öffnung versehenen Isolationsfilm 50a mit einer einzelnen Öffnung und einen zweiten mit Öffnung versehenen Isolationsfilm 52a mit einer einzelnen Öffnung zeigt, welche durch Ätzen des ersten bzw. des zweiten Isolationsfilms 50 bzw. 52 ausgebildet wurden. (Der erste mit Öffnung versehene Isolationsfilm 50a und der zweite mit Öffnung versehene Isolationsfilm 52a werden nachstehend einfach als der erste Isolationsfilm 50a bzw. der zweite Isolationsfilm 52a bezeichnet.)
  • Als nächstes wird der zweite Isolationsfilm 52a selektiv geätzt (Schritt 19). Dieser Schritt 19 wird mit Bezug auf 14 beschrieben. 14 ist eine Darstellung, welche die Vorrichtung zeigt, nachdem der zweite Isolationsfilm 52a selektiv geätzt wurde (es ist anzumerken, dass der verbleibende zweite Isolationsfilm hier als ein zweiter Isolationsfilm 52b bezeichnet wird). Dieses Ätzen des zweiten Isolationsfilms 52a wird durch Trockenätzen unter Einsatz von Fluorradikalen, durch Nassätzen basierend auf Fluorwasserstoffsäure oder durch eine Kombination hiervon ausgeführt. Als Ergebnis dieses Ätzens ist die Breite der Öffnung im resultierenden zweiten Isolationsfilm 52b größer als diejenige der Öffnung im ersten Isolationsfilm 50a. Es ist anzumerken, dass die Breite der Öffnung im zweiten Isolationsfilm 52b geringer ist als diejenige der Öffnung im Photolack 54.
  • Als nächstes werden die Schritte 20, 22 und 24 ausgeführt, um eine Gateelektrode mit einer mehrstufigen Feldplattenstruktur auszubilden. 15 ist eine Darstellung, welche eine Gateelektrode 60 mit einer mehrstufigen Feldplattenstruktur zeigt. Diese Feldplattenstruktur weist einen Abschnitt auf, der über dem ersten Isolationsfilm 50a liegt, und einen Abschnitt, der über dem zweiten Isolationsfilm 50b liegt, wodurch eine Mehrstufenform entsteht. Eine solche Mehrstufenkonfiguration der Feldplattenstruktur verbessert die elektrische Festigkeit der Halbleitervorrichtung.
  • Somit ist gemäß dem Verfahren zur Herstellung einer Halbleitervorrichtung nach der zweiten Ausführungsform das Material des zweiten Isolationsfilms 52 so, dass es selektiv in Bezug auf den ersten Isolationsfilm 50 geätzt werden kann, wodurch es ermöglicht wird, die Gateelektrode 60 mit der mehrstufigen Feldplattenstruktur auszubilden. Da der zweite Isolationsfilm 52a selektiv geätzt wird, unterliegt darüber hinaus zu jenem Zeitpunkt der erste Isolationsfilm 50a keiner Ätzung, was bedeutet, dass die Seitenätzung der Gateöffnung im ersten Isolationsfilm 50a verhindert wird.
  • Das Verfahren zum Herstellen einer Halbleitevorrichtung der zweiten Ausführungsform ist dadurch gekennzeichnet, dass eine mehrstufige Feldplattenstruktur ausgebildet wird, welche eine Mehrzahl an Arten von Isolationsfilmen umfasst. Das heißt, dass diese Feldplattenstruktur zwei oder mehrere Arten selektiv ätzbarer Isolationsfilme umfassen kann.
  • Darüber hinaus kann das selektive Ätzen nach dem Entfernen der gehärteten Schichten ausgeführt werden. Weiter kann eine Mehrzahl an selektiven Ätzvorgängen ausgeführt werden, um die Breiten der Öffnungen in den Isolationsfilmen einzustellen.
  • Gemäß der Erfindung kann die Feldplattenstruktur an der gewünschten Position relativ zum Zentrum der Öffnung im darunter liegenden Isolationsfilm ohne jegliche Positionsvariation ausgebildet werden, und dies wird ohne einen Schritt des Freilegens des Metallfilms verwirklicht.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2005-093864 [0002]

Claims (4)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend die folgenden Schritte: Ausbilden eines Isolationsfilms (34) auf einer Oberfläche einer Halbleiterschicht (32); Ausbilden eines Photolacks (36a) auf einer Oberfläche des Isolationsfilms (34), wobei der Photolack (36a) eine Öffnung aufweist; Ausbilden einer gehärteten Schicht (38a, 38b) auf einem inneren Umfang des Photolacks (36a) durch Aufbringen eines Strukturschrumpfmittels auf dem Photolack (36a), wobei das Strukturschrumpfmittel eine Querverbindungsreaktion mit dem Photolack (36a) eingeht; Ätzen der Isolationsschicht (34) unter Verwendung des Photolacks (36a) und der gehärteten Schicht (38a, 38b) als Masken; Entfernen der gehärteten Schicht (38a, 38b); Ausbilden einer Metallschicht (40) auf einer Oberfläche der Halbleiterschicht (32), auf einer Oberfläche des Isolationsfilms (34) und auf einer Oberfläche des Photolacks (36a); und Entfernen des Photolacks (36a) und des Abschnitts der Metallschicht (40) auf der Oberfläche des Photolacks (36a) durch eine Abhebetechnik.
  2. Verfahren nach Anspruch 1, wobei: der Photolack (36a) aus einem Material gebildet wird, welches bei Zutritt von Licht zu einer Säure wird; der Photolack (36a) vor dem Schritt zur Ausbildung der gehärteten Schicht (38a, 38b) belichtet wird; die Querverbindungsreaktion durch Wärmebehandlung des Strukturschrumpfmittels in Anwesenheit der Säure, welche als ein Katalysator wirkt, ausgelöst wird; und die Entfernung der gehärteten Schicht (38a, 38b) durch Verwendung einer stark alkalischen Lösung verwirklicht wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Isolationsfilm zwei oder mehrere verschiedene Arten von Filmen (50a, 52a) umfasst, die aufeinander geschichtet sind.
  4. Verfahren nach Anspruch 1, 2 oder 3, wobei: der Isolationsfilm zwei oder mehrere Arten von selektiv ätzbaren Filmen (50a, 52a) aufweist, die aufeinander geschichtet sind; und das Verfahren darüber hinaus den Schritt des selektiven Ätzens zumindest einer der zwei oder mehreren Arten von Filmen (52b) vor dem Schritt zur Ausbildung der Metallschicht umfasst, so dass die Breite einer Öffnung in der zumindest einen der zwei oder mehreren Arten von Filmen (52b) größer ist als die Breiten der Öffnungen in den anderen Arten von Filmen (50a).
DE102011090172.8A 2011-02-16 2011-12-30 Verfahren zum Herstellen einer Halbleitervorrichtung Active DE102011090172B4 (de)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014103540A1 (de) * 2014-03-14 2015-09-17 Infineon Technologies Austria Ag Halbleiterbauelement und integrierte schaltung
DE112018007766B4 (de) 2018-06-27 2024-01-25 Mitsubishi Electric Corporation Verfahren zum Herstellen einer Halbleitervorrichtung

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318592B2 (en) * 2007-01-10 2016-04-19 Infineon Technologies Americas Corp. Active area shaping of III-nitride devices utilizing a source-side field plate and a wider drain-side field plate
US8946778B2 (en) 2007-01-10 2015-02-03 International Rectifier Corporation Active area shaping of III-nitride devices utilizing steps of source-side and drain-side field plates
US8987784B2 (en) * 2007-01-10 2015-03-24 International Rectifier Corporation Active area shaping of III-nitride devices utilizing multiple dielectric materials
US9525052B2 (en) * 2007-01-10 2016-12-20 Infineon Technologies Americas Corp. Active area shaping of III-nitride devices utilizing a field plate defined by a dielectric body
WO2008086001A2 (en) 2007-01-10 2008-07-17 International Rectifier Corporation Active area shaping for iii-nitride device and process for its manufacture
US8946779B2 (en) * 2013-02-26 2015-02-03 Freescale Semiconductor, Inc. MISHFET and Schottky device integration
CN105448704B (zh) * 2014-09-30 2018-08-10 中芯国际集成电路制造(上海)有限公司 刻蚀方法
CN104701154A (zh) * 2015-03-11 2015-06-10 北京工业大学 一种使用化学收缩方法实现亚半微米t型栅的制备方法
JP7484479B2 (ja) 2020-06-19 2024-05-16 住友電気工業株式会社 半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093864A (ja) 2003-09-19 2005-04-07 Toshiba Corp 電力用半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148508A (ja) 1994-11-22 1996-06-07 Fujitsu Ltd 半導体装置の電極形成方法
TW372337B (en) 1997-03-31 1999-10-21 Mitsubishi Electric Corp Material for forming micropattern and manufacturing method of semiconductor using the material and semiconductor apparatus
US6270929B1 (en) * 2000-07-20 2001-08-07 Advanced Micro Devices, Inc. Damascene T-gate using a relacs flow
EP1335418B1 (de) * 2002-02-05 2005-09-07 Bernd E. Dr. Maile Verfahren zur Herstellung einer T-förmigen Elektrode
KR100475080B1 (ko) * 2002-07-09 2005-03-10 삼성전자주식회사 Ｓｉ-콘테이닝 수용성 폴리머를 이용한 레지스트 패턴형성방법 및 반도체 소자의 제조방법
JP4287383B2 (ja) * 2003-05-09 2009-07-01 富士通株式会社 レジストの加工方法及び半導体装置の製造方法
KR100618851B1 (ko) * 2004-04-08 2006-09-01 삼성전자주식회사 반도체 소자 제조용 마스크 패턴 및 그 형성 방법과 미세패턴 형성용 코팅 조성물 제조 방법 및 반도체 소자의제조 방법
JP4197691B2 (ja) 2005-06-21 2008-12-17 株式会社東芝 半導体装置の製造方法
JP2007059711A (ja) * 2005-08-25 2007-03-08 Sumitomo Electric Ind Ltd フィールドプレート構造の形成方法および半導体装置
JP2008066587A (ja) * 2006-09-08 2008-03-21 Toshiba Corp パターン形成方法
KR20080061651A (ko) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 형성방법
JP5114947B2 (ja) * 2006-12-28 2013-01-09 富士通株式会社 窒化物半導体装置とその製造方法
JP4427562B2 (ja) * 2007-06-11 2010-03-10 株式会社東芝 パターン形成方法
JP5058733B2 (ja) * 2007-09-12 2012-10-24 ＡｚエレクトロニックマテリアルズＩｐ株式会社 ケイ素含有微細パターン形成用組成物を用いた微細パターン形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093864A (ja) 2003-09-19 2005-04-07 Toshiba Corp 電力用半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014103540A1 (de) * 2014-03-14 2015-09-17 Infineon Technologies Austria Ag Halbleiterbauelement und integrierte schaltung
US9825136B2 (en) 2014-03-14 2017-11-21 Infineon Technologies Austria Ag Semiconductor component and integrated circuit
DE102014103540B4 (de) * 2014-03-14 2020-02-20 Infineon Technologies Austria Ag Halbleiterbauelement und integrierte schaltung
DE112018007766B4 (de) 2018-06-27 2024-01-25 Mitsubishi Electric Corporation Verfahren zum Herstellen einer Halbleitervorrichtung

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