CN102550140A - 组件及其制造方法 - Google Patents

组件及其制造方法 Download PDF

Info

Publication number
CN102550140A
CN102550140A CN2010800437691A CN201080043769A CN102550140A CN 102550140 A CN102550140 A CN 102550140A CN 2010800437691 A CN2010800437691 A CN 2010800437691A CN 201080043769 A CN201080043769 A CN 201080043769A CN 102550140 A CN102550140 A CN 102550140A
Authority
CN
China
Prior art keywords
circuit substrate
wiring
copper foil
internal layer
metal film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800437691A
Other languages
English (en)
Other versions
CN102550140B (zh
Inventor
柏木隆文
堺幸雄
多田信广
蛭间孝之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2009229433A external-priority patent/JP5402482B2/ja
Priority claimed from JP2010020042A external-priority patent/JP2011159785A/ja
Priority claimed from JP2010020044A external-priority patent/JP2011159787A/ja
Priority claimed from JP2010020043A external-priority patent/JP2011159786A/ja
Priority claimed from JP2010020045A external-priority patent/JP2011159788A/ja
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN102550140A publication Critical patent/CN102550140A/zh
Application granted granted Critical
Publication of CN102550140B publication Critical patent/CN102550140B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0707—Shielding
    • H05K2201/0715—Shielding provided by an outer layer of PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0707—Shielding
    • H05K2201/0723—Shielding provided by an inner layer of PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09145—Edge details
    • H05K2201/0919—Exposing inner circuit layers or metal planes at the side edge of the PCB or at the walls of large holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09309—Core having two or more power planes; Capacitive laminate of two power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1316—Moulded encapsulation of mounted components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明提供一种组件及其制造方法，该组件具备：在绝缘层之中内置了1层以上的铜箔的电路基板、在该电路基板上安装的电子部件、在电路基板上密封该电子部件的密封部、和覆盖电路基板的侧面和密封部的表面的金属膜。铜箔的一部分在电路基板的侧面露出，铜箔的露出部的宽度低于200μm，经由露出部而电连接铜箔和金属膜。由此，能够防止白化或裂纹等的产生。

Description

组件及其制造方法
技术领域
本发明涉及用树脂进行模铸成型而得到的组件及其制造方法。
背景技术
利用图19A、19B说明现有技术的组件。
图19A、19B是现有技术的组件的剖视图。在图19A、19B中，现有技术的组件1中，电路基板4、和在该电路基板4上安装的半导体芯片、叠层陶瓷电容器、方片电阻器等部件6被由环氧树脂构成的密封部3密封。进而，在上面形成金属糊剂等金属膜2。
电路基板4由布线(未图示)、地线层5和连接它们的环氧层7构成，其中的布线由在电路基板4的表层或内层设置的铜箔图案构成，地线层5由屏蔽用的铜箔图案构成。其中，环氧层7是在玻璃织布等中含浸环氧树脂而构成的层间绝缘层。
在图19A、19B中，金属膜2是为了进行屏蔽而设置的，其与构成电路基板4的环氧层7、和在环氧层7的壁面处露出的地线层5相连接。
在图19B中，在金属膜2与地线层5的连接部附近产生剥离部8。剥离部8是在切断了电路基板4时在环氧层7与地线层5的界面部分产生的剥离部分(也称为空出部分)。此外，由于剥离部8在显微镜等的观察下显现为白色，因此有时也称为白化部。
图20是针对现有的组件的剥离部进行说明的侧视图。利用图20详细说明剥离部。图20相当于在组件1的表面形成由导电糊剂等构成的金属膜2之前的侧视图。
如图20所示，判断出在电路基板4的侧面露出的地线层5和与地线层5相连的环氧层7之间的界面产生剥离部8a、8b。
在将一片电路基板4分割成多个时，例如在利用切割机等进行切断时，在电路基板4的切断面内容易产生这种剥离部8a、8b。
产生了这种剥离部8a、8b的电路基板4有时会影响到可靠性。在产生了一次的剥离部8a、8b上即便设置金属膜2，使被剥离了一次的环氧层7与由铜箔构成的地线层5之间的界面再次粘结也是很困难的。此外，由于图20是形成金属膜2之前的图，因此未图示金属膜2。
通过切割等将在一片大型的电路基板上安装多个部件6并由密封部3密封之后得到的密封构造体(未图示)分割成多个片，将其作为组件部件1的情况下，容易产生剥离部8a、8b。这是因为在对密封部3和电路基板4这种独立的部材同时进行分割、切断时，应力容易集中在剥离部8a、8b中。也就是说，在现有技术的电路基板4中，在电路基板4的端面(或者切断面)使地线层5露出的情况下，有时在该地线层5和与地线层5邻接的环氧层7的界面处产生如剥离部8这样的界面剥离。
此外，作为本发明所涉及的现有技术文献，已知以下的专利文献1。
现有技术文献
专利文献
【专利文献1】日本特开2006-286915号公报
发明内容
本发明的组件具有：在绝缘层之中内置铜箔的电路基板、在该电路基板上安装的电子部件、密封该电子部件的密封部、和覆盖电路基板的侧面及密封部的表面的金属膜。在电路基板中，铜箔的一部分露出，铜箔的露出部的宽度低于200μm，经由露出部而电连接铜箔和金属膜。根据该结构，本发明的组件能够提高可靠性和屏蔽效果。
再者，本发明的组件能够从在一片电路基板上安装多个电子部件并被由密封树脂构成的密封部覆盖而得到的大型的密封构造体重一次性形成多个小型的分割体。在进行分割时，由于在铜箔和绝缘层之间的界面处不易产生剥离，因此能够提高组件的电连接的可靠性。
附图说明
图1是本发明的实施方式1中的组件的剖视图。
图2说明在本发明的实施方式1中的组件的电路基板的侧面设置的露出部的立体图。
图3是说明在本发明的实施方式1中的组件的电路基板的侧面设置的多层露出部的立体图。
图4是说明在本发明的实施方式1中的组件的电路基板的侧面设置的多层露出部的示意图。
图5A是说明本发明的实施方式1中的组件的制造方法的剖视图。
图5B是说明本发明的实施方式1中的组件的制造方法的剖视图。
图6A是说明本发明的实施方式1中的组件的制造方法的剖视图。
图6B是说明本发明的实施方式1中的组件的制造方法的剖视图。
图7A是本发明的实施方式1中的组件的形成金属膜之前的立体图。
图7B是本发明的实施方式1中的组件的形成金属膜之后的立体图。
图8A是本发明的实施方式1中的组件所具有的铜箔的图案的俯视图。
图8B是本发明的实施方式1中的组件所具有的铜箔的图案的俯视图。
图9A是本发明的实施方式2中的组件的剖视图。
图9B是本发明的实施方式2中的组件的放大剖视图。
图10A是说明本发明的实施方式3中的组件的制造方法的剖视图。
图10B是说明本发明的实施方式3中的组件的制造方法的剖视图。
图10C是说明本发明的实施方式3中的组件的制造方法的剖视图。
图10D是说明本发明的实施方式3中的组件的制造方法的剖视图。
图10E是说明本发明的实施方式3中的组件的制造方法的剖视图。
图11A是说明本发明的实施方式3中的组件的分割情形的剖视图。
图11B是说明本发明的实施方式3中的组件的分割情形的剖视图。
图12A是说明在分割本发明的实施方式4中的组件时设置空隙部的情形的剖视图。
图12B是表示分割本发明的实施方式4中的组件时设置空隙部的情形的剖视图。
图13是表示本发明的实施方式4中的组件的基于扫描型电子显微镜(SEM)的断面照片的图。
图14是图13的示意图。
图15A是表示图13的部分放大照片的图。
图15B是表示图13的部分放大照片的图。
图16A是图15A的示意图。
图16B是图15B的示意图。
图17是说明本发明的实施方式5中的组件的金属膜的剖视图。
图18是本发明的实施方式6中的组件的空隙部附近的剖视图。
图19A是现有技术的组件的剖视图。
图19B是现有技术的组件的剖视图。
图20是说明现有技术的组件的剥离部的侧视图。
具体实施方式
(实施方式1)
以下，利用附图说明本发明的实施方式1中的组件。图1是本发明的实施方式1中的组件的剖视图。
如图1所示，电路基板110具有：在最表层设置的布线105、在内层设置的布线(未图示在内层设置的布线)、和铜箔106(地线层)。
并且，半导体芯片、叠层陶瓷电容器、方片电阻器等电子部件107经由焊料等安装部108而被安装于布线105。此外，安装部108的安装方法并不限于焊料。
利用由添加了陶瓷制填充剂等的环氧树脂等构成的密封部109覆盖电子部件107，从而提高电子部件107的可靠性。
在图1中，示意性示出多个铜箔106在电路基板110的侧面以交错状(也就是交替错开的状态)与金属膜102连接的情况。
作为环氧层104(绝缘层104)，可采用在环氧树脂中含浸玻璃纤维(例如玻璃织布或玻璃无纺布)并使其硬化而得到的物质。或者，也可以利用在环氧树脂中含浸芳族聚酸胺纤维(例如芳族聚酸胺织布或芳族聚酸胺无纺布)并使其硬化而得到的物质。电路基板110在环氧层104中内置了1层以上的铜箔106。
作为密封部109，采用由添加了无机填充剂等的环氧树脂等构成的密封件。在图1中，将密封部109的投影面积(或者底面面积)和电路基板110的投影面积(或者底面面积)设定为大致相等，但是并不限定于此。
例如，在将电路基板110作为中介层(interposer)的情况下，有时电路基板110的投影面积小于密封部109的投影面积。将电子部件107假定为CPU这种半导体元件，在成为中介层的电路基板110上安装裸片(bare chip)之后，在半导体元件上滴下液状的密封树脂(也称为填充树脂)。
作为铜箔106，采用电解铜或轧制铜。铜箔106的厚度通过选择12μm、18μm、36μm等，可将从电路基板110露出的露出部(例如后述的图2的露出部111的宽度)加工成低于200μm。
此外，为了防止铜锈，在金属膜102中添加Ni、Zn等金属材料、或者形成合金是有用的。此外，形成多层也是有用的。此时，优选在最表层使用防锈性优异的Ni等金属材料。优选金属膜102的内层侧以铜为主体。这是为了降低与铜箔106从电路基板110的露出部之间的连接电阻。这是因为，铜的电阻低，因此在屏蔽性(EMI及EMC)方面优异。此外，在金属膜102的内层侧使用钛等，从而能够提高金属膜102与电路基板110或者环氧层104之间的密接性。此外，将在后述的图6A、6B中说明金属膜102的形成方法。
接下来，利用图2说明作为本申请的特征的、使在构成组件101的电路基板110中内置的铜箔106的一部分露出而形成的露出部111的形状。
图2是说明在本发明的实施方式1中的组件101的电路基板的侧面设置的露出部111的立体图。露出部111使电路基板110中内置的铜箔106的一部分在电路基板110的侧面露出。分别由箭头112a、112b、112c、…、112n表示(n为整数)露出部111的宽度。在图2中，以逆时针方向数露出部111。
优选电路基板110的侧面的露出部111的宽度(箭头112a、112b、112n等表示的部分)分别在铜箔106的厚度以上且低于200μm。若露出部111的宽度超过200μm，则有时会产生在上述的图19A、19B、图20中所说明的剥离部8、8a、8b。若露出部111的宽度低于铜箔106的厚度，则加工很困难。此外，在同一平面上相邻地设置多个露出部111的情况下，优选多个露出部111之间相距所使用的铜箔106的厚度以上。
在图2中，在构成电路基板110的环氧层104中内置了一片以上的铜箔106。并且，在铜箔106的周围(例如在4边之中的2边以上、或者3边以上、更优选全部4边)设置露出部111。露出部111是由电路基板110中内置的铜箔106构成的地线图案的一部分通过切断(例如切割)而在其侧面露出的部分。露出部111的上下左右全部被环氧层104覆盖。这样一来，在露出部111的上下左右的侧面，提高了露出部111与金属膜102之间的粘附力。进而，将露出部111的宽度设定为低于200μm(进一步在150μm以下，根据用途还可在100μm以下)。这样一来，相对于露出部111的露出面积，能够相对增加露出部111的上下左右的侧面处的铜箔106与环氧层104之间的粘附面积(或者其比例)。此外，露出部111的高度(或者厚度)由构成露出部111的铜箔106的厚度决定。
在图2中，将各个露出部111的宽度总和设为地线连接全长L。即，将地线连接全长L设定为(由箭头112a表示的宽度)+(由箭头112b表示的宽度)+(由箭头112c表示的宽度)+(由箭头112d表示的宽度)+…+(由箭头112n表示的宽度)＝(地线连接全长L)。此外，n是由1、2、3、……表示的整数。
图3是说明在本发明的实施方式1中的组件的电路基板的侧面设置的多个层的露出部的立体图。
在图3中，多层铜箔106被设置成相互重叠。露出部111a表第2层环氧层104中的铜箔106的露出部111，露出部111b表示第1层环氧层104中的铜箔106的露出部111。
此外，在隔着环氧层104被层叠了多层铜箔106与铜箔106之间设置布线105，这种方法是行之有效的。如图3所示，通过设置多层作为地线图案的铜箔106，由于能够增加经由露出部111与金属膜102电连接的位置，因此可进一步提高屏蔽效果。
图4是说明在本发明的实施方式1中的组件的电路基板的侧面设置的多层露出部的示意图。图4表示按照露出部111完全不重叠的方式来设置多个铜箔106的情形。通过按照完全不重叠的方式、也就是彼此错开的方式进行层叠，能够降低从露出部111a与露出部111b之间的间隙漏出的电磁波。此外，将露出部111a与露出部111b之间的一部分不重叠的情况称为交错状。但是，这并不是像方格花纹那样完全不重叠，而是露出部111a与露出部111b部分重叠的状态也是交错状态的一种，可获得降低电磁波泄漏的效果。
通过如图4那样将露出部111形成为交错状态，可获得降低铜箔106、露出部111a、111b、连接于该铜箔106的金属膜102之间的间隙的泄漏噪声的效果。此外，图4是示意图，露出部111a与露出部111b也可以有一部分重叠。
接下来，利用图5A、5B、6A、6B说明组件101的制造方法的一例。
图5A、5B、6A、6B是说明本发明的实施方式1中的组件101的制造方法的剖视图。利用图5A、5B、6A、6B部分放大安装电子部件107的情形进行说明。
如图5A所示，在电路基板110上安装电子部件107。此外，在一片大的电路基板110上安装多个电子部件107，之后进行切断，以形成多个组件101，这种方法是行之有效的(未图示)。
图5B是表示已将电子部件107安装于电路基板110的情形的剖视图。在电路基板110的电子部件107的安装面侧设置的布线105优选采用所需要的最小限度(即，仅仅是在安装部108中被安装的部分)。这是因为在电路基板110的电子部件107的安装面侧设置的布线105的表面与密封部109相接的情况下，有可能产生粘附性不足、焊料溢流(solder flush)等课题。
图6A、6B是说明组件101的制造方法的一例的剖视图。分割体113是以如下方式形成的，即：在一片大的电路基板110上安装多个电子部件107，以环氧树脂等覆盖，在形成密封部109之后切割成一个一个片状。在后述的图10A～10E重新说明分割体113的制造。
如图6A所示，形成分割体113。然后，如图6B所示，形成金属膜102。这样一来，可提高铜箔106的露出部111与在该露出部111上形成的金属膜102之间的粘附性。
图7A是本发明的实施方式1中的组件的形成金属膜之前的立体图。图7B是本发明的实施方式1的组件的形成金属膜之后的立体图。利用图7A、7B说明以覆盖露出部111的方式形成金属膜102的情形。
图7A是表示安装于电路基板110的电子部件107(参照图6A)被密封件覆盖而形成密封部109之后被分割成规定形状而得到的分割体113的立体图。此外，也可以在一片电路基板110上安装多个电子部件107，利用密封件将其整体一次性(或者根据需要单独地)覆盖之后分割成多个。分割时能够采用切割装置等将分割体113形成为四边分别为直线状的四边形，这样可提高作业性。
此外，优选分割体113的形状从上面观察时为正方形或长方形等四角形(作为立体的形状是长方体)。通过采用这种构造，可利用切割装置等从密封后的大的构造体分割、切断出小的多个分割体113。此外，在进行该分割时，能够用切割装置对电路基板110和密封部109同时进行分割、切断。
图7B是表示在分割体113上通过溅射装置形成金属膜102之后的状态的立体图。此外，优选金属膜102的形成采用溅射法。通过采用溅射法，可提高与作为基底的环氧层104或露出部111之间的粘附力。此外，在金属膜102的形成中，根据需要可采用镀覆方法或涂敷导电性糊剂。
如图7A所示，将铜箔106形成2层以上，使至少露出部111的一部分以上在厚度方向上错开，这种方法是行之有效的。
在图7B中，虚线表示隐藏在金属膜102之下的露出部111。此外，优选露出部111被设置在电路基板110的多个侧面(优选3个侧面，更优选4个侧面)。
图8A、8B是表示本发明的实施方式1中的组件101(参照图7A)所具有的铜箔106的图案的一例的俯视图。在电路基板110(参照图7A)中形成多个图8A、8B所示的铜箔106的图案之后进行分割，从而能够形成露出部111(参照图7A参照)。在图8A、8B中，露出部111a表示第2层环氧层104中的铜箔106的露出部111，露出部111b表示第1层环氧层104中的铜箔106的露出部111。
如图8A、8B所示，通过使铜箔106形成图案，从而能够在组件101的侧面形成图2～4、7A中所示的露出部111。
此外，通过在厚度方向上层叠图8A、8B所示的图案，能够如图7A、7B所示那样形成在厚度方向上交错的露出部111。
接下来，利用表1、表2、表3说明在电路基板110的端部露出的铜箔106的图案宽度(露出部111的宽度)的最优化方案。
表1例示了针对由在电路基板110侧面露出的铜箔106构成的露出部111的图案宽度(露出部111的宽度)和剥离部的产生之间的关系进行评价之后的结果。表1中的白化率表示以白化的有无来表示剥离的有无，表示剥离的产生率。
【表1】
图案宽度(露出部的宽度)与白化率之间的关系
Figure BDA0000148688500000091
以下表示表1的评价样品的制作方法。在1片大的环氧基板(N＝10片)中设置图5A、5B所示的2层铜箔106。铜箔106的厚度为36μm。进而如图6A、6B、7A、7B、8A、8B所示那样制作组件101基板。最后，用切割装置将密封部109和电路基板110同时切断为规定形状(例如5mm四角形)。用显微镜观察在切断面露出的露出部111，表1中表示研究了有没有产生剥离部的结果。
表1中的图案宽度是指由图2～图4的箭头112a～112n表示的露出部的宽度，单位为μm。
对于表1中的白化率，在一个露出部111中虽然是少量但只要产生了剥离或裂纹等就将该情况作为产生(NG)，将在露出部111中完全没有产生剥离或裂纹等的情况作为良品(OK)。并且，相对于多个露出部111的总和，以百分率来表示NG数。
根据表1可判断出在露出部111的宽度为150μm以下时没有产生剥离部。此外，判断出在露出部111的宽度为200μm以上时容易产生剥离部。
根据表1的结果可判断出，当图案宽度达到一定以上(例如200μm以上)时，白化率急剧上升。这意味着在通过切割等部分产生了剥离部的情况下，该剥离部会生长得较大。或者，意味着在铜箔106与环氧层104之间的界面产生了一次剥离之后，再也不会贴紧、或者再也不会粘结。
根据这些的实验结果，针对剥离(或者白化)可想到以下情况。即，通过进行切割并不是一定会在铜箔106和环氧层104之间的界面处产生剥离。在同时切割铜箔106和环氧层104的情况下，直至作为阈值的长度(露出部的宽度)，至少铜箔106与环氧层104之间的界面的粘结力是抑制因切割引起的剥离力的。但是，在超过作为阈值的长度时，至少铜箔106与环氧层104之间的界面的粘结力变得低于因切割产生的剥离力，从而产生剥离。并且在产生了一次剥离的情况下，该剥离会进一步扩大。此外，该阈值考虑了露出部111距离左右的长度。这是因为在切断铜箔106时切割开始的露出部111端部和切割要结束的露出部111端部的剥离产生率都较低。而且还因为在露出部111的中央部分最容易产生剥离部。
根据该结果判断出在对由密封部109和电路基板110构成的密封构造体进行分割时容易产生剥离或白化、裂纹等。此外，预料到在这种白化或裂纹的产生中，伴随着密封部109的切断而产生的切屑(例如无机填充剂)的存在也是其原因之一。这是根据尽管使铜箔106的厚度改变至12μm～36μm但还是获得了与上述的表1同样的结果而能够类推的。
利用表2、表3说明通过露出部111和露出部111的间隙(以下，作为缝隙宽度)的最优化来降低泄漏噪声的一例。
表2是表示针对多个露出部111与露出部111的间隙即缝隙宽度、和成为噪声的信号的泄漏进行EMI评价之后的一例的表。
表2中的λ表示在组件内产生的2.4GHz频带的无用辐射的波长。如图4所示，所谓交错状态表示在多个铜箔106中设置的露出部111按照在厚度方向上交替错开的方式进行设置的状态。如上述图3所示，所谓平行状态是将在多个铜箔106中设置的露出部111按照在厚度方向上重叠的方式来进行设置的状态。
【表2】
缝隙宽度或露出部的状态与屏蔽效果之间的关系
Figure BDA0000148688500000101
表2表示数值越小则屏蔽效果越高的状态。此外，在表2中，在将地线连接长度设为L时，L＜(λ/8)。再者，缝隙宽度W被设为W＜3L。此外，在表2中将W设定为比3L略小的值。
根据表2可判断出，与平行设置露出部111(在铜箔106的厚度方向上大致完全一致的状态)相比，交错设置露出部111(在铜箔106的厚度方向上平行地错开的状态)更好。此外，表2是2.4GHz的基本频率下的评价结果。
表3是针对地线连接全长L和EMI的关系进行评价的结果的一例。
【表3】
使露出部平行时的地线连接长度与屏蔽效果之间的关系
Figure BDA0000148688500000111
表3是表示改变地线连接全长L时的2.4GHz的屏蔽效果的表。是将组件101的全部外周连接于地线的状态设定为100％、对将其连接状态降低至15％时的屏蔽效果进行仿真的结果。
表3表示数值越小则屏蔽效果越高的状态，为了得到-68dB以下的屏蔽效果(使用组件101)，判断出需要地线连接全长L为组件101的全部外周的15％以上。
使用金属罩构造的屏蔽件的现有构造的组件101的屏蔽效果约为-70dB。由此，如果确保地线连接全长L相对于组件101的全部外周约为20％以上，则能够实现没有问题的水准。
此外，优选地线连接全长L的上限在50％以下、更优选小75％以下(进一步在80％以下)。这是因为当超过80％时金属膜102有可能产生剥离。
(实施方式2)
接下来，利用附图说明改善铜箔的露出部111和金属膜102之间的粘附性的例子。图9A、9B是本发明的实施方式2中的组件的剖视图。多个电子部件107经由安装部108被安装于上表面布线114。
电路基板110具有向上内层布线115和向下内层布线117。向下内层布线117、向上内层布线115都是内置在电路基板110中的内层布线之一。内层布线的一部分为地线图案。并且，构成作为地线图案的内层布线的铜箔106(地线层)的一部分在电路基板110侧面露出，成为露出部111。
图9A是实施方式2中的组件101的剖视图。如图9A所示，组件101具有电路基板110、密封部109、和覆盖它们的金属膜102。金属膜102通过溅射等薄膜法而形成。
电路基板110具有环氧层104、1层以上的向上内层布线115、1层以上的向下内层布线117、上表面布线114、背面布线116。环氧层104是在玻璃纤维等芯材(core material)(未图示)中含浸环氧树脂(未图示)而形成。
上表面布线114是在电路基板110的密封部109侧或者在内置于密封部109的电子部件107侧的表面设置的布线，相当于将电子部件107经由安装部108进行安装的部分。
背面布线116是电路基板110的非模铸侧的部分，是用于将组件101安装于其他电路基板(未图示)或母基板(未图示)的布线。
所谓向上内层布线115是在电路基板110中内置的内层布线之一，构成布线的铜箔106的光泽面120朝上(即，上表面布线114侧)。此外，向上内层布线115的粗糙面121侧朝下(即，背面布线116侧)。
向下内层布线117中构成布线的铜箔的光泽面120向下。也就是说，朝向密封部109的相反侧、即背面布线116侧。此外，所谓向下是为了方便表述而采用的语言，表示模铸的相反侧。此外，向下内层布线117的粗糙面121侧朝上(即，上表面布线114侧)。其中，作为向下内层布线117及向上内层布线115，采用一面是光泽面120而另一面是粗糙面121的铜箔106(有时也称为单面光泽的铜箔)。这是因为光泽面120在露光时的图案分辨率方面较出色，而粗糙面121在与环氧层104侧的粘附性方面较出色。此外，为了使铜箔的一面形成光泽面120，而使另一面形成粗糙面121，采用处理液或者粗化处理液是有用的。
在图9A、9B中，对于金属膜102而言，利用溅射装置(未图示)在组件101的5个面(即，顶面和4个侧面共计5个面)内形成作为屏蔽的金属膜102。通过利用溅射装置来形成金属膜102，从而能够实现金属膜的薄层化，进而实现金属膜的低电阻化。
此外，在金属膜102与成为地线的向上内层布线115或向下内层布线117之间的连接部(在电路基板110的断面露出的向上内层布线115或向下内层布线117)中形成第1悬垂部118和第2悬垂部119。由此，能够使向上内层布线115、向下内层布线117与金属膜102之间的连接面积变宽，可获得提高屏蔽性的效果。本发明中的“悬垂”相当于在金属加工时产生的部分。这样的悬垂在英语中有时被称为“shear drop”或者“shear droop”。这是为了通过溅射装置在组件101的5个面设置金属膜102时使组件101的侧面侧的金属膜102的膜厚容易变得比组件101的顶面侧的膜厚薄。进而，通过形成第1悬垂部118、第2悬垂部119，从而能够使向上内层布线115、向下内层布线117与金属膜102之间的连接面积变宽。通过这样减小金属膜102的电阻值，可获得进一步提高屏蔽性的效果。
此外，通过使第2悬垂部119的大小大于第1悬垂部118，从而在屏蔽性容易下降的电路基板110的下侧能够减小成为地线的向下内层布线117与金属膜102之间的连接电阻。即，能够提高组件101的电连接可靠性和屏蔽性。在此，所谓悬垂部的大小是悬垂部的宽度、面积、厚度的任意一个以上，所谓电路基板110的下侧是用于安装组件101的母基板侧或者背面布线116侧。
图9B是对图9A的第1悬垂部118、第2悬垂部119附近进行部分放大后的剖视图。如图9B所示，在向上内层布线115的光泽面120侧形成第1悬垂部118，在向下内层布线117的光泽面120侧形成第2悬垂部119。
此外，第1悬垂部118可以比较小，但是优选第2悬垂部119具有一定以上的大小(优选是向下内层布线117的厚度的0.5倍以上且10倍以下)。这是为了在屏蔽性容易下降的电路基板110的下侧通过增大第2悬垂部119来减小成为地线的内部布线与成为屏蔽部的金属膜102之间的连接电阻。
此外，在环氧层104中使用含有玻璃纤维125等芯材的物质，从而即便在组件101的下部的环氧层104侧的断面内设置了破损部分的情况下，也能够通过芯材来控制破损部分的生长。在此，所谓组件101的下部是指向下内层布线117与背面布线116之间，所谓破损部分是指例如后述的空隙部124。此外，即便在产生了裂纹等的情况下，环氧层104所包含的芯材也能够防止环氧层104所包含的环氧树脂的脱落。
此外，密封部109可以采用由添加了用于调整热膨胀系数等的无机填充剂等的环氧树脂等构成的密封件。
作为构成上表面布线114、向上内层布线115、向下内层布线117、背面布线116等的铜箔106，采用电解铜或轧制铜。铜箔的厚度选择12μm、18μm、36μm等，从而容易形成从该电路基板110露出的露出部(进而，形成第1悬垂部118、第2悬垂部119)。
(实施方式3)
接下来，作为实施方式3，利用图10A～图11B说明组件101(参照图9A)的制造方法的一例。
图10A～10E是说明本发明的实施方式3中的组件101的制造方法的剖视图。
作为粘结层122，例如可以使用切割带(dicing tape)。切割槽123相当于通过切割形成的分割槽。
如图10A所示，在电路基板110上安装电子部件107。
图10B是表示已将电子部件107安装于电路基板110的情形的剖视图。
图10C是表示在安装了电子部件107的电路基板110上形成密封部109的情形的剖视图。密封部109可以使用模铸材料(例如，在环氧树脂中添加了热膨胀系数调整用的陶瓷填充剂等而得到的材料)。此外，模铸中可以使用模具、压模、加热装置(这些未图示)等。
如图10C所示，将这样得到的样品固定在粘结层122上，从而容易由切割装置(未图示)进行分割(或者切断)。
图10D是表示由切割装置将图10C中制作的样品分割(或者切断)为规定尺寸的情形的剖视图。
图10E是说明在图10D中得到的样品的表面利用溅射装置(未图示)形成金属膜102的情形的剖视图。此外，在图10D至图10E的状态中，也可以将单独分割(或者切断)而得到的样品重新粘贴在其他的粘结层122上。
在图10A～10E中并未图示在电路基板110的表面形成的、电子部件107的安装用上表面布线114、背面布线116、向上内层布线115或向下内层布线117、或者阻焊(solder resist)等。
以上，如图10A～10E所示，在1片电路基板110上安装多个电子部件107，利用模铸用的密封件对其整体进行一次覆盖，形成一个大的密封构造体。然后，如图10D所示，用切割装置等将该密封构造体分割(或者切断)成多个，能够形成各个的组件(例如图6A的分割体113)。
接下来，利用图11A、11B详细说明分割组件101时的情形。图11A、11B是说明对安装了本发明的实施方式3中的组件101的电子部件107之后的电路基板110进行分割的情形的剖视图。
图11A表示对电路基板110进行切割之前的状态，图11B表示对电路基板110进行切割之后的状态。
如图11A所示，电路基板110具有1层以上的向上内层布线115、1层以上的向下内层布线117、和对它们进行层间连接的多个环氧层104。此外，在图11A、11B中并未图示在电路基板110的表面设置的上表面布线114、背面布线116、阻焊(solder resist)、和对多个内层之间进行层间连接的通孔部分等。
在图11A中，向上内层布线115按照使其光泽面120朝向设置于电路基板110的上侧的上表面布线114侧(未图示)的状态被形成1层以上。向下内层布线117按照使其光泽面120朝向设置于电路基板110的下侧的背面布线116侧(未图示)的状态被形成1层以上。
接下来，如图11B所示，通过形成切割槽123，从而使得第2悬垂部119大于第1悬垂部118。
图11B表示切割之后的状态。如图11B所示，使切割装置的旋转刀片(未图示)抵接电路基板110，从而形成切割槽123。
在图11B中，所谓第1悬垂部118是在向上内层布线115的光泽面120内产生的悬垂部。在此，所谓的悬垂部是伴随着切割的旋转刀片的旋转，铜箔的一部分成为悬垂部(或者是一种毛口部)的部分。
如图11B所示，在电路基板110的中央部的靠上方(即上表面布线114侧)处，设置向上内层布线115。由此，能够使得在向上内层布线115的光泽面120侧产生的第1悬垂部118比在向上内层布线115的粗糙面121侧产生的悬垂部(未图示)大。根据该结构，可提高向上内层布线115与环氧层104之间的粘附性的同时，能够增大向上内层布线115的断面部分(包含第1悬垂部118)与金属膜102之间的粘附面积。
此外，如图11B所示，在电路基板110的中央部的靠下方(即背面布线116侧)处，设置向下内层布线117。由此，能够使得在向下内层布线117的光泽面120侧产生的第2悬垂部119比在向下内层布线117的粗糙面121侧产生的悬垂部(未图示)大。此外，能够使在向下内层布线117的光泽面120侧产生的第2悬垂部119比在向上内层布线115的粗糙面121侧产生的悬垂部(未图示)大。进而，还能够使在向下内层布线117的光泽面120侧产生的第2悬垂部119比在向上内层布线115的光泽面120侧设置的第1悬垂部118大。这样，通过使在向下内层布线117的光泽面120侧设置的第2悬垂部119比其他悬垂部大，从而能够增大向下内层布线117与金属膜102之间的粘附面积。这对于在通过溅射形成了金属膜102时解决电路基板110的下侧(背面布线116侧)的金属膜厚变得比上侧(上表面布线114侧或者密封部109侧)的金属膜厚还薄而导致薄片电阻增加的问题是有效的。
(实施方式4)
利用图12A、12B说明进一步改良之后的组件。
图12A、12B是表示在分割本发明的实施方式3中的组件时设置空隙部的情形的剖视图。
在图12A中，在电路基板110的背面侧(被背面布线116和向下内层布线117夹持的环氧层104的、与切割槽123相面对的面)设置空隙部124。
图12A表示在切割时环氧层104(绝缘层104)的一部分破损而形成空隙部124的情形。图12B表示在图12A中形成的空隙部124的一部分被填充了铜箔106(在图中是向下内层布线117)的一部分的情形。
如图12A、12B所示，在切割时，在被背面布线116和向下内层布线117夹持的环氧层104的、与切割槽123相面对的面上设置空隙部124。通过空隙部124，可提高向下内层布线117与环氧层104之间的粘附性。进而，在金属膜102的外侧设置绝缘膜131时，通过该空隙部124也能够提高金属膜102与电路基板110的绝缘性。
如上所述，在环氧层104的侧面设置多个空隙部124，在该空隙部124中填充向下内层布线的一部分等，从而提高组件101的特性。
接下来，利用图13、14说明组件101的电路基板110的构造。图13是表示本发明的实施方式4中的组件在扫描型电子显微镜(SEM)下的断面照片的图。图14是图13的示意图。
图13是表示发明者制作的组件101的电路基板110在SEM(扫描型电子显微镜)下的断面照片的图的一例。在图13中，倍率为200倍，刻度表示100μm的长度。电路基板110具有玻璃纤维125、填充剂126、和阻焊127等。
组件101具有电路基板110、电子部件107、密封部109、和金属膜102。电路基板110具有在芯材(例如玻璃纤维125)中浸渍了环氧树脂的环氧层104、铜箔的光泽面120朝上的向上内层布线115、和光泽面120向下的向下内层布线117。进而，电路基板110具有上表面布线114和背面布线116。电子部件107被安装于上表面布线114。密封部109在电路基板上对电子部件107进行模铸密封。此外，电路基板110具有伴随第1悬垂部118而露出的向上内层布线115和伴随第2悬垂部119而露出的向下内层布线117。由通过溅射等形成的金属膜102来覆盖密封部的表面。
然后，在构成组件101的环氧层104的侧面上设置空隙部124。在空隙部124中填充向下内层布线117的一部分，从而使第2悬垂部119变大。进而在向下内层布线117与背面布线116之间的环氧层104的断面设置多个空隙部124。由此，能够将第2悬垂部119形成得比第1悬垂部118大。在通过溅射等形成了金属膜102的情况下，越是靠下侧(即背面布线116侧)，则金属膜102的厚度越薄。因此，可有效地解决金属膜102的薄片电阻增加、很难与成为地线的铜箔连接的课题。
如图13、图14所示，优选在电路基板110(或者环氧层104)的侧面(或者切割槽123)设置多个空隙部124。此外，所谓的多个也包含一个空隙部124的一部分被分支为多个的情况。这是因为：即便空隙部124仅仅是一个，如果可被分支为多个，则容易在该空隙部124中填充铜箔的一部分，而且可获得提高与绝缘层的粘附性(或者固着效果(anchor effect))的效果。
此外，优选在电路基板110的四个侧面(或者四个与切割槽123相面对的面)上分别设置空隙部124。这样一来，在组件101的所有的侧面，容易向该空隙部124填充铜箔的一部分，可获得提高与环氧层104的粘附性(或者固着效果)的效果。
将空隙部124设成在环氧层104侧、特别是在向下内层布线117与背面布线116(未图示背面电极)之间的环氧层104侧的断面处设置的裂纹或破损是有效的方法。
将空隙部124设置在向下内层布线117与背面布线116之间的、环氧层104内，也是有用的。此外，在空隙部124中填充向下内层布线117的一部分作为第2悬垂部119，从而能够增大第2悬垂部119，且能够减小金属膜102与向下内层布线117之间的连接电阻。
此外，利用空隙部124，(即，切割时向空隙部124的一部分填充或者压入构成向下内层布线117的铜箔的一部分)，从而能够更有效地增大第2悬垂部119。
此外，通过利用空隙部124，当然可容易使第2悬垂部116比第1悬垂部118还大。此外，也可以在空隙部124内部填入金属膜102的一部分。
接下来，利用图15A、15B、16A、16B进行更为详细的说明。
图15A、15B是表示图13的部分放大照片的图。图16A、16B是图15A、15B的示意图。图15A是图13所示的向上内层布线115和金属膜102之间的连接部分的放大图。如图15A所示，通过在向上内层布线115的光泽面120侧设置第1悬垂部118，能够增加向上内层布线115和金属膜102之间的粘附面积，能够减小相互的粘附强度或接触电阻。此外，尽管也可以在向上内层布线115的粗糙面121侧设置悬垂部(没有赋予编号)，但是优选该悬垂部的大小被抑制在粗糙面121的程度。由于第1悬垂部118是利用向上内层布线115的光泽面120侧和与该光泽面120侧接触的环氧层104之间的粘附性较低而形成的，因此能够形成得较大。
图15B是图13所示的向下内层布线117和金属膜102之间的连接部分的放大图。如图15B所示，通过在向下内层布线117的光泽面120侧设置第2悬垂部119，从而能够增加向下内层布线117与金属膜102之间的粘附面积，能够减小相互的粘附强度和接触电阻。此外，尽管也可以在向下内层布线117的粗糙面121侧设置悬垂部(没有赋予编号)，但是优选该悬垂部的大小被抑制在粗糙面121的程度。由于第2悬垂部119是利用向下内层布线117的光泽面120侧和与该光泽面120侧接触的环氧层104之间的粘附性较低而形成的，因此能够形成得较大。
此外，设置空隙部124并在该空隙部124的一部分填充向下内层布线117的一部分来作为第2悬垂部119是行之有效的方法。
此外，如图15B所示，作为空隙部124而利用裂纹(或者破损)时，因为能够通过内置在环氧层104中的玻璃纤维125来抑制继续生长，所以不会影响到可靠性等。
在图15A、15B中，刻度表示100μm。优选空隙部124的最大长度低于200μm(优选在100μm以下)，空隙部124的厚度(或者高度)为50μm以下(优选在30μm以下)。在空隙部124的最大长度超过200μm或者厚度超过50μm时，有时由玻璃纤维125带来的抑制效果会下降。
图16A是表示图15A所示的向上内层布线115和金属膜102之间的连接部分的示意图。如图16A所示，通过在向上内层布线115的光泽面120侧设置第1悬垂部118，从而可增加向上内层布线115与金属膜102之间的粘附面积，并且能够减小相互的粘附强度和接触电阻。
图16B是表示图15B所示的向下内层布线117和金属膜102之间的连接部分的示意图。如图16B所示，通过在向下内层布线117的光泽面120侧设置第2悬垂部119，能够增加向下内层布线117和金属膜102之间的粘附面积，可减小相互的粘附强度和接触电阻。
此外，设置空隙部124并在该空隙部124的一部分填充向下内层布线117的一部分来作为第2悬垂部119是行之有效的方法。
(实施方式5)
接下来，利用图17说明组件101(参照图9A)的应用例的一例。图17是说明本发明的实施方式5中的组件101的金属膜102的剖视图。
在图17中，金属膜102由基底电极层128、铜电极层129和表面电极层130构成。
在此，基底电极层128是用于提高与成为基底的电路基板110(例如在玻璃纤维中浸渍环氧树脂而构成的环氧树脂基板的断面)的粘附性的电极层。基底电极层128例如可以选择以Ti、Ni、Cr为主体的(优选Ti、Ni、Cr都为50wt％以上)的同一金属元素。或者，基底电极层128也可以选择Ti、Ni、Cr之中的一种以上的元素与其他金属元素的组合(可以是合金)。Ti、Ni、Cr分别相对于电路基板110(特别是成为绝缘层的环氧树脂)的粘附力较高。此外，优选基底电极层128的厚度在0.01μm以上且0.50μm以下。在厚度低于0.01μm的情况下，有时与基底之间的粘附性下降。此外，当厚度超过0.50μm时，在成分方面存在问题。
此外，金属膜厚的测量可通过扫描型电子显微镜(SEM)来观察断面、或使用金属膜厚计来进行测量。
铜电极层129是以Cu为主体的金属膜(含有90wt％以上、优选95wt％以上的Cu的金属膜)。这是因为在铜电极层129所包含的Cu元素的纯度低于90wt％的情况下会影响到薄片电阻或屏蔽性。优选铜电极层129的厚度在0.1μm以上且10.0μm以下。在厚度低于0.1μm的情况下，有时无法获得所需的屏蔽效果。当厚度超过10.0μm时，有时会受到成膜时的残留应力等的影响。
此外，根据需要，也可以设置表面电极层130。表面电极层130例如起到铜电极层129的防锈层、或者氧化防止层的作用是有用的。例如，使表面电极层130形成Ni-Cu合金是有效的方法。此外，能够根据在溅射装置中设置的目标的合金比例来调整Ni-Cu的合金比例。在采用一般的磁控管溅射装置(magnetron sputtering device)进行成膜时，如果使用Ni为65％、Cu为35％附近的表示弱磁性(或者非磁性)的合金，则具有能够增大目标厚厚度且能够降低目标更换频度的效果。优选表面电极层130的厚度在0.1μm以上且1.0μm以下。
此外，优选基底电极层128、铜电极层129、表面金属层130是用一个溅射装置连续形成的，例如在真空中不间断地、或者在成膜过程中并不将样品暴露在大气中而形成的。根据需要设置表面金属层130即可。采用一个溅射装置(优选在一个真空空间中)连续地使用多个目标并通过溅射来蒸镀金属膜。由此，能够防止与基底电极层128、铜电极层129、以及根据需要设置的表面金属层130之间的界面处的电阻值的增加。这是因为可防止因暴露在空气中而形成氧化层。
(实施方式6)
接下来，利用图18说明组件101(参照图9A)的应用例的一例。图18是本发明的实施方式6中的组件的空隙部124附近的剖视图。利用图18说明在金属膜102上进一步设置绝缘膜131以使其绝缘的情形。
空隙部124和金属膜102被绝缘膜131覆盖。此外，也可以在空隙部124的内部填充绝缘膜131。通过由绝缘膜131覆盖空隙部124的表面、或者在空隙部124的内部填充绝缘膜131，能够抑制空隙部124的生长、或改善可靠性。
此外，作为绝缘膜131使用热固性树脂(例如环氧树脂等)或UV硬化树脂等的硬化性树脂，可提高电路基板110的可靠性。此外，绝缘膜131使用与环氧树脂之间的粘附性、亲和性较高的树脂(例如市面上的涂敷用环氧系热固性树脂材料)是有用的。此外，根据需要，也可以在绝缘膜131中使用添加了着色剂或无机填充剂的热固性树脂。此外，也可以将市面上的阻焊用作绝缘膜131。
为了以覆盖金属膜102的一部分以上的方式(进而还覆盖空隙部124的方式)形成绝缘膜131，可采用印刷或涂敷(喷涂(spray)、电镀(dip)、浸渍(immersion)、粉体涂敷(powder coating))的技术。此外，在对构成绝缘膜131的树脂材料(优选液状)进行印刷或者涂敷之后，通过加热使其降低粘度，从而能够使树脂材料浸渍到空隙部124中。此外，在使树脂材料浸渍到空隙部124中时，可兼用真空装置(或者加压装置)，从而能够使树脂材料浸渍到空隙部124中。
此外，在空隙部124的内部填充绝缘膜131的一部分，能够抑制空隙部124(或者裂纹)的生长。
(产业上的可利用性)
根据本发明的组件及其制造方法，能够实现EMI、EMC特性优异的组件，能够实现电子设备的小型化、高密度安装、以及窄间距安装。
符号说明：
101组件
102金属膜
104环氧层(绝缘层)
105布线
106铜箔(地线层)
107电子部件
108安装部
109密封部
110电路基板
111、111a、111b露出部
113分割体
114上表面布线
115向上内层布线
116背面布线
117向下内层布线
118第1悬垂部
119第2悬垂部
120光泽面
121粗糙面
122粘结层
123切割槽
124空隙部
125玻璃纤维
126填充剂
127阻焊(solder resist)
128基底电极层
129铜电极层
130表面电极层
131绝缘膜
权利要求书(按照条约第19条的修改)
1.一种组件，其具有：
电路基板，其在绝缘层之中内置铜箔；
电子部件，其被安装在所述电路基板上；
密封部，其密封所述电子部件；和
金属膜，其覆盖所述电路基板的侧面和所述密封部的表面，
所述铜箔的一部分在所述电路基板的侧面露出，所述铜箔的露出部的宽度低于200μm，经由所述露出部而电连接所述铜箔和所述金属膜，
所述金属膜具有：包含Ti、Ni、Cr的任意一种的基底电极层、和由90wt％以上的铜构成的铜电极层，
通过溅射法形成所述金属膜。
2.根据权利要求1所述的组件，其中，
所述铜箔形成为2层以上，以彼此重叠的方式形成所述露出部。
3.根据权利要求1所述的组件，其中，
所述铜箔形成为2层以上，以交错状态形成所述露出部。
4.一种组件，其具有：
电路基板，其具备绝缘层、铜箔的光泽面朝上的向上内层布线、铜箔的光泽面朝下的向下内层布线、上表面布线、及背面布线；
电子部件，其被安装于所述上表面布线；
密封部，其密封所述电子部件；和
金属膜，其覆盖所述电路基板的侧面和所述密封部的表面，
所述向上内层布线通过第1悬垂部在所述电路基板的侧面露出，所述向下内层布线通过第2悬垂部在所述电路基板的侧面露出，
所述金属膜具有：包含Ti、Ni、Cr的任意一种的基底电极层、和由90wt％以上的铜构成的铜电极层，
通过溅射法形成所述金属膜。
5.根据权利要求4所述的组件，其中，
所述第2悬垂部比所述第1悬垂部大。
6.根据权利要求4所述的组件，其中，
所述第1悬垂部被设置在所述向上内层布线的所述光泽面上，
所述第2悬垂部被设置在所述向下内层布线的所述光泽面上。
7.根据权利要求4所述的组件，其中，
在所述绝缘层的侧面设置空隙部，在所述空隙部中填充所述向下内层布线的一部分。
8.根据权利要求7所述的组件，其中，
所述空隙部被设置在所述电路基板的切断面、即所述背面布线与所述向下内层布线之间的所述绝缘层的切断面上。
9.根据权利要求4所述的组件，其中，
所述基底电极层的厚度为0.01μm以上且0.50μm以下，所述铜电极层的厚度为0.1μm以上且10.0μm以下。
10.根据权利要求9所述的组件，其中，
在所述铜电极层上设置厚度为0.1μm以上且1.0μm以下的表面电极层。
11.根据权利要求4所述的组件，其中，
在所述金属膜上形成绝缘膜。
12.一种组件的制造方法，该组件的制造方法包括：
安装步骤，在绝缘层中内置铜箔的电路基板上安装电子部件；
密封步骤，密封所述电子部件；
切断步骤，将所述电路基板分割成多个分割体，在所述分割体的切断面上形成所述铜箔的一部分露出而构成的露出部；和
金属膜形成步骤，通过溅射法形成覆盖所述分割体的5个面的金属膜，
在该组件的制造方法中，
所述铜箔的所述露出部的宽度低于200μm，
在所述金属膜形成步骤中，经由所述露出部而电连接所述铜箔和所述金属膜。
13.一种组件的制造方法，该组件的制造方法包括：
安装步骤，在电路基板上安装电子部件，该电路基板具有绝缘层、铜箔的光泽面朝上的向上内层布线、铜箔的光泽面朝下的向下内层布线、上表面布线、和背面布线；
密封步骤，密封所述电子部件；
切断步骤，将所述电路基板分割成多个分割体，在所述分割体的切断面上露出所述向上内层布线及所述向下内层布线；和
金属膜形成步骤，通过溅射法形成覆盖所述分割体的5个面的金属膜，
在该组件的制造方法中，
通过所述切断步骤，在所述向上内层布线形成第1悬垂部，在所述向下内层布线形成比所述第1悬垂部大的第2悬垂部。

Claims (13)

1.一种组件，其具有：
电路基板，其在绝缘层之中内置铜箔；
电子部件，其被安装在所述电路基板上；
密封部，其密封所述电子部件；和
金属膜，其覆盖所述电路基板的侧面和所述密封部的表面，
所述铜箔的一部分在所述电路基板的侧面露出，所述铜箔的露出部的宽度低于200μm，经由所述露出部而电连接所述铜箔和所述金属膜。
2.根据权利要求1所述的组件，其中，
所述铜箔形成为2层以上，以彼此重叠的方式形成所述露出部。
3.根据权利要求1所述的组件，其中，
所述铜箔形成为2层以上，以交错状态形成所述露出部。
4.一种组件，其具有：
电路基板，其具备绝缘层、铜箔的光泽面朝上的向上内层布线、铜箔的光泽面朝下的向下内层布线、上表面布线、及背面布线；
电子部件，其被安装于所述上表面布线；
密封部，其密封所述电子部件；和
金属膜，其覆盖所述电路基板的侧面和所述密封部的表面，
所述向上内层布线通过第1悬垂部在所述电路基板的侧面露出，所述向下内层布线通过第2悬垂部在所述电路基板的侧面露出。
5.根据权利要求4所述的组件，其中，
所述第2悬垂部比所述第1悬垂部大。
6.根据权利要求4所述的组件，其中，
所述第1悬垂部被设置在所述向上内层布线的所述光泽面上，
所述第2悬垂部被设置在所述向下内层布线的所述光泽面上。
7.根据权利要求4所述的组件，其中，
在所述绝缘层的侧面设置空隙部，在所述空隙部中填充所述向下内层布线的一部分。
8.根据权利要求7所述的组件，其中，
所述空隙部被设置在所述电路基板的切断面、即所述背面布线与所述向下内层布线之间的所述绝缘层的切断面上。
9.根据权利要求4所述的组件，其中，
所述金属膜具有：厚度为0.01μm以上且0.50μm以下的基底电极层、和厚度为0.1μm以上且10.0μm以下的铜电极层。
10.根据权利要求9所述的组件，其中，
在所述铜电极层上设置厚度为0.1μm以上且1.0μm以下的表面电极层。
11.根据权利要求4所述的组件，其中，
在所述金属膜上形成绝缘膜。
12.一种组件的制造方法，该组件的制造方法包括：
安装步骤，在绝缘层中内置铜箔的电路基板上安装电子部件；
密封步骤，密封所述电子部件；
切断步骤，将所述电路基板分割成多个分割体，在所述分割体的切断面上形成所述铜箔的一部分露出而构成的露出部；和
金属膜形成步骤，形成覆盖所述分割体的5个面的金属膜，
在该组件的制造方法中，
所述铜箔的所述露出部的宽度低于200μm，
在所述金属膜形成步骤中，经由所述露出部而电连接所述铜箔和所述金属膜。
13.一种组件的制造方法，该组件的制造方法包括：
安装步骤，在电路基板上安装电子部件，该电路基板具有绝缘层、铜箔的光泽面朝上的向上内层布线、铜箔的光泽面朝下的向下内层布线、上表面布线、和背面布线；
密封步骤，密封所述电子部件；
切断步骤，将所述电路基板分割成多个分割体，在所述分割体的切断面上露出所述向上内层布线及所述向下内层布线；和
金属膜形成步骤，形成覆盖所述分割体的5个面的金属膜，
在该组件的制造方法中，
通过所述切断步骤，在所述向上内层布线形成第1悬垂部，在所述向下内层布线形成比所述第1悬垂部大的第2悬垂部。
CN201080043769.1A 2009-10-01 2010-09-30 组件及其制造方法 Expired - Fee Related CN102550140B (zh)

Applications Claiming Priority (11)

Application Number Priority Date Filing Date Title
JP2009-229433 2009-10-01
JP2009229433A JP5402482B2 (ja) 2009-10-01 2009-10-01 モジュールとモジュールの製造方法
JP2010-020044 2010-02-01
JP2010-020043 2010-02-01
JP2010020042A JP2011159785A (ja) 2010-02-01 2010-02-01 モジュールとその製造方法
JP2010020044A JP2011159787A (ja) 2010-02-01 2010-02-01 モジュールとその製造方法
JP2010020043A JP2011159786A (ja) 2010-02-01 2010-02-01 モジュールとその製造方法
JP2010-020045 2010-02-01
JP2010-020042 2010-02-01
JP2010020045A JP2011159788A (ja) 2010-02-01 2010-02-01 モジュールとその製造方法
PCT/JP2010/005888 WO2011040030A1 (ja) 2009-10-01 2010-09-30 モジュールとその製造方法

Publications (2)

Publication Number Publication Date
CN102550140A true CN102550140A (zh) 2012-07-04
CN102550140B CN102550140B (zh) 2015-05-27

Family

ID=43825874

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080043769.1A Expired - Fee Related CN102550140B (zh) 2009-10-01 2010-09-30 组件及其制造方法

Country Status (4)

Country Link
US (1) US8946563B2 (zh)
EP (1) EP2451259A4 (zh)
CN (1) CN102550140B (zh)
WO (1) WO2011040030A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104716104A (zh) * 2013-12-13 2015-06-17 株式会社东芝 半导体装置以及半导体装置的制造方法
CN106413366A (zh) * 2015-07-31 2017-02-15 株式会社村田制作所 陶瓷布线基板、电子电路模块及电子电路模块的制造方法
CN107230664A (zh) * 2016-03-23 2017-10-03 Tdk株式会社 电子电路封装
CN107535081A (zh) * 2015-05-11 2018-01-02 株式会社村田制作所 高频模块
CN108074914A (zh) * 2016-11-17 2018-05-25 台湾积体电路制造股份有限公司 半导体芯片封装结构
CN109075131A (zh) * 2016-03-31 2018-12-21 株式会社村田制作所 电路模块

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101767381B1 (ko) * 2010-12-30 2017-08-11 삼성전자 주식회사 인쇄회로기판 및 이를 포함하는 반도체 패키지
JP2013161831A (ja) 2012-02-01 2013-08-19 Mitsumi Electric Co Ltd 電子モジュール及びその製造方法
US10085336B2 (en) * 2012-05-10 2018-09-25 Hitachi Chemical Company, Ltd. Multilayer wiring board
KR101971202B1 (ko) * 2012-11-22 2019-04-23 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
KR102047378B1 (ko) * 2012-11-30 2019-11-21 엘지이노텍 주식회사 카메라 모듈
CN104576617B (zh) * 2013-10-14 2017-10-03 海华科技股份有限公司 模块集成电路封装结构及其制作方法
CN104576616B (zh) * 2013-10-14 2017-10-17 纮华电子科技（上海）有限公司 模块集成电路封装结构及其制作方法
WO2016121491A1 (ja) * 2015-01-30 2016-08-04 株式会社村田製作所 電子回路モジュール
CN107535078B (zh) 2015-05-20 2020-03-31 株式会社村田制作所 高频模块
JP6584245B2 (ja) * 2015-09-08 2019-10-02 三井化学東セロ株式会社 電子部品製造用フィルム及び電子部品の製造方法
US20170179041A1 (en) * 2015-12-22 2017-06-22 Intel Corporation Semiconductor package with trenched molding-based electromagnetic interference shielding
US9824979B2 (en) * 2015-12-29 2017-11-21 Stmicroelectronics, Inc. Electronic package having electromagnetic interference shielding and associated method
KR101843249B1 (ko) * 2016-03-08 2018-03-28 삼성전기주식회사 전자 소자 모듈 및 전자 소자 모듈의 차폐 측정 방법
WO2018009269A1 (en) * 2016-07-06 2018-01-11 Lumileds Llc Printed circuit board for integrated led driver
WO2018030128A1 (ja) * 2016-08-08 2018-02-15 株式会社村田製作所 積層回路基板、積層電子部品およびモジュール
WO2018159290A1 (ja) * 2017-02-28 2018-09-07 株式会社村田製作所 薄膜シールド層付き電子部品
WO2018179799A1 (ja) * 2017-03-30 2018-10-04 日立オートモティブシステムズ株式会社 電子制御装置
JP6887326B2 (ja) * 2017-06-28 2021-06-16 株式会社ディスコ 半導体パッケージの形成方法
KR102407502B1 (ko) 2017-07-20 2022-06-13 미쓰이 가가쿠 토세로 가부시키가이샤 전자 장치의 제조 방법
JP2019161113A (ja) * 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体装置
CN112400211B (zh) 2018-07-13 2022-06-14 株式会社村田制作所 层叠电子部件以及层叠电子部件的制造方法
WO2021251160A1 (ja) * 2020-06-10 2021-12-16 株式会社村田製作所 モジュールおよび部品
JP7409980B2 (ja) * 2020-06-29 2024-01-09 株式会社日立産機システム モールド電気機器
JPWO2023127091A1 (zh) * 2021-12-28 2023-07-06

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163583A (ja) * 1997-11-25 1999-06-18 Citizen Electronics Co Ltd 電子部品パッケージ及びその製造方法
US20060022339A1 (en) * 2004-07-30 2006-02-02 Texas Instruments Incorporated Solder ball opening protrusion for semiconductor assembly
JP2006286915A (ja) * 2005-03-31 2006-10-19 Taiyo Yuden Co Ltd 回路モジュール

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06326476A (ja) 1993-05-13 1994-11-25 Sony Corp 多層配線基板
JPH11177247A (ja) * 1997-12-15 1999-07-02 Ngk Spark Plug Co Ltd 配線基板
JP2001244688A (ja) 2000-02-28 2001-09-07 Kyocera Corp 高周波モジュール部品及びその製造方法
JP2003218541A (ja) 2002-01-24 2003-07-31 Oki Electric Ind Co Ltd Ｅｍｉ低減構造基板
JP4662324B2 (ja) 2002-11-18 2011-03-30 太陽誘電株式会社 回路モジュール
JP2005268448A (ja) 2004-03-17 2005-09-29 Yoshinokawa Electric Wire & Cable Co Ltd フレキシブルプリント配線基板及びその製造方法
JP2005276980A (ja) 2004-03-24 2005-10-06 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールの製造方法
JP2006339270A (ja) 2005-05-31 2006-12-14 Hitachi Chem Co Ltd 多層プリント配線板の製造方法及び多層プリント配線板
FI20070415L (fi) * 2007-05-25 2008-11-26 Elcoteq Se Suojamaadoitus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163583A (ja) * 1997-11-25 1999-06-18 Citizen Electronics Co Ltd 電子部品パッケージ及びその製造方法
US20060022339A1 (en) * 2004-07-30 2006-02-02 Texas Instruments Incorporated Solder ball opening protrusion for semiconductor assembly
JP2006286915A (ja) * 2005-03-31 2006-10-19 Taiyo Yuden Co Ltd 回路モジュール

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104716104A (zh) * 2013-12-13 2015-06-17 株式会社东芝 半导体装置以及半导体装置的制造方法
CN104716104B (zh) * 2013-12-13 2018-01-16 东芝存储器株式会社 半导体装置以及半导体装置的制造方法
CN107535081A (zh) * 2015-05-11 2018-01-02 株式会社村田制作所 高频模块
CN107535081B (zh) * 2015-05-11 2021-02-02 株式会社村田制作所 高频模块
CN106413366A (zh) * 2015-07-31 2017-02-15 株式会社村田制作所 陶瓷布线基板、电子电路模块及电子电路模块的制造方法
CN106413366B (zh) * 2015-07-31 2019-03-01 株式会社村田制作所 陶瓷布线基板、电子电路模块及电子电路模块的制造方法
CN107230664A (zh) * 2016-03-23 2017-10-03 Tdk株式会社 电子电路封装
CN107230664B (zh) * 2016-03-23 2020-02-14 Tdk株式会社 电子电路封装
CN109075131A (zh) * 2016-03-31 2018-12-21 株式会社村田制作所 电路模块
CN108074914A (zh) * 2016-11-17 2018-05-25 台湾积体电路制造股份有限公司 半导体芯片封装结构

Also Published As

Publication number Publication date
US20120168214A1 (en) 2012-07-05
EP2451259A4 (en) 2013-07-03
EP2451259A1 (en) 2012-05-09
CN102550140B (zh) 2015-05-27
US8946563B2 (en) 2015-02-03
WO2011040030A1 (ja) 2011-04-07

Similar Documents

Publication Publication Date Title
CN102550140A (zh) 组件及其制造方法
US10074614B2 (en) EMI/RFI shielding for semiconductor device packages
CN107230664B (zh) 电子电路封装
CN105552061B (zh) 半导体封装元件
US20110298111A1 (en) Semiconductor package and manufactring method thereof
KR101250677B1 (ko) 반도체 패키지 및 그의 제조 방법
EP2009692A1 (en) Electronic module and fabrication method thereof
CN103843467B (zh) 布线基板、部件内置基板以及安装结构体
JP5565548B2 (ja) 樹脂封止型電子部品及びその製造方法
CN106158773B (zh) 具有嵌入组件的半导体封装及其制造方法
US9953930B1 (en) Semiconductor package structure and method for manufacturing the same
CN1980523A (zh) 金属芯子、封装板、及其制造方法
US20120247822A1 (en) Coreless layer laminated chip carrier having system in package structure
US11127689B2 (en) Segmented shielding using wirebonds
US20190378817A1 (en) Semiconductor package device and method of manufacturing the same
CN114762462A (zh) 用于裸晶圆安装的pcb及其加工方法
CN104409446A (zh) 采用引线键合的仿形屏蔽结构及其制作工艺
JP5958558B2 (ja) 樹脂多層基板
CN112825616A (zh) 3d电磁屏蔽件及其制备方法
CN106571347A (zh) 绝缘管芯
CN106653734B (zh) 具有电磁干扰屏蔽的半导体装置及其制造方法
CN211909547U (zh) 3d电磁屏蔽件
US9245856B2 (en) Semiconductor device
Kung Joung et al. Electromagnetic Interference Shielding from the Back-Side Metallization of the Chip in Fan-Out Wafer Level Package
WO2023003024A1 (ja) 配線基板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150918

Address after: Osaka Japan

Patentee after: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT Co.,Ltd.

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co.,Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150527

Termination date: 20160930

CF01 Termination of patent right due to non-payment of annual fee