CN106413366A - 陶瓷布线基板、电子电路模块及电子电路模块的制造方法 - Google Patents

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Abstract

本发明提供一种引出部的另一端部处于充分接近陶瓷布线基板的侧面的位置而能够与屏蔽用的导电性膜可靠地连接的陶瓷布线基板、以及使用了该陶瓷布线基板的电子电路模块及其制造方法。陶瓷布线基板(1)具备陶瓷绝缘体层(C)、接地用图案导体(GP)、设置在一个主表面(1F)的连接用连接盘(L1～L9)、设置在另一个主表面(1S)并与接地用图案导体(GP)连接的接地用电极(GE1、GE2)。接地用图案导体(GP)包含金属和氧化物，并且具备形成在陶瓷布线基板(1)的内部的图案主要部(MP)和一端部与图案主要部(MP)连接且另一端部露出在陶瓷布线基板(1)的侧面(1P)的引出部(LP)。而且，引出部(LP)的金属含有率比图案主要部(MP)的金属含有率低。

Description

陶瓷布线基板、电子电路模块及电子电路模块的制造方法
技术领域
本发明涉及陶瓷布线基板、电子电路模块以及电子电路模块的制造方法。特别是，涉及在侧面露出有接地用图案导体的陶瓷布线基板和使用了该陶瓷布线基板的电子电路模块及其制造方法。
背景技术
陶瓷布线基板具备陶瓷绝缘体层、与陶瓷布线基板的主表面正交地形成的过孔导体和与陶瓷布线基板的主表面平行地形成的图案导体、形成在陶瓷布线基板的两个主表面的电极。图案导体中包括接地用图案导体，该接地用图案导体在将电子部件连接到陶瓷布线基板并埋设于表面设置有导电性膜的埋设层而作为电子电路模块时，与导电性膜和接地用电极连接，成为用于使电磁波噪声流至接地用电极的路径。在日本特开2006-332255号公报(专利文献1)中提出了使用这种陶瓷布线基板的电子电路模块的一个例子。
图14是专利文献1记载的电子电路模块300的剖视图。用于电子电路模块300的陶瓷布线基板301具备陶瓷绝缘体层、包括信号用图案导体302和接地用图案导体303的图案导体PC。信号用图案导体302设置在陶瓷布线基板301的上表面以及层叠层之间，并且具有设置在陶瓷布线基板301的下表面的多个端子部302a。端子部302a通过未图示的过孔导体等与设置在陶瓷布线基板301的上表面以及层叠层之间的信号用图案导体302连接。
此外，接地用图案导体303设置在陶瓷布线基板301的层叠层之间以及下表面，并且具有设置在陶瓷布线基板301的下表面的端子部303a。端子部303a通过未图示的过孔导体等与设置在层叠层之间的接地用图案导体303连接。进而，位于层叠层之间的接地用图案导体303成为露出在陶瓷布线基板301的彼此相向的侧面的状态。
为了形成所需的电子电路，电子部件304被搭载到陶瓷布线基板301的上表面。埋设层305覆盖整个电子部件304，以埋设电子部件304的状态设置在陶瓷布线基板301的上表面。埋设层305形成为其侧面与陶瓷布线基板301的侧面构成同一平面。导电性膜306设置在埋设层305的外表面和至少包括露出有接地用图案导体303的位置的陶瓷布线基板301的侧面。
在具备上述结构的电子电路模块300中，具有由导电性膜306实现的对电磁波噪声的屏蔽效果高并且接地用图案导体303与导电性膜306的连接良好的优点。
可是，具备上述结构的电子电路模块300以陶瓷布线基板301为集合基板的状态进行制造。即，在将电子部件304搭载到集合基板、形成集合状态的埋设层305、形成用于使接地用图案导体303露出的狭缝部、以及形成集合状态的导电性膜306之后，切割集合基板而得到电子电路模块300。在此，通常通过使用划片机来切割集合状态的埋设层305进而在处于其下方的集合基板形成使接地用图案导体303露出且不到达下表面的切痕，从而形成狭缝部。
在上述的方法中，存在集合状态的埋设层305的切屑覆盖接地用图案导体303的露出位置，从而使导电性膜306与接地用图案导体303的连接不充分的危险。
为了避免上述问题，可考虑在对上述的集合基板形成切痕时限于不会露出接地用图案导体303的程度，然后通过使用了比用于形成切痕的刀薄的刀的划片机来切割集合基板。在该情况下，在集合基板的切割后形成导电性膜306。此外，还可考虑应用例如日本特开2012-84746号公报(专利文献2)记载的方法，通过在利用激光器、金刚石刀在集合基板形成刻划线之后对形成有刻划线的位置施加应力而使其断裂，从而进行集合基板的切割。
在先技术文献
专利文献
[专利文献1]日本特开2006-332255号公报
[专利文献2]日本特开2012-84746号公报
以下，对发明人为完成本发明而研究的内容进行说明。
本发明的发明人发现，在利用划片机来切割集合基板时，有时接地用图案导体303会被划片机的刀扯断。在该情况下，存在接地用图案导体303的端部不能充分地露出在陶瓷布线基板301的侧面，从而与导电性膜306的连接不充分的危险。
此外，发明人发现，即使在集合基板形成刻划线之后使其断裂的方法中，接地用图案导体303的断裂位置也会存在偏差。即，已知接地用图案导体303的端部既有从陶瓷布线基板301的侧面突出较多的，相反也有在侧面未充分露出的。在该情况下，也存在与导电性膜306的连接不充分的危险。
可认为上述现象的原因在于，接地用图案导体303是例如Cu粉末的烧结体，且充分烧结为能够视为一块金属板的程度。即，接地用图案导体303富于延展性，因此在用划片机进行切割时，接地用图案导体303会由于刀的移动而在稍微延展之后被扯断，使得陶瓷布线基板301的侧面的内侧成为断裂位置。
此外，在集合基板形成刻划线之后使其断裂时，陶瓷绝缘体层会沿着刻划线断裂，但是也可认为接地用图案导体303会由于施加应力而在稍微延展后被扯断，使得陶瓷布线基板301的侧面的内侧成为断裂位置。因此，接地用图案导体303的端部既有从陶瓷布线基板301的侧面突出较多的，相反也有在侧面未充分露出的。
发明内容
发明要解决的课题
因此，本发明的目的在于，提供一种接地用导体图案的端部处于充分接近陶瓷布线基板的侧面的位置而能够与屏蔽用的导电体膜可靠地连接的陶瓷布线基板、以及使用了该陶瓷布线基板的电子电路模块及其制造方法。
用于解决课题的技术方案
本发明的发明人重复进行了专心研究，结果发现能够通过有意地降低陶瓷布线基板的侧面附近的接地用导体图案的延展性来解决上述的课题，从而最终完成了本发明。即，在本发明中，谋求对陶瓷布线基板的侧面处的接地用导体图案的露出状态的改良，作为其结果，谋求改良导电性膜与接地用图案导体的连接。
首先，本发明面向陶瓷布线基板。
本发明涉及的陶瓷布线基板具备陶瓷绝缘体层、接地用图案导体、设置在一个主表面的连接用连接盘、设置在另一个主表面并与接地用图案导体连接的接地用电极。接地用图案导体包含金属和陶瓷绝缘体层所包含的金属元素中的至少一种的氧化物。并且，具备形成在陶瓷布线基板的内部的图案主要部和一端部与图案主要部连接且另一端部露出在陶瓷布线基板的侧面的引出部。而且，引出部的金属含有率比图案主要部的金属含有率低。
在上述的陶瓷布线基板中，因为引出部的金属含有率低，所以引出部的延展性降低。因此，不会产生前述的问题，在制造陶瓷布线基板时通过切割集合状态的引出部而形成的另一端部位于充分接近陶瓷布线基板的侧面的位置。其结果是，在制造电子电路模块时引出部的另一端部与屏蔽用的导电性膜可靠地连接，能够充分提高对电磁波噪声的屏蔽效果。另外，陶瓷布线基板的侧面是指连接一个主表面与另一个主表面的面，其可以是曲面，此外也可以具有台阶。
此外，接地用图案导体包含陶瓷绝缘体层所包含的金属元素中的至少一种的氧化物。因此，与陶瓷绝缘体层的接合性好，可有效地抑制接地用图案导体与陶瓷绝缘体层的剥离(分层)。
本发明涉及的陶瓷布线基板优选具备以下特征。即，引出部的金属含有率为30体积％以上60体积％以下，图案主要部的金属含有率为80体积％以上。
在上述的陶瓷布线基板中，可靠地降低了引出部的延展性，引出部的另一端部成为充分接近陶瓷布线基板的侧面的位置。其结果是，在制造电子电路模块时引出部的另一端部可与屏蔽用的导电体膜更可靠地连接，能够可靠地提高对电磁波噪声的屏蔽效果。
在本发明涉及的陶瓷布线基板及其优选的实施方式中，可以将图案主要部和引出部形成在同一面上，或者也可以形成在不同的面上并且通过过孔导体进行连接。在上述的任一种情况下，都能够得到前述的效果。
本发明涉及的陶瓷布线基板及其优选的各种实施方式优选具备以下特征。即，引出部的另一端部距陶瓷布线基板的侧面的距离的绝对值为10μm以下。
在上述的陶瓷布线基板中，接地用导体图案的另一端部与陶瓷布线基板的侧面的距离的绝对值为10μm以下，成为充分接近的位置。其结果是，能够可靠地得到前述的效果。
此外，本发明还面向电子电路模块。
本发明涉及的电子电路模块具备陶瓷布线基板、电子部件、埋设层和导电性膜。陶瓷布线基板是本发明涉及的陶瓷布线基板。电子部件与设置在陶瓷布线基板的一个主表面的连接用连接盘连接。埋设层设置在陶瓷布线基板的一个主表面且埋设电子部件。而且，导电性膜形成在包括埋设层的外表面和陶瓷布线基板的侧面的至少一部分的区域上，并且与接地用图案导体的引出部的另一端部连接。
在上述的电子电路模块中，因为使用了本发明涉及的陶瓷布线基板，所以引出部的另一端部处于充分接近陶瓷布线基板的侧面的位置，与屏蔽用的导电性膜可靠地连接。其结果是，对电磁波噪声的屏蔽效果变得充分高。
进而，本发明还面向电子电路模块的制造方法。
本发明涉及的电子电路模块的制造方法是具备陶瓷布线基板、电子部件、埋设层、导电性膜的电子电路模块的制造方法。而且，具备以下的第一至第十一工序。
第一工序是制作生片的工序，该生片包含陶瓷布线基板所具备的陶瓷绝缘体层的原料粉末。
第二工序是在生片中的至少一片形成集合状态的烧成前接地用图案导体的工序。集合状态的烧成前接地用图案导体包含金属和陶瓷绝缘体层所包含的金属元素中的至少一种的氧化物。而且，具备烧成前图案主要部和烧成前引出部，所述烧成前引出部的一端部与烧成前图案主要部连接，具有比烧成前图案主要部的金属含有率低的金属含有率。
第三工序是在生片中的至少一片形成贯通生片的烧成前过孔导体的工序。
第四工序是将包括形成有集合状态的烧成前接地用图案导体的生片和形成有烧成前过孔导体的生片在内的生片进行层叠而制作层叠体的工序。层叠体具备烧成前陶瓷绝缘体层、集合状态的烧成前接地用图案导体、烧成前过孔导体。
第五工序是在层叠体的一个主表面形成烧成前连接用连接盘并在层叠体的另一个主表面形成烧成前接地用电极而作为集合状态的烧成前陶瓷布线基板的工序。
第六工序是对集合状态的烧成前陶瓷布线基板进行烧成而作为集合状态的陶瓷布线基板的工序。集合状态的陶瓷布线基板具备陶瓷绝缘体层、集合状态的接地用图案导体、连接用连接盘以及接地用电极，所述集合状态的接地用图案导体具备图案主要部和一端部与所述图案主要部连接的引出部，所述连接用连接盘设置在一个主表面，接地用电极设置在另一个主表面并与接地用图案导体连接。
第七工序是将电子部件连接到在陶瓷布线基板的一个主表面设置的连接用连接盘的工序。
第八工序是在陶瓷布线基板的一个主表面形成集合状态的埋设层而使得埋设电子部件的工序。
第九工序是切割集合状态的埋设层并且在集合状态的陶瓷布线基板的一个主表面形成切痕的工序，该切痕具有不使集合状态的接地用图案导体露出的深度。
第十工序是对形成有切痕的集合状态的陶瓷布线基板进行切割而使得接地用图案导体的引出部的另一端部露出，从而得到具备陶瓷布线基板、电子部件、埋设层的单片的工序。
第十一工序是在包括单片的埋设层的外表面和陶瓷布线基板的侧面的至少一部分的区域上形成导电性膜并使得导电性膜与接地用图案导体的引出部的另一端部连接的工序。
上述的电子电路模块的制造方法具备上述的第一工序至第十一工序。即，因为有意地降低了引出部的金属含有率，所以能够降低引出部的延展性。因此，不会产生前述的问题，通过切割集合状态的引出部而形成的引出部的另一端部成为充分接近陶瓷布线基板的侧面的位置，进而引出部的另一端部可与屏蔽用的导电性膜可靠地连接。其结果是，能够可靠且容易地得到对电磁波噪声的屏蔽效果充分高的电子电路模块。
本发明涉及的电子电路模块的制造方法优选具备以下特征。即，在第二工序中，使用第一电极膏来形成烧成前图案主要部，所述第一电极膏构成为，将Cu粉末的体积作为分母并将陶瓷绝缘体层所包含的金属元素中的至少一种的氧化物粉末的体积作为分子时的比率为0/100以上20/80以下。
而且，使用由Cu粉末构成的第二电极膏来形成烧成前引出部，该Cu粉末被Al2O3覆盖，使得将Cu的重量作为分母并将Al2O3的重量作为分子时的比率为4/96以上6/94以下。或者，使用第三电极膏来形成烧成前引出部，所述第三电极膏构成为，将Cu粉末的体积作为分母并将陶瓷绝缘体层所包含的金属元素中的至少一种的氧化物粉末的体积作为分子时的比率为10/90以上20/80以下，该Cu粉末被Al2O3覆盖，使得将Cu的重量作为分母并将Al2O3的重量作为分子时的比率为1/99以上3/97以下。
上述的电子电路模块的制造方法能够可靠地降低引出部的延展性。因此，通过切割集合状态的引出部而形成的引出部的另一端部成为充分接近陶瓷布线基板的侧面的位置，进而引出部可与屏蔽用的导电体膜更可靠地连接。其结果是，能够更可靠且更容易地得到对电磁波噪声的屏蔽效果充分高的电子电路模块。
本发明涉及的电子电路模块的制造方法优选具备以下特征。即，在第二工序中，使用前述的第一电极膏来形成烧成前图案主要部。此外，使用包含CuAl合金粉末的第四电极膏来形成烧成前引出部，在所述CuAl合金粉末中，将Cu的重量作为分母并将Al的重量作为分子时的比率为2/98以上5/95以下。
在将用于形成烧成前引出部的电极膏的导电体粉末设为CuAl合金的情况下，因为与Cu相比Al在烧成中更容易氧化，所以成为导电体粉末的表面被薄的Al2O3层覆盖的形态。因此，能够降低导电体粉末的烧结性。
即，上述的电子电路模块的制造方法也能够可靠地降低引出部的延展性。因此，通过切割集合状态的引出部而形成的引出部的另一端部成为充分接近陶瓷布线基板的侧面的位置，进而引出部的另一端部可与屏蔽用的导电体膜更可靠地连接。其结果是，能够更可靠且更容易地得到对电磁波噪声的屏蔽效果充分高的电子电路模块。
在本发明涉及的电子电路模块的制造方法及其优选的实施方式中，可以在集合状态的陶瓷布线基板的另一个主表面的与形成在一个主表面的切痕相向的位置形成刻划线，对形成有刻划线的位置施加应力而使刻划线延伸至切痕，由此进行第十工序。此外，也可以形成宽度比集合状态的陶瓷布线基板的一个主表面上的切痕的宽度窄的切痕，并使得该窄的切痕从形成在集合状态的陶瓷布线基板的切痕的底部到达另一个主表面，由此进行第十工序。在上述的任一种情况下，都能得到前述的效果。
发明效果
在本发明涉及的陶瓷布线基板中，因为引出部的金属含有率低，所以引出部的延展性降低。因此，在制造陶瓷布线基板时通过切割引出部而形成的引出部的另一端部成为充分接近陶瓷布线基板的侧面的位置。其结果是，在制造电子电路模块时接地用导体图案的另一端部与屏蔽用的导电体膜可靠地连接，能够充分提高对电磁波噪声的屏蔽效果。
此外，在本发明涉及的电子电路模块中，因为使用了本发明涉及的陶瓷布线基板，所以引出部的另一端部处于充分接近陶瓷布线基板的侧面的位置，与屏蔽用的导电体膜可靠地连接。其结果是，对电磁波噪声的屏蔽效果变得充分高。
进而，在本发明涉及的电子电路模块的制造方法中，因为有意地降低了引出部的金属含有率，所以能够降低引出部的延展性。因此，通过切割集合状态的引出部而形成的引出部的另一端部成为充分接近陶瓷布线基板的侧面的位置，进而，引出部的另一端部可与屏蔽用的导电体膜可靠地连接。其结果是，能够可靠且容易地得到对电磁波噪声的屏蔽效果充分高的电子电路模块。
附图说明
图1是示意性地示出作为本发明涉及的陶瓷布线基板的第一实施方式的陶瓷布线基板1的剖面的图。
图2是本发明涉及的陶瓷布线基板中的接地用导体图案的图案主要部和引出部的SEM观察照片(附图标记与图1所示的陶瓷布线基板1对应)。
图3是示意性地示出作为本发明涉及的陶瓷布线基板的第二实施方式的陶瓷布线基板1A的剖面的图。
图4是将作为本发明涉及的电子电路模块的第一实施方式的电子电路模块100的剖面、以及接地用图案导体GP和导电性膜6的连接部分进行放大而示意性地示出的图。
图5是用于说明图4所示的电子电路模块100的制造方法的一个例子的图，是示意性地示出第一工序(生片制作工序)至第六工序(烧成工序)的图。
图6是用于在图5之后继续说明图4所示的电子电路模块100的制造方法的一个例子的图，是示意性地示出第七工序(电子部件连接工序)至第九工序(切痕形成工序)的图。
图7是用于在图6之后继续说明图4所示的电子电路模块100的制造方法的一个例子的图，是示意性地示出第十工序(切割工序)至第十一工序(导电性膜形成工序)的图。
图8是示意性地示出作为本发明涉及的电子电路模块的第二实施方式的电子电路模块100A的剖面的图。
图9是用于以图5至7为基准说明图8所示的电子电路模块100A的制造方法的一个例子的图，是示意性地示出第九工序(切痕形成工序)至第十一工序(导电性膜形成工序)的图。
图10是示意性地示出为了评价本发明涉及的电子电路模块的各种特性而简化结构进行制作的评价试验用电子电路模块200的剖面的图。
图11是示意性地示出测定图10所示的评价试验用电子电路模块200中的接地用图案导体GP的引出部LP距陶瓷布线基板1T的侧面的距离(电极凹凸量a)的方法的图。
图12是示意性地示出测定图10所示的评价试验用电子电路模块200中的接地用图案导体GP的图案主要部MP的电极厚度t的方法的图。
图13是示意性地示出评价图10所示的评价试验用电子电路模块200中的接地用图案导体GP与导电性膜6的连接性的方法的图。
图14是示意性地示出背景技术的电子电路模块300的剖面的图。
图中：100-电子电路模块，1-陶瓷布线基板，2、3、4-电子部件，5-埋设层，6-导电性膜，C-陶瓷电介质层，PC-图案导体，VC-过孔导体，GP-接地用图案导体，MP-图案主要部，LP-引出部。
具体实施方式
以下示出本发明的实施方式，更详细地说明作为本发明的特征的地方。
-陶瓷布线基板的第一实施方式-
使用图1对作为本发明涉及的陶瓷布线基板的第一实施方式的陶瓷布线基板1进行说明。陶瓷布线基板1用作布线基板，该布线基板用于连接包括IC芯片等有源部件和电容器等无源部件的电子部件，并对它们彼此进行布线而使其模块化。
<<陶瓷布线基板的结构>>
图1是示意性地示出陶瓷布线基板1的剖面的图。陶瓷布线基板1具备陶瓷绝缘体层C、包括图案导体PC和过孔导体VC的内部导体、设置在一个主表面1F的连接用连接盘L1至L9、设置在另一个主表面1S的接地用电极GE1、GE2和信号用电极SE1、SE2。
图案导体PC包括与接地用电极GE1、GE2连接的接地用图案导体GP。接地用图案导体GP包含金属和陶瓷绝缘体层C所包含的金属元素中的至少一种的氧化物，并具备图案主要部MP和引出部LP。图案主要部MP形成在陶瓷布线基板的内部，引出部LP的一端部LP1在同一面上与图案主要部MP连接，另一端部LP2露出在陶瓷布线基板1的侧面1P。而且，引出部LP的金属含有率比图案主要部MP的金属含有率低。
像后述的那样，陶瓷绝缘体层C例如包含作为Ba-Al-Si-Mn类氧化物的陶瓷材料。内部导体例如可使用Cu来形成。连接用连接盘L1至L9以及接地用电极GE1、GE2和信号用电极SE1、SE2例如可使用Cu来形成。此外，也可以用包含Ni和Sn等的镀层来覆盖Cu层的外表面。作为图案导体PC的金属，例如可使用Cu。
另外，在图1中，在陶瓷布线基板1的内部标注了虚线，这表示陶瓷布线基板1是将陶瓷生片进行层叠并进行烧结而成的，并不表示实际的陶瓷布线基板1中存在这样的界面。
图2是陶瓷布线基板1中的接地用图案导体GP的图案主要部MP和引出部LP的SEM观察照片。
图案主要部MP充分烧结为可视为一块金属板的程度，该部分富于延展性。另一方面，引出部LP包含的陶瓷绝缘体层C所包含的金属元素中的至少一种的氧化物比图案主要部MP多。即，引出部LP的金属含有率比图案主要部MP的金属含有率低。因此，引出部的延展性降低。
其结果是，在制造陶瓷布线基板1时通过切割集合状态的接地用图案导体GP而形成的引出部LP的另一端部LP2成为充分接近陶瓷布线基板1的侧面1P的位置。具体地，能够使引出部LP的另一端部LP2距陶瓷布线基板1的侧面1P的距离的绝对值为10μm以下。
另外，在接地用图案导体GP中，引出部LP的金属含有率优选为30体积％以上60体积％以下，图案主要部MP的金属含有率优选为80体积％以上。此外，接地用图案导体GP所包含的氧化物优选与构成陶瓷绝缘体层C的氧化物为相同的氧化物，即，所谓的同质地。在该情况下，因为接地用图案导体GP与陶瓷绝缘体层C的接合性好，所以可有效地抑制接地用图案导体GP与陶瓷绝缘体层C的剥离(分层)。
-陶瓷布线基板的第二实施方式-
使用图3对作为本发明涉及的陶瓷布线基板的第二实施方式的陶瓷布线基板1A进行说明。陶瓷布线基板1A与陶瓷布线基板1同样地使用。
<<陶瓷布线基板的结构>>
图3是示意性地示出陶瓷布线基板1A的剖面的图。在陶瓷布线基板1中，引出部LP的一端部LP1在同一面上与图案主要部MP连接。另一方面，陶瓷布线基板1A与陶瓷布线基板1的不同在于，图案主要部MP与引出部LP形成在不同的面上，并且图案主要部MP与引出部LP的一端部LP1通过过孔导体VC进行连接。除此以外的构成要素是与陶瓷布线基板1通用的，因此省略说明。
在该陶瓷布线基板1A中，引出部的延展性也降低，因此引出部LP的另一端部LP2成为充分接近陶瓷布线基板1A的侧面1P的位置。
-电子电路模块的第一实施方式-
使用图4对作为本发明涉及的电子电路模块的第一实施方式的电子电路模块100进行说明。
<<电子电路模块的结构>>
图4(A)是示意性地示出电子电路模块100的剖面的图。图4(B)是在用包含图4(A)所示的A-A线的面(用单点划线图示)将电子电路模块100剖开的箭头所示方向的剖视图中将陶瓷布线基板1的接地用图案导体GP和导电性膜6的连接部分放大而示意性地示出的图。
电子电路模块100具备陶瓷布线基板1、电子部件2至4、埋设层5、导电性膜6。陶瓷布线基板1是本发明涉及的陶瓷布线基板。电子部件2的外部电极2E1至2E4使用焊料S分别与设置在陶瓷布线基板1的一个主表面1F的对应的连接用连接盘L1至L4连接。电子部件3的外部电极3E1和3E2同样地分别与对应的连接用连接盘L5至L6连接。电子部件4的外部电极4E1至4E3同样地分别与对应的连接用连接盘L7至L9连接。
埋设层5设置在陶瓷布线基板1的一个主表面1F且埋设电子部件2至4。导电性膜6形成在包含埋设层5的外表面即上表面和与上表面相连的侧面、以及陶瓷布线基板1的侧面1P的至少一部分的区域上。
而且，如图4(B)的放大图所示，导电性膜6与接地用图案导体GP的引出部LP的另一端部LP2连接。引出部LP的一端部LP1与图案主要部MP连接，如图4(A)所示，该图案主要部经由图案导体PC和过孔导体VC与接地用电极GE1、GE2连接。因此，导电性膜6与接地用电极GE1、GE2连接，对电磁波噪声进行屏蔽。
如前所述，电子电路模块100所具备的陶瓷布线基板1是本发明涉及的陶瓷布线基板。因此，接地用图案导体GP的另一端部LP2处于充分接近陶瓷布线基板1的侧面1P的位置，与屏蔽用的导电性膜6可靠地连接。其结果是，对电磁波噪声的屏蔽效果变得充分高。
<<电子电路模块的制造方法>>
使用图5至7对图4所示的电子电路模块100的制造方法的一个例子进行说明。
<第一工序(生片制作工序)>
第一工序是制作生片GS的工序，该生片GS包含陶瓷布线基板1所具备的陶瓷绝缘体层C的原料粉末。图5(A)是示意性地示出通过第一工序准备的生片GS的图。另外，虚线表示成为一个电子电路模块100的区域。
<第二工序(烧成前接地用图案导体形成工序)>
第二工序是在生片中的至少一片形成集合状态的烧成前接地用图案导体GGP的工序。此外，在该工序中还形成烧成前图案导体GPC。集合状态的烧成前接地用图案导体GGP具备烧成前图案主要部GMP和一端部与烧成前图案主要部GMP连接的集合状态的烧成前引出部GLP。在该实施例中，在一个集合状态的烧成前引出部GLP的两端配置有两个烧成前图案主要部GMP。
集合状态的烧成前接地用图案导体GGP包含金属和陶瓷绝缘体层C所包含的金属元素中的至少一种的氧化物。集合状态的烧成前引出部GLP形成为具有比烧成前图案主要部GMP的金属含有率低的金属含有率。
在第二工序中，优选使用第一电极膏来形成烧成前图案主要部GMP，所述第一电极膏构成为，将Cu粉末的体积作为分母并将陶瓷绝缘体层C所包含的金属元素中的至少一种的氧化物粉末的体积作为分子时的比率为0/100以上20/80以下。
此外，优选使用由Cu粉末构成的第二电极膏来形成集合状态的烧成前引出部GLP，该Cu粉末被Al2O3覆盖，使得将Cu的重量作为分母并将Al2O3的重量作为分子时的比率为4/96以上6/94以下。或者，还优选使用第三电极膏来形成集合状态的烧成前引出部GLP，所述第三电极膏构成为，将Cu粉末的体积作为分母并将陶瓷绝缘体层所包含的金属元素中的至少一种的氧化物粉末的体积作为分子时的比率为10/90以上20/80以下，该Cu粉末被Al2O3覆盖，使得将Cu的重量作为分母并将Al2O3的重量作为分子时的比率为1/99以上3/97以下。
进而作为其它方法，在第二工序中，优选使用前述的第一电极膏来形成烧成前图案主要部GMP，使用包含CuAl合金粉末的第四电极膏来形成集合状态的烧成前引出部GLP，在所述CuAl合金粉末中，将Cu的重量作为分母并将Al的重量作为分子时的比率为2/98以上5/95以下。
<第三工序(烧成前过孔导体形成工序)>
第三工序是在生片GS中的至少一片形成贯通生片GS的烧成前过孔导体GVC的工序。图5(B)是示意性地示出通过第二工序和第三工序形成有集合状态的烧成前接地用图案导体GGP、烧成前图案导体GPC、以及烧成前过孔导体GVC的生片GS的图。
<第四工序(层叠体制作工序)>
第四工序是将形成有集合状态的烧成前接地用图案导体GGP、烧成前图案导体GPC、以及烧成前过孔导体GVC的生片GS进行层叠而制作层叠体1LB的工序。图5(C)是示意性地示出通过第四工序制作的层叠体1LB的图。另外，也可以在第四工序中制作层叠体1LB，使其包含未形成各导体的生片GS。层叠体1LB具备烧成前陶瓷绝缘体层GC、集合状态的烧成前接地用图案导体GGP、烧成前图案导体GPC、烧成前过孔导体GVC。
<第五工序(烧成前陶瓷布线基板制作工序)>
第五工序是在层叠体1LB的一个主表面形成烧成前连接用连接盘GL并在层叠体的另一个主表面形成烧成前接地用电极GGE和烧成前信号用电极GSE而作为集合状态的烧成前陶瓷布线基板1GM的工序。图5(D)是示意性地示出通过第五工序制作的集合状态的烧成前陶瓷布线基板1GM的图。
<第六工序(烧成工序)>
第六工序是对集合状态的烧成前陶瓷布线基板1GM进行烧成而作为集合状态的陶瓷布线基板1M的工序。图5(E)是示意性地示出通过第六工序制作的集合状态的陶瓷布线基板1M的图。集合状态的陶瓷布线基板1M具备陶瓷绝缘体层C、集合状态的接地用图案导体MGP、图案导体PC、过孔导体VC、设置在一个主表面的连接用连接盘L1至L9、设置在另一个主表面且与集合状态的接地用图案导体MGP连接的接地用电极GE1、GE2和信号用电极SE1、SE2。
<第七工序(电子部件连接工序)>
第七工序是将电子部件2至4连接到设置在集合状态的陶瓷布线基板1M的一个主表面的连接用连接盘L1至L9的工序。图6(A)是示意性地示出通过第七工序连接有电子部件2至4的集合状态的陶瓷布线基板1M的图。电子部件2的外部电极2E1至2E4使用焊料S分别与对应的连接用连接盘L1至L4连接。电子部件3的外部电极3E1和3E2同样地分别与对应的连接用连接盘L5至L6连接。电子部件4的外部电极4E1至4E3同样地分别与对应的连接用连接盘L7至L9连接。
<第八工序(埋设层形成工序)>
第八工序是在集合状态的陶瓷布线基板1M的一个主表面形成集合状态的埋设层5M而使得埋设电子部件2至4的工序。图6(B)是示意性地示出通过第八工序在一个主表面形成有集合状态的埋设层5M而使得埋设电子部件2至4的集合状态的陶瓷布线基板1M的图。
<第九工序(切痕形成工序)>
第九工序是切割集合状态的埋设层5M并且在集合状态的陶瓷布线基板1M的一个主表面形成切痕T的工序，该切痕T具有不使集合状态的接地用图案导体MGP露出的深度。图6(C)是示意性地示出通过第九工序使形成在一个主表面的集合状态的埋设层5M成为单片化的埋设层5且形成有切痕T的集合状态的陶瓷布线基板1M的图。例如能够使用划片机来切割集合状态的埋设层5M以及形成切痕T。
<第十工序(切割工序)>
第十工序是对形成有切痕T的集合状态的陶瓷布线基板1M进行切割而使得接地用图案导体GP的引出部LP的另一端部LP2露出，从而得到具备陶瓷布线基板1、电子部件2至4、埋设层5的单片(piece)的工序。
作为切割方法的一个例子，可举出通过对形成有刻划线的位置施加应力而使刻划线延伸至切痕，从而使集合状态的陶瓷布线基板1M断裂的方法。图7(A)是示意性地示出在集合状态的陶瓷布线基板1M的另一个主表面的与在第九工序中形成在一个主表面的切痕相向的位置形成有刻划线SL的状态的图。此外，图7(B)是示意性地示出通过对形成有刻划线SL的位置施加应力而使刻划线SL延伸至切痕，从而使集合状态的陶瓷布线基板1M断裂的状态的图。
<第十一工序(导电性膜形成工序)>
第十一工序是在单片的埋设层5的外表面和包括陶瓷布线基板1的侧面1P的至少一部分的区域上形成导电性膜6而使得导电性膜6与接地用图案导体GP的引出部LP的另一端部LP2连接的工序。图7(C)是示意性地示出在通过第十工序得到的单片的上述位置形成导电性膜6而得到本发明涉及的电子电路模块100的状态的图。
通过具备以上说明的第一至第十一工序的制造方法，能够可靠且容易地得到对电磁波噪声的屏蔽效果充分高的电子电路模块。
-电子电路模块的第二实施方式-
使用图8对作为本发明涉及的电子电路模块的第二实施方式的电子电路模块100A进行说明。
<<电子电路模块的结构>>
图8是示意性地示出电子电路模块100A的剖面的图。电子电路模块100A的基本结构与电子电路模块100相同。电子电路模块100的制造方法如前所述地采用了作为第十工序(切割工序)而形成刻划线的方法。另一方面，电子电路模块100A的制造方法中的第十工序与电子电路模块100的制造方法不同。以下对该制造方法进行说明。
<<电子电路模块的制造方法>>
如上所述，电子电路模块100A的制造方法只有第十工序与电子电路模块100的制造方法不同。因此，省略第一至第九工序以及第十一工序的说明，只对第十工序进行说明。
<第十工序(切割工序)>
电子电路模块100A的制造方法代替作为第十工序而形成刻划线的方法采用了形成其它切痕的方法。图9(A)是示意性地示出与电子电路模块100的制造方法同样地通过第九工序使形成在一个主表面的集合状态的埋设层5M成为单片化的埋设层5且形成有切痕T的集合状态的陶瓷布线基板1M的图。
图9(B)是示意性地示出通过第十工序形成有宽度比集合状态的陶瓷布线基板1M的一个主表面的切痕的宽度窄的切痕并使得该切痕从形成在集合状态的陶瓷布线基板1M的切痕T的底部到达另一个主表面的状态的图。能够使用具有宽度比在前面用于形成切痕的划片机的刀的宽度窄的刀的划片机来形成宽度比该集合状态的陶瓷布线基板1M的一个主表面的切痕的宽度窄的切痕。在该情况下，不会在陶瓷布线基板1的另一个主表面留下刻划线的痕迹。
图9(C)是示意性地示出与电子电路模块100的制造方法同样地通过第十一工序在通过第十工序得到的单片形成导电性膜6而得到本发明涉及的电子电路模块100A的状态的图。
通过以上说明的制造方法也能够可靠且容易地得到对电磁波噪声的屏蔽效果充分高的电子电路模块。
-实验例-
接着，基于实验例对本发明进行更具体的说明。这些实验例是用于提供规定本发明涉及的陶瓷布线基板、电子电路模块、以及电子电路模块的制造方法的优选的条件的依据的实验例。
在以下的实验例中，为了评价本发明涉及的电子电路模块的各种特性，制作图10(A)、(B)所示的具备以陶瓷布线基板1为基准简化了结构的陶瓷布线基板1T、埋设层5、导电性膜6的评价试验用电子电路模块200，并进行了各种实验。图10(B)是用包含图10(A)所示的B-B线的面(用单点划线图示)将评价试验用电子电路模块200剖开的箭头所示方向的剖视图。另外，陶瓷布线基板1T的各要素的尺寸如图10(A)、(B)所示。
为了容易进行后述的接地用图案导体GP(引出部LP)与导电性膜6的连接性的评价，该评价试验用电子电路模块200具备两个接地用图案导体GP，它们分别与导电性膜6连接。以下对该制造方法、实验方法及其结果进行说明。
<生片的制作>
称量起始原料粉末，使得成为表1的组成比，在进行湿式混合粉碎之后，进行干燥而得到混合物。对得到的混合物进行热处理而得到陶瓷绝缘体的生片用的原料粉末。添加有机粘合剂、分散剂以及可塑剂，进行混合粉碎而得到陶瓷浆料。接着，通过刮片法将陶瓷浆料呈片状成型在基材膜上并使其干燥，从而得到调整了厚度的生片，使得烧成后的厚度为所需的厚度。
[表1]
绝缘体原料粉末 SiO2 Al2O3 BaCO3 ZrO2 TiO2 Mg(OH)2 MnCO3
重量比/100 55.0 12.0 26.0 0.5 2.0 0.5 4.0
<导体膏的制作>
调配起始原料，使得成为所需的组成比，用三辊研磨机进行分散处理。作为原料，使用了表2至表4所示的Cu粉末、氧化物粉末、有机赋形剂(organic vehicle)。其结果是，得到了金属与氧化物具有各种体积比的导体膏。在表5至表7示出通过上述方式得到的导体膏。导体膏大致可分为金属含有率高的导体膏(HP1～HP10)和金属含有率低的导体膏(LP-C-1～LP-C-25、LP-A-1～LP-A-4)。
[表2]
*：表示是本发明的范围之外。
[表3]
[表4]
[表5]
＊：表示是本发明的范围之外。
[表6]
*：表示是本发明的范围之外。
[表7]
*：表示是本发明的范围之外。
<在生片印刷导体膏>
将通过上述方式得到的导体膏印刷在生片。印刷通过丝网印刷法进行。此时，制作了将通过上述方式得到的各导体膏对接地用图案导体GP的整个面进行印刷的生片和用表8所示的组合的导体膏分别对成为图案主要部MP的位置和成为引出部LP的位置进行印刷的生片。
[表8]
*：表示是本发明的范围之外。
<生片的过孔导体的形成>
在生片的规定的位置在生片的厚度方向上照射激光，从而形成贯通生片的过孔。然后，在形成的过孔中填充将Cu作为导电体的导体膏，使用热风干燥机以80℃进行5分钟的干燥，由此得到形成有烧成前过孔导体的生片。
<生片的层叠、压接>
将规定的片数的印刷有成为接地用图案导体GP的导体膏的生片和形成有烧成前过孔导体的生片进行层叠，以温度在60℃以上80℃以下的范围且压力在1000kg/cm2以上1500kg/cm2以下的范围的条件进行热压接，从而得到层叠体。
<烧成前接地用电极的形成>
在层叠体的下表面利用将Cu作为导电体的导体膏形成烧成前接地用电极，从而得到烧成前陶瓷布线基板。
<烧成前陶瓷布线基板的烧成>
将烧成前陶瓷布线基板以包括除去有机粘合剂的脱脂工序的烧成条件进行烧成，由此得到集合状态的陶瓷布线基板。
<埋设层的形成>
在该评价试验用电子电路模块200中，为了简化结构而未连接电子部件。因此，只是在集合状态的陶瓷布线基板的一个主表面形成了集合状态的埋设层。埋设层是绝缘性的树脂材料或在绝缘性的树脂材料中作为填充料而分散有例如玻璃材料、硅石等的材料。另外，也可以是不包含填充料的单一的绝缘性的树脂材料。
<埋设层的切割和陶瓷布线基板的切痕的形成>
切割以上形成的集合状态的埋设层，并且在集合状态的陶瓷布线基板的一个主表面形成切痕，使该切痕具有不使集合状态的接地用图案导体露出的深度。
<集合状态的陶瓷布线基板的切割>
利用金刚石刀等在集合状态的陶瓷布线基板的另一个主表面形成刻划线。然后，对形成有刻划线的位置施加应力，使刻划线延伸至上述的切痕，由此使集合状态的陶瓷布线基板断裂而进行单片化。由此，接地用图案导体GP的引出部LP的另一端部LP2露出。
<导电性膜的形成>
在包括埋设层5的外表面和陶瓷布线基板1T的侧面的至少一部分的区域上形成导电性膜6，并使得导电性膜6与接地用图案导体GP的引出部LP的另一端部LP2连接。导电性膜6优选使用选自溅射、镀敷、蒸镀以及CVD的至少一种方法来形成。另外，导电性膜6也可以使用在树脂母材中分散有金属填充料的导电性树脂膜。由此，接地用电极GE1与导电性膜6经由接地用图案导体GP和过孔导体VC进行连接。
对像上述那样得到的各评价试验用电子电路模块200评价了接地用图案导体厚度(以下，称为电极厚度t)、引出部的另一端部距陶瓷布线基板的侧面的距离的绝对值(以下，称为电极凹凸量a)、接地用导体图案的各部分的金属含有率(以下，称为金属部分覆盖率)、以及接地用图案导体GP(引出部LP)与导电性膜6的连接性(以下，称为连接电阻值)。
电极厚度t用图11所示的方法进行测定。首先，对评价试验用电子电路模块200的剖面进行抛光，利用WDX(波长色散型X射线分析装置)进行元素分布分析，从而对接地用图案导体GP所包含的元素的高浓度区域进行二值化。由此，明示了金属部分。然后，对明示的金属部分进行测定。
求出接地用图案导体GP的引出部LP与露出在陶瓷布线基板1T的侧面的陶瓷绝缘体层C的界面CP1、CP2，引出连接两者的直线L。从剖面抛光后的陶瓷布线基板1T的侧面向陶瓷布线基板1T的内部方向引出直线VSL，使得直线VSL与该直线L正交。接着，以10μm的间隔从直线VSL引出与直线VSL正交的20条直线VL1至VL20，分别求出从直线VSL至与图案主要部MP的上表面的交点的距离X1至X20和直线VSL至与图案主要部MP的下表面的交点的距离Y1至Y20。
然后，将距离X1至X20中的最大值Xmax与距离Y1至Y20中的最小值Ymin之差作为电极厚度t。此外，将被通过最大值Xmax且与直线VSL平行的直线、和通过最小值Ymin且与直线VSL平行的直线、直线VL1、直线VL20包围的区域规定为图案主要部MP。
以上对图案主要部MP的测定方法进行了说明，对于引出部LP也用同样的测定方法进行了测定。此外，整个面由同种导体膏形成的接地用图案导体GP也用同样的测定方法进行了测定。
金属部分覆盖率用以下方法进行测定。将检测出金属的面积相对于在测定电极厚度t时定义的图案主要部MP和引出部LP的面积的比率(百分率)作为金属部分覆盖率。此外，整个面由同种导体膏形成的接地用图案导体也用同样的测定方法进行测定。
电极凹凸量a用图12所示的方法进行测定。与电极厚度t的测定同样地，求出接地用图案导体GP的引出部LP与露出在陶瓷布线基板1T的侧面的陶瓷绝缘体层C的界面CP1、CP2，引出连接两者的直线L。将该直线L与引出部LP的最顶端的距离作为电极凹凸量a。即，无论是在引出部LP如图12所示地从陶瓷布线基板1T的侧面突出的情况下，还是在引出部LP处于陶瓷布线基板1T的侧面的内部的情况下，电极凹凸量a均表示为距离的绝对值。在20个位置进行电极凹凸量a的测定并求出它们的平均值。
连接电阻值用图13所示的直流四端子法进行测定。即，使连接在电阻测定机MM的直流电流端子MI1、MI2的探针和连接在直流电压端子MV1、MV2的探针，与评价试验用电子电路模块200的接地用电极GE1和导电性膜6抵接，使得形成直流四端子法的测定电路，从而测定接地用图案导体GP(引出部LP)与导电性膜6之间的电阻。
将像上述那样得到的测定结果示于表9至表12。另外，将连接电阻值为0.1Ω以下的情况判定为连接性良好而表示为○，将电极凹凸量a为10μm以下的情况判定为切割性良好而表示为○。
表9示出使用金属含有率高的导体膏(HP1～HP10)制作的评价试验用电子电路模块200的评价结果。在金属部分覆盖率为80％以上的情况下，连接电阻为0.1Ω以下。在氧化物与金属的体积比为0/100以上至20/80以下时，连接电阻为0.1Ω以下，但电极凹凸量a为10μm以上。在氧化物与金属的体积比为30/70时，电阻为0.1Ω以上。
[表9]
*：表示是本发明的范围之外。
表10示出使用金属含有率低的导体膏(LP-C-1～LP-C-25)制作的评价试验用电子电路模块200的评价结果。通过覆盖氧化铝和添加氧化物，降低了金属部分覆盖率。在金属部分覆盖率为30％以上60％以下的情况下，电极凹凸量a为10μm以下。连接电阻全都为0.1Ω以下。另一方面，在金属部分覆盖率为20％以下的情况下，连接电阻增大。
[表10]
*：表示是本发明的范围之外。
表11示出使用其它金属含有率低的导体膏(LP-A-1～LP-A-4)制作的评价试验用电子电路模块200的评价结果。CuAl合金中的Al量越多，金属部分覆盖率越降低，电极凹凸量a均为10μm以下。连接电阻均为0.1Ω以上，在Al量为7wt％以上时，连接电阻尤其增大。
[表11]
＊：表示是本发明的范围之外。
表12示出将金属含有率高的导体膏和金属含有率低的导体膏进行组合而制作的评价试验用电子电路模块200的评价结果。在使用金属覆盖率降低(金属部分覆盖率为30％以上60％以下)的导体膏形成引出部LP并且使用金属覆盖率增高(金属部分覆盖率为80％以上)的导体膏形成图案主要部MP的情况下，连接电阻为0.1Ω以下，电极凹凸量a为10μm以下，满足连接电阻和电极凹凸量a双方的要求。关于除此以外的组合，未能满足连接电阻和电极凹凸量a双方的要求。
[表12]
*：表示是本发明的范围之外。
另外，本发明不限定于上述的实施方式，能够在本发明的范围内添加各种应用、变形。此外，需要指出的是，本说明书记载的作用是推定的，本发明并不只基于该作用才成立。进而，需要一并指出的是，本说明书记载的各实施方式是例示性的，能够在不同的实施方式间对结构进行部分的置换或组合。

Claims (11)

1.一种陶瓷布线基板，具备：陶瓷绝缘体层；接地用图案导体；连接用连接盘，设置在一个主表面；以及接地用电极，设置在另一个主表面，并与所述接地用图案导体连接，其特征在于，
所述接地用图案导体包含金属和所述陶瓷绝缘体层所包含的金属元素中的至少一种的氧化物，并且具备：图案主要部，形成在所述陶瓷布线基板的内部；以及引出部，一端部与所述图案主要部连接，且另一端部露出在所述陶瓷布线基板的侧面，
所述引出部的金属含有率比所述图案主要部的金属含有率低。
2.根据权利要求1所述的陶瓷布线基板，其特征在于，
所述引出部的金属含有率为30体积％以上60体积％以下，所述图案主要部的金属含有率为80体积％以上。
3.根据权利要求1或2所述的陶瓷布线基板，其特征在于，
所述图案主要部与所述引出部形成在同一面上。
4.根据权利要求1或2所述的陶瓷布线基板，其特征在于，
所述图案主要部与所述引出部形成在不同的面上，且通过过孔导体连接。
5.根据权利要求1至4中的任一项所述的陶瓷布线基板，其特征在于，
所述引出部的另一端部距所述陶瓷布线基板的侧面的距离的绝对值为10μm以下。
6.一种电子电路模块，具备陶瓷布线基板、电子部件、埋设层以及导电性膜，其特征在于，
所述陶瓷布线基板是权利要求1至5中的任一项所述的陶瓷布线基板，
所述电子部件与设置在所述陶瓷布线基板的一个主表面的所述连接用连接盘连接，
所述埋设层设置在所述陶瓷布线基板的一个主表面且埋设所述电子部件，
所述导电性膜形成在包括所述埋设层的外表面和所述陶瓷布线基板的侧面的至少一部分在内的区域上，并且与所述接地用图案导体的所述引出部的另一端部连接。
7.一种电子电路模块的制造方法，所述电子电路模块具备陶瓷布线基板、电子部件、埋设层以及导电性膜，所述电子电路模块的制造方法的特征在于，具备：
第一工序，制作生片，该生片包含所述陶瓷布线基板所具备的陶瓷绝缘体层的原料粉末；
第二工序，在所述生片中的至少一片形成集合状态的烧成前接地用图案导体，所述集合状态的烧成前接地用图案导体包含金属和所述陶瓷绝缘体层所包含的金属元素中的至少一种的氧化物，并且具备：烧成前图案主要部；以及烧成前引出部，一端部与所述烧成前图案主要部连接，并且具有比所述烧成前图案主要部的金属含有率低的金属含有率；
第三工序，在所述生片中的至少一片形成贯通所述生片的烧成前过孔导体；
第四工序，将包括形成有集合状态的所述接地用图案导体的生片和形成有所述烧成前过孔导体的生片在内的所述生片进行层叠，制作具备烧成前陶瓷绝缘体层、所述集合状态的烧成前接地用图案导体以及所述烧成前过孔导体的层叠体；
第五工序，在所述层叠体的一个主表面形成烧成前连接用连接盘，并在所述层叠体的另一个主表面形成烧成前接地用电极，作为集合状态的烧成前陶瓷布线基板；
第六工序，对所述集合状态的烧成前陶瓷布线基板进行烧成，作为集合状态的陶瓷布线基板，所述集合状态的陶瓷布线基板具备：陶瓷绝缘体层；集合状态的接地用图案导体，具备图案主要部和一端部与所述图案主要部连接的引出部；连接用连接盘，设置在一个主表面；以及接地用电极，设置在另一个主表面，并与所述接地用图案导体连接；
第七工序，将电子部件连接到在所述陶瓷布线基板的一个主表面设置的所述连接用连接盘；
第八工序，在所述陶瓷布线基板的一个主表面形成集合状态的埋设层，使得埋设所述电子部件；
第九工序，切割所述集合状态的埋设层，并且在所述集合状态的陶瓷布线基板的一个主表面形成切痕，所述切痕具有不使所述集合状态的接地用图案导体露出的深度；
第十工序，切割形成有所述切痕的所述集合状态的陶瓷布线基板，使得所述接地用图案导体的所述引出部的另一端部露出，从而得到具备所述陶瓷布线基板、所述电子部件以及所述埋设层的单片；以及
第十一工序，在包括所述单片的所述埋设层的外表面和所述陶瓷布线基板的侧面的至少一部分在内的区域上形成导电性膜，使得所述导电性膜与所述接地用图案导体的所述引出部的另一端部连接。
8.根据权利要求7所述的电子电路模块的制造方法，其特征在于，
在所述第二工序中，使用第一电极膏来形成所述烧成前图案主要部，所述第一电极膏构成为，将Cu粉末的体积作为分母并将所述陶瓷绝缘体层所包含的金属元素中的至少一种的氧化物粉末的体积作为分子时的比率为0/100以上20/80以下，
使用由Cu粉末构成的第二电极膏来形成所述烧成前引出部，该Cu粉末被Al2O3覆盖，使得将Cu的重量作为分母并将Al2O3的重量作为分子时的比率为4/96以上6/94以下，或者
使用第三电极膏来形成所述烧成前引出部，所述第三电极膏构成为，将Cu粉末的体积作为分母并将所述陶瓷绝缘体层所包含的金属元素中的至少一种的氧化物粉末的体积作为分子时的比率为10/90以上20/80以下，该Cu粉末被Al2O3覆盖，使得将Cu的重量作为分母并将Al2O3的重量作为分子时的比率为1/99以上3/97以下。
9.根据权利要求7所述的电子电路模块的制造方法，其特征在于，
在所述第二工序中，使用所述第一电极膏来形成所述烧成前图案主要部，使用包含CuAl合金粉末的第四电极膏来形成所述烧成前引出部，在所述CuAl合金粉末中，将Cu的重量作为分母并将Al的重量作为分子时的比率为2/98以上5/95以下。
10.根据权利要求7至9中的任一项所述的电子电路模块的制造方法，其特征在于，
在所述集合状态的陶瓷布线基板的另一个主表面的与形成在所述一个主表面的切痕相向的位置形成刻划线，对形成有所述刻划线的位置施加应力而使所述刻划线延伸至所述切痕，由此进行所述第十工序。
11.根据权利要求7至9中的任一项所述的电子电路模块的制造方法，其特征在于，
形成宽度比所述集合状态的陶瓷布线基板的一个主表面上的切痕的宽度窄的切痕，并使得该窄的切痕从形成在所述集合状态的陶瓷布线基板的切痕的底部到达另一个主表面，由此进行所述第十工序。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111527790A (zh) * 2018-11-19 2020-08-11 日本特殊陶业株式会社 保持装置及保持装置的制造方法
TWI842111B (zh) 2021-09-29 2024-05-11 韓商斯天克有限公司 多層基板和其製造方法包括及多層基板的電子裝置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7105179B2 (ja) * 2018-11-26 2022-07-22 株式会社トーキン 基板
JP6939596B2 (ja) * 2018-01-24 2021-09-22 三菱マテリアル株式会社 パワーモジュール用基板の製造方法及びセラミックス‐銅接合体
KR20220160967A (ko) * 2021-05-28 2022-12-06 (주)티에스이 이종 재질의 다층 회로기판 및 그 제조 방법
KR102537710B1 (ko) * 2021-05-28 2023-05-31 (주)티에스이 일괄 접합 방식의 다층 회로기판 및 그 제조 방법
KR20230045837A (ko) * 2021-09-29 2023-04-05 스템코 주식회사 다층 기판과 그 제조 방법 및 다층 기판을 포함하는 전자 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303558A (ja) * 1997-04-25 1998-11-13 Ngk Spark Plug Co Ltd セラミック配線基板
CN1870857A (zh) * 2005-05-25 2006-11-29 阿尔卑斯电气株式会社 被屏蔽的电子电路单元及其制造方法
JP2010002736A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd Ｅｌ表示装置
CN102550140A (zh) * 2009-10-01 2012-07-04 松下电器产业株式会社 组件及其制造方法
US8929089B2 (en) * 2010-03-17 2015-01-06 Tdk Corporation Electronic circuit module component and method of manufacturing electronic circuit module component

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0101872B1 (en) * 1982-07-19 1990-01-03 Kabushiki Kaisha Toshiba Duplex optical communication module device
JP3688931B2 (ja) 1999-03-24 2005-08-31 京セラ株式会社 配線基板の製造方法
JP2003347102A (ja) 2002-03-19 2003-12-05 Koa Corp 抵抗体ペースト、抵抗器およびその製造方法
US7932471B2 (en) * 2005-08-05 2011-04-26 Ngk Spark Plug Co., Ltd. Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment
US7742314B2 (en) * 2005-09-01 2010-06-22 Ngk Spark Plug Co., Ltd. Wiring board and capacitor
KR101329931B1 (ko) * 2006-04-25 2013-11-28 니혼도꾸슈도교 가부시키가이샤 배선기판
US7336501B2 (en) * 2006-06-26 2008-02-26 Ibiden Co., Ltd. Wiring board with built-in capacitor
JP5248941B2 (ja) * 2008-07-18 2013-07-31 日本特殊陶業株式会社 セラミック部品及びその製造方法
JP2011159788A (ja) * 2010-02-01 2011-08-18 Panasonic Corp モジュールとその製造方法
JP5402482B2 (ja) * 2009-10-01 2014-01-29 パナソニック株式会社 モジュールとモジュールの製造方法
JP5539838B2 (ja) 2010-10-13 2014-07-02 株式会社ディスコ 多層セラミックス基板の分割方法
JP5668627B2 (ja) 2011-07-19 2015-02-12 株式会社村田製作所 回路モジュール
JP5780035B2 (ja) 2011-07-26 2015-09-16 株式会社村田製作所 セラミック電子部品
US10729001B2 (en) * 2014-08-31 2020-07-28 Skyworks Solutions, Inc. Devices and methods related to metallization of ceramic substrates for shielding applications
US20160095224A1 (en) * 2014-09-30 2016-03-31 Skyworks Solutions, Inc. Apparatus and methods related to ceramic device embedded in laminate substrate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303558A (ja) * 1997-04-25 1998-11-13 Ngk Spark Plug Co Ltd セラミック配線基板
CN1870857A (zh) * 2005-05-25 2006-11-29 阿尔卑斯电气株式会社 被屏蔽的电子电路单元及其制造方法
JP2010002736A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd Ｅｌ表示装置
CN102550140A (zh) * 2009-10-01 2012-07-04 松下电器产业株式会社 组件及其制造方法
US8929089B2 (en) * 2010-03-17 2015-01-06 Tdk Corporation Electronic circuit module component and method of manufacturing electronic circuit module component

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111527790A (zh) * 2018-11-19 2020-08-11 日本特殊陶业株式会社 保持装置及保持装置的制造方法
CN111527790B (zh) * 2018-11-19 2022-05-06 日本特殊陶业株式会社 保持装置及保持装置的制造方法
TWI842111B (zh) 2021-09-29 2024-05-11 韓商斯天克有限公司 多層基板和其製造方法包括及多層基板的電子裝置

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