CN109075131A - 电路模块 - Google Patents
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Abstract
本发明的电路模块(1)具备:在内层具有内层接地电极(131)和从该内层接地电极(131)引出的引出电极(132)的多层基板(10)、安装于多层基板(10)的安装部件(21~23)、覆盖安装部件(21~23)的树脂(30)、覆盖多层基板(10)的侧面的至少一部分和树脂(30)的屏蔽电极(40),引出电极(132)在多层基板(10)内与内层接地电极(131)电连接且被配置成在沿多层基板(10)的层叠方向观察时其至少一部分与内层接地电极(131)重叠,引出电极的端部从多层基板(10)的侧面露出与屏蔽电极(40)连接,内层接地电极(131)的端部从多层基板(10)的侧面露出与屏蔽电极(40)连接。
Description
技术领域
本发明涉及电路模块。
背景技术
作为电路模块,已知有在多层基板表面安装多个部件,用树脂覆盖该部件,并在树脂的表面形成屏蔽层的结构(例如,参照专利文献1)。根据该结构,屏蔽层在多层基板的表面或者侧面与多层基板内部的接地电极连接。
专利文献1:日本特开2004-172176号公报
然而,多层基板通过层叠以及压接多个绝缘体层而形成,在该绝缘体层上分别形成有图案布线。由于图案布线的密度按照每个绝缘体层而不同,且基板烧制时的绝缘体层和图案布线的收缩举动不同,所以存在多层基板产生翘曲、起伏的情况。
若产生这样的翘曲、起伏,则在多层基板的内层接地电极和屏蔽电极在多层基板的侧面连接的结构中,存在相对于内层接地电极的屏蔽电极的接触面积降低,屏蔽电极与内层接地电极的连接可靠性降低的情况。此时,存在屏蔽电极的屏蔽功能降低,而得不到所希望的模块特性的问题。
此外,连接可靠性意味着任意2个电极等的机械连接可靠性以及电连接可靠性,以下,特别作为电连接可靠性来进行说明。换句话说,提高屏蔽电极与内层接地电极的连接可靠性,意味着使屏蔽电极与内层接地电极之间的电阻低电阻化。
发明内容
因此,本发明的目的在于提供一种能够提高屏蔽电极与内层接地电极的连接可靠性的电路模块。
为了实现上述目的,本发明的一个方式的电路模块具备:多层基板,具有内层接地电极和从该内层接地电极引出的引出电极;安装部件,被安装于上述多层基板;树脂,覆盖上述安装部件;以及屏蔽电极,覆盖上述多层基板的侧面的至少一部分和上述树脂,上述引出电极在上述多层基板内与上述内层接地电极电连接,并且被配置成在沿上述多层基板的层叠方向观察时,上述引出电极的至少一部分与上述内层接地电极重叠,上述引出电极的端部从上述多层基板的侧面露出并与上述屏蔽电极连接,上述内层接地电极的端部从上述多层基板的侧面露出并与上述屏蔽电极连接。
像这样,通过内层接地电极以及引出电极各自的端部从多层基板的侧面露出并与屏蔽电极连接,能够提高屏蔽电极与内层接地电极的连接可靠性る。
另外,也可以:上述多层基板在内层具有与上述安装部件一起构成规定电路的1个以上的图案布线,在沿上述层叠方向观察时,在上述多层基板的接近与其它部分相比上述图案布线的密度较低的部分的边,上述引出电极的端部与上述屏蔽电极连接。
在这里,在多层基板的接近与其它部分相比图案布线的密度较低的部分的边,特别容易产生翘曲以及起伏。因此,通过在这样的边将引出电极的端部与屏蔽电极连接,从而成为在该边的附近配置引出电极,而能够抑制容易产生翘曲以及起伏的多层基板的侧方端部处的翘曲以及起伏的产生。具体而言,通过配置引出电极,能够降低多层基板中的图案电极密度的偏差而使其均匀化,所以能够抑制多层基板的翘曲以及起伏。换句话说,能够在多层基板的容易产生翘曲以及起伏的部分,有效地抑制翘曲以及起伏的产生。
另外,也可以上述引出电极被直接配置在上述内层接地电极上。
由此,与内层接地电极和引出电极经由导通孔等连接的情况相比,能够降低内层接地电极与引出电极之间的寄生电感。因此,由于能够将引出电极作为电性强固的地线,所以能够进一步提高屏蔽电极的屏蔽功能。
另外,也可以在上述多层基板的同一层配置有多个上述引出电极。
像这样,通过在多层基板的同一层配置有多个引出电极,能够较大地确保屏蔽电极与引出电极的接触面积。因此,能够进一步提高屏蔽电极与内层接地电极的连接可靠性。
另外,也可以上述引出电极包括:被配置于与上述内层接地电极相比靠上侧的上侧引出电极以及被配置于与上述内层接地电极相比靠下侧的下侧引出电极。
像这样,通过配置被配置于多层的电极(上侧引出电极以及下侧引出电极)作为引出电极,能够在容易产生翘曲以及起伏的多层基板的侧方端部,进一步抑制翘曲以及起伏的产生。因此,能够进一步提高屏蔽电极与内层接地电极的连接可靠性。另外,通过在内层接地电极的上侧以及下侧分别配置有引出电极(上侧引出电极或者下侧引出电极),从而无论多层基板的翘曲以及起伏的状态如何,都能够提高屏蔽电极与内层接地电极的连接可靠性。
另外,也可以在沿上述层叠方向观察时,上述上侧引出电极和上述下侧引出电极沿着上述多层基板的边交替配置。
由此,能够使层叠方向上的引出电极的厚度均匀化。因此,能够进一步抑制多层基板的翘曲以及起伏。
另外,也可以上述多层基板还具有被配置于在沿上述层叠方向观察时不与上述引出电极重叠的位置的虚拟电极。
通过具有这样的虚拟电极,能够进一步降低多层基板中的导体的分布偏差而使其均匀化。因此,能够进一步抑制多层基板的翘曲以及起伏。
另外,也可以上述多层基板还具有被配置于在沿上述层叠方向观察时不与上述引出电极重叠的位置的BAS膏层。
通过具有这样的BAS膏层,能够使多层基板的厚度均匀化而进一步抑制翘曲以及起伏。
另外,也可以在沿上述层叠方向观察时,上述内层接地电极被配置于上述多层基板的大致整体。
由此,能够提高被配置成至少一部分与内层接地电极重叠的引出电极的布局自由度。
另外,也可以在沿上述层叠方向观察时,上述引出电极仅被配置于上述多层基板的端部。
由此,能够抑制多层基板整体的厚度的增加,并且能够抑制多层基板的翘曲以及起伏。
根据本发明,提供一种能够提高内层接地电极与屏蔽电极的连接可靠性的电路模块。
附图说明
图1是实施方式1的电路模块的立体图。
图2是实施方式1的电路模块的剖视图。
图3是表示实施方式1的电路模块中的引出电极的配置的布局图。
图4是实施方式1的变形例1的电路模块的剖视图。
图5是表示实施方式1的变形例2的电路模块中的引出电极的配置的布局图。
图6是实施方式1的变形例3的电路模块的剖视图。
图7是实施方式2的电路模块的剖视图。
图8是表示实施方式2的电路模块中的上侧引出电极以及下侧引出电极的配置的布局图。
具体实施方式
以下,参照附图,对本发明的实施方式的电路模块进行说明。此外,以下说明的实施方式均表示本发明的优选的一个具体例。以下的实施方式中示出的数值、形状、材料、构成要素的配置位置以及连接方式、制造工艺以及制造工艺的顺序等是一个例子,并不是限定本发明的意思。另外,对于以下的实施方式中的构成要素中的、未记载于表示最上位概念的独立权利要求中的构成要素,作为任意的构成要素来说明。
此外,各图是示意图,并非一定是严格图示的图。另外,在各图中,对于实质相同的结构标注相同的附图标记,有省略或者简化重复的说明的情况。另外,在以下的实施方式所示的剖视图中,为了简明,有将严格来说处于其它剖面的构成要素示于同一附图内来说明的情况。
(实施方式1)
图1是实施方式1的电路模块1的立体图。
在该图中,将电路模块1的厚度方向(即多层基板10的层叠方向)设为Z轴方向、将与Z轴方向垂直并且相互正交的方向分别设为X轴方向以及Y轴方向来进行说明,并将Z轴方向正侧设为电路模块1的顶面(上表面)侧来进行说明。但是,在实际的使用方式中,也有电路模块1的厚度方向不为上下方向的情况。因此,在实际的使用方式中,电路模块1的顶面侧并不局限于上表面侧。另外,在以下,将沿多层基板10的层叠方向观察(平行于Z轴来观察)简单地作为沿层叠方向观察来进行说明。
电路模块1例如是构成前端电路等规定电路的模块部件。如图1所示,电路模块1具备多层基板10、安装于多层基板10的安装部件21~23、覆盖安装部件21~23的树脂30、以及覆盖树脂30和多层基板10的侧面的至少一部分的屏蔽电极40。
以下,使用图2对电路模块1的各构成要素进行详细说明。
图2是实施方式1的电路模块1的剖视图。具体而言,该图是图1的II-II线的剖视图。
多层基板10具有由基体材料层111~118构成的层叠基体11和配置于基体材料层111~118的各种导体。各种导体包括沿着基体材料层111~118的主面(沿着XY平面)形成的导体亦即图案布线121、和在厚度方向(Z轴方向)上贯通基体材料层111~118而形成的导体亦即导通孔122。
另外,在多层基板10的内层(即层叠基体11的内层),还配置内层接地电极131以及从该内层接地电极131引出的引出电极132。对于这些内层接地电极131以及引出电极132的详细内容后述。在这里,配置于多层基板10的内层意味着上下方向被基体材料层夹持,从而不在多层基板10的上表面或者下表面露出。
另外,在多层基板10的上表面配置有用于安装安装部件21~23的表面电极141,在多层基板10的下表面配置有用于例如将电路模块1安装于母板的表面电极142。
另外,在本实施方式中,在多层基板10的内层,还配置有虚拟电极151。例如,虚拟电极151是不与其它电极等连接的独立的电极、或者是仅与内层接地电极131连接的电极。换句话说,虚拟电极151是不改变由电路模块1构成的规定电路的电路结构的电极。在本实施方式中,虚拟电极151直接配置在内层接地电极131上。关于虚拟电极151的详细内容,与内层接地电极131以及引出电极132的详细内容一并后述。
对于这样的多层基板10的材质并不特别限定,例如,作为基体材料层111~118,能够使用LTCC(Low Temperature Co-fired Ceramics:低温共烧陶瓷)等陶瓷或者聚酰亚胺等树脂。另外,例如,作为导体(图案布线121、导通孔122、内层接地电极131、引出电极132、表面电极141和142、以及虚拟电极151),例如能够使用银或者铜等。
另外,对于形成多层基板10的方法并不特别限定,例如,在使用LTCC作为基体材料层111~118的情况下,能够通过在陶瓷生片上丝网印刷用于形成上述导体的银或者铜的导电性膏并同时烧制来形成。
安装部件21~23是与配置于多层基板的各种导体一起构成规定电路的部件,例如是开关IC(Integrated Circuit:集成电路)、滤波器、双工器、振荡器、芯片电容器或者芯片电感器等。此外,安装部件21~23并不局限于LGA(Land Grid Array:栅格阵列)型或者BGA(Ball Grid Array:球栅阵列)型的部件,也可以是引线键合安装的部件。
树脂30是覆盖安装部件21~23来密封的密封部件,在本实施方式中,被配置于多层基板10的上表面整体,以覆盖安装部件21~23。此外,树脂30也可以不覆盖多层基板10的上表面的一部分。
对于这样的树脂30的材质并不特别限定,例如,可以使用环氧类的树脂。另外,对于形成树脂30的方法并不特别限定,例如,在使用液状树脂来形成树脂30的情况下,能够通过分配器等在多层基板10的上表面涂覆液状树脂以覆盖安装部件21~23,之后,通过加热使其固化来形成树脂30。另外,在使用固体树脂形成树脂30的情况下,能够通过在多层基板10的上表面上配置规定量的固体树脂,然后加热使其熔融,之后,使其固化,来形成树脂30。
屏蔽电极40覆盖树脂30以及多层基板10的侧面的至少一部分,在本实施方式中,配置成覆盖树脂30的外表面以及多层基板10的侧面的大致整体。具体而言,屏蔽电极40被配置成覆盖树脂30的上表面和侧面、以及多层基板10的基体材料层111~117的侧面。该屏蔽电极40在多层基板10的侧面至少与引出电极132连接。因此,具有抑制从电路模块1朝向外部放射不必要辐射的屏蔽功能。具体而言,在本实施方式中,屏蔽电极40在多层基板10的全部的侧面与内层接地电极131以及引出电极132连接。
对于这样的屏蔽电极40的材质并不特别限定,例如,能够使用银等。另外,对于形成屏蔽电极40方法并不特别限定,例如,能够如下那样形成。具体而言,通过半切割(切割基体材料层111~117并保留基体材料层118)安装有安装部件21~23的多层基板10以及树脂30的集合体,使内层接地电极131以及引出电极132在多层基板10的侧面露出。接下来,通过对多层基板10的侧面以及树脂30涂覆银等导电性膏、或者通过溅射或者蒸镀等方法,形成在多层基板10的侧面与内层接地电极131以及引出电极132导通连接的屏蔽电极40。
此外,在切割上述集合体的工序中,也可以对安装有安装部件21~23的多层基板10以及树脂30的集合体进行全切割(切割全部的基体材料层111~118)。换句话说,屏蔽电极40也可以配置成覆盖多层基板10的基体材料层111~118的侧面。
接下来,对内层接地电极131以及引出电极132的详细内容,与虚拟电极151的详细内容一并进行说明。
内层接地电极131是配置在多层基板10的内层的接地电极,在本实施方式中,是在沿层叠方向观察时,配置于多层基板10的大致整体的所谓的实心图案电极。此外,大致整体并不仅是意味着完全整体,也意味着几乎整体。即,内层接地电极131例如也可以在与上述的层叠方向正交的面内方向具有局部未配置的部分,以避开与接地电位不同的导通孔122。
在本实施方式中,内层接地电极131的端部从多层基板10的侧面露出并与屏蔽电极40连接。换句话说,内层接地电极131与屏蔽电极40相互导通连接。具体而言,在沿层叠方向观察时,内层接地电极131的周向的全部端部(即4个边全部)从多层基板10的侧面露出。
此外,内层接地电极131也可以在沿层叠方向观察时不是周向的全部端部均露出,例如,也可以在沿层叠方向观察时,在多层基板10的对置的2个边,端部露出,也可以在相邻的2个边,端部露出。换句话说,内层接地电极131并不局限于实心图案电极,也可以是遍及多层基板10的相互不同的2个侧面之间而配置的电极。
引出电极132是从内层接地电极131引出的接地电极,配置于多层基板10的内层。另外,引出电极132在多层基板10内与内层接地电极131电连接,并且,被配置成在沿多层基板10的层叠方向观察时其至少一部分与内层接地电极131重叠。在本实施方式中,由于内层接地电极131是实心图案电极,所以引出电极132被配置成在沿层叠方向观察时整体与内层接地电极131重叠。
另外,引出电极132的端部从多层基板10的侧面露出并与屏蔽电极40连接。即,引出电极132是从内层接地电极131引出到多层基板10的侧面的电极。
另外,在本实施方式中,引出电极132直接配置在内层接地电极131上。即,引出电极132不经由导通孔122而与内层接地电极131导通连接。具体而言,引出电极132被配置于与内层接地电极131相比靠上侧(Z轴方向正侧),并直接配置在内层接地电极131上(在该情况下为内层接地电极131的上表面)。
另外,在本实施方式中,在多层基板10的同一层,配置有多个引出电极132。具体而言,如图2所示,在多层基板10的基体材料层117和基体材料层118之间配置有多个引出电极132。
图3是表示实施方式1的电路模块1中的引出电极132的配置的布局图。此外,在该图中,也一并示有虚拟电极151的配置。另外,在该图中,为了简明,对引出电极132以及虚拟电极151施加阴影线。对于这些事项,在以下的布局图中也相同。
该图所示的区域A表示图案布线121的密度相对较高的部分。换句话说,在沿层叠方向观察时,多层基板10中的除去区域A的区域是图案布线121的密度比区域A低的部分。
区域A例如是能够根据多层基板10中的图案布线121的分布状况决定的区域,是图案布线121的厚度相对于多层基板10的厚度的比例为规定值(例如平均)以上的区域。此外,区域A例如也可以是能够根据多层基板10的设计事项等适当地决定的区域,也可以是受到多层基板10所需的电路特性以及强度等限制的能够配置图案布线121的区域。
如图3所示,在本实施方式中,在沿层叠方向观察时,引出电极132仅配置于多层基板10的端部。另外,在沿层叠方向观察时,在多层基板10的接近与其它部分相比图案布线121的密度较低的部分(即除去区域A的区域)的边,引出电极132的端部与屏蔽电极40连接。具体而言,如图3所示,由于区域A位于多层基板10的中央部,所以在多层基板10的周边端部,图案布线121的密度降低。因此,引出电极132的端部在接近该周边部的边(在这里为4个边)与屏蔽电极40连接。
此外,引出电极132在多层基板10的接近图案布线121的密度较低的部分的边与屏蔽电极40连接即可,也可以至少一部分配置于图案布线121的密度较高的部分(换句话说图3的区域A)。另外,接近图案布线121的密度较低的部分的边,意味着最接近该密度较低的部分的边,特别是意味着沿着该密度较低的部分的边。
在本实施方式中,在沿层叠方向观察时,引出电极132沿着多层基板10的边例如等间隔地配置多个。此外,对于配置引出电极132的间隔并不特别限定,从抑制多层基板10的翘曲以及起伏的观点来适当地决定即可。另外,引出电极132的配置间隔并不局限于等间隔,例如,也可以图案布线121的密度越低的部分,间隔越窄。
另外,虚拟电极151被配置于在沿层叠方向观察时不与引出电极132重叠的位置。虚拟电极151的配置位置只要是像这样不与引出电极132重叠的位置即可,并不特别限定,但从抑制多层基板10的翘曲以及起伏的观点考虑,优选在沿层叠方向观察时,配置于图案布线121的密度较低的部分。例如,优选虚拟电极151被配置于区域A中的图案布线121的密度相对较低的部分。
根据如以上那样构成的本实施方式的电路模块1,与不具备引出电极132的比较例的电路模块相比,能够提高屏蔽电极40与内层接地电极131的连接可靠性。
具体而言,在比较例的电路模块中,由于形成基体材料层的树脂或者陶瓷和形成图案布线等导体的银或者铜的热收缩率不同,所以存在在对多层基板加热的工序中在多层基板产生翘曲以及起伏的情况。若对这样的产生了翘曲、起伏的多层基板在多层基板的侧面配置与内层接地电极连接的屏蔽电极,则存在容易产生屏蔽电极与内层接地电极的连接不良,而它们的连接可靠性降低的问题。
与此相对,根据本实施方式的电路模块1,内层接地电极131以及引出电极132各自的端部从多层基板10的侧面露出并与屏蔽电极40连接。
由此,能够提高屏蔽电极40与内层接地电极131的连接可靠性。
另外,根据本实施方式的电路模块1,在沿层叠方向观察时,在多层基板10的接近与其它部分相比图案布线121的密度较低的部分的边,引出电极132的端部与屏蔽电极40连接。
在这里,在多层基板10的接近与其它部分相比图案布线121的密度较低的部分的边,由于上述的热收缩率之差,特别容易产生翘曲以及起伏。因此,通过引出电极132的端部在这样的边与屏蔽电极40连接,从而成为在该边的附近配置引出电极132,而能够抑制容易产生翘曲以及起伏的多层基板10的侧方端部处的翘曲以及起伏的产生。具体而言,通过配置引出电极132,能够降低多层基板10中的图案电极密度的偏差而使其均匀化,所以能够抑制多层基板10的翘曲以及起伏。换句话说,能够在多层基板10的容易产生翘曲以及起伏的部分,有效地抑制翘曲以及起伏的产生。
另外,根据本实施方式的电路模块1,引出电极132直接配置在内层接地电极131上。
由此,与内层接地电极131和引出电极132经由导通孔122等连接的情况相比,能够降低内层接地电极131与引出电极132之间的寄生电感。因此,由于能够将引出电极132作为电性强固的地线,所以能够进一步提高屏蔽电极40的屏蔽功能。
另外,根据本实施方式的电路模块1,在多层基板10的同一层配置有多个引出电极132,从而能够较大地确保屏蔽电极40与引出电极132的接触面积的总和。因此,能够进一步提高屏蔽电极40与内层接地电极131的连接可靠性。
另外,根据本实施方式的电路模块1,具有虚拟电极151,从而能够进一步降低多层基板10中的导体的分布偏差而使其均匀化。因此,能够进一步抑制多层基板10的翘曲以及起伏。
另外,根据本实施方式的电路模块1,在沿层叠方向观察时,内层接地电极131配置于多层基板10的大致整体,从而能够提高被配置成至少一部分与内层接地电极131重叠的引出电极132的布局自由度。
另外,根据本实施方式的电路模块1,在沿层叠方向观察时,引出电极132仅配置于多层基板10的端部,从而能够抑制多层基板10整体的厚度的增加,并且抑制多层基板10的翘曲以及起伏。
(实施方式1的变形例1)
此外,引出电极也可以不直接配置在内层接地电极131上,例如,也可以经由导通孔122与内层接地电极131连接。
图4是实施方式1的变形例1的电路模块1A的剖视图。该图所示的电路模块1A与图2所示的电路模块1相比,引出电极132A经由导通孔122与内层接地电极131连接的点不同。
即使是这样构成的电路模块1A,也与上述实施方式1相同,内层接地电极131以及引出电极132A各自的端部从多层基板10的侧面露出并与屏蔽电极40连接,从而能够提高屏蔽电极40与内层接地电极131的连接可靠性。
(实施方式1的变形例2)
另外,在上述实施方式1中,在沿层叠方向观察时,引出电极132沿着多层基板10的边等间隔地配置,但并不局限于此。
图5是表示实施方式1的变形例2的电路模块1B中的引出电极132B的配置的布局图。该图所示的引出电极132B与图3所示的引出电极132相比,在沿层叠方向观察时,沿着多层基板10的边延伸配置。
即使是这样构成的电路模块1B,也与上述实施方式1相同,内层接地电极131以及引出电极132B各自的端部从多层基板10的侧面露出并与屏蔽电极40连接,从而能够提高屏蔽电极40与内层接地电极131的连接可靠性。
此外,在本变形例中,在沿层叠方向观察时,引出电极132B在多层基板10的每个边独立配置,但并不局限于此,例如,也可以在多层基板10的相邻的2个边连续地配置,也可以沿着多层基板10的边延伸配置成环状。
(实施方式1的变形例3)
另外,也可以在多层基板10的内层进一步配置BAS膏层。
图6是实施方式1的变形例3的电路模块1C的剖视图。
该图所示的电路模块1C与图2所示的电路模块1相比,多层基板10进一步具有配置于在沿层叠方向观察时不与引出电极132重叠的位置的BAS膏层161的点不同。
在本实施方式中,BAS膏层161是配置于与内层接地电极131不同的层,且在沿层叠方向观察时与虚拟电极151为大致相同形状且配置于同一位置的绝缘体层。此外,对于BAS膏层161而言,在沿层叠方向观察时,配置于不与引出电极132重叠的位置即可,对于形状以及配置位置并不特别限定。但是,从抑制多层基板10的翘曲以及起伏的观点考虑,优选在沿层叠方向观察时,配置于图案布线121的密度较低的部分。例如,优选BAS膏层161配置于区域A(参照图3)中的图案布线121的密度相对较低的部分。
对于这样的BAS膏层161的材质并不特别限定,例如,可以使用以Ba(钡)、Al(铝)、Si(硅)为主要成分的电介质材料(BAS材料)。
即使是这样构成的电路模块1C,也与上述实施方式1相同,内层接地电极131以及引出电极132各自的端部从多层基板10的侧面露出并与屏蔽电极40连接,从而能够提高屏蔽电极40与内层接地电极131的连接可靠性。
另外,根据本变形例的电路模块1C,通过多层基板10具有BAS膏层161,能够使多层基板10整体的厚度均匀化。具体而言,多层基板10整体的厚度取决于多层基板10中的导体的分布,在导体的密度较高的部分变厚,在较低的部分变薄。在这样的多层基板10的厚度变薄的部分,特别容易产生起伏。因此,通过在导体的密度较低的部分配置BAS膏层161,能够使多层基板10的厚度均匀化,从而能够进一步抑制翘曲以及起伏。
(实施方式2)
在上述实施方式1及其变形例中,引出电极仅配置于多层基板10内的1层。但是,引出电极也可以配置于多层基板10内的多层。另外,在上述实施方式1及其变形例中,在多层基板10内配置虚拟电极151,但也可以不配置虚拟电极151。因此,以下,将具有这样的结构的电路模块作为实施方式2来进行说明。
图7是实施方式2的电路模块2的剖视图。
该图所示的电路模块2与图4所示的电路模块1A相比,代替引出电极132A,配置上侧引出电极232和下侧引出电极233,且未配置虚拟电极151的点不同。此外,由于上侧引出电极232相当于上述的引出电极132A,所以以下主要对与下侧引出电极233相关的事项进行说明,对于上侧引出电极232,适当地简单化进行说明。
另外,电路模块2与电路模块1A相比,配置内层接地电极131以及上侧引出电极232的层不同,但这些层也可以是与电路模块1A相同的层。
下侧引出电极233是与内层接地电极131相比配置于下侧的引出电极。在本实施方式中,下侧引出电极233经由导通孔122与内层接地电极131连接。此外,下侧引出电极233也可以不经由导通孔122而直接配置在内层接地电极131上(在该情况下为内层接地电极131的下表面,换句话说Z轴方向负侧)。
在本实施方式中,这些上侧引出电极232以及下侧引出电极233如图8所示那样配置。
图8是表示实施方式2的电路模块2中的上侧引出电极232以及下侧引出电极233的配置的布局图。
如该图所示,在沿层叠方向观察时,上侧引出电极232和下侧引出电极233配置于相互不重叠的位置,具体而言,沿着多层基板10的边交替地配置。另外,例如,上侧引出电极232和下侧引出电极233以大致等同的形状以及尺寸来配置。此外,上侧引出电极232和下侧引出电极233也可以以相互不同的形状或者尺寸来配置。
这样的上侧引出电极232以及下侧引出电极233可以由相同的材质形成,也可以由相互不同的材质形成。
即使是如以上那样构成的电路模块2,也与上述实施方式1相同,内层接地电极131以及引出电极(在本变形例中,为上侧引出电极232以及下侧引出电极233)各自的端部从多层基板10的侧面露出与屏蔽电极40连接,从而能够提高屏蔽电极40与内层接地电极131的连接可靠性。
另外,根据本实施方式的电路模块2,作为引出电极,配置有上侧引出电极232以及下侧引出电极233。通过像这样,作为引出电极而配置多层电极(上侧引出电极232以及下侧引出电极233),在容易产生翘曲以及起伏的多层基板10的侧方端部,能够进一步抑制翘曲以及起伏的产生。因此,能够进一步提高屏蔽电极40与内层接地电极131的连接可靠性。
另外,在内层接地电极131的上侧以及下侧分别配置引出电极(上侧引出电极232或者下侧引出电极233),从而无论多层基板10的翘曲以及起伏的状态如何,都能够提高屏蔽电极40与内层接地电极131的连接可靠性。
具体而言,多层基板10根据多层基板10内的图案布线121的分布状况以及安装部件21~23的配置位置等,具有以向上凸的形状翘曲的情况和以向下凸的形状翘曲的情况。根据这些形状的差异,可以用上侧引出电极232和下侧引出电极233来更换容易确保与屏蔽电极40的接触面积的引出电极。因此,通过配置上侧引出电极232和下侧引出电极233,从而无论多层基板10的翘曲以及起伏的状态如何,都能够提高屏蔽电极40与内层接地电极131的连接可靠性。
另外,根据本实施方式的电路模块2,在沿层叠方向观察时交替地配置上侧引出电极232和下侧引出电极233,从而能够使层叠方向上的引出电极的厚度均匀化。因此,能够进一步抑制多层基板10的翘曲以及起伏。
(其它实施方式)
以上,对本发明的实施方式及其变形例的电路模块进行了说明,但本发明并不局限于各个实施方式及其变形例。只要不脱离本发明的主旨,对本实施方式及其变形例实施了本领域技术人员能够想到的各种变形的方式、对不同的实施方式及其变形例中的构成要素进行组合而构建的方式也包含于本发明的一个或者多个方式的范围内。
例如,在上述说明中,在沿层叠方向观察时,在多层基板10的接近与其它部分相比图案布线121的密度较低的部分的边,引出电极的端部与屏蔽电极40连接。但是,引出电极的端部也可以在多层基板10的接近图案布线121的密度较高的部分的边,与屏蔽电极40连接。
另外,例如,在上述说明中,在多层基板10的同一层,配置有多个引出电极。但是,也可以在多层基板10的同一层,仅配置一个引出电极。
另外,例如,在上述实施方式2中,在沿层叠方向观察时,上侧引出电极232和下侧引出电极233交替地配置,但也可以上侧引出电极232以及下侧引出电极233分别连续地配置。
另外,也可以虚拟电极151以及BAS膏层161分别被配置于在沿层叠方向观察时,其至少一部分与引出电极重叠的位置。
另外,例如,多层基板10也可以具备多组由一个内层接地电极131和从该一个内层接地电极引出的引出电极构成的组。
另外,例如,优选引出电极不经由图案布线121而与内层接地电极131连接(即,从内层接地电极131引出),但也可以经由图案布线121与内层接地电极131连接。
另外,例如,也可以在沿层叠方向观察时,引出电极仅配置于多层基板10的周边端部的一部分。换句话说,屏蔽电极40也可以仅在多层基板10的全部的侧面中的一个侧面与引出电极连接。
产业上的可利用性
本发明能够作为电路模块部件广泛利用于移动电话等通信设备。
附图标记说明:1、1A、1B、1C、2…电路模块;10…多层基板;11…层叠基体;21~23…安装部件;30…树脂;40…屏蔽电极;111~118…基体材料层;121…图案布线;122…导通孔;131…内层接地电极;132、132A、132B…引出电极;141、142…表面电极;151…虚拟电极;161…BAS膏层;232…上侧引出电极;233…下侧引出电极。
Claims (10)
1.一种电路模块,具备:
多层基板,具有内层接地电极和从该内层接地电极引出的引出电极;
安装部件,被安装于所述多层基板;
树脂,覆盖所述安装部件;以及
屏蔽电极,覆盖所述多层基板的侧面的至少一部分和所述树脂,
所述引出电极在所述多层基板内与所述内层接地电极电连接,并且被配置成在沿所述多层基板的层叠方向观察时,所述引出电极的至少一部分与所述内层接地电极重叠,
所述引出电极的端部从所述多层基板的侧面露出并与所述屏蔽电极连接,
所述内层接地电极的端部从所述多层基板的侧面露出并与所述屏蔽电极连接。
2.根据权利要求1所述的电路模块,其中,
在所述多层基板的内层具有与所述安装部件一起构成规定电路的1个以上的图案布线,
在沿所述层叠方向观察时,在所述多层基板的接近与其它部分相比所述图案布线的密度较低的部分的边,所述引出电极的端部与所述屏蔽电极连接。
3.根据权利要求1或2所述的电路模块,其中,
所述引出电极被直接配置在所述内层接地电极上。
4.根据权利要求1~3中任一项所述的电路模块,其中,
在所述多层基板的同一层,配置有多个所述引出电极。
5.根据权利要求1~3中任一项所述的电路模块,其中,
所述引出电极包括:
上侧引出电极,被配置于与所述内层接地电极相比靠上侧;以及
下侧引出电极,被配置于与所述内层接地电极相比靠下侧。
6.根据权利要求5所述的电路模块,其中,
在沿所述层叠方向观察时,所述上侧引出电极和所述下侧引出电极沿着所述多层基板的边交替配置。
7.根据权利要求1~6中任一项所述的电路模块,其中,
所述多层基板还具有被配置于在沿所述层叠方向观察时不与所述引出电极重叠的位置的虚拟电极。
8.根据权利要求1~7中任一项所述的电路模块,其中,
所述多层基板还具有被配置于在沿所述层叠方向观察时不与所述引出电极重叠的位置的BAS膏层。
9.根据权利要求1~8中任一项所述的电路模块,其中,
在沿所述层叠方向观察,所述内层接地电极被配置于所述多层基板的大致整体。
10.根据权利要求1~9中任一项所述的电路模块,其中,
在沿所述层叠方向观察时,所述引出电极仅被配置于所述多层基板的端部。
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US11398424B2 (en) * | 2020-02-18 | 2022-07-26 | Advanced Semiconductor Engineering, Inc. | Semiconductor package structure |
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JP7349408B2 (ja) * | 2020-06-04 | 2023-09-22 | 株式会社藤商事 | 遊技機 |
CN219677248U (zh) * | 2020-08-26 | 2023-09-12 | 株式会社村田制作所 | 高频电子部件和模块 |
CN220086023U (zh) * | 2020-08-26 | 2023-11-24 | 株式会社村田制作所 | 高频电子部件和模块 |
WO2023127091A1 (ja) * | 2021-12-28 | 2023-07-06 | 三菱電機株式会社 | 半導体装置及び空中線 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004172176A (ja) * | 2002-11-18 | 2004-06-17 | Taiyo Yuden Co Ltd | 回路モジュール |
CN102550140A (zh) * | 2009-10-01 | 2012-07-04 | 松下电器产业株式会社 | 组件及其制造方法 |
US20130020119A1 (en) * | 2011-07-19 | 2013-01-24 | Murata Manufacturing Co., Ltd. | Circuit module |
CN104378962A (zh) * | 2013-08-12 | 2015-02-25 | 太阳诱电株式会社 | 电路模块及其制造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4374159A (en) * | 1981-07-27 | 1983-02-15 | Bell Telephone Laboratories, Incorporated | Fabrication of film circuits having a thick film crossunder and a thin film capacitor |
JPH10308582A (ja) | 1997-05-07 | 1998-11-17 | Denso Corp | 多層配線基板 |
JP2001284783A (ja) * | 2000-03-30 | 2001-10-12 | Shinko Electric Ind Co Ltd | 表面実装用基板及び表面実装構造 |
JP2006185977A (ja) * | 2004-12-27 | 2006-07-13 | Kyocera Corp | 配線基板 |
JP5402482B2 (ja) * | 2009-10-01 | 2014-01-29 | パナソニック株式会社 | モジュールとモジュールの製造方法 |
JP2011159788A (ja) * | 2010-02-01 | 2011-08-18 | Panasonic Corp | モジュールとその製造方法 |
WO2015194435A1 (ja) * | 2014-06-20 | 2015-12-23 | 株式会社村田製作所 | 回路モジュール及びその製造方法 |
-
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004172176A (ja) * | 2002-11-18 | 2004-06-17 | Taiyo Yuden Co Ltd | 回路モジュール |
CN102550140A (zh) * | 2009-10-01 | 2012-07-04 | 松下电器产业株式会社 | 组件及其制造方法 |
US20130020119A1 (en) * | 2011-07-19 | 2013-01-24 | Murata Manufacturing Co., Ltd. | Circuit module |
CN104378962A (zh) * | 2013-08-12 | 2015-02-25 | 太阳诱电株式会社 | 电路模块及其制造方法 |
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Publication number | Publication date |
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