CN102438401A - 多层印制线路板 - Google Patents

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Abstract

一种多层印制线路板，具有通过使隔着绝缘层层叠多层的布线图形之间利用导通孔进行电连接来构成的积层部；安装部，表面安装有与布线图形电连接的半导体元件；以及层状电容器部，在安装部和积层部之间具有陶瓷制的高电介质层以及夹住该高电介质层的第1和第2层状电极，第1和第2层状电极的一方与半导体元件的电源线连接，另一方与接地线连接，与第1层状电极连接的导通孔贯通第1层状电极，二者通过前述导通孔的侧壁和第1层状电极的侧壁进行连接，安装部具有与半导体元件的电极连接的多个焊盘，电连接在与第1/2层状电极同电位的焊盘上并以非接触状态通过第2/1层状电极的棒状端子的数量比与第1/2层状电极同电位的焊盘的数量少。

Description

多层印制线路板
本申请是国际申请日为2004年12月6日，国际申请号为PCT/JP2004/018526，国家阶段申请号为200480026732.2，发明名称为“多层印制线路板”的PCT申请的分案申请。
技术领域
本发明涉及多层印制线路板，该多层印制线路板具有通过使隔着绝缘层层叠多层的布线图形之间利用前述绝缘层内的导通孔(via hole)进行电连接来构成的积层(build-up)部。
背景技术
以往，对于具有通过使隔着绝缘层层叠多层的布线图形之间利用绝缘层内的导通孔进行电连接来构成的积层部的多层印制线路板的结构，提出了各种结构。例如，在这种多层印制线路板中，当所安装的半导体元件高速导通/截止时，有时产生开关噪音，使电源线的电位瞬时下降，然而为了抑制这种电位瞬时下降，提出了在电源线和接地线之间连接电容器部来进行去耦。作为这种电容器部，在日本特开2001-68858号公报中提出了在多层印制线路板内设置层状电容器部。
然而，在前述公报的层状电容器部中，由于采用由配合有钛酸钡等无机填料的有机树脂构成的电介质层，因而不能充分增大静电电容，在半导体元件的导通/截止频率高达几GHz～几十GHz而容易发生电位瞬时下降的状况下，难以发挥充分的去耦效果。
发明内容
本发明就是鉴于上述课题而提出的，本发明的目的是提供一种能够取得充分的去耦效果的多层印制线路板。
为了达到上述目的，本发明的多层印制线路板具有通过使隔着绝缘层层叠多层的布线图形之间利用前述绝缘层内的导通孔进行电连接来构成的积层部，该多层印制线路板具有：安装部，其在表面安装有与前述布线图形电连接的半导体元件；以及层状电容器部，在前述安装部和前述积层部之间具有陶瓷制的高电介质层以及夹住该高电介质层的第1和第2层状电极，前述第1和第2层状电极的一方与前述半导体元件的电源线连接，另一方与接地线连接，与前述第1层状电极连接的导通孔贯通前述第1层状电极，前述导通孔与前述第1层状电极通过前述导通孔的侧壁和前述第1层状电极的侧壁进行连接，前述安装部具有与前述半导体元件的电极连接的多个焊盘，电连接在与前述第1层状电极同电位的焊盘上并以非接触状态通过前述第2层状电极的棒状端子的数量比与前述第1层状电极同电位的焊盘的数量少，电连接在与前述第2层状电极同电位的焊盘上并以非接触状态通过前述第1层状电极的棒状端子的数量比与前述第2层状电极同电位的焊盘的数量少。
在该多层印制线路板中，由于在电源线和接地线之间连接的层状电容器部的高电介质层是陶瓷制的，因而与以往那样配合有无机填料的有机树脂制的情况相比，可提高介电常数，可增大层状电容器部的静电电容。因此，即使在半导体元件的导通/截止频率高达几GHz～几十GHz(例如3GHz～20GHz)而容易发生电位瞬时下降的状况下，也能取得充分的去耦效果。并且，由于连接在与第1层状电极同电位的焊盘上的棒状端子以非接触状态通过第2层状电极的通过孔的数目减少，因而可增大第2层状电极的面积，进而可增大层状电容器部的静电电容。同时，由于连接在与第2层状电极同电位的焊盘上的棒状端子以非接触状态通过第1层状电极的通过孔的数目减少，因而可增大第1层状电极的面积，进而可增大层状电容器部的静电电容。此时，连接在与前述第2层状电极同电位的焊盘上的棒状端子以非接触状态不仅可以通过第1层状电极，而且可以通过第2层状电极。
在本发明的多层印制线路板中，优选的是，前述高电介质层是与前述积层部分开地烧制高电介质材料而制作的，并接合在前述积层部上。由于积层部一般在小于等于200℃的温度条件下制作，因而烧制高电介质材料来做成陶瓷是困难的，因此优选的是，与积层部分开烧制高电介质材料来做成陶瓷。作为这种高电介质层，不作特别限定，然而优选的是，通过烧制例如包含从由钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、氧化钽(TaO3、Ta2O5)、锆钛酸铅(PZT)、锆钛酸铅镧(PLZT)、锆钛酸铅铌(PNZT)、锆钛酸铅钙(PCZT)以及锆钛酸铅锶(PSZT)构成的组中所选择的1种或2种或更多的金属氧化物的原料来制作成的。
在本发明的多层印制线路板中，可以是，前述第1层状电极在前述高电介质层的下面侧具有实心图形，该实心图形具有使与前述第2层状电极连接的棒状端子以非接触状态通过的通过孔，前述第2层状电极在前述高电介质层的上面侧具有实心图形，该实心图形具有使与前述第1层状电极连接的棒状端子以非接触状态通过的通过孔。这样，由于可增大层状电容器部的第1和第2层状电极的面积，因而可增大该层状电容器部的静电电容。并且，由于可从外部的电源供给源以短的布线长度向层状电容器部充电，而且可从层状电容器部以短的布线长度向半导体元件提供电源，因而即使是导通/截止间隔短的几GHz～几十GHz(例如3GHz～20GHz)的半导体元件，也能取得充分的去耦效果，难以发生电源不足。另外，各实心图形可以设置在高电介质层的上面或下面的一部分上，也可以设置在整个面上。
另外，前述2种棒状端子(即，电连接在与第1层状电极同电位的焊盘上并以非接触状态通过第2层状电极的棒状端子，以及电连接在与第2层状电极同电位的焊盘上并以非接触状态通过第1层状电极的棒状端子)的至少一部分可以以格子状或锯齿状交替排列。这样，由于环路电感降低，因而容易防止电源电位的瞬时下降。
在本发明的多层印制线路板中，可以是，前述安装部具有与前述半导体元件的电源电极和接地电极的任意一方连接的第1焊盘和与另一方连接的第2焊盘；前述第1焊盘中的一部分具有以非接触状态通过前述第2层状电极的第1棒状端子，并通过该第1棒状端子与前述第1层状电极和外部电源的一个电极电连接，剩余部分自身不具有前述第1棒状端子，与具有该第1棒状端子的第1焊盘电连接；前述第2焊盘中的一部分具有以非接触状态通过前述第1层状电极的第2棒状端子，并通过该第2棒状端子与前述第2层状电极和前述外部电源的另一个电极电连接，剩余部分自身不具有前述第2棒状端子，与具有该第2棒状端子的第2焊盘电连接。这样，由于可限制第1棒状端子和第2棒状端子的数量，因而这些棒状端子通过第1层状电极和第2层状电极的通过孔的数量减少，因此可增大第1和第2层状电极的面积，可增大层状电容器部的静电电容。例如，也能把第1和第2层状电极做成大致实心图形。并且，由于可从外部的电源供给源以短的布线长度向层状电容器部充电，而且可从层状电容器部以短的布线长度向半导体元件提供电源，因而即使是导通/截止间隔短的几GHz～几十GHz(例如3GHz～20GHz)的半导体元件，也能取得充分的去耦效果，难以发生电源不足。
在本发明的多层印制线路板中，可以是，前述安装部具有与前述半导体元件的电源电极和接地电极的任意一方连接的第1焊盘和与另一方连接的第2焊盘；前述第1焊盘中的一部分具有以非接触状态通过前述第2层状电极的第1棒状端子，并通过该第1棒状端子与前述第1层状电极和外部电源的一个电极电连接，剩余部分自身不具有前述第1棒状端子，与具有该第1棒状端子的第1焊盘电连接；前述第2焊盘中的一部分具有以非接触状态通过前述第1层状电极和前述第2层状电极双方的第2棒状端子，并通过该第2棒状端子与前述外部电源的另一个电极连接，剩余部分自身不具有前述第2棒状端子，与前述第2层状电极和具有前述第2棒状端子的第2焊盘的至少一方电连接。在该情况下，由于可限制第1棒状端子和第2棒状端子的数量，因而这些棒状端子通过第1层状电极和第2层状电极的通过孔的数量减少，因此可增大第1和第2层状电极的面积，可增大层状电容器部的静电电容。例如，也能把第1和第2层状电极做成大致实心图形。并且，由于可从外部的电源供给源以短的布线长度向层状电容器部充电，而且可从层状电容器部以短的布线长度向半导体元件提供电源，因而即使是导通/截止间隔短的几GHz～几十GHz(例如3GHz～20GHz)的半导体元件，也能取得充分的去耦效果，难以发生电源不足。
在这样具有第1棒状端子和第2棒状端子的多层印制线路板中，第1棒状端子和第2棒状端子的至少一部分可以以格子状或锯齿状交替排列。这样，由于环路电感降低，因而容易防止电源电位的瞬时下降。
在本发明的多层印制线路板中，前述层状电容器部的前述第1和第2层状电极之间的距离可以被设定为小于等于10m，实质上不会短路的距离。这样，由于层状电容器部的电极间距离充分小，因而可增大该层状电容器部的静电电容。
在本发明的多层印制线路板中，优选的是，前述层状电容器部形成在安装于前述安装部上的半导体元件的正下方。这样，可以以最短的布线长度向半导体元件提供电源。
本发明的多层印制线路板可以具有：芯片电容器，设置在设置有前述安装部的表面侧，与前述层状电容器部的前述第1和第2层状电极连接。这样，当只在层状电容器部中发生静电电容不足的情况下，可使用芯片电容器弥补该不足。并且，芯片电容器和半导体元件的布线越长，去耦效果就越下降，然而这里，由于在设置有安装部的表面侧设置有芯片电容器，因而可缩短与半导体元件的布线，可抑制去耦效果的下降。并且，由于使芯片电容器和半导体元件通过层状电容器部连接，因而从芯片电容器向半导体元件的电源供给的损失减小。
本发明的多层印制线路板可以具有：应力缓解部，采用弹性材料形成在前述安装部和前述层状电容器部之间。这样，即使在安装于安装部上的半导体元件和层状电容器部或积层部之间发生由热膨胀差引起的应力，由于应力缓解部吸收该应力，因而也难以发生连接可靠性下降和绝缘可靠性下降等不利情况。并且，尽管层状电容器部的高电介质层由于薄且脆而容易形成裂纹，然而由于有应力缓解部，因而可防止裂纹形成。此时，应力缓解部可以仅形成在安装于前述安装部上的半导体元件的正下方。由于由热膨胀差引起的应力主要在半导体元件的正下方成为问题，因而只要在该部分形成应力缓解部，就能抑制材料成本。这种应力缓解部的材料不作特别限定，可列举有例如改性环氧系树脂片、聚苯醚系树脂片、聚酰亚胺系树脂片、氰酯系树脂片以及酰亚胺系树脂片等有机系树脂片。这些有机系树脂片可以含有作为热塑性树脂的聚烯烃系树脂或聚酰亚胺系树脂、作为热固性树脂的硅树脂或SBR、NBR、聚氨酯等橡胶系树脂，也可以含有氧化硅、氧化铝、氧化锆等无机系的纤维状、漏斗状、扁平状的材料。并且，优选的是，应力缓解部的杨氏模量是10～1000MPa。这是因为，当应力缓解部的杨氏模量在该范围内时，即使在安装于安装部上的半导体元件和层状电容器部之间发生由热膨胀系数差引起的应力，也能缓解该应力。
附图说明
图1是实施例1的多层印制线路板10的平面图；
图2是多层印制线路板10的纵剖面图(仅示出中心线的左侧)；
图3是示意性地示出层状电容器部40的立体图；
图4是示出多层印制线路板10的制造工序的说明图；
图5是示出多层印制线路板10的制造工序的说明图；
图6是示出多层印制线路板10的制造工序的说明图；
图7是示出多层印制线路板10的制造工序的说明图；
图8是实施例2的多层印制线路板110的纵剖面图；
图9是示出多层印制线路板110的制造工序的说明图；
图10是示出多层印制线路板110的制造工序的说明图；
图11是示出多层印制线路板110的制造工序的说明图；
图12是具有角部的高电介质片520的说明图；
图13是实施例3的多层印制线路板210的纵剖面图；
图14是示意性地示出层状电容器部240的立体图；
图15是示出多层印制线路板210的制造工序的说明图；
图16是示出多层印制线路板210的制造工序的说明图；
图17是示出多层印制线路板210的制造工序的说明图；
图18是示出另一多层印制线路板210的制造工序的说明图。
具体实施方式
[实施例1]
下面，根据附图对本发明的实施方式进行说明。图1是作为本发明的一个实施例的多层印制线路板10的平面图，图2是该多层印制线路板10的纵剖面图(仅示出中心线的左侧)，图3是示意性地示出层状电容器部40的立体图。如图2所示，本实施例的多层印制线路板10具有：芯基板20，使形成在表面和背面上的布线图形22之间通过贯通孔(through hole)导体24电连接；积层(build-up)部30，通过使在该芯基板20的上面隔着树脂绝缘层36层叠多层的布线图形32、22利用导通孔(via hole)34进行电连接来构成；层状电容器部40，由高电介质层43以及夹住该高电介质层43的第1和第2层状电极41、42构成；应力缓解部50，采用弹性材料形成；安装部60，安装半导体元件；以及芯片电容器配置区域70，设置在该安装部60的周围。
芯基板20具有：由铜构成的布线图形22、22，形成在由BT(bismaleimide-triazine：双马来酰亚胺-三嗪)树脂或玻璃环氧树脂基板等构成的芯基板主体21的表背两面上；以及由铜构成的贯通孔导体24，形成在贯通芯基板主体21的表面和背面的贯通孔的内周面上，两布线图形22、22通过贯通孔导体24电连接。
积层部30是将树脂绝缘层36和布线图形32交替层叠在芯基板20的表背两面上而成，各布线图形32通过贯通树脂绝缘层36的表面和背面的导通孔34电连接。该积层部30采用众所周知的减去(subtractive)法和加成(additive)法(包含半加成法和全加成法)形成，然而可例如按以下方式形成。即，首先，在芯基板20的表背两面上贴附成为树脂绝缘层36的树脂片。这里，树脂绝缘层36在常温下的杨氏模量是2～7GPa。该树脂片采用改性环氧系树脂片、聚苯醚系树脂片、聚酰亚胺系树脂片、氰酯系树脂片等形成，其厚度是大致为20～80μm。该树脂片也可以散布有氧化硅、氧化铝、氧化锆等无机成分。然后，使用二氧化碳激光器、UV激光器、YAG激光器、或受激准分子激光器等在所贴附的树脂片上形成贯通孔来做成树脂绝缘层36，对该树脂绝缘层36的表面和贯通孔的内部实施无电解镀铜来做成导体层。在该导体层上形成镀覆抗蚀剂，对镀覆抗蚀剂非形成部实施电解镀铜，之后使用蚀刻液去除抗蚀剂下的无电解镀铜来形成布线图形32。另外，贯通孔内部的导体层成为导通孔34。然后，通过重复该过程来形成积层部30。
层状电容器部40由以下部分构成：将陶瓷系高电介质材料高温烧制成的高电介质层43，以及夹住该高电介质层43的第1层状电极41和第2层状电极42。在该层状电容器部40中，第1层状电极41是铜电极，与安装部60的接地用焊盘61电连接，第2层状电极42是铜电极，与安装部60的电源用焊盘62电连接。因此，第1和第2层状电极41、42分别与安装在安装部上的半导体元件的接地线和电源线连接。并且，第1层状电极41是形成在高电介质层43下面的实心图形，并具有以非接触状态贯通与电源用焊盘62连接的导通孔62b的通过孔41a。各电源用焊盘62分别通过导通孔62a与第2层状电极42连接，而导通孔62b与一部分导通孔62a对应设置。这是因为，由于各导通孔62a与第2层状电极42连接，因而只要有至少一个从第2层状电极42向下方延伸的导通孔62b，就能通过该导通孔62b与接地线连接。另一方面，第2层状电极42是形成在高电介质层43上面的实心图形，并具有以非接触状态贯通与接地用焊盘61连接的导通孔61a的通过孔42a。并且，第1和第2层状电极41、42之间的距离被设定为小于等于10μm，实质上不会短路的距离。并且，高电介质层43是将包含从由BaTiO3、SrTiO3、TaO3、Ta2O5、PZT、PLZT、PNZT、PCZT以及PSZT构成的组中所选择的1种或2种或更多的金属氧化物的高电介质材料做成0.1～10μm的薄膜状之后，进行烧制而形成的陶瓷。另外，后面对层状电容器部40的详细制造工序进行描述。
这里，尽管与刚才的说明有一部分重复，但还是对层状电容器部40进行更加详细地叙述。在层状电容器部40中，第1层状电极41通过导通孔61a与安装部60的接地用焊盘61电连接，第2层状电极42通过导通孔62a与安装部60的电源用焊盘62电连接。因此，第1和第2层状电极41、42分别与安装在安装部60上的半导体元件的接地线和电源线连接。并且，第1层状电极41是形成在高电介质层43下面的实心图形，并具有以非接触状态贯通与第2层状电极42连接的导通孔62b的通过孔41a。另外，导通孔62b可以与所有电源用焊盘62对应设置，然而这里，与一部分电源用焊盘62对应设置。这是因为，由于第2层状电极42通过各导通孔62a与各电源用焊盘62连接，因而只要有至少一个从第2层状电极42向下方延伸的导通孔62b，就能通过该导通孔62b使所有电源用焊盘62与外部电源线连接。这样，通过与一部分电源用焊盘62对应地设置导通孔62b，可减少设置在第1层状电极41上的通过孔41a的数量，因而第1层状电极41的面积增大，因此可增大层状电容器部40的静电电容。另外，可考虑层状电容器部40的静电电容或导通孔62a的配置等来决定形成通过孔41a的位置。另一方面，第2层状电极42是形成在高电介质层43上面的实心图形，并具有以非接触状态贯通与接地用焊盘61连接的导通孔61a的通过孔42a。通过孔42a可以与所有接地用焊盘61对应设置，然而这里，使多个接地用焊盘61在比第2层状电极42更靠近上侧处连接，仅针对其中一部分接地用焊盘61形成导通孔61a，以非接触状态贯通第2层状电极42的通过孔42a。这样，通过与一部分接地用焊盘61对应地设置导通孔61a，可减少设置在第2层状电极42上的通过孔42a的数量，因而第2层状电极42的面积增大，因此可增大层状电容器部40的静电电容。另外，可考虑层状电容器部40的静电电容或导通孔62a的配置等来决定形成通过孔42a的位置。
应力缓解部50采用弹性材料形成。对弹性材料不作特别限定，可列举例如改性环氧系树脂片、聚苯醚系树脂片、聚酰亚胺系树脂片、氰酯系树脂片以及酰亚胺系树脂片等有机系树脂片。这些有机系树脂片可以含有作为热塑性树脂的聚烯烃系树脂或聚酰亚胺系树脂、作为热固性树脂的硅树脂或SBR、NBR、聚氨酯等橡胶系树脂，也可以含有氧化硅、氧化铝、氧化锆等无机系的纤维状、漏斗状、扁平状的材料。优选的是，该应力缓解部50的杨氏模量是10～1000MPa的低值。当应力缓解部50的杨氏模量在该范围内时，即使在安装于安装部60上的半导体元件和层状电容器部之间产生由热膨胀系数差引起的应力，也能缓解该应力。
安装部60是安装半导体元件的区域，形成在多层印制线路板10的表面上。在该安装部60上，以格子状或锯齿状排列有接地用焊盘61、电源用焊盘62以及信号用焊盘63(参照图1)。另外，可以在中央附近以格子状或锯齿状排列接地用焊盘61和电源用焊盘62，并在其周围以格子状或锯齿状或随机排列信号用焊盘63。优选的是，接地用焊盘61和电源用焊盘62交替排列。安装部60的端子的数量是1000～3000。在该安装部60的周围形成有多个芯片电容器配置区域70(参照图1)。在该芯片电容器配置区域70内形成有多对分别用于与芯片电容器73的接地用端子和电源用端子连接的接地用焊盘71和电源用焊盘72。另外，各接地用焊盘71通过层状电容器部40的第1层状电极41与外部电源的负极连接，各电源用焊盘72通过第2层状电极42与外部电源的正极连接。
下面，对这样构成的多层印制线路板10的使用例进行说明。首先，分别将芯片电容器73的电源用端子和接地用端子焊接到芯片电容器配置区域70的接地用焊盘71和电源用焊盘72上。然后，把在背面上排列有多个焊料凸点(solderbump)的半导体元件放置在安装部60上。此时，使半导体元件的接地用端子、电源用端子以及信号用端子分别与安装部60的接地用焊盘61、电源用焊盘62以及信号用焊盘63接触。接着，通过重熔(reflow)对各端子进行焊接。之后，使多层印制线路板10与母板等其他印制线路板接合。此时，在形成于多层印制线路板10的背面上的焊盘上预先形成焊料凸点，在与其他印制线路板上的对应焊盘接触的状态下进行重熔接合。
下面，对本实施例的多层印制线路板10的制造过程进行说明。由于芯基板20和积层部30的制作过程是众所周知的，因而这里以层状电容器部40和应力缓解部50的制作过程为中心进行说明。图4～图7是该过程的说明图。
首先，如图4(a)所示，准备至少在单面形成有积层部30的芯基板20，使用真空层压装置将层间绝缘层410在温度50～150℃、压力0.5～1.5MPa的层压条件下贴附在积层部30上。接着，使用真空层压装置将预先制作的高电介质片420在温度50～150℃、压力0.5～1.5MPa的层压条件下贴附在层间绝缘层410上，之后在150℃的温度下固化3小时(参照图4(b))。这里，高电介质片420按如下方式制作。即，使用滚涂机、刮刀等印制机，将包含从由BaTiO3、SrTiO3、TaO3、Ta2O5、PZT、PLZT、PNZT、PCZT以及PSZT构成的组中所选择的1种或或2种或更多的金属氧化物的高电介质材料以厚度为0.1～10μm的薄膜状印制在厚度为12μm铜箔422(以后成为第1层状电极41)上，做成未烧制层。在印制后，将该未烧制层在真空中或N2气体等的非氧化气氛下，在600～950℃的温度范围内进行烧制，做成高电介质层424。之后，使用溅镀装置等真空蒸镀装置在高电介质层424上形成铜、铂、金等金属层，并在该金属层上通过电解镀覆等将铜、镍、锡等金属增加10μm左右，从而形成上部金属层426(以后形成第2层状电极42的一部分)。结果，获得高电介质片420。
然后，在层叠有高电介质片420的制作途中的基板上贴附市场销售的干膜430(参照图4(c))，通过在多层印制线路板的图形形成时通常进行的曝光/显像(参照图4(d))、蚀刻(参照图4(e))以及膜剥离(参照图4(f))，进行高电介质片420的图形形成。另外，在蚀刻工序中，使用氯化铜蚀刻液。
然后，在对高电介质片420进行了图形形成的制作途中的基板上再次贴附干膜440(参照图5(a))，通过曝光/显像(参照图5(b))、蚀刻(参照图5(c))以及膜剥离(参照图5(d))，进行高电介质片420上的金属层426和高电介质层424的图形形成。另外，在蚀刻工序中，使用了氯化铜蚀刻液，在短时间内处理成金属层426和高电介质层424被蚀刻后，铜箔422也被稍微蚀刻的状态。
然后，在对金属层426和高电介质层424进行了图形形成的制作途中的基板上，使用橡皮滚轴填充层间填充用树脂450(参照图5(e))，在100℃的温度下干燥20分钟。这里，层间填充用树脂450是通过把双酚F型环氧树脂单体(油化Shell公司制造，分子量310，商品名YL983U)100重量份、在表面涂敷有硅烷耦合材料的平均粒径为1.6μm且最大粒径小于等于15μm的SiO2球状粒子(Adtec公司制造，商品名CRS1101-CE)72重量份以及均涂(leveling)剂(SAN NOPCO公司制造，商品名Pellenol S4)1.5重量份取入容器进行搅拌混合来调制。此时的粘度在23±1℃的温度下是30～60Pa/s。另外，作为固化剂，使用咪唑固化剂(四国化成公司制造，商品名2E4MZ-CN)6.5重量份。然后，在填充该树脂450并且干燥后，将制作途中的基板的表面进行研磨使其平坦化，直到高电介质片420的上部金属层426的表面露出，接着在100℃的温度下进行1小时的加热处理，并在150℃的温度下进行1小时的加热处理，从而使该树脂450固化来做成高电介质层间填充层452(参照图5(f))。
然后，使用二氧化碳激光器、UV激光器、YAG激光器、或受激准分子激光器等，在形成有高电介质层间填充层452的制作途中的基板表面的规定位置上形成到达积层部30的布线图形32的表面的贯通孔454(参照图6(a))。接着，在向该制作途中的基板表面赋予无电解镀覆催化剂后，把该基板浸渍在无电解镀铜水溶液中，在贯通孔454的内壁、高电介质片420的表面以及高电介质层间填充层452的表面上形成厚度为0.6～3.0μm的无电解镀铜膜456(参照图6(b))。另外，无电解镀铜水溶液使用以下组成。硫酸铜：0.03mol/L，EDTA：0.200mol/L，HCHO：0.1g/L，NaOH：0.1mol/L，α、α’-联吡啶：100mg/L，聚乙二醇(PEG)0.1g/L。
然后，在无电解镀铜膜456上贴附市场销售的干膜460(参照图6(c))，通过曝光/显像以及蚀刻形成贯通孔462(参照图6(d))，在该贯通孔462的表面上形成厚度25μm的电解镀铜膜464(参照图6(e))。另外，电解镀铜液使用以下的组成成分。硫酸：200g/L，硫酸铜：80g/L，添加剂：19.5ml/L(ATOTECH日本公司制造，CupracidGL)。并且，电解镀铜在以下条件下进行。电流密度1A/dm2，时间115分钟，温度23±2℃。接着，剥掉干膜460，使用硫酸-过氧化氢系蚀刻液对残留有该干膜460的部分，即在电解镀铜膜464之间存在的无电解镀铜膜456和高电介质片420的上部金属层426中露出的部分进行蚀刻(参照图6(f))。经过这种工序，在积层部30上形成层状电容器部40。即，铜箔422相当于第1层状电极41，高电介质层424相当于高电介质层43，上部金属层426、无电解镀铜膜456以及电解镀铜膜464相当于第2层状电极42。
然后，对形成有电解镀铜膜464的制作途中的基板进行把包含NaOH(10g/L)、NaClO2(40g/L)、Na3PO4(6g/L)的水溶液作为黑化浴(氧化浴)的黑化处理、以及把包含NaOH(10g/L)、NaBH4(6g/L)的水溶液作为还原浴的还原处理，在电解镀铜膜464的表面上形成粗糙化面(未作图示)。之后，使用真空层压装置将树脂绝缘片470在温度50～150℃、压力0.5～1.5MPa的层压条件下贴附在层状电容器部40上，在150℃的温度下固化3小时(参照图7(a))。该树脂绝缘片470是改性环氧系树脂片、聚苯醚系树脂片、聚酰亚胺系树脂片、氰酯系树脂片或者酰亚胺系树脂片，可以含有作为热塑性树脂的聚烯烃系树脂或聚酰亚胺系树脂、作为热固性树脂的硅树脂或SBR、NBR、聚氨酯等橡胶系树脂，也可以散布有氧化硅、氧化铝、氧化锆等无机系的纤维状、漏斗状、扁平状的材料。并且，优选的是，该树脂绝缘片470的杨氏模量是10～1000MPa。这是因为，当树脂绝缘片470的杨氏模量在该范围内时，可缓解半导体元件和基板间的由热膨胀系数差引起的应力。
使用CO2激光器，通过φ1.4mm的掩模直径，在2.0mj的能量密度、照射1次的条件下，在该树脂绝缘片470上形成φ65μm的贯通孔472(参照图7(b))。之后，在包含60g/L的高锰酸的80℃的溶液内浸渍10分钟，使树脂绝缘片470的表面粗糙化。然后，把粗糙化后的制造途中的基板浸渍在中和溶液(Shipley公司制造，商品名Circuposit MLB Neutralizer)内，之后进行水洗。然后，把基板浸渍在包含氯化钯(PdCl2)和氯化亚锡(SnCl2)的催化剂液中，析出钯金属，从而向树脂绝缘片470的表面(包含贯通孔472的内壁)赋予钯催化剂。然后，把基板浸渍在无电解镀铜水溶液中，在34℃的液体温度下处理40分钟，从而在树脂绝缘片470的表面和贯通孔472的壁面上形成厚度0.6～3.0μm的无电解镀铜膜(未作图示)。另外，无电解镀铜水溶液使用以下的组成成分。硫酸铜：0.03mol/L，EDTA：0.200mol/L，HCHO：0.1g/L，NaOH：0.1mol/L，α、α’-联吡啶：100mg/L，聚乙二醇(PEG)0.1g/L。然后，在无电解镀铜膜上形成干膜，在以下条件下形成厚度为25μm的电解镀铜膜(未作图示)。另外，电解镀铜液使用以下的组成成分。硫酸：200g/L，硫酸铜：80g/L，添加剂：19.5ml/L(ATOTECH日本公司制造，Cupracid GL)。并且，电解镀铜在以下条件下进行。电流密度1A/dm2，时间115分钟，温度23±2℃。接着，剥掉干膜460，获得与图1和图2相当的多层印制线路板10(参照图7(c))。另外，树脂绝缘片470相当于应力缓解部50。并且，填充贯通孔472的镀铜膜474相当于各种端子61、62、63。
之后，在对市场销售的焊料-抗蚀剂组合物进行了涂敷和干燥处理之后，放置通过铬层描绘出了焊料-抗蚀剂开口部的圆图形(掩模图形)的钠钙玻璃基板，使形成有铬层一侧与焊料-抗蚀剂层紧密接合，使用紫外线进行了曝光/显像后进行加热处理，形成在各种端子61、62、63的上面具有开口的焊料-抗蚀剂层的图形，之后进行无电解镀镍，并进行无电解镀金，形成镀镍层和镀金层，印制焊膏后进行重熔，从而可以形成焊料凸点。另外，可以形成焊料-抗蚀剂层，也可以不形成焊料-抗蚀剂层。
根据以上详述的多层印制线路板10，由于在电源线和接地线之间连接的层状电容器部40的高电介质层43是陶瓷制的，因而与以往那样配合有无机填料的有机树脂制的情况相比，可提高介电常数，可增大层状电容器部40的静电电容。因此，即使在半导体元件的导通/截止频率是几GHz～几十GHz(3GHz～20GHz)的导通/截止频率高的状况下，也能取得充分的去耦效果，难以发生电位的瞬时下降。
并且，一般情况下，由于积层部30在通常小于等于200℃的温度条件下制作，因而在积层部30的形成途中烧制高电介质材料来做成陶瓷是困难的，然而在上述实施例中，由于层状电容器部40的高电介质层43是与积层部30分开地烧制高电介质材料来做成陶瓷的，因而容易充分提高介电常数。
并且，构成层状电容器部40的第1层状电极41是形成在高电介质层43的两面中的远离安装部60的第1面即高电介质层43的下面的实心图形，第2层状电极42是形成在接近安装部60的第2面即高电介质层43的上面的实心图形，而且是具有使与第1层状电极41连接的导通孔61a以非接触状态通过的通过孔42a的形状，因而可充分增大各层状电极41、42的面积，可增大该层状电容器部40的静电容量。这里，由于与第1层状电极41连接的导通孔61a和与第2层状电极42连接的导通孔62a以格子状交替排列，因而环路电感降低，因此可容易防止电源电位的瞬时下降。另外，导通孔61a和导通孔62a可以以锯齿状交替排列，在该情况下也能获得相同的效果。
并且，由于层状电容器部40的第1和第2层状电极41、42之间的距离被设定为小于等于10μm，实质上不会短路的距离，因而层状电容器部40的电极间距离充分小，可增大该层状电容器部40的静电电容。
然后，当只在层状电容器部40中静电电容不足的情况下，可使用芯片电容器73弥补该不足。即，可以根据需要安装芯片电容器73。并且，芯片电容器73和半导体元件的布线越长，去耦效果就越下降，然而这里，由于在设置有安装部60的表面侧设置芯片电容器73，因而可缩短与半导体元件的布线，可抑制去耦效果的下降。
然后，即使在安装于安装部60上的半导体元件和层状电容器部40或积层部30之间发生由热膨胀差引起的应力，由于应力缓解部50吸收该应力，因而也难以发生不利情况。另外，应力缓解部50可以仅形成在安装于安装部60上的半导体元件的正下方。由于由热膨胀差引起的应力主要是在半导体元件的正下方成为问题，因而只要在该部分形成应力缓解部50，就能抑制材料成本。
另外，本发明丝毫不限于上述实施例，当然，只要属于本发明的技术范围，就能采用各种方式实施。
[实施例2]
图8是实施例2的多层印制线路板110的纵剖面图(仅示出中心线的左侧)。如图8所示，本实施例的多层印制线路板110具有：与实施例1相同的芯基板20；积层部30，使隔着树脂绝缘层36层叠在该芯基板20的上面的布线图形22和布线图形32通过导通孔34电连接；层间绝缘层120，层叠在该积层部30上；层状电容器部140，层叠在该层间绝缘层120上，由高电介质层143以及夹住该高电介质层143的第1和第2层状电极141、142构成；应力缓解部150，层叠在该层状电容器部140上，采用弹性材料形成；安装部160，安装半导体元件；以及芯片电容器配置区域170，设置在该安装部160的周围。
在本实施例的层状电容器部140中，第1层状电极141是铜电极，通过导通孔161a与安装部160的接地用焊盘161电连接，第2层状电极142是铜电极，通过导通孔162a与安装部160的电源用焊盘162电连接。因此，第1和第2层状电极141、142分别与安装在安装部160上的半导体元件的接地线和电源线连接。
并且，第1层状电极141是形成在高电介质层143下面的实心图形，并具有以非接触状态贯通与第2层状电极142连接的导通孔162b的通过孔141a。导通孔162b可以与所有电源用焊盘162对应设置，然而这里，与一部分电源用焊盘162对应设置。其理由如下。即，在所有电源用焊盘162中，几个电源用焊盘162通过导通孔162a与第2层状电极142电连接，剩余的电源用焊盘162使用未作图示的布线(例如设置在安装部160上的布线)与通过导通孔162a跟第2层状电极142电连接的其他电源用焊盘162电连接，因而结果，所有电源用焊盘162与第2层状电极142连接，只要有至少一个从第2层状电极142向下方延伸的导通孔162b，就能通过该导通孔162b使所有电源用焊盘162与外部电源线连接。然后，通过与一部分电源用焊盘162对应地设置导通孔162b，可减少设置在第1层状电极141上的通过孔141a的数量，因而第1层状电极141的面积增大，可增大层状电容器部140的静电电容。另外，可考虑层状电容器部140的静电电容或导通孔162a的配置等来决定通过孔141a的数量或者形成通过孔141a的位置。
另一方面，第2层状电极142是形成在高电介质层143上面的实心图形，并具有以非接触状态贯通与接地用焊盘161连接的导通孔161a的通过孔142a。导通孔161a可以与所有接地用焊盘161对应设置，然而这里，与一部分接地用焊盘161对应设置。其理由如下。即，由于接地用焊盘161之间使用未作图示的布线(例如设置在安装部160上的布线)电连接，因而只要有至少一个从接地用焊盘161向下方延伸并且不与第2层状电极142接触而与第1层状电极141接触的导通孔161a，就能通过该导通孔161a使所有接地用焊盘161与外部接地线连接。然后，通过与一部分接地用焊盘161对应地设置导通孔161a，可减少设置在第2层状电极142上的通过孔142a的数量，因而第2层状电极142的面积增大，可增大层状电容器部140的静电电容。另外，可考虑层状电容器部140的静电电容或导通孔161a的配置等来决定通过孔142a的数量或者形成通过孔142a的位置。
这样，由于可增大层状电容器部140的静电电容，因而可取得充分的去耦效果，安装在安装部160上的半导体元件(IC)的晶体管难以发生电源不足。另外，使在正下方不具有导通孔的接地用焊盘161和在正下方具有导通孔的接地用焊盘161电连接的布线、以及使在正下方不具有导通孔的电源用焊盘162和在正下方具有导通孔的电源用焊盘162电连接的布线可以设置在安装部60上，然而也可以设置在芯基板20的表面或者积层部30上。也能在层状电容器部140和安装部160之间进一步设置布线层，使用该层进行连接。
应力缓解部150采用与实施例1相同的弹性材料形成。并且，设置在安装部160上的接地用焊盘161、电源用焊盘162以及信号用焊盘163以格子状或锯齿状排列(参照图1)。另外，可以在中央附近以格子状或锯齿状排列接地用焊盘161和电源用焊盘162，并在其周围以格子状或锯齿状或随机排列信号用焊盘163。安装部160的端子的数量是1000～300000。在该安装部160的周围形成有多个芯片电容器配置区域170，在该芯片电容器配置区域170内形成有多对用于与芯片电容器173的接地用端子和电源用端子分别连接的接地用焊盘171和电源用焊盘172。
各接地用焊盘171通过层状电容器部140的第1层状电极141与外部电源的负极连接，各电源用焊盘172通过第2层状电极142与外部电源的正极连接。在本实施例中，接地用焊盘161和电源用焊盘162分别相当于权利要求8的第1焊盘和第2焊盘，导通孔161a和导通孔162b分别相当于权利要求8的第1棒状端子和第2棒状端子。
下面，根据图9～图11对本实施例的多层印制线路板110的制造过程进行说明。
首先，如图9(a)所示，准备至少在芯基板20的单面形成有积层部30的基板500，使用真空层压装置将层间绝缘层510(成为图8的层间树脂层120，热固型绝缘膜；味之素公司制造，ABF-45SH)在温度50～150℃、压力0.5～1.5MPa的层压条件下贴附在积层部30上。接着，使用真空层压装置，将预先制作的具有在铜箔522和铜箔526之间夹有高电介质层524的结构的高电介质片520在温度50～150℃、压力0.5～1.5MPa的层压条件下贴附在层间绝缘层510上，之后在150℃的温度下干燥1小时(参照图9(b))。优选的是，进行层压时的高电介质片520的两铜箔522、526全都是没有形成电路的实心层。当通过蚀刻等去除两铜箔522、526的一部分时，由于以下等原因，高电介质层上容易形成裂纹，并且在后面的镀覆工序中该裂纹部分内被镀覆所填充时，在两铜箔间发生短路，这些原因如下：(i)有时金属在表面和背面的残留率改变，或者以去除部分为起点，高电介质片弯曲或折叠；(ii)当去除铜箔的一部分时，存在角部(参照图12)，层压压力集中在该部分；(iii)层压装置与高电介质层直接接触。并且，当在层压前去除电极的一部分时，也发生高电介质片的静电电容减少的问题，在层压该高电介质片的情况下，有必要使高电介质片和积层部位置一致来进行贴附。并且，由于高电介质片薄而没有刚性，因而去除铜箔的一部分时的位置精度不良。除此以外，由于考虑对准精度而有必要去除铜箔的一部分，因而有必要大面积去除铜箔，对准精度也由于高电介质片薄而不良。根据以上的情况，优选的是，进行层压时的高电介质片520的两铜箔522、526全都是没有形成电路的实心层。
下面，对高电介质片520的制作过程进行说明。
(1)在干燥氮气中，称取使浓度为1.0摩尔/升的双乙氧基钡(diethoxy barium)和双四异丙醇钛(titanium bitetraisopropoxide)，将其溶解在脱水的甲醇和2-甲氧基乙醇的混合溶剂(体积比3∶2)内，在室温的氮气氛下搅拌3天，调制钡和钛的醇盐前体组合物溶液。然后，将该前体组合物溶液在保持为0℃的同时进行搅拌，将预先脱碳酸的水以0.5微升/分钟的速度在氮气流中喷雾来进行水解。
(2)使这样制作的溶胶凝胶溶液通过0.2微米的过滤器，过滤析出物等。
(3)将在上述(2)中制作的过滤液在厚度12μm的铜箔522(以后成为第1层状电极141)上以1500rpm的速度旋涂1分钟。将旋涂有溶液的基板放置在保持为150℃的热板上3分钟进行干燥。之后，把基板插入保持为850℃的电炉中，进行15分钟的烧制。这里，把溶胶-凝胶液的粘度调整成使通过1次旋涂/干燥/烧制所得的膜厚为0.03μm。另外，作为第1层状电极141，除了铜以外，还能使用镍、铂、金、银等。
(4)重复旋涂/干燥/烧制40次，获得1.2μm的高电介质层524。
(5)之后，使用溅镀装置等的真空蒸镀装置在高电介质层524上形成铜层，并在该铜层上通过电解镀覆等增加10μm左右的铜，从而形成铜箔526(以后形成第2层状电极142的一部分)。这样，得到高电介质片520。关于介电特性，使用INPEDANCE/GAINPHASEANALYZER(阻抗/增益相位分析器)(Hewlett-Packard(惠普)公司制造，商品名：4194A)，在频率1kHz、温度25℃、OSC级1V的条件下进行了测定，其相对介电常数是1850。另外，对于真空蒸镀，除了铜以外还可以形成铂、金等金属层，对于电解镀覆，除了铜以外还可以形成镍、锡等金属层。并且，高电介质层采用钛酸钡，然而通过使用其他溶胶-凝胶溶液，高电介质层还能采用钛酸锶(SrTiO3)、氧化钽(TaO3、Ta2O5)、锆钛酸铅(PZT)、锆钛酸铅镧(PLZT)、锆钛酸铅铌(PNZT)、锆钛酸铅钙(PCZT)以及锆钛酸铅锶(PSZT)中的任意一方。
另外，作为高电介质片520的其他制作方法，还有以下的方法。即，使钛酸钡粉末(富士Titanium工业株式会社制造，HPBT系列)分散在以下粘合剂溶液内，该粘合剂溶液是相对于钛酸钡粉末的总重量，按照聚乙烯醇5重量份、纯水50重量份以及作为溶剂系增塑剂的邻苯二甲酸二辛酯或邻苯二甲酸二丁酯1重量份的比例混合而成，使用滚涂机、刮刀、α涂敷机等印制机，将该溶液以厚度为5～7μm左右的薄膜状印制在厚度12μm的铜箔522(以后成为第1层状电极141)上，并在60℃的温度下干燥1小时，在80℃的温度下干燥3小时，在100℃的温度下干燥1小时，在120℃的温度下干燥1小时，在150℃的温度下干燥3小时，做成未烧制层。可以使用滚涂机、刮刀等印制机，把包含从由BaTiO3以外的SrTiO3、TaO3、Ta2O5、PZT、PLZT、PNZT、PCZT以及PSZT构成的组中所选择的1种或2种或更多的金属氧化物的膏印制成厚度为0.1～10μm的薄膜状，并进行干燥，做成未烧制层。在印制后，将该未烧制层在600～950℃的温度范围内进行烧制，做成高电介质层524。之后，使用溅镀装置等真空蒸镀装置在高电介质层524上形成铜层，并在该铜层上通过电解镀覆等增加10μm左右的铜，从而形成铜箔526(以后形成第2层状电极142的一部分)。另外，对于真空蒸镀，除了铜以外还可以形成铂、金等金属层，对于电解镀覆，除了铜以外还可以形成镍、锡等金属层。此外，还能采用把钛酸钡用作靶的溅镀法。
然后，使用二氧化碳激光器、UV激光器、YAG激光器、或受激准分子激光器等，在层叠有高电介质片520的制作途中的基板的规定位置上形成贯通孔530、531(参照图9(c))。深度深的贯通孔530是贯通高电介质片520和层间绝缘层510并到达积层部30的布线图形32表面的贯通孔。深度浅的贯通孔531是贯通铜箔526和高电介质层524并到达铜箔522表面的贯通孔。这里，在贯通孔形成中，首先形成深的贯通孔530，接着形成浅的贯通孔531。深度调整通过变更激光照射数来进行。具体地说，贯通孔531使用日立Via Mechanics(株)制造的UV激光器，在输出3～10W、频率30～60kHz、照射数4的条件下进行，贯通孔530除了采用照射数31以外，在相同条件下进行。之后，在贯通孔530、531内填充后述的贯通孔填充用树脂532，并在80℃的温度下干燥1小时，在120℃的温度下干燥1小时，在150℃的温度下干燥30分钟(参照图9(d))。另外，贯通孔530、531没有形成为与图8所示的电源用焊盘162和接地用焊盘161的全部(3000000个)对应。
贯通孔填充用树脂按以下方式制作。把双酚F型环氧树脂单体(油化Shell制造，分子量：310，商品名：E-807)100重量份和咪唑固化剂(四国化成制造，商品名：2E4MZ-CN)6重量份混合，然后把平均粒径1.6μm的SiO2球状粒子170重量份与该混合物混合，通过使用3根辊进行捏合，把该混合物的粘度在23±1℃的温度下调整为45000～49000cps，得到贯通孔填充用树脂。
然后，在前工序所填充的贯通孔填充用树脂532内形成贯通孔530a、531a，浸渍在高锰酸溶液内进行粗糙化，之后在170℃的温度下干燥固化3小时，进行完全固化(参照图9(e))。贯通孔530a是贯通贯通孔填充用树脂532并到达积层部30的布线图形32表面的贯通孔。另一贯通孔531a是贯通贯通孔填充用树脂532、铜箔522以及层间绝缘层510并到达积层部30的布线图形32表面的贯通孔。并且，贯通孔530a是使用CO2激光器，通过φ1.4mm的掩模直径，在2.0mj的能量密度、2次照射的条件下形成的，贯通孔531a是除了使用UV激光器并采用52次照射以外，在相同条件下形成的(输出：3～10w，频率：30～60kHz)。
之后，向基板表面赋予无电解镀铜用的催化剂，浸渍在以下的无电解镀铜液内，在基板表面形成0.6～3.0μm的无电解镀铜膜540(参照图10(a))。另外，无电解镀铜水溶液使用以下的组成成分。硫酸铜：0.03mol/L，EDTA：0.200mol/L，HCHO：0.1g/L，NaOH：0.1mol/L，α、α’-联吡啶：100mg/L，聚乙二醇(PEG)：0.1g/L。
然后，在无电解镀铜膜540上贴附市场销售的干膜，通过曝光/显像形成镀覆抗蚀剂541(参照图10(b))，在镀覆抗蚀剂非形成部上形成厚度为25μm的电解镀铜膜542(参照图10(c))。另外，电解镀铜液使用以下的组成成分。硫酸：200g/L，硫酸铜：80g/L，添加剂：19.5ml/L(ATOTECH日本公司制造，Cupracid GL)。并且，电解镀铜在以下条件下进行。电流密度1A/dm2，时间115分钟，温度23±2℃。接着，剥掉电镀抗蚀剂541，使用硫酸-过氧化氢系蚀刻液对残留有该电镀抗蚀剂541的部分，即在电解镀铜膜542之间存在的无电解镀铜膜540进行蚀刻(快速蚀刻)，形成与上部电极543和铜箔522连接的连接盘(land)544(参照图10(d))。
然后，把下述的应力缓解片550(成为图8的应力缓解部150)在温度50～150℃、压力0.5～1.5MPa的层压条件下贴附在上部电极543和连接盘544上，并在150度的温度下干燥1小时(参照图10(e))。
应力缓解片550按以下方式制作。即，使用滚涂机(Cermatronics贸易制造)，把使萘型环氧树脂(日本化药(株)制造，商品名：NC-7000L)100重量份、酚苯-苯二甲醇缩合树脂(三井化学制造，商品名：XLC-LL)20重量份、作为交联橡胶粒子的Tg是-50℃的羧酸改性NBR(JSR(株)制造，商品名：XER-91)90重量份、以及1-氰乙基-2-乙基-4-甲基咪唑4重量份溶解在乳酸乙酯300重量份内而成的树脂组合物涂敷在聚甲基戊烯(TPX)(三井石油化学工业制造，商品名：OpulanX-88)制的42～45μm厚的薄膜上，之后在80℃的温度下干燥2小时，在120℃的温度下干燥1小时，在150℃的温度下干燥30分钟，做成厚度40μm的应力缓解片。另外，该应力缓解片在30℃时的杨氏模量是500MPa。
然后，在应力缓解片550的规定位置上，使用CO2激光器，通过φ1.4mm的掩模直径，以2.0mj的能量密度、1次照射形成导通孔560(参照图11(a))。接着，进行粗糙化处理，在150℃的温度下干燥固化3小时，使应力缓解片550完全固化。之后，通过实施催化剂赋予、化学镀铜、镀覆抗蚀剂形成、电镀铜、镀覆抗蚀剂剥离、以及快速蚀刻的工序，使用金属填充导通孔560，并在最表层，在各导通孔560的上面形成焊盘(接地用焊盘161、电源用焊盘162、信号用焊盘163)，获得具有安装部160的多层印制线路板110(图11(b))。另外，与连接盘544和铜箔542连接的接地用焊盘161与接地线连接，与上部电极543连接的电源用焊盘162与电源线连接。并且，信号用焊盘163与信号线连接。这里，铜箔522相当于第1层状电极141，铜箔526和上部电极543相当于第2层状电极142，高电介质层524相当于高电介质层143，它们形成层状电容器部140。
之后，可以在安装部60的各端子上形成焊料凸点(形成方法参照实施例1)。并且，在如图8所示安装芯片电容器173的情况下，在图9(b)工序后，进行蚀刻工序(所谓盖孔(tenting)法)，以使芯片电容器173的一个端子和第1层状电极141通过导体562电连接。在该蚀刻工序中，使用氯化铜蚀刻液，在短时间内处理成铜箔526和高电介质层524被蚀刻后，铜箔522也被稍微蚀刻的状态。然后，最终把与该铜箔522连接的金属层设置在应力缓解片550上，在该金属层的上面设置焊盘171。并且，用于与芯片电容器173的另一端子连接的焊盘172形成在填充于应力缓解片550上所形成的导通孔560的一个内的金属的上面。
根据以上详述的实施例2的多层印制线路板110，可获得与上述实施例1相同的效果。在本实施例中，决定第1层状电极141和第2层状电极142的对置面积S，以使层状电容器部140的静电电容C在模正下方为0.5μF，根据该对置面积S决定第1层状电极141的通过孔141a的数量和位置以及第2层状电极142的通过孔142a的数量和位置。这里，对置面积S根据C＝ε0·εr·d/S来算出。即，由于高电介质层142的相对介电常数εr是1850，并且其厚度d是1.2μm，因而把这些值代入前述式，并把0.5μF代入静电电容C来算出对置面积S。另外，ε0是真空时的介电常数(常数)。
[实施例3]
图13是实施例3的多层印制线路板210的纵剖面图(仅示出中心线的左侧)。如图13所示，本实施例的多层印制线路板210具有：与实施例1相同的芯基板20；积层部30，使隔着树脂绝缘层36层叠在该芯基板20的上面的布线图形22和布线图形32通过导通孔34电连接；层间绝缘层220，层叠在该积层部30上；层状电容器部240，层叠在该层间绝缘层220上，由高电介质层243以及夹住该高电介质层243的第1和第2层状电极241、242构成；层间绝缘层245，层叠在该层状电容器部240上；应力缓解部250，层叠在该层间绝缘层245上，采用弹性材料形成；安装部260，安装半导体元件；以及芯片电容器配置区域270，设置在该安装部260的周围。
本实施例的层状电容器部240中的第1层状电极241是形成在高电介质层243下面的实心图形的铜电极，与安装部260的接地用焊盘261电连接。为了便于说明，把接地用焊盘261分类为2种：接地用焊盘261x和接地用焊盘261y。其中，接地用焊盘261x通过导通孔261a与连接盘266x电连接。该连接盘266x在正下方不具有导通孔。并且，接地用焊盘261y通过导通孔261a与连接盘266y连接，该连接盘266y通过导通孔261b与第1层状电极241和积层部30的布线图形32的接地用布线电连接。另外，与导通孔261b连接的连接盘268与第2层状电极242电独立。并且，与接地用焊盘261x连接的连接盘266x和与接地用焊盘261y连接的连接盘266y通过布线246(参照图14)电连接。结果，所有接地用焊盘261为同电位。这样，第1层状电极241与各接地用焊盘261连接，并与积层部30的布线图形32的接地用布线连接，并通过该接地用布线与外部接地线连接。并且，第1层状电极241具有以非接触状态贯通后述的导通孔262c的通过孔241a，然而由于导通孔262c如后所述与有限的电源用焊盘262y对应设置，因而可以减少通过孔241a的数量。结果，第1层状电极241的面积增大，可增大层状电容器部240的静电电容。另外，可考虑层状电容器部240的静电电容等来决定通过孔241a的数量或者形成通过孔241a的位置。
另一方面，第2层状电极242是形成在高电介质层243上面的实心图形的铜电极，与安装部260的电源用焊盘262电连接。为了便于说明，把电源用焊盘262分类为2种：电源用焊盘262x和电源用焊盘262y。其中，电源用焊盘262x通过导通孔262a与连接盘267x连接，该连接盘267x通过导通孔262b与第2层状电极242电连接。并且，电源用焊盘262y通过导通孔262a与连接盘267y连接，该连接盘267y通过导通孔262c与积层部30的布线图形32中的电源用布线电连接，而不与第1和第2层状电极241、242接触。并且，与电源用焊盘262x连接的连接盘267x和与电源用焊盘262y连接的连接盘267y通过布线247(参照图14)电连接。结果，所有电源用焊盘262为同电位。这样，第2层状电极242与各电源用焊盘262连接，并与积层部30的布线图形32的电源用布线连接，并通过该电源用布线与外部电源线连接。因此，电源从积层部30的布线图形32的电源用布线经过导通孔262c、布线247以及导通孔262b被供给到第2层状电极242。并且，第2层状电极242具有以非接触状态贯通导通孔262c的通过孔242a和用于确保与连接盘268绝缘的通过孔242b，然而由于导通孔262c是针对电源用焊盘262中的一部分电源用焊盘262y而设置的，并且通过孔242b是对应接地用焊盘261中的一部分接地用焊盘261y而设置的，因而可以减少通过孔242a、242b的数量。结果，第2层状电极242的面积增大，可增大层状电容器部240的静电电容。另外，可考虑层状电容器部240的静电电容等来决定通过孔242a、242b的数量或者形成通过孔242a、242b的位置。
这样，由于可增大层状电容器部240的静电电容，因而可取得充分的去耦效果，安装在安装部260上的半导体元件(IC)的晶体管难以发生电源不足。另外，接地用焊盘261x和接地用焊盘261y通过层间绝缘层245上的布线246连接，电源用焊盘262x和电源用焊盘262y通过层间绝缘层245上的布线247连接，然而可以把这种布线设置在第2层状电极以上的任意层(可以是安装部)或者芯基板20的表面或者积层部30上。并且，通过使用任意层的布线将接地用焊盘261x和接地用焊盘261V、以及电源用焊盘262x和电源用焊盘262y连接起来，没有必要把导通孔261a设置在所有接地用焊盘261的正下方，或者把导通孔262a设置在所有电源用焊盘262的正下方。这样可减少安装部正下方的层中的连接盘数。因此，由于必须设置的导通孔数和连接盘数减少，因而可实现高密度化。
应力缓解部250采用与实施例1相同的弹性材料形成。并且，设置在安装部260上的接地用焊盘261、电源用焊盘262以及信号用焊盘263与实施例1一样，以格子状或锯齿状排列(参照图1)，并且，它们的数量也与实施例1相同。这里，信号用焊盘263与层状电容器部240的第1和第2层状电极241、242都不接触。另外，可以在中央附近以格子状或锯齿状排列接地用焊盘261和电源用焊盘262，并在其周围以格子状或锯齿状或随机排列信号用焊盘263。在该安装部260的周围形成有多个芯片电容器配置区域270，在该芯片电容器配置区域270内形成有多对用于分别与芯片电容器273的接地用端子和电源用端子连接的接地用焊盘271和电源用焊盘272。
各接地用焊盘271通过层状电容器部240的第1层状电极241与外部电源的负极连接，各电源用焊盘272通过第2层状电极242与外部电源的正极连接。在本实施例中，接地用焊盘261和电源用焊盘262分别相当于权利要求9的第1焊盘和第2焊盘，导通孔261b和导通孔262c分别相当于权利要求9的第1棒状端子和第2棒状端子。
各接地用焊盘271通过层状电容器部240的第1层状电极241与外部电源的负极连接，各电源用焊盘272通过第2层状电极242与外部电源的正极连接。在本实施例中，接地用焊盘261和电源用焊盘262分别相当于权利要求6的第1焊盘和第2焊盘，导通孔261a、261b以及导通孔262a、262b分别相当于权利要求6的第1棒状端子和第2棒状端子。
下面，根据图15～图17对本实施例的多层印制线路板210的制造过程进行说明。另外，图13和图14是将半导体元件的正下方即模正下方的电源用焊盘261和接地用焊盘262以格子状或锯齿状交替排列的部分切断时的剖面图，图15～图17是将电源用焊盘261和接地用焊盘262没有交替配置的部分切断时的剖面图。
首先，如图15(a)所示，准备在芯基板20的至少单面形成有积层部30的基板600，使用真空层压装置，将层间绝缘层610(热固型绝缘膜；味之素公司制造，ABF-45SH)在温度50～150℃、压力0.5～1.5MPa的层压条件下贴附在积层部30上。接着，使用真空层压装置，将预先制作的高电介质片620(制作过程与实施例2的高电介质片520相同)在温度50～150℃、压力0.5～1.5MPa的层压条件下贴附在层间绝缘层610(成为图13的层间绝缘层220)上，之后在150℃的温度下干燥1小时(参照图15(b))。高电介质片620的铜箔622、626全都做成没有形成电路的实心层。之后，采用盖孔法来蚀刻高电介质片620。在该蚀刻工序中，使用了氯化铜蚀刻液，在短时间内处理成在铜箔626和高电介质层624被蚀刻后，铜箔622也被稍微蚀刻的状态(参照图15(c))。在图15(c)中，通过蚀刻分离铜箔626的一部分来形成孤立的连接盘626a(成为图13的连接盘268)。之后，在高电介质片620上层压层间绝缘层(成为图13的层间绝缘层245，热固型绝缘膜；味之素公司制造，ABF-45SH)628(图15(d))。然后，使用二氧化碳激光器、UV激光器、YAG激光器、或受激准分子激光器等，在层叠有层间绝缘层628的制作途中的基板的规定位置上形成贯通孔630(参照图15(e))。贯通孔630形成为贯通层间绝缘层628、高电介质片620以及层间绝缘层610并到达积层部30的布线图形32表面。激光器条件是，采用日立Via Mechanics(株)公司制造的UV激光器，输出为3～10W，频率为30～60kHz，照射数为54。
在形成了贯通孔630后，在该贯通孔630内填充贯通孔填充用树脂640(制作过程与实施例2的贯通孔填充用树脂532相同)并进行干燥(参照图16(a))。然后，使用二氧化碳激光器、UV激光器、YAG激光器、受激准分子激光器等，在该制作途中的基板的规定位置上形成贯通孔651、652、653(参照图16(b))。贯通孔651形成为贯通贯通孔填充用树脂640并到达积层部30的布线图形32表面，贯通孔652形成为贯通层间绝缘层628并到达铜箔626表面，贯通孔653形成为贯通层间绝缘层628、高电介质片620(连接盘626a、高电介质层624以及铜箔622)以及层间绝缘层610并到达积层部30的布线图形32表面。在这些贯通孔651、652、653的形成中，首先形成贯通孔651，接着按照贯通孔652、653的顺序形成。该贯通孔的深度调整是变更激光器类型和激光器照射数来调整的。例如，贯通孔651使用CO2激光器，通过φ1.4mm的掩模直径，采用2.0mj的能量密度、3次照射的条件，贯通孔652除了采用1次照射以外，采用与前述条件相同的条件，贯通孔653使用UV激光器，采用56次照射，除此以外，采用与前述条件相同的条件(输出：3～10W，频率：30～60kHz)。另外，贯通孔630不是与图13所示的电源用焊盘262的全部而是一部分即电源用焊盘262y对应形成，贯通孔653不是与图13所示的接地用焊盘261的全部而是一部分即接地用焊盘261y对应形成。
之后，在170℃的温度下干燥固化3小时，进行完全固化。接着，向基板表面赋予催化剂，通过实施通常的半加成法，将贯通孔651、652、653分别用金属填充来形成导通孔262c、262b、261b，并在这些导通孔262c、262b、261b的上面形成连接盘267y、267x、266y，并且还形成使连接盘267x和连接盘267y连接的布线247(参照图16(c))。通过该布线247使积层部30的布线图形32和铜箔626(成为第2层状电极242)连接。另外，这里省略了图示，然而还同时形成了图14的连接盘266x和布线246。然后，层压应力缓解片670(成为图13的应力缓解部250，制作过程参照实施例2的应力缓解片550)(参照图16(d))。
接着，在应力缓解片670中的各连接盘267y、267x、266y的正上方位置处分别形成贯通孔680(参照图17(a))，通过实施粗糙化、完全固化、催化剂赋予、化学镀铜、电镀抗蚀剂形成、电镀铜、电镀抗蚀剂剥离、以及快速蚀刻，使用金属填充各贯通孔680，并在所填充的金属上面形成焊盘(参照图17(b))。这样，在连接盘267y上形成导通孔262a和电源用焊盘262y，在连接盘267x上形成导通孔262a和电源用焊盘262x，在连接盘266y上形成导通孔261a和接地用焊盘261y。并且，这里省略了图示，然而在图13和图14的连接盘266x上也形成了导通孔261a和接地用焊盘261x。这样获得图13的多层印制线路板210。另外，铜箔622相当于第1层状电极241，铜箔626相当于第2层状电极242，高电介质层624相当于高电介质层243，它们形成层状电容器部240。在实施例3中，在接地用焊盘261x使用任意层(例如安装部260)与接地用焊盘261y连接的情况下，不需要导通孔261a和连接盘266x。同样，在电源用焊盘262x使用任意层(例如安装部260)与电源用焊盘262y连接的情况下，不需要电源用焊盘262x正下方的导通孔262a、连接盘267x和导通孔262b。这样可减少导通孔和连接盘。
之后，可以在安装部260的各端子上形成焊料凸点(形成方法参照实施例1)。并且，在如图13所示安装芯片电容器273的情况下，可以与实施例2一样形成焊盘271、272。
根据以上详述的实施例3的多层印制线路板110，可获得与上述实施例1相同的效果。除此之外，在本实施例中，由于外部的电源供给源从积层部30经由导通孔262c、262b而不环绕层状电容器部240向高电介质片620充电，因而使外部的电源供给源与作为层状电容器部240的电源电极的第2层状电极242连接的布线长度、以及与作为接地电极的第1层状电极241连接的布线长度缩短，因此即使把进行高速驱动的半导体元件(IC)安装在安装部260上，层状电容器部240也难以发生充电不足。并且，在本实施例中，决定第1层状电极241和第2层状电极242的对置面积S，以使层状电容器部240的静电电容C在模正下方为0.5μF，根据该对置面积S决定第1层状电极241的通过孔241a的数量和位置以及第2层状电极242的通过孔242a、242b的数量和位置。这里，对置面积S根据C＝ε0·εr·d/S来算出。即，由于高电介质层242的相对介电常数εr是1850，并且其厚度d是1.2μm，因而把这些值代入前述式，并把0.5μF代入静电电容C来算出对置面积S。另外，ε0是真空时的介电常数(常数)。
另外，在上述制造过程中，在图15(c)的工序后层压层间绝缘层628(参照图15(d))，在该层间绝缘层628的规定位置上形成贯通孔630(参照图15(e))，在贯通孔630内填充贯通孔填充用树脂640并进行干燥后(参照图16(a))，在该贯通孔填充用树脂640内形成贯通孔651(参照图16(b))，然而可以取而代之按以下方式进行。即，在图15(c)的工序后，在基板表面上贴附市场销售的干膜，之后，通过采用盖孔法将形成导通孔262c(参照图16(c))的位置的高电介质片620按照比导通孔262c大的尺寸蚀刻去除，形成放大孔632(参照图18(a))，之后，在高电介质片620上层压层间绝缘层628，在刚才蚀刻去除而形成的放大孔632内也填充层间绝缘层628，之后进行干燥(图18(b))。之后，可以实施形成实施例3的贯通孔651、652、653的工序以后的工序。这样，可删除对贯通孔630的填充工序。
[实施例4]
在实施例2中，把贯通孔530和贯通孔531形成在与所有电源用焊盘和接地用焊盘对应的位置上。结果，层状电容器部的静电电容为0.4μF。
[实施例5]
在实施例3中，把贯通孔630和贯通孔653形成在与所有电源用焊盘和接地用焊盘对应的位置。结果，层状电容器部的静电电容为0.4μF。
[实施例6]
在实施例2中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为20次，获得0.6μm的高电介质层。除此之外，与实施例2相同。结果，模正下方的层状电容器部的静电电容为1.0μF。
[实施例7]
在实施例3中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为20次，获得0.6μm的高电介质层。除此之外，与实施例3相同。结果，模正下方的层状电容器部的静电电容为1.0μF。
[实施例8]
在实施例2中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为1次，获得0.03μm的高电介质层。除此之外，与实施例2相同。结果，模正下方的层状电容器部的静电电容为20μF。
[实施例9]
在实施例3中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为1次，获得0.03μm的高电介质层。除此之外，与实施例3相同。结果，模正下方的层状电容器部的静电电容为20μF。
[实施例10]
在实施例2中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为4次，获得0.12μm的高电介质层。除此之外，与实施例2相同。结果，模正下方的层状电容器部的静电电容为5μF。
[实施例11]
在实施例3中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为4次，获得0.12μm的高电介质层。除此之外，与实施例3相同。结果，模正下方的层状电容器部的静电电容为5μF。
[实施例12]
在实施例2中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为2次，获得0.06μm的高电介质层。除此之外，与实施例2相同。结果，模正下方的静电电容为10μF。
[实施例13]
在实施例3中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为2次，获得0.06μm的高电介质层。除此之外，与实施例3相同。结果，模正下方的静电电容为10μF。
[实施例14]
在实施例8中，把贯通孔530和贯通孔531形成在与所有电源用焊盘和接地用焊盘对应的位置上。结果，静电电容为16μF。
[实施例15]
在实施例9中，把贯通孔630和贯通孔653形成在与所有电源用焊盘和接地用焊盘对应的位置上。结果，静电电容为16μF。
[实施例16]
在实施例2中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为330次，获得10μm的高电介质层。除此之外，与实施例2相同。结果，模正下方的静电电容为0.06μF。
[实施例17]
在实施例3中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为330次，获得10μm的高电介质层。除此之外，与实施例3相同。结果，模正下方的静电电容为0.06μF。
[实施例18]
在实施例2中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为10次，获得0.3μm的高电介质层。除此之外，与实施例2相同。结果，模正下方的静电电容为2.0μF。
[实施例19]
在实施例3中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为10次，获得0.3μm的高电介质层。除此之外，与实施例3相同。结果，模正下方的静电电容为2.0μF。
[实施例20]
在实施例2中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为25次，获得0.75μm的高电介质层。除此之外，与实施例2相同。结果，模正下方的静电电容为0.8μF。
[实施例21]
在实施例3中，把高电介质片的制作过程(4)的旋涂/干燥/烧制的重复次数变更为25次，获得0.75μm的高电介质层。除此之外，与实施例3相同。结果，模正下方的静电电容为0.8μF。
[实施例22]
在实施例3中，对高电介质片预先实施蚀刻处理，去除铜箔626和高电介质层624的一部分。之后，隔着层间绝缘层610将该高电介质片贴附在形成有积层部30的基板600上。即，将实施例3的高电介质片贴附工序和高电介质片蚀刻工序调换。之后的工序与实施例3相同。
[实施例23]
在实施例4的多层印制线路板上安装芯片电容器。
[实施例24]
在实施例5的多层印制线路板上安装芯片电容器。
[实施例25]
在实施例2中，使用层间绝缘层510(参照图9(a))取代应力缓解部150。除此之外，与实施例2相同。
[实施例26]
在实施例3中，使用层间绝缘层610(参照图15(a))取代应力缓解部250。除此之外，与实施例3相同。
[实施例27～49]
在实施例2～24的各方中，使用层间绝缘层取代应力缓解部，生成多层印制线路板，形成实施例27～49。
[比较例]
比较例的高电介质片根据在实施例2中记载的高电介质片的另一形式制作过程来制作。然而，不进行烧制而在干燥后的未烧制层上形成电极。除此之外与实施例2相同。结果，模正下方的静电电容小于0.001μF。
[评价试验1]
在实施例2～49和比较例的多层印制线路板上安装驱动频率3.6GHz和FSB1066MHz的IC芯片，重复同时切换100次，使用脉冲图形发生器/误差检测器(ADVANTEST公司制造，商品名：D3186/3286)来确认有无误动作。
[评价试验2：HAST试验]
在实施例2～49的多层印制线路板中，在对第1层状电极和第2层状电极之间施加3.3V电压的同时，投入85℃×85％的环境试验机内共计50小时。其间每隔2小时进行放电。之后，安装驱动频率3.6GHz和FSB1066MHz的IC芯片，重复同时切换100次，使用前述脉冲图形发生器/误差检测器来确认有无误动作。
[评价试验3：HAST试验]
对于评价试验2结束后的多层印制线路板，与评价试验2一样在对第1层状电极和第2层状电极之间施加3.3V电压的同时，投入85℃×85％的环境试验机内共计50小时。其间每隔2小时进行放电。之后，安装驱动频率3.6GHz和FSB1066MHz的IC芯片，重复同时切换100次，使用前述脉冲图形发生器/误差检测器来确认有无误动作。
[评价试验4：热循环试验]
在实施例2～26的多层印制线路板中，进行以下热循环试验。
热循环试验条件：-55℃×30分钟和125℃×30分钟100次或500次，之后，安装驱动频率3.6GHz和FSB1066MHz的IC芯片，重复同时切换100次，使用前述脉冲图形发生器/误差检测器来确认有无误动作。
[评价试验5]
在评价试验1中，取代驱动频率3.6GHz和FSB1066MHz的IC芯片，安装驱动频率5.7GHz和FSB1066MHz的IC芯片，进行与评价试验1相同的试验。结果，在模正下方的静电电容大于等于1.0μF的多层印制线路板中，没有发生误动作。
[评价结果]
表1示出评价试验1～4的结果。把没有观察到误动作的情况表示为○，把观察到误动作的情况表示为×。另外，实施例27～49的模正下方的静电电容和评价试验1～3的相关评价结果虽在表1中未记载，但分别是与实施例2～24相同的结果。
表1
Figure BDA0000088596490000301
※1C/C＝芯片电容器
※2100循环后
※3500循环后
从评价试验1的结果可知，通过使用与积层部分开烧制高电介质材料来做成的陶瓷作为高电介质层，可充分提高介电常数，结果，可抑制电位瞬时下降。
并且，从评价试验4的结果可知，在比较例中，在100循环后不能应对IC芯片的电位瞬时下降。尽管该原因不明，然而推测为，由于高电介质粒子间的接合弱，因而使裂纹从此处开始延展，从而丧失电容器功能。
并且，在贴附于积层部之前对高电介质片进行了电路形成的实施例22中，当实施热循环试验时，不能应对IC芯片的电位瞬时下降。尽管该原因不明，然而推测为，层压时的压力集中部由于进行热循环试验而发展为裂纹。
并且，在不具有应力缓解部的实施例25、26中，当实施热循环试验时，不能应对IC芯片的电位瞬时下降。尽管该原因不明，然而推测为，由于没有应力缓解部，因而由于在IC芯片和多层印制线路板之间的由热膨胀系数差引起的应力而在高电介质层内形成裂纹或裂纹起点。认为是，当由于热循环试验而产生裂纹起点时，在同时切换试验时，由于高电介质层重复充电和放电，所以因此时的粒子位移而产生裂纹。
并且，在模正下方的静电电容小于等于0.4μF的实施例4、5中，在评价试验2后，不能应对IC芯片的电位瞬时下降。尽管该原因不明，然而推测为，由于HAST试验而使高电介质层劣化，其相对介电常数下降，不能取得充分的去耦效果。并且，当模正下方的静电电容小于等于0.5μF时，在评价试验2后，不能应对IC芯片的电位瞬时下降，相比之下，具有与实施例4、5相同的模正下方的静电电容的实施例23、24没有发生不利情况。尽管该原因不明，然而推测为，由于追加了从芯片电容器的电源供给，因而不能应对IC芯片的电位瞬时下降。并且，在静电电容大的实施例14、15中，在评价试验2后，也不能应对IC芯片的电位瞬时下降。尽管该原因不明，然而推测为，由于静电电容大，因而更容易受到HAST试验的影响，高电介质层发生绝缘劣化或绝缘破坏。
在静电电容大的实施例12～15中，评价试验4*3的结果是×。推测为，由于当电介质重复充电和放电时结晶位移，因而在热循环时所蓄积的应力附加给由该位移引起的应力，使高电介质层的相对介电常数劣化而为×。并且，在静电电容较小的实施例2～5、16、17中，评价试验4*3的结果是×。这推测为，由于在热循环试验中，电介质伸缩，因而高电介质层的相对介电常数劣化，模正下方的静电电容减少，因此为×。
从表1的结果可知，当模正下方的静电电容是0.8～5μF时，即使在环境试验后，也能应对IC的晶体管的瞬时的电压降，而且即使在实施了HAST试验或热循环试验后，也不产生问题，因而绝缘可靠性和连接可靠性可以说非常高。
另外，在所有实施例中，第1层状电极用于接地，第2层状电极用于电源，反之也行。
产业上的可利用性
本发明的多层印制线路板用于安装IC芯片等的半导体元件，可在例如电气关联产业和通信关联产业等中利用。

Claims (14)

1.一种多层印制线路板，其具有通过使隔着绝缘层层叠多层的布线图形之间利用前述绝缘层内的导通孔进行电连接来构成的积层部，该多层印制线路板具有：
安装部，其在表面安装有与前述布线图形电连接的半导体元件；以及
层状电容器部，其在前述安装部和前述积层部之间具有陶瓷制的高电介质层以及夹住该高电介质层的第1和第2层状电极，前述第1和第2层状电极的一方与前述半导体元件的电源线连接，另一方与接地线连接，
与前述第1层状电极连接的导通孔贯通前述第1层状电极，前述导通孔与前述第1层状电极通过前述导通孔的侧壁和前述第1层状电极的侧壁进行连接，
前述安装部具有与前述半导体元件的电极连接的多个焊盘，电连接在与前述第1层状电极同电位的焊盘上并以非接触状态通过前述第2层状电极的棒状端子的数量比与前述第1层状电极同电位的焊盘的数量少，电连接在与前述第2层状电极同电位的焊盘上并以非接触状态通过前述第1层状电极的棒状端子的数量比与前述第2层状电极同电位的焊盘的数量少。
2.根据权利要求1所述的多层印制线路板，其中，
前述高电介质层是与前述积层部分开地烧制高电介质材料而制作的，并接合在前述积层部上。
3.根据权利要求2所述的多层印制线路板，其中，
前述高电介质层是通过烧制包含从由钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、氧化钽(TaO3、Ta2O5)、锆钛酸铅(PZT)、锆钛酸铅镧(PLZT)、锆钛酸铅铌(PNZT)、锆钛酸铅钙(PCZT)以及锆钛酸铅锶(PSZT)构成的组中所选择的1种或2种或更多的金属氧化物的原料而制作的。
4.根据权利要求1所述的多层印制线路板，其中，
电连接在与前述第2层状电极同电位的焊盘上的棒状端子不仅以非接触状态通过第1层状电极，而且以非接触状态通过第2层状电极。
5.根据权利要求1或2所述的多层印制线路板，其中，
前述第1层状电极在前述高电介质层的下面侧具有实心图形，该实心图形具有使与前述第2层状电极连接的棒状端子以非接触状态通过的通过孔，前述第2层状电极在前述高电介质层的上面侧具有实心图形，该实心图形具有使与前述第1层状电极连接的棒状端子以非接触状态通过的通过孔。
6.根据权利要求1或2所述的多层印制线路板，其中，
前述安装部具有与前述半导体元件的电源电极和接地电极的任意一方连接的第1焊盘和与另一方连接的第2焊盘；
前述第1焊盘中的一部分具有以非接触状态通过前述第2层状电极的第1棒状端子，并通过该第1棒状端子与前述第1层状电极和外部电源的一个电极电连接，剩余部分自身不具有前述第1棒状端子，与具有该第1棒状端子的第1焊盘电连接；
前述第2焊盘中的一部分具有以非接触状态通过前述第1层状电极的第2棒状端子，并通过该第2棒状端子与前述第2层状电极和前述外部电源的另一个电极电连接，剩余部分自身不具有前述第2棒状端子，与具有该第2棒状端子的第2焊盘电连接。
7.根据权利要求1或2所述的多层印制线路板，其中，
前述安装部具有与前述半导体元件的电源电极和接地电极的任意一方连接的第1焊盘和与另一方连接的第2焊盘；
前述第1焊盘中的一部分具有以非接触状态通过前述第2层状电极的第1棒状端子，并通过该第1棒状端子与前述第1层状电极和外部电源的一个电极电连接，剩余部分自身不具有前述第1棒状端子，与具有该第1棒状端子的第1焊盘电连接；
前述第2焊盘中的一部分具有以非接触状态通过前述第1层状电极和前述第2层状电极双方的第2棒状端子，并通过该第2棒状端子与前述外部电源的另一个电极连接，剩余部分自身不具有前述第2棒状端子，与前述第2层状电极和具有前述第2棒状端子的第2焊盘的至少一方电连接。
8.根据权利要求6所述的多层印制线路板，其中，
前述第1棒状端子和前述第2棒状端子的至少一部分以格子状或锯齿状交替排列。
9.根据权利要求7所述的多层印制线路板，其中，
前述第1棒状端子和前述第2棒状端子的至少一部分以格子状或锯齿状交替排列。
10.根据权利要求1或2所述的多层印制线路板，其中，
前述层状电容器部的前述第1和第2层状电极之间的距离被设定为小于等于10μm，实质上不会短路的距离。
11.根据权利要求1或2所述的多层印制线路板，其中，
前述层状电容器部形成在安装于前述安装部上的半导体元件的正下方。
12.根据权利要求1或2所述的多层印制线路板，其具有：
芯片电容器，其设置在设置有前述安装部的表面侧，与前述层状电容器部的前述第1和第2层状电极连接。
13.根据权利要求1或2所述的多层印制线路板，其具有：
应力缓解部，其采用弹性材料形成在前述安装部和前述层状电容器部之间。
14.根据权利要求13所述的多层印制线路板，其中，
前述应力缓解部仅形成在安装于前述安装部上的半导体元件的正下方。
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Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101199247B (zh) 2005-06-13 2010-09-29 揖斐电株式会社 印刷线路板
CN101199248A (zh) 2005-06-15 2008-06-11 揖斐电株式会社 多层印刷线路板
US7650694B2 (en) 2005-06-30 2010-01-26 Intel Corporation Method for forming multilayer substrate
US7602062B1 (en) * 2005-08-10 2009-10-13 Altera Corporation Package substrate with dual material build-up layers
JP4553137B2 (ja) * 2005-09-05 2010-09-29 セイコーエプソン株式会社 複合酸化物積層体の製造方法
TW200730042A (en) 2005-10-14 2007-08-01 Ibiden Co Ltd Method for manufacturing high-dielectric sheet
TW200746940A (en) 2005-10-14 2007-12-16 Ibiden Co Ltd Printed wiring board
KR100714571B1 (ko) * 2005-11-17 2007-05-07 삼성전기주식회사 박막 커패시터 내장된 인쇄회로기판 및 그 제조방법
KR100744903B1 (ko) * 2006-02-22 2007-08-01 삼성전기주식회사 디커플링 기능을 갖는 다층 기판
TWI278268B (en) * 2006-02-23 2007-04-01 Via Tech Inc Arrangement of non-signal through vias and wiring board applying the same
US7751205B2 (en) * 2006-07-10 2010-07-06 Ibiden Co., Ltd. Package board integrated with power supply
KR100770874B1 (ko) 2006-09-07 2007-10-26 삼성전자주식회사 매설된 집적회로를 구비한 다층 인쇄회로기판
US8247855B2 (en) * 2006-09-12 2012-08-21 Texas Instruments Incorporated Enhanced local interconnects employing ferroelectric electrodes
JP2008166357A (ja) * 2006-12-27 2008-07-17 Toshiba Corp プリント配線基板
JP4842167B2 (ja) * 2007-02-07 2011-12-21 新光電気工業株式会社 多層配線基板の製造方法
US8723047B2 (en) * 2007-03-23 2014-05-13 Huawei Technologies Co., Ltd. Printed circuit board, design method thereof and mainboard of terminal product
JP4980419B2 (ja) 2007-04-18 2012-07-18 イビデン株式会社 多層プリント配線板及びその製造方法
JP5251034B2 (ja) * 2007-08-15 2013-07-31 ソニー株式会社 表示装置および電子機器
KR101489798B1 (ko) 2007-10-12 2015-02-04 신꼬오덴기 고교 가부시키가이샤 배선 기판
JP5289880B2 (ja) * 2007-10-12 2013-09-11 新光電気工業株式会社 配線基板
EP2217045A1 (en) 2007-10-18 2010-08-11 Ibiden Co., Ltd. Wiring substrate and method of manufacturing the same
US8115113B2 (en) 2007-11-30 2012-02-14 Ibiden Co., Ltd. Multilayer printed wiring board with a built-in capacitor
US20090168391A1 (en) * 2007-12-27 2009-07-02 Kouichi Saitou Substrate for mounting device and method for producing the same, semiconductor module and method for producing the same, and portable apparatus provided with the same
US8391015B2 (en) 2008-03-17 2013-03-05 Ibiden Co., Ltd. Capacitor-incorporated printed wiring board and electronic component
JP5787516B2 (ja) * 2008-03-28 2015-09-30 太陽ホールディングス株式会社 硬化性樹脂組成物とその硬化物、およびプリント配線板
JP5233637B2 (ja) * 2008-04-02 2013-07-10 日立金属株式会社 多層セラミック基板、及び電子部品
TWI365517B (en) * 2008-05-23 2012-06-01 Unimicron Technology Corp Circuit structure and manufactring method thereof
JP5428667B2 (ja) * 2009-09-07 2014-02-26 日立化成株式会社 半導体チップ搭載用基板の製造方法
KR101051551B1 (ko) * 2009-10-30 2011-07-22 삼성전기주식회사 요철 패턴을 갖는 비아 패드를 포함하는 인쇄회로기판 및 그 제조방법
JP4992960B2 (ja) * 2009-12-07 2012-08-08 株式会社村田製作所 高周波モジュール
JP5360494B2 (ja) * 2009-12-24 2013-12-04 新光電気工業株式会社 多層配線基板、多層配線基板の製造方法、及びヴィアフィル方法
US8389870B2 (en) * 2010-03-09 2013-03-05 International Business Machines Corporation Coreless multi-layer circuit substrate with minimized pad capacitance
KR101067214B1 (ko) * 2010-04-07 2011-09-22 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20120039460A (ko) * 2010-10-15 2012-04-25 삼성전자주식회사 반도체 패키지
JP5598253B2 (ja) * 2010-10-25 2014-10-01 富士通セミコンダクター株式会社 半導体装置用基板及び半導体装置
US8552564B2 (en) 2010-12-09 2013-10-08 Intel Corporation Hybrid-core through holes and vias
US9137903B2 (en) * 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
JP5891585B2 (ja) * 2011-01-24 2016-03-23 株式会社ソシオネクスト 半導体装置及び配線基板
US20120281377A1 (en) * 2011-05-06 2012-11-08 Naveen Kini Vias for mitigating pad delamination
CN102858083A (zh) * 2011-06-30 2013-01-02 上海贺鸿电子有限公司 陶瓷双面线路板及其制造方法
JP6018376B2 (ja) * 2011-12-05 2016-11-02 キヤノン株式会社 固体撮像装置およびカメラ
TWI425888B (zh) * 2012-01-19 2014-02-01 Kuang Hong Prec Co Ltd 線路基板結構及其製作方法
DE102012001346A1 (de) * 2012-01-24 2013-07-25 Giesecke & Devrient Gmbh Verfahren zum Herstellen eines Datenträgers
KR20130089475A (ko) * 2012-02-02 2013-08-12 삼성전자주식회사 회로 기판 및 이의 제조 방법과 이를 이용한 반도체 패키지
KR101306247B1 (ko) * 2012-05-11 2013-09-17 (주)포인트엔지니어링 백라이트 유닛용 광소자 제조 방법 및 이에 의해 제조된 광소자와 그 어레이
US9035194B2 (en) * 2012-10-30 2015-05-19 Intel Corporation Circuit board with integrated passive devices
US20140167900A1 (en) 2012-12-14 2014-06-19 Gregorio R. Murtagian Surface-mount inductor structures for forming one or more inductors with substrate traces
US10433421B2 (en) * 2012-12-26 2019-10-01 Intel Corporation Reduced capacitance land pad
JP6098802B2 (ja) * 2013-03-25 2017-03-22 セイコーエプソン株式会社 液体噴射装置及び印刷装置
JP6088893B2 (ja) * 2013-04-09 2017-03-01 ルネサスエレクトロニクス株式会社 半導体装置及び配線基板
KR20140134479A (ko) * 2013-05-14 2014-11-24 삼성전기주식회사 인쇄회로기판
CN106031316B (zh) * 2014-02-21 2019-06-28 三井金属矿业株式会社 内置电容器层形成用覆铜层压板、多层印刷线路板以及多层印刷线路板的制造方法
KR102344716B1 (ko) * 2014-07-31 2021-12-30 스미토모 긴조쿠 고잔 가부시키가이샤 터치 패널용 도전성 기판 및 터치 패널용 도전성 기판 제조방법
US9659850B2 (en) 2014-12-08 2017-05-23 Qualcomm Incorporated Package substrate comprising capacitor, redistribution layer and discrete coaxial connection
CN104469617B (zh) * 2014-12-22 2018-05-22 青岛歌尔声学科技有限公司 一种降低有源耳机环路噪音的电路和方法
US9648727B2 (en) * 2015-01-22 2017-05-09 Harris Corporation Fault detection optimized electronic circuit and method
KR20160102769A (ko) * 2015-02-23 2016-08-31 삼성전자주식회사 전자 장치의 노이즈 감소 장치
US9543384B2 (en) * 2015-02-26 2017-01-10 SK Hynix Inc. Semiconductor package
JP6572645B2 (ja) * 2015-07-01 2019-09-11 セイコーエプソン株式会社 液体吐出装置
US9704796B1 (en) * 2016-02-11 2017-07-11 Qualcomm Incorporated Integrated device comprising a capacitor that includes multiple pins and at least one pin that traverses a plate of the capacitor
WO2017189224A1 (en) * 2016-04-26 2017-11-02 Linear Technology Corporation Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
JP6904085B2 (ja) * 2016-07-19 2021-07-14 Tdk株式会社 電子部品内蔵基板
JP6750462B2 (ja) 2016-11-04 2020-09-02 Tdk株式会社 薄膜コンデンサ及び電子部品内蔵基板
JP6798895B2 (ja) * 2017-01-25 2020-12-09 京セラ株式会社 配線基板
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US10796212B2 (en) 2018-10-02 2020-10-06 Xerox Corporation Orientation-agnostic method to interface to printed memory label
US11240908B2 (en) 2018-10-29 2022-02-01 Tdk Corporation Thin film capacitor and circuit board incorporating the same
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11062851B2 (en) 2019-02-20 2021-07-13 Tdk Corporation Thin film capacitor embedded substrate and its manufacturing method
CN110337177A (zh) * 2019-06-21 2019-10-15 广州金鹏源康精密电路股份有限公司 一种具有可承受高推力的焊盘的电路板及其制作方法
US11975547B2 (en) 2019-07-01 2024-05-07 Hewlett-Packard Development Company, L.P. Fluid ejection controllers to pivotally hold firing boards
US11071213B2 (en) * 2019-07-24 2021-07-20 The Boeing Company Methods of manufacturing a high impedance surface (HIS) enhanced by discrete passives
CN110572933A (zh) * 2019-08-23 2019-12-13 李龙凯 一种高频线路板新型材料层结构的制备方法及其制品
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11260148A (ja) * 1998-03-13 1999-09-24 Hitachi Ltd 薄膜誘電体とそれを用いた多層配線板とその製造方法
JP2001044591A (ja) * 1999-08-03 2001-02-16 Ngk Spark Plug Co Ltd 配線基板
JP2001298272A (ja) * 2000-04-13 2001-10-26 Nec Corp プリント基板
JP2001326293A (ja) * 2000-03-06 2001-11-22 Ngk Spark Plug Co Ltd 配線基板
US20020011662A1 (en) * 2000-04-21 2002-01-31 Yasumoto Komiya Packaging substrate and semiconductor device
JP2002164660A (ja) * 2000-11-22 2002-06-07 Tdk Corp 多層基板と電子部品と多層基板の製造方法
US6541137B1 (en) * 2000-07-31 2003-04-01 Motorola, Inc. Multi-layer conductor-dielectric oxide structure

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4500942A (en) * 1982-11-12 1985-02-19 Ferro Corporation Temperature stable monolithic capacitors and ceramic compositions for producing same
EP0257653B1 (en) * 1986-08-28 1992-11-04 Kabushiki Kaisha Toshiba High dielectric constant ceramic material and method of manufacturing the same
US5029042A (en) * 1986-11-03 1991-07-02 Tam Ceramics, Inc. Dielectric ceramic with high K, low DF and flat TC
JPH0611018B2 (ja) * 1988-01-07 1994-02-09 株式会社村田製作所 セラミック生シートの積層方法
US5016137A (en) * 1988-12-05 1991-05-14 Matsushita Electric Industrial Co., Ltd. Multi-layer ceramic capacitor
EP0391419B1 (en) * 1989-04-07 1994-12-14 Mitsui Petrochemical Industries, Ltd. Laminated ceramic device and method of manufacturing the same
US5161086A (en) * 1989-08-23 1992-11-03 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
US5177670A (en) * 1991-02-08 1993-01-05 Hitachi, Ltd. Capacitor-carrying semiconductor module
JPH0536857A (ja) 1991-07-30 1993-02-12 Toshiba Corp 半導体集積回路実装基板
US5106796A (en) * 1991-09-13 1992-04-21 E. I. Du Pont De Nemours And Company Low-firing capacitors dielectrics
US5610565A (en) * 1994-02-02 1997-03-11 Murata Manufacturing Co., Ltd. Composite LC device with a ground electrode not formed on the inductor parts
US6068782A (en) 1998-02-11 2000-05-30 Ormet Corporation Individual embedded capacitors for laminated printed circuit boards
US6608760B2 (en) * 1998-05-04 2003-08-19 Tpl, Inc. Dielectric material including particulate filler
US6574090B2 (en) * 1998-11-05 2003-06-03 International Business Machines Corporatiion Printed circuit board capacitor structure and method
JP2000208945A (ja) * 1999-01-18 2000-07-28 Ngk Spark Plug Co Ltd コンデンサ内蔵配線基板及びその製造方法
JP2001036253A (ja) 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
JP3976954B2 (ja) 1999-08-27 2007-09-19 新光電気工業株式会社 多層配線基板の製造方法及び半導体装置
US6447888B2 (en) * 2000-01-31 2002-09-10 Kyocera Corporation Ceramic wiring board
JP4945842B2 (ja) 2000-04-05 2012-06-06 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US6970362B1 (en) * 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
US7385286B2 (en) * 2001-06-05 2008-06-10 Matsushita Electric Industrial Co., Ltd. Semiconductor module
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
JP4079699B2 (ja) * 2001-09-28 2008-04-23 富士通株式会社 多層配線回路基板
US20040099999A1 (en) * 2002-10-11 2004-05-27 Borland William J. Co-fired capacitor and method for forming ceramic capacitors for use in printed wiring boards
JP2004228521A (ja) * 2003-01-27 2004-08-12 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
TW593207B (en) 2003-09-09 2004-06-21 Walsin Technology Corp Ceramic dielectric composition for capacitor
EP1768474A4 (en) 2004-06-25 2010-06-16 Ibiden Co Ltd PCB AND MANUFACTURING METHOD THEREFOR
JP2006179741A (ja) * 2004-12-24 2006-07-06 Ngk Spark Plug Co Ltd 電子部品及びその製造方法、電子部品付き配線基板
JP4512497B2 (ja) 2005-01-31 2010-07-28 イビデン株式会社 コンデンサ内蔵パッケージ基板及びその製法
CN101199247B (zh) 2005-06-13 2010-09-29 揖斐电株式会社 印刷线路板
CN101199248A (zh) 2005-06-15 2008-06-11 揖斐电株式会社 多层印刷线路板

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11260148A (ja) * 1998-03-13 1999-09-24 Hitachi Ltd 薄膜誘電体とそれを用いた多層配線板とその製造方法
JP2001044591A (ja) * 1999-08-03 2001-02-16 Ngk Spark Plug Co Ltd 配線基板
JP2001326293A (ja) * 2000-03-06 2001-11-22 Ngk Spark Plug Co Ltd 配線基板
JP2001298272A (ja) * 2000-04-13 2001-10-26 Nec Corp プリント基板
US20020011662A1 (en) * 2000-04-21 2002-01-31 Yasumoto Komiya Packaging substrate and semiconductor device
US6541137B1 (en) * 2000-07-31 2003-04-01 Motorola, Inc. Multi-layer conductor-dielectric oxide structure
JP2002164660A (ja) * 2000-11-22 2002-06-07 Tdk Corp 多層基板と電子部品と多層基板の製造方法

Also Published As

Publication number Publication date
CN1853452A (zh) 2006-10-25
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CN102438401B (zh) 2015-01-28
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KR20120011900A (ko) 2012-02-08

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US7888803B2 (en) Printed circuit board
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