JP2002164660A - 多層基板と電子部品と多層基板の製造方法 - Google Patents
多層基板と電子部品と多層基板の製造方法Info
- Publication number
- JP2002164660A JP2002164660A JP2000356813A JP2000356813A JP2002164660A JP 2002164660 A JP2002164660 A JP 2002164660A JP 2000356813 A JP2000356813 A JP 2000356813A JP 2000356813 A JP2000356813 A JP 2000356813A JP 2002164660 A JP2002164660 A JP 2002164660A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic chip
- ceramic
- prepreg
- copper foil
- multilayer substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Coils Or Transformers For Communication (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】 （修正有）
【課題】セラミックチップと銅箔とが密着して両者間で
の空気の残留やこれに伴う品質のばらつきおよびリフロ
ー時の銅箔の剥離、破裂のおそれがなく、信頼性が高い
多層基板とそれを用いた電子部品と多層基板の製造方法
を提供する。 【解決手段】穴３をあけたプリプレグ１ａにセラミック
チップ２を埋め込む。セラミックチップ２の上下に、数
カ所に穴４ａをあけた銅箔４を重ねて熱プレスにより一
体化する。銅箔４をパターニングしてコア基板を作製す
る。コア基板の上下に重ねたプリプレグ１ｂ、１ｃを熱
プレスにより一体化した層を上下に少なくとも１層有す
る。
の空気の残留やこれに伴う品質のばらつきおよびリフロ
ー時の銅箔の剥離、破裂のおそれがなく、信頼性が高い
多層基板とそれを用いた電子部品と多層基板の製造方法
を提供する。 【解決手段】穴３をあけたプリプレグ１ａにセラミック
チップ２を埋め込む。セラミックチップ２の上下に、数
カ所に穴４ａをあけた銅箔４を重ねて熱プレスにより一
体化する。銅箔４をパターニングしてコア基板を作製す
る。コア基板の上下に重ねたプリプレグ１ｂ、１ｃを熱
プレスにより一体化した層を上下に少なくとも１層有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電子機器用の樹脂
または樹脂に機能粉末を混合した複合材料製の多層基板
と、それを用いた電子部品と多層基板の製造方法に関す
る。
または樹脂に機能粉末を混合した複合材料製の多層基板
と、それを用いた電子部品と多層基板の製造方法に関す
る。
【０００２】
【従来の技術】従来の樹脂製または前記複合材料製基板
は、樹脂の誘電率が低いため、高い容量のコンデンサを
構成することはほとんど不可能であった。高容量のコン
デンサを構成する手段として、セラミックコンデンサ内
蔵多層基板の例が特開平８−３２１９７号公報に開示さ
れている。該公報に記載のものは、穴をあけたプリプレ
グの穴の部分に高誘電率のセラミックチップを内蔵し、
両面に銅箔を貼り付け、熱プレスし、エッチングにより
パターニングしてコア基板を形成する。そしてそのコア
基板にプリプレグを一体化し、多層基板を構成する。
は、樹脂の誘電率が低いため、高い容量のコンデンサを
構成することはほとんど不可能であった。高容量のコン
デンサを構成する手段として、セラミックコンデンサ内
蔵多層基板の例が特開平８−３２１９７号公報に開示さ
れている。該公報に記載のものは、穴をあけたプリプレ
グの穴の部分に高誘電率のセラミックチップを内蔵し、
両面に銅箔を貼り付け、熱プレスし、エッチングにより
パターニングしてコア基板を形成する。そしてそのコア
基板にプリプレグを一体化し、多層基板を構成する。
【０００３】
【発明が解決しようとする課題】前記従来のセラミック
コンデンサ内蔵の樹脂製または複合材料製多層基板は、
セラミック誘電体と銅箔との十分な密着がとれないた
め、両者間に空気の隙間ができ、電気的接続が悪く、容
量が安定せずに品質のばらつきが大きいという問題点が
ある。また、基板にリフローにより半田付けする際に、
前記隙間の空気が膨張することにより剥離や破裂が生じ
るおそれがあり、信頼性が低下するという問題点があ
る。
コンデンサ内蔵の樹脂製または複合材料製多層基板は、
セラミック誘電体と銅箔との十分な密着がとれないた
め、両者間に空気の隙間ができ、電気的接続が悪く、容
量が安定せずに品質のばらつきが大きいという問題点が
ある。また、基板にリフローにより半田付けする際に、
前記隙間の空気が膨張することにより剥離や破裂が生じ
るおそれがあり、信頼性が低下するという問題点があ
る。
【０００４】本発明は、上記問題点に鑑み、セラミック
チップと銅箔とが密着して両者間での空気の残留やこれ
に伴う品質のばらつきおよびリフロー時の銅箔の剥離、
破裂のおそれがなく、信頼性が高い多層基板とそれを用
いた電子部品と多層基板の製造方法を提供することを目
的とする。
チップと銅箔とが密着して両者間での空気の残留やこれ
に伴う品質のばらつきおよびリフロー時の銅箔の剥離、
破裂のおそれがなく、信頼性が高い多層基板とそれを用
いた電子部品と多層基板の製造方法を提供することを目
的とする。
【０００５】
【課題を解決するための手段】請求項１の多層基板は、
穴をあけたプリプレグにセラミックチップを埋め込み、
セラミックチップの上下に、数カ所に穴をあけた銅箔を
重ねて熱プレスにより一体化かつ銅箔をパターニングし
たコア基板と、前記コア基板の上下に重ねたプリプレグ
を熱プレスにより一体化した層を上下にそれぞれ１層以
上有することを特徴とする。
穴をあけたプリプレグにセラミックチップを埋め込み、
セラミックチップの上下に、数カ所に穴をあけた銅箔を
重ねて熱プレスにより一体化かつ銅箔をパターニングし
たコア基板と、前記コア基板の上下に重ねたプリプレグ
を熱プレスにより一体化した層を上下にそれぞれ１層以
上有することを特徴とする。
【０００６】請求項２の多層基板は、穴をあけたプリプ
レグに上下面に電極を施したセラミックチップを埋め込
み、セラミックチップの上下に、数カ所に穴をあけた銅
箔を重ねて熱プレスにより一体化し、かつ銅箔上および
前記電極の前記穴による露出部にめっきを施し、かつ銅
箔とめっき膜をパターニングしたコア基板と、前記コア
基板の両面に重ねたプリプレグを熱プレスにより一体化
した層を上下に少なくとも１層以上有することを特徴と
する。
レグに上下面に電極を施したセラミックチップを埋め込
み、セラミックチップの上下に、数カ所に穴をあけた銅
箔を重ねて熱プレスにより一体化し、かつ銅箔上および
前記電極の前記穴による露出部にめっきを施し、かつ銅
箔とめっき膜をパターニングしたコア基板と、前記コア
基板の両面に重ねたプリプレグを熱プレスにより一体化
した層を上下に少なくとも１層以上有することを特徴と
する。
【０００７】請求項３の多層基板は、請求項１または２
の多層基板において、前記セラミックチップの一部また
は全部が高誘電体セラミックからなり、該高誘電体セラ
ミックに多層のコンデンサ電極を内蔵したことを特徴と
する。
の多層基板において、前記セラミックチップの一部また
は全部が高誘電体セラミックからなり、該高誘電体セラ
ミックに多層のコンデンサ電極を内蔵したことを特徴と
する。
【０００８】請求項４の多層基板は、請求項１または２
の多層基板において、前記セラミックチップは、一部ま
たは全部が磁性体セラミックからなり、該磁性体セラミ
ックにインダクタを内蔵したことを特徴とする。
の多層基板において、前記セラミックチップは、一部ま
たは全部が磁性体セラミックからなり、該磁性体セラミ
ックにインダクタを内蔵したことを特徴とする。
【０００９】請求項５の多層基板は、請求項１から４ま
でのいずれかの多層基板において、前記セラミックチッ
プに、コンデンサとインダクタとを内蔵したことを特徴
とする。
でのいずれかの多層基板において、前記セラミックチッ
プに、コンデンサとインダクタとを内蔵したことを特徴
とする。
【００１０】請求項６の多層基板は、請求項１から５ま
でのいずれかの多層基板において、前記セラミックチッ
プの表面に厚膜抵抗を形成したことを特徴とする。
でのいずれかの多層基板において、前記セラミックチッ
プの表面に厚膜抵抗を形成したことを特徴とする。
【００１１】請求項７の多層基板は、請求項１から６ま
でのいずれかの多層基板において、前記多層基板は、前
記セラミックチップ以外に、プリプレグ数枚分に連続し
て形成した穴に埋め込んだ磁性セラミックコアを有し、
該コアの周囲にヘリカル状またはスパイラル状に形成さ
れたインダクタ用配線を有することを特徴とする。
でのいずれかの多層基板において、前記多層基板は、前
記セラミックチップ以外に、プリプレグ数枚分に連続し
て形成した穴に埋め込んだ磁性セラミックコアを有し、
該コアの周囲にヘリカル状またはスパイラル状に形成さ
れたインダクタ用配線を有することを特徴とする。
【００１２】請求項８の電子部品は、請求項１から６ま
でのいずれかの多層基板を有することを特徴とする。
でのいずれかの多層基板を有することを特徴とする。
【００１３】請求項９の多層基板の製造方法は、穴をあ
けたプリプレグにセラミックチップを埋め込み、前記セ
ラミックチップの上下に、数カ所に穴をあけた銅箔を重
ねて熱プレスにより一体化し、前記銅箔をパターニング
してコア基板を作製し、前記コア基板の両面にプリプレ
グを熱プレスにより一体化する工程を１回以上繰り返す
ことを特徴とする。
けたプリプレグにセラミックチップを埋め込み、前記セ
ラミックチップの上下に、数カ所に穴をあけた銅箔を重
ねて熱プレスにより一体化し、前記銅箔をパターニング
してコア基板を作製し、前記コア基板の両面にプリプレ
グを熱プレスにより一体化する工程を１回以上繰り返す
ことを特徴とする。
【００１４】請求項１０の多層基板の製造方法は、穴を
あけたプリプレグに上下面に電極を施したセラミックチ
ップを埋め込み、前記セラミックチップの上下に、数カ
所に穴をあけた銅箔を重ねて熱プレスにより一体化し、
前記銅箔上および前記電極の前記穴による露出部にめっ
きを施し、かつ銅箔とめっき膜をパターニングしてコア
基板を作製し、前記コア基板の両面にプリプレグを配し
て熱プレスにより一体化する工程を１回以上繰り返すこ
とを特徴とする。
あけたプリプレグに上下面に電極を施したセラミックチ
ップを埋め込み、前記セラミックチップの上下に、数カ
所に穴をあけた銅箔を重ねて熱プレスにより一体化し、
前記銅箔上および前記電極の前記穴による露出部にめっ
きを施し、かつ銅箔とめっき膜をパターニングしてコア
基板を作製し、前記コア基板の両面にプリプレグを配し
て熱プレスにより一体化する工程を１回以上繰り返すこ
とを特徴とする。
【００１５】
【発明の実施の形態】図１（Ａ）は本発明の多層基板あ
るいは電子部品の一実施の形態を示す断面図、図１
（Ｂ）はその層構成を示す斜視図である。１ａはコア基
板となるプリプレグである。該プリプレグ１ａはセラミ
ックチップ２を埋め込む穴３を有する。本実施の形態の
セラミックチップ２は高誘電率のセラミックであって、
両側に被着する銅箔４と共にコンデンサを構成するもの
である。銅箔４には複数個の穴４ａを有する。１ｂ〜１
ｅはプリプレグ１ａの上下面に順次重ねられるプリプレ
グである。５は重ねられて一体化されたものに貫通して
設けられ、内部に導体をめっきしたスルーホールであ
り、内部の導体間あるいは表裏面間の銅箔でなる導体パ
ターンを接続するものである。
るいは電子部品の一実施の形態を示す断面図、図１
（Ｂ）はその層構成を示す斜視図である。１ａはコア基
板となるプリプレグである。該プリプレグ１ａはセラミ
ックチップ２を埋め込む穴３を有する。本実施の形態の
セラミックチップ２は高誘電率のセラミックであって、
両側に被着する銅箔４と共にコンデンサを構成するもの
である。銅箔４には複数個の穴４ａを有する。１ｂ〜１
ｅはプリプレグ１ａの上下面に順次重ねられるプリプレ
グである。５は重ねられて一体化されたものに貫通して
設けられ、内部に導体をめっきしたスルーホールであ
り、内部の導体間あるいは表裏面間の銅箔でなる導体パ
ターンを接続するものである。
【００１６】前記プリプレグ１ａ〜１ｅにはエポキシ樹
脂、ポリイミド樹脂、ビニルベンジル樹脂、ビスマレイ
ミドリアジン樹脂、ポリフェニレンエーテル樹脂、アラ
ミドエポキシ樹脂等、一般的にプリント配線板に用いら
れる樹脂を用いることができる。またこれらの樹脂は、
ガラスクロス入りあるいはガラスクロスを有しないもの
を用いることができる。また、樹脂中に誘電体粉末や磁
性体粉末を含有させて誘電率あるいは透磁率を上げたも
のを用いることができる。またこれらの粉末としては、
金属粒子の表面に誘電体被膜または磁性体被膜を形成し
たものを用いることができる。
脂、ポリイミド樹脂、ビニルベンジル樹脂、ビスマレイ
ミドリアジン樹脂、ポリフェニレンエーテル樹脂、アラ
ミドエポキシ樹脂等、一般的にプリント配線板に用いら
れる樹脂を用いることができる。またこれらの樹脂は、
ガラスクロス入りあるいはガラスクロスを有しないもの
を用いることができる。また、樹脂中に誘電体粉末や磁
性体粉末を含有させて誘電率あるいは透磁率を上げたも
のを用いることができる。またこれらの粉末としては、
金属粒子の表面に誘電体被膜または磁性体被膜を形成し
たものを用いることができる。
【００１７】また、本実施の形態のセラミックチップと
しては、二酸化チタン系、チタン酸バリウム系、チタン
酸鉛系、チタン酸ストロンチウム系、チタン酸カルシウ
ム系、チタン酸ビスマス系、チタン酸マグネシウム系、
ジルコン酸鉛系等のセラミックスあるいはその他のセラ
ミックスが挙げられる。また、金属粒子の表面に誘電体
被膜を形成したものを用いることができる。
しては、二酸化チタン系、チタン酸バリウム系、チタン
酸鉛系、チタン酸ストロンチウム系、チタン酸カルシウ
ム系、チタン酸ビスマス系、チタン酸マグネシウム系、
ジルコン酸鉛系等のセラミックスあるいはその他のセラ
ミックスが挙げられる。また、金属粒子の表面に誘電体
被膜を形成したものを用いることができる。
【００１８】この多層基板または電子部品は次のように
して製造される。まず、プリプレグ１ａの一部に穴３を
あけ、その中にセラミックチップ２を入れる。次にその
上下のセラミックチップ２の位置に対応する部分に１個
または複数の穴４ａをあけた銅箔４を重ね、これらを熱
プレスして、プリプレグ１ａに銅箔を密着させると同時
にプリプレグ１ａを硬化させてコア基板とする。
して製造される。まず、プリプレグ１ａの一部に穴３を
あけ、その中にセラミックチップ２を入れる。次にその
上下のセラミックチップ２の位置に対応する部分に１個
または複数の穴４ａをあけた銅箔４を重ね、これらを熱
プレスして、プリプレグ１ａに銅箔を密着させると同時
にプリプレグ１ａを硬化させてコア基板とする。
【００１９】その後、銅箔４をエッチング等によりパタ
ーニングして、セラミックチップ２の電極部分６とその
周辺から引き出された引きだし部７とを形成する。引き
だし部７は同層の他の素子に接続されるかまたは他の層
の素子にスルーホールを介して接続されるかもしくは表
面や裏面の配線パターンや端子電極に接続される。
ーニングして、セラミックチップ２の電極部分６とその
周辺から引き出された引きだし部７とを形成する。引き
だし部７は同層の他の素子に接続されるかまたは他の層
の素子にスルーホールを介して接続されるかもしくは表
面や裏面の配線パターンや端子電極に接続される。
【００２０】次にこのような構成されたセラミックチッ
プ２内蔵のコア基板の上下にプリプレグ１ｂ、１ｃを配
し、さらに熱プレスしてプリプレグの硬化とコア基板へ
の密着を行う。この２度目の熱プレスによって銅箔４に
あけられた穴４ａを通してプリプレグ１ｂ、１ｃとセラ
ミックチップ２との密着をとる。このようにすれば、銅
箔４とセラミックチップ２との密着も高めることができ
る。この場合、プリプレグ１ｂ、１ｃにも銅箔を配し、
硬化後、エッチングによりパターニングする処理を行う
場合もある。
プ２内蔵のコア基板の上下にプリプレグ１ｂ、１ｃを配
し、さらに熱プレスしてプリプレグの硬化とコア基板へ
の密着を行う。この２度目の熱プレスによって銅箔４に
あけられた穴４ａを通してプリプレグ１ｂ、１ｃとセラ
ミックチップ２との密着をとる。このようにすれば、銅
箔４とセラミックチップ２との密着も高めることができ
る。この場合、プリプレグ１ｂ、１ｃにも銅箔を配し、
硬化後、エッチングによりパターニングする処理を行う
場合もある。
【００２１】その後、さらにプリプレグ１ｄ、１ｅを上
下に配し、必要に応じて銅箔を配して熱プレス、パター
ニングを行う。プリプレグの枚数は必要に応じて変更す
る。
下に配し、必要に応じて銅箔を配して熱プレス、パター
ニングを行う。プリプレグの枚数は必要に応じて変更す
る。
【００２２】セラミックチップ２を入れた部分以外は通
常の多層基板と同じように扱うことができ、スルーホー
ル５をドリルやレーザによりあけた後、メッキを施し、
全体として回路を構成する。
常の多層基板と同じように扱うことができ、スルーホー
ル５をドリルやレーザによりあけた後、メッキを施し、
全体として回路を構成する。
【００２３】この多層基板は一般に多数個取りにより形
成され、前記セラミックチップ２を縦横に配置した樹脂
基板を縦横に切断して個々のチップとする。
成され、前記セラミックチップ２を縦横に配置した樹脂
基板を縦横に切断して個々のチップとする。
【００２４】このように、樹脂製あるいは樹脂と機能粉
末（誘電体粉末または磁性体粉末）を混合した複合材料
製の積層体でなる多層基板を構成することにより、小型
で、柔軟性があり、加工性の良い多層基板が実現される
が、コア基板１ａにセラミックチップ２を内蔵すること
により、基板材料よりはるかに高い誘電率のセラミック
スを用いたコンデンサを内蔵することができる。そして
この場合、プリプレグ１ｂ、１ｃが穴４ａを通してセラ
ミックチップ４に密着されるため、空気残留を防ぐこと
ができ、リフロー時の銅箔剥離や破裂等のおそれがな
く、信頼性の高い多層基板を提供することができる。
末（誘電体粉末または磁性体粉末）を混合した複合材料
製の積層体でなる多層基板を構成することにより、小型
で、柔軟性があり、加工性の良い多層基板が実現される
が、コア基板１ａにセラミックチップ２を内蔵すること
により、基板材料よりはるかに高い誘電率のセラミック
スを用いたコンデンサを内蔵することができる。そして
この場合、プリプレグ１ｂ、１ｃが穴４ａを通してセラ
ミックチップ４に密着されるため、空気残留を防ぐこと
ができ、リフロー時の銅箔剥離や破裂等のおそれがな
く、信頼性の高い多層基板を提供することができる。
【００２５】図２（Ａ）は本発明の他の実施の形態であ
り、前記セラミックチップ２として、図２（Ｂ）に示す
ように、上下面に電極８を被着したものを用いると共
に、銅箔４上と、穴４ａにより露出した電極８の部分に
金属めっき膜９を被着したものである。
り、前記セラミックチップ２として、図２（Ｂ）に示す
ように、上下面に電極８を被着したものを用いると共
に、銅箔４上と、穴４ａにより露出した電極８の部分に
金属めっき膜９を被着したものである。
【００２６】この多層基板は、図２（Ｃ）に示すよう
に、図１の実施の形態と同様に、穴３をあけたプリプレ
グ１に、電極８を上下面に設けたセラミックチップ２を
嵌め、穴４ａの部分が電極８上に位置するようにして銅
箔４を上下に重ねて熱プレスすることにより、銅箔４を
プリプレグ１ａに被着しかつプリプレグ１ａを硬化して
コア基板を作製する。次に上下面にめっきを施すことに
より、銅箔４上と、銅箔４の穴４ａによる電極８の露出
部分がめっき膜９で電気的に接続されることにより、電
気的接続がより確実に行われる。そして、このめっき膜
９と銅箔４とをエッチングにより前記同様にパターニン
グする。その後は前記実施の形態と同様の工程によりプ
リプレグ１ｂ〜１ｅを一体化する。またスルーホール５
の形成、めっきを行う。
に、図１の実施の形態と同様に、穴３をあけたプリプレ
グ１に、電極８を上下面に設けたセラミックチップ２を
嵌め、穴４ａの部分が電極８上に位置するようにして銅
箔４を上下に重ねて熱プレスすることにより、銅箔４を
プリプレグ１ａに被着しかつプリプレグ１ａを硬化して
コア基板を作製する。次に上下面にめっきを施すことに
より、銅箔４上と、銅箔４の穴４ａによる電極８の露出
部分がめっき膜９で電気的に接続されることにより、電
気的接続がより確実に行われる。そして、このめっき膜
９と銅箔４とをエッチングにより前記同様にパターニン
グする。その後は前記実施の形態と同様の工程によりプ
リプレグ１ｂ〜１ｅを一体化する。またスルーホール５
の形成、めっきを行う。
【００２７】このように、セラミックチップ２に電極８
を設けておき、銅箔４上と穴４ａの部分の電極８上に一
連にめっき膜９が形成されることにより、電気的にも確
実な接続がなされる。また、このめっき膜９は銅箔４を
電極８面に固定する役目も果たし、安定して高容量を得
ることが可能となる。
を設けておき、銅箔４上と穴４ａの部分の電極８上に一
連にめっき膜９が形成されることにより、電気的にも確
実な接続がなされる。また、このめっき膜９は銅箔４を
電極８面に固定する役目も果たし、安定して高容量を得
ることが可能となる。
【００２８】図２（Ｄ）は図２（Ａ）の他の実施の形態
を示す断面図である。これは前記セラミックチップ２の
代わりに、セラミックチップ２Ａの内部に、積層状にコ
ンデンサ電極１０、１１を配し、これらをそれぞれビア
ホール１２、１３で接続すると共に、上面電極８Ａまた
は下面電極８Ｂに接続したものである。他の構成、製造
方法は図２（Ａ）に示したものと同様である。
を示す断面図である。これは前記セラミックチップ２の
代わりに、セラミックチップ２Ａの内部に、積層状にコ
ンデンサ電極１０、１１を配し、これらをそれぞれビア
ホール１２、１３で接続すると共に、上面電極８Ａまた
は下面電極８Ｂに接続したものである。他の構成、製造
方法は図２（Ａ）に示したものと同様である。
【００２９】このように、セラミックチップとして積層
状にコンデンサ電極１０、１１を形成することにより、
より大きな容量を得ることができる。
状にコンデンサ電極１０、１１を形成することにより、
より大きな容量を得ることができる。
【００３０】図３（Ａ）は本発明の他の実施の形態を示
す断面図であり、セラミックチップ２Ｂの内部に、コン
デンサ１４およびインダクタ１５を構成したものであ
る。この場合、コンデンサ１４には高誘電率材料を用
い、インダクタ１５を構成するセラミックにはＭｎ−Ｚ
ｎ系フェライトやＮｉ−Ｚｎ系フェライト等の磁性材料
を用いており、内部導体との一体焼成によって構成され
ている。内部のコンデンサ電極やインダクタ導体はビア
ホール１６、１７によって接続され、かつ表裏面の電極
８Ａ、８Ｂに接続されている。他の構成は前記図２の場
合と同じである。
す断面図であり、セラミックチップ２Ｂの内部に、コン
デンサ１４およびインダクタ１５を構成したものであ
る。この場合、コンデンサ１４には高誘電率材料を用
い、インダクタ１５を構成するセラミックにはＭｎ−Ｚ
ｎ系フェライトやＮｉ−Ｚｎ系フェライト等の磁性材料
を用いており、内部導体との一体焼成によって構成され
ている。内部のコンデンサ電極やインダクタ導体はビア
ホール１６、１７によって接続され、かつ表裏面の電極
８Ａ、８Ｂに接続されている。他の構成は前記図２の場
合と同じである。
【００３１】このような構成とすることにより、セラミ
ックチップ２Ｂ内に高容量のコンデンサ１４と高インダ
クタンスのインダクタ１５を内蔵することができる。
ックチップ２Ｂ内に高容量のコンデンサ１４と高インダ
クタンスのインダクタ１５を内蔵することができる。
【００３２】図３（Ｂ）は本発明の他の実施の形態を示
す断面図であり、内部にコンデンサ１４、インダクタ１
５を積層構造で内蔵セラミックチップ２Ｃの表面に、配
線パターン８Ｃを形成し、配線パターン８Ｃ間に厚膜抵
抗１９を設けたものである。この場合、セラミックチッ
プの接続用の表面導体は、厚膜抵抗１９を形成した面と
は反対側の面（下面）に分けて形成する。すなわち下面
に電極８Ｄ、８Ｅが形成され、これらにそれぞれ銅箔
４、４でなる配線パターンが接続される。内部コンデン
サ電極と上部配線または下部電極８Ｄは、ビアホール２
０、２１により接続される。これにより、セラミックベ
ースのＬＣＲ回路が構成される。
す断面図であり、内部にコンデンサ１４、インダクタ１
５を積層構造で内蔵セラミックチップ２Ｃの表面に、配
線パターン８Ｃを形成し、配線パターン８Ｃ間に厚膜抵
抗１９を設けたものである。この場合、セラミックチッ
プの接続用の表面導体は、厚膜抵抗１９を形成した面と
は反対側の面（下面）に分けて形成する。すなわち下面
に電極８Ｄ、８Ｅが形成され、これらにそれぞれ銅箔
４、４でなる配線パターンが接続される。内部コンデン
サ電極と上部配線または下部電極８Ｄは、ビアホール２
０、２１により接続される。これにより、セラミックベ
ースのＬＣＲ回路が構成される。
【００３３】図４（Ａ）は本発明の他の実施の形態を示
す断面図であり、図４（Ｂ）はその等価回路図であり、
ローパスフィルタを構成するものである。すなわち入力
端子２２と出力端子２３との間に、互いに直列に接続し
たインダクタＬ１、Ｌ２を設け、各インダクタＬ１、Ｌ
２に並列にコンデンサＣ２、Ｃ４を接続し、入力端子２
２、出力端子２３とグランドとの間にそれぞれコンデン
サＣ１、Ｃ５を設け、インダクタＬ１、Ｌ２の接続点と
グランドとの間にコンデンサＣ３を設けたものである。
す断面図であり、図４（Ｂ）はその等価回路図であり、
ローパスフィルタを構成するものである。すなわち入力
端子２２と出力端子２３との間に、互いに直列に接続し
たインダクタＬ１、Ｌ２を設け、各インダクタＬ１、Ｌ
２に並列にコンデンサＣ２、Ｃ４を接続し、入力端子２
２、出力端子２３とグランドとの間にそれぞれコンデン
サＣ１、Ｃ５を設け、インダクタＬ１、Ｌ２の接続点と
グランドとの間にコンデンサＣ３を設けたものである。
【００３４】前記コンデンサＣ２、Ｃ４は比較的高容量
のコンデンサを構成するもので、前記図２（Ｄ）に示し
た構造のコンデンサ内蔵のセラミックチップ２Ａが採用
される。前記コンデンサＣ１、Ｃ３、Ｃ５は比較的低容
量のコンデンサを構成するもので、プリプレグでなる誘
電体層を挟む電極２５、２６により構成される。
のコンデンサを構成するもので、前記図２（Ｄ）に示し
た構造のコンデンサ内蔵のセラミックチップ２Ａが採用
される。前記コンデンサＣ１、Ｃ３、Ｃ５は比較的低容
量のコンデンサを構成するもので、プリプレグでなる誘
電体層を挟む電極２５、２６により構成される。
【００３５】また、インダクタＬ１、Ｌ２は、高いイン
ダクタンス値を必要とするので、図４（Ｃ）に示すよう
に、複数のプリプレグ１ｆ〜１ｉにビアホール３０によ
り隣接する層の導体を接続することによりヘリカル状
（スパイラル状でもよい）にコイル２８を形成し、コイ
ル２８で囲まれた部分に穴２７をあけ、その穴２７に磁
性コア２９を入れたものを、前記コンデンサＣ１〜Ｃ５
を内蔵した積層体上に重ね、さらにその上にプリプレグ
１ｊを重ねて熱プレスにより一体化したものである。
ダクタンス値を必要とするので、図４（Ｃ）に示すよう
に、複数のプリプレグ１ｆ〜１ｉにビアホール３０によ
り隣接する層の導体を接続することによりヘリカル状
（スパイラル状でもよい）にコイル２８を形成し、コイ
ル２８で囲まれた部分に穴２７をあけ、その穴２７に磁
性コア２９を入れたものを、前記コンデンサＣ１〜Ｃ５
を内蔵した積層体上に重ね、さらにその上にプリプレグ
１ｊを重ねて熱プレスにより一体化したものである。
【００３６】このような構成とすることによって、より
小型で柔軟性があり、加工性の良い樹脂または樹脂を用
いた複合材料を用いて、基板内に高容量のコンデンサお
よびインダクタンス値とＱ値の高いインダクタを内蔵す
ることができる。また、プリプレグで電極間を構成する
コンデンサと共にローパスフィルタを構成することによ
り、高機能のローパスフィルタを構成することができ、
かつフィルタ特性の選択の自由度が拡大する。
小型で柔軟性があり、加工性の良い樹脂または樹脂を用
いた複合材料を用いて、基板内に高容量のコンデンサお
よびインダクタンス値とＱ値の高いインダクタを内蔵す
ることができる。また、プリプレグで電極間を構成する
コンデンサと共にローパスフィルタを構成することによ
り、高機能のローパスフィルタを構成することができ、
かつフィルタ特性の選択の自由度が拡大する。
【００３７】図５（Ａ）は本発明の他の実施の形態を示
す断面図であり、コア基板となるプリプレグ１ｍにガラ
スクロス入りのプリプレグを用い、該プリプレグにコン
デンサを内蔵したセラミックチップ２Ａを埋め込み、前
記のように銅箔４、めっき９を施したものを硬化して得
たコア基板の上下にガラスクロスの無い複数枚のプリプ
レグ１ｎ〜１ｒを銅箔でなる導体パターン３１と共にビ
ルドアップ法によって構成したものである。
す断面図であり、コア基板となるプリプレグ１ｍにガラ
スクロス入りのプリプレグを用い、該プリプレグにコン
デンサを内蔵したセラミックチップ２Ａを埋め込み、前
記のように銅箔４、めっき９を施したものを硬化して得
たコア基板の上下にガラスクロスの無い複数枚のプリプ
レグ１ｎ〜１ｒを銅箔でなる導体パターン３１と共にビ
ルドアップ法によって構成したものである。
【００３８】このような構成とすることにより、薄型で
高密度の多層基板を構成することができる。
高密度の多層基板を構成することができる。
【００３９】図５（Ｂ）は本発明の他の実施の形態を示
す断面図、図５（Ｃ）はその等価回路図である。本実施
の形態は、電子部品として電圧制御発振器を構成したも
のである。この実施の形態は、電圧制御発振器を構成す
るコンデンサＣ１〜Ｃ９のうち、容量の高いコンデンサ
をコア基板１ａ内に埋設したセラミックチップ２Ｅ、２
Ｆとして内蔵させ、他のコンデンサは内蔵電極３２によ
って構成し、共振器を構成するストリップラインＬとな
る内蔵導体３３等の他の構成部分は前記の通りである。
可変容量ダイオードＤやトランジスタＱ１、Ｑ２等の電
子部品３４は積層体の表面に搭載したものである。
す断面図、図５（Ｃ）はその等価回路図である。本実施
の形態は、電子部品として電圧制御発振器を構成したも
のである。この実施の形態は、電圧制御発振器を構成す
るコンデンサＣ１〜Ｃ９のうち、容量の高いコンデンサ
をコア基板１ａ内に埋設したセラミックチップ２Ｅ、２
Ｆとして内蔵させ、他のコンデンサは内蔵電極３２によ
って構成し、共振器を構成するストリップラインＬとな
る内蔵導体３３等の他の構成部分は前記の通りである。
可変容量ダイオードＤやトランジスタＱ１、Ｑ２等の電
子部品３４は積層体の表面に搭載したものである。
【００４０】このように構成することにより、従来多層
基板に内蔵できなかった容量の高いコンデンサも内蔵す
ることができるので、より小型の電圧制御発振器を得る
ことができる。
基板に内蔵できなかった容量の高いコンデンサも内蔵す
ることができるので、より小型の電圧制御発振器を得る
ことができる。
【００４１】本発明は、多層基板に内蔵するセラミック
チップが、図５（Ｄ）に示すように、フェライトのよう
な磁性セラミック３５にコイル３６を積層焼結構造で内
蔵し、該コイル３６の両端を電極３７に接続したインダ
クタである場合にも適用できる。また、セラミックチッ
プを内蔵してコア基板化するプリプレグは、複数枚のプ
リプレグを重ねて穴あけしたものであってもよい。
チップが、図５（Ｄ）に示すように、フェライトのよう
な磁性セラミック３５にコイル３６を積層焼結構造で内
蔵し、該コイル３６の両端を電極３７に接続したインダ
クタである場合にも適用できる。また、セラミックチッ
プを内蔵してコア基板化するプリプレグは、複数枚のプ
リプレグを重ねて穴あけしたものであってもよい。
【００４２】
【発明の効果】請求項１、９によれば、小型で柔軟性が
あり、加工性の良い樹脂または樹脂に機能粉末を混合し
た複合材料を用いた多層基板内に、セラミックチップを
内層する場合、セラミックチップに接続される銅箔をセ
ラミックチップに密着させることができ、これにより両
者間での空気の残留を防ぐことができ、リフロー時の銅
箔剥離や破裂等のおそれがなく、信頼性の高い多層基板
を提供することができる。
あり、加工性の良い樹脂または樹脂に機能粉末を混合し
た複合材料を用いた多層基板内に、セラミックチップを
内層する場合、セラミックチップに接続される銅箔をセ
ラミックチップに密着させることができ、これにより両
者間での空気の残留を防ぐことができ、リフロー時の銅
箔剥離や破裂等のおそれがなく、信頼性の高い多層基板
を提供することができる。
【００４３】請求項２、１０によれば、セラミックチッ
プに電極を設けておき、銅箔上と穴の部分の電極上に一
連にめっき膜が形成されることにより、電気的にも確実
な接続がなされ、かつこのめっき膜は銅箔を電極面に固
定する役目も果たすので、請求項１、９と同様の効果を
あげることができる。
プに電極を設けておき、銅箔上と穴の部分の電極上に一
連にめっき膜が形成されることにより、電気的にも確実
な接続がなされ、かつこのめっき膜は銅箔を電極面に固
定する役目も果たすので、請求項１、９と同様の効果を
あげることができる。
【００４４】請求項３によれば、セラミックチップの一
部または全部が高誘電体セラミックからなり、該高誘電
率セラミックに多層のコンデンサ電極を内蔵したので、
より高容量のコンデンサを内蔵した信頼性の高い多層基
板を提供することができる。
部または全部が高誘電体セラミックからなり、該高誘電
率セラミックに多層のコンデンサ電極を内蔵したので、
より高容量のコンデンサを内蔵した信頼性の高い多層基
板を提供することができる。
【００４５】請求項４によれば、セラミックチップは、
一部または全部が磁性体セラミックからなり、該磁性体
セラミックにインダクタを内蔵したので、高いＱ値と高
いインダクタンスのインダクタを内蔵した信頼性の高い
多層基板を提供することができる。
一部または全部が磁性体セラミックからなり、該磁性体
セラミックにインダクタを内蔵したので、高いＱ値と高
いインダクタンスのインダクタを内蔵した信頼性の高い
多層基板を提供することができる。
【００４６】請求項５によれば、セラミックチップに、
コンデンサとインダクタとを内蔵したので、セラミック
チップ内に高容量のコンデンサと高インダクタンスのイ
ンダクタを内蔵した信頼性の高い多層基板を提供するこ
とができる。
コンデンサとインダクタとを内蔵したので、セラミック
チップ内に高容量のコンデンサと高インダクタンスのイ
ンダクタを内蔵した信頼性の高い多層基板を提供するこ
とができる。
【００４７】請求項６によれば、セラミックチップの表
面に厚膜抵抗を形成したので、抵抗を含め、さらに高容
量のコンデンサまたは／および高インダクタンスのイン
ダクタを内蔵した信頼性の高い多層基板を提供すること
ができる。
面に厚膜抵抗を形成したので、抵抗を含め、さらに高容
量のコンデンサまたは／および高インダクタンスのイン
ダクタを内蔵した信頼性の高い多層基板を提供すること
ができる。
【００４８】請求項７によれば、前記セラミックチップ
以外に、プリプレグ数枚分に連続して形成した穴に埋め
込んだ磁性セラミックコアを有し、該コアの周囲にヘリ
カル状またはスパイラル状に形成されたインダクタ用配
線を有するので、高インダクタンス値と高Ｑ値のインダ
クタンスを多層基板に内蔵させることができる。
以外に、プリプレグ数枚分に連続して形成した穴に埋め
込んだ磁性セラミックコアを有し、該コアの周囲にヘリ
カル状またはスパイラル状に形成されたインダクタ用配
線を有するので、高インダクタンス値と高Ｑ値のインダ
クタンスを多層基板に内蔵させることができる。
【００４９】請求項８の多層基板は、請求項１から７の
いずれかの多層基板を用いて電子部品を構成したので、
各請求項記載の効果をあげることができる。
いずれかの多層基板を用いて電子部品を構成したので、
各請求項記載の効果をあげることができる。
【図１】（Ａ）は本発明の多層基板あるいは電子部品の
一実施の形態を示す断面図、（Ｂ）はその層構成を示す
斜視図である。
一実施の形態を示す断面図、（Ｂ）はその層構成を示す
斜視図である。
【図２】（Ａ）は本発明の他の実施の形態を示す断面
図、（Ｂ）はその内蔵セラミックチップを示す斜視図、
（Ｃ）はその積層工程を説明する図、（Ｄ）は本発明の
他の実施の形態を示す断面図である。
図、（Ｂ）はその内蔵セラミックチップを示す斜視図、
（Ｃ）はその積層工程を説明する図、（Ｄ）は本発明の
他の実施の形態を示す断面図である。
【図３】（Ａ）、（Ｂ）はそれぞれ本発明の他の実施の
形態を示す断面図である。
形態を示す断面図である。
【図４】（Ａ）は本発明の他の実施の形態を示す断面
図、（Ｂ）はその等価回路図、（Ｃ）はその内蔵インダ
クタの構造を示す斜視図である。
図、（Ｂ）はその等価回路図、（Ｃ）はその内蔵インダ
クタの構造を示す斜視図である。
【図５】（Ａ）は本発明の他の実施の形態を示す断面
図、（Ｂ）は本発明の他の実施の形態を示す断面図、
（Ｃ）はその等価回路図、（Ｄ）は本発明において内蔵
するセラミックチップの他の例を示す断面図である。
図、（Ｂ）は本発明の他の実施の形態を示す断面図、
（Ｃ）はその等価回路図、（Ｄ）は本発明において内蔵
するセラミックチップの他の例を示す断面図である。
【符号の説明】 １ａ〜１ｒ：プリプレグ、２、２Ａ〜２Ｆ：セラミック
チップ、３：穴、４：銅箔、４ａ：穴、５：スルーホー
ル、６：電極部分、７：引きだし部、８、８Ａ、８Ｂ、
８Ｄ、８Ｅ：電極、８Ｃ：配線パターン、９：めっき
膜、１０、１１：コンデンサ電極、１２、１３：ビアホ
ール、１４：コンデンサ、１５：インダクタ、１６、１
７：ビアホール、１９：厚膜抵抗、２０、２１：ビアホ
ール、２２：入力端子、２３：出力端子、２５、２６：
電極、２７：穴、２８：コイル、２９：コア、３０：ス
ルーホール、３１：導体パターン、３２：内蔵電極、３
３：内蔵導体、３４：電子部品、３５：磁性セラミッ
ク、３６：コイル、３７：電極、Ｃ１〜Ｃ９：コンデン
サ、Ｄ：可変容量ダイオード、Ｌ１、Ｌ２：インダク
タ、Ｑ１、Ｑ２：トランジスタ
チップ、３：穴、４：銅箔、４ａ：穴、５：スルーホー
ル、６：電極部分、７：引きだし部、８、８Ａ、８Ｂ、
８Ｄ、８Ｅ：電極、８Ｃ：配線パターン、９：めっき
膜、１０、１１：コンデンサ電極、１２、１３：ビアホ
ール、１４：コンデンサ、１５：インダクタ、１６、１
７：ビアホール、１９：厚膜抵抗、２０、２１：ビアホ
ール、２２：入力端子、２３：出力端子、２５、２６：
電極、２７：穴、２８：コイル、２９：コア、３０：ス
ルーホール、３１：導体パターン、３２：内蔵電極、３
３：内蔵導体、３４：電子部品、３５：磁性セラミッ
ク、３６：コイル、３７：電極、Ｃ１〜Ｃ９：コンデン
サ、Ｄ：可変容量ダイオード、Ｌ１、Ｌ２：インダク
タ、Ｑ１、Ｑ２：トランジスタ
Claims (10)
- 【請求項１】穴をあけたプリプレグにセラミックチップ
を埋め込み、該セラミックチップの上下に、数カ所に穴
をあけた銅箔を重ねて熱プレスにより一体化かつ銅箔を
パターニングしたコア基板と、 前記コア基板の上下に重ねたプリプレグを熱プレスによ
り一体化した層を上下にそれぞれ１層以上有することを
特徴とする多層基板。 - 【請求項２】穴をあけたプリプレグに上下面に電極を施
したセラミックチップを埋め込み、該セラミックチップ
の上下に、数カ所に穴をあけた銅箔を重ねて熱プレスに
より一体化し、かつ銅箔上および前記電極の前記穴によ
る露出部にめっきを施し、かつ銅箔とめっき膜をパター
ニングしたコア基板と、 前記コア基板の両面に重ねたプリプレグを熱プレスによ
り一体化した層を上下にそれぞれ１層以上有することを
特徴とする多層基板。 - 【請求項３】請求項１または２の多層基板において、 前記セラミックチップの一部または全部が高誘電体セラ
ミックからなり、該高誘電体セラミックに多層のコンデ
ンサ電極を内蔵したことを特徴とする多層基板。 - 【請求項４】請求項１または２の多層基板において、 前記セラミックチップは、一部または全部が磁性体セラ
ミックからなり、該磁性体セラミックにインダクタを内
蔵したことを特徴とする多層基板。 - 【請求項５】請求項１から４までのいずれかの多層基板
において、 前記セラミックチップに、コンデンサとインダクタとを
内蔵したことを特徴とする多層基板。 - 【請求項６】請求項１から５までのいずれかの多層基板
において、 前記セラミックチップの表面に厚膜抵抗を形成したこと
を特徴とする多層基板。 - 【請求項７】請求項１から６までのいずれかの多層基板
において、 前記多層基板は、前記セラミックチップ以外に、プリプ
レグ数枚分に連続して形成した穴に埋め込んだ磁性セラ
ミックコアを有し、該コアの周囲にヘリカル状またはス
パイラル状に形成されたインダクタ用配線を有すること
を特徴とする多層基板。 - 【請求項８】請求項１から７までのいずれかの多層基板
を有することを特徴とする電子部品。 - 【請求項９】穴をあけたプリプレグにセラミックチップ
を埋め込み、 前記セラミックチップの上下に、数カ所に穴をあけた銅
箔を重ねて熱プレスにより一体化し、 前記銅箔をパターニングしてコア基板を作製し、 前記コア基板の両面にプリプレグを熱プレスにより一体
化する工程を１回以上繰り返すことを特徴とする多層基
板の製造方法。 - 【請求項１０】穴をあけたプリプレグに上下面に電極を
施したセラミックチップを埋め込み、 前記セラミックチップの上下に、数カ所に穴をあけた銅
箔を重ねて熱プレスにより一体化し、 前記銅箔上および前記電極の前記穴による露出部にめっ
きを施し、かつ銅箔とめっき膜をパターニングしてコア
基板を作製し、 前記コア基板の両面にプリプレグを配して熱プレスによ
り一体化する工程を１回以上繰り返すことを特徴とする
多層基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000356813A JP3436525B2 (ja) | 2000-11-22 | 2000-11-22 | 多層基板と電子部品と多層基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000356813A JP3436525B2 (ja) | 2000-11-22 | 2000-11-22 | 多層基板と電子部品と多層基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002164660A true JP2002164660A (ja) | 2002-06-07 |
| JP3436525B2 JP3436525B2 (ja) | 2003-08-11 |
Family
ID=18828983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000356813A Expired - Lifetime JP3436525B2 (ja) | 2000-11-22 | 2000-11-22 | 多層基板と電子部品と多層基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3436525B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003109822A (ja) * | 2001-08-11 | 2003-04-11 | Koninkl Philips Electronics Nv | プリント回路ボード |
| WO2004066699A1 (ja) * | 2003-01-21 | 2004-08-05 | Tdk Corporation | 多層セラミック基板およびその製造方法 |
| WO2005055684A1 (ja) * | 2003-12-05 | 2005-06-16 | Ibiden Co., Ltd. | 多層プリント配線板 |
| JP2005302854A (ja) * | 2004-04-08 | 2005-10-27 | Fujikura Ltd | 部品内蔵両面基板、部品内蔵両面配線板およびその製造方法 |
| JP2006196785A (ja) * | 2005-01-14 | 2006-07-27 | Dainippon Printing Co Ltd | 電子部品内蔵プリント配線板及びその製造方法 |
| KR100650614B1 (ko) | 2004-09-01 | 2006-11-27 | 가부시키가이샤 덴소 | 다층기판 제조방법 |
| JP2007158151A (ja) * | 2005-12-07 | 2007-06-21 | Sumida Corporation | 可撓性コイル |
| JP2009055067A (ja) * | 2005-03-07 | 2009-03-12 | Samsung Electro Mech Co Ltd | 基板内蔵用積層型チップキャパシタ及びこれを具備する印刷回路基板。 |
| JP2012010025A (ja) * | 2010-06-23 | 2012-01-12 | Tdk Corp | コイル部品 |
| KR20170052466A (ko) * | 2015-11-04 | 2017-05-12 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 캐비티를 갖는 폴리머-기반 반도체 구조체 |
| CN106879167A (zh) * | 2017-04-06 | 2017-06-20 | 昆山苏杭电路板有限公司 | 高精密度内嵌超高导热陶瓷块的双面铝基板及其制作方法 |
| CN110996520A (zh) * | 2019-12-19 | 2020-04-10 | 珠海杰赛科技有限公司 | 一种双面电路板嵌入铜块的制作方法 |
| CN113260137A (zh) * | 2021-05-12 | 2021-08-13 | 苏州悉智科技有限公司 | 印刷电路板、电路板组件及电源设备 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4682606B2 (ja) * | 2004-12-07 | 2011-05-11 | ソニー株式会社 | インダクタンス素子及びその製造方法、並びに配線基板 |
-
2000
- 2000-11-22 JP JP2000356813A patent/JP3436525B2/ja not_active Expired - Lifetime
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003109822A (ja) * | 2001-08-11 | 2003-04-11 | Koninkl Philips Electronics Nv | プリント回路ボード |
| KR100724228B1 (ko) * | 2003-01-21 | 2007-05-31 | 티디케이가부시기가이샤 | 다층 세라믹 기판 및 그 제조 방법 |
| WO2004066699A1 (ja) * | 2003-01-21 | 2004-08-05 | Tdk Corporation | 多層セラミック基板およびその製造方法 |
| CN102438401A (zh) * | 2003-12-05 | 2012-05-02 | 揖斐电株式会社 | 多层印制线路板 |
| US8563420B2 (en) | 2003-12-05 | 2013-10-22 | Ibiden Co., Ltd. | Multilayer printed wiring board |
| US8253030B2 (en) | 2003-12-05 | 2012-08-28 | Ibiden Co., Ltd. | Multilayer printed wiring board |
| WO2005055684A1 (ja) * | 2003-12-05 | 2005-06-16 | Ibiden Co., Ltd. | 多層プリント配線板 |
| JP2005191559A (ja) * | 2003-12-05 | 2005-07-14 | Ibiden Co Ltd | 多層プリント配線板 |
| US8124882B2 (en) | 2003-12-05 | 2012-02-28 | Ibiden Co., Ltd. | Multilayer printed wiring board |
| US7982139B2 (en) | 2003-12-05 | 2011-07-19 | Ibiden Co. Ltd. | Multilayer printed wiring board |
| JP4700332B2 (ja) * | 2003-12-05 | 2011-06-15 | イビデン株式会社 | 多層プリント配線板 |
| JP2005302854A (ja) * | 2004-04-08 | 2005-10-27 | Fujikura Ltd | 部品内蔵両面基板、部品内蔵両面配線板およびその製造方法 |
| KR100650614B1 (ko) | 2004-09-01 | 2006-11-27 | 가부시키가이샤 덴소 | 다층기판 제조방법 |
| JP2006196785A (ja) * | 2005-01-14 | 2006-07-27 | Dainippon Printing Co Ltd | 電子部品内蔵プリント配線板及びその製造方法 |
| JP2009055067A (ja) * | 2005-03-07 | 2009-03-12 | Samsung Electro Mech Co Ltd | 基板内蔵用積層型チップキャパシタ及びこれを具備する印刷回路基板。 |
| JP2007158151A (ja) * | 2005-12-07 | 2007-06-21 | Sumida Corporation | 可撓性コイル |
| JP2012010025A (ja) * | 2010-06-23 | 2012-01-12 | Tdk Corp | コイル部品 |
| CN107068625A (zh) * | 2015-11-04 | 2017-08-18 | 台湾积体电路制造股份有限公司 | 具有空腔的聚合物系半导体结构 |
| KR20170052466A (ko) * | 2015-11-04 | 2017-05-12 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 캐비티를 갖는 폴리머-기반 반도체 구조체 |
| US9953892B2 (en) | 2015-11-04 | 2018-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polymer based-semiconductor structure with cavity |
| CN107068625B (zh) * | 2015-11-04 | 2019-12-10 | 台湾积体电路制造股份有限公司 | 具有空腔的聚合物系半导体结构 |
| US10504810B2 (en) | 2015-11-04 | 2019-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polymer-based-semiconductor structure with cavity |
| US11133236B2 (en) | 2015-11-04 | 2021-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polymer-based-semiconductor structure with cavity |
| CN106879167A (zh) * | 2017-04-06 | 2017-06-20 | 昆山苏杭电路板有限公司 | 高精密度内嵌超高导热陶瓷块的双面铝基板及其制作方法 |
| CN106879167B (zh) * | 2017-04-06 | 2023-11-28 | 昆山苏杭电路板有限公司 | 高精密度内嵌超高导热陶瓷块的双面铝基板及其制作方法 |
| CN110996520A (zh) * | 2019-12-19 | 2020-04-10 | 珠海杰赛科技有限公司 | 一种双面电路板嵌入铜块的制作方法 |
| CN113260137A (zh) * | 2021-05-12 | 2021-08-13 | 苏州悉智科技有限公司 | 印刷电路板、电路板组件及电源设备 |
| CN113260137B (zh) * | 2021-05-12 | 2022-09-02 | 苏州悉智科技有限公司 | 印刷电路板、电路板组件及电源设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3436525B2 (ja) | 2003-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7100276B2 (en) | Method for fabricating wiring board provided with passive element | |
| US6542379B1 (en) | Circuitry with integrated passive components and method for producing | |
| US7081803B2 (en) | Inductance element, laminated electronic component, laminated electronic component module and method for producing these element, component and module | |
| US9247646B2 (en) | Electronic component built-in substrate and method of manufacturing the same | |
| JP3436525B2 (ja) | 多層基板と電子部品と多層基板の製造方法 | |
| JP2002324729A (ja) | 電子部品とその製造方法 | |
| JP3956851B2 (ja) | 受動素子内蔵基板及びその製造方法 | |
| JP3309522B2 (ja) | 多層基板及びその製造方法 | |
| WO2003100853A1 (fr) | Substrat a multiples couches avec une bobine integree, puce a semi-conducteurs, procedes de facturation | |
| JP2003078251A (ja) | セラミックチップ内蔵基板とその製造方法 | |
| JP3246502B2 (ja) | 部品内蔵両面配線板の製造方法、及び電子回路構成体の製造方法 | |
| JP2004119483A (ja) | 素子内蔵基板 | |
| JP4269657B2 (ja) | 誘電体積層シート、基板内蔵キャパシターシート及び素子内蔵基板 | |
| WO2003100970A1 (fr) | Circuit resonnant serie lc, carte comportant ce circuit et procedes de fabrication dudit circuit | |
| JP2001298274A (ja) | 電子回路構成体 | |
| WO2004021374A1 (ja) | 可変インダクタンス素子、可変インダクタンス素子内蔵多層基板、半導体チップ及びチップ型可変インダクタンス素子 | |
| JP4515477B2 (ja) | 受動素子を備えた配線板の製造方法 | |
| KR100649683B1 (ko) | 무선고주파용 인쇄회로기판 및 그 제조방법 | |
| US20090021887A1 (en) | Multi-layer capacitor and wiring board having a built-in capacitor | |
| JP2004095851A (ja) | 配線基板 | |
| JP4019717B2 (ja) | 部品内蔵多層配線モジュール基板及びその製造方法 | |
| JP2002344346A (ja) | 移動体通信機器用モジュール | |
| WO2003100971A1 (fr) | Circuit resonnant lc parallele, carte multicouches incorporant un circuit resonnant parallele lc, et leur procedes de production | |
| US20050269013A1 (en) | Method for manufacturing monolithic ceramic electronic component | |
| JP2004228397A (ja) | 積層チップコンデンサを内蔵した多層プリント配線板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030522 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3436525 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080606 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130606 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140606 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |