KR100724228B1 - 다층 세라믹 기판 및 그 제조 방법 - Google Patents

다층 세라믹 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR100724228B1
KR100724228B1 KR1020057013448A KR20057013448A KR100724228B1 KR 100724228 B1 KR100724228 B1 KR 100724228B1 KR 1020057013448 A KR1020057013448 A KR 1020057013448A KR 20057013448 A KR20057013448 A KR 20057013448A KR 100724228 B1 KR100724228 B1 KR 100724228B1
Authority
KR
South Korea
Prior art keywords
substrate
fired
firing
block
green sheet
Prior art date
Application number
KR1020057013448A
Other languages
English (en)
Other versions
KR20050094040A (ko
Inventor
기요시 하타나카
히데아키 니노미야
하루오 니시노
다케시 다카하시
Original Assignee
티디케이가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 티디케이가부시기가이샤 filed Critical 티디케이가부시기가이샤
Publication of KR20050094040A publication Critical patent/KR20050094040A/ko
Application granted granted Critical
Publication of KR100724228B1 publication Critical patent/KR100724228B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0183Dielectric layers
    • H05K2201/0187Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

소성 후에 제1 세라믹층을 구성하게 되는 제1 그린 시트를 복수 적층하여 제1 소성전 기판(4)을 성형한다. 다음에, 소성 후에 제2 세라믹층을 구성하게 되는 제2 그린 시트를 복수 적층하여 제2 소성전 기판을 성형한다. 다음에, 제1 소성전 기판(4)에 오목부(10)를 형성한다. 다음에, 제2 소성전 기판로부터 상기 오목부에 들어가는 크기의 제1 소성전 블록(6)을 형성한다. 제1 그린 시트의 적층 방향 A와 제2 그린 시트의 적층 방향 A’가 동일하게 되도록, 제1 소성전 블록(6)을, 오목부(10)에 끼워넣는다. 제1 소성전 블록(6)이 끼워넣어진 제1 소성전 기판(4)을 소성한다.

Description

다층 세라믹 기판 및 그 제조 방법{MULTI-LAYER CERAMIC SUBSTRATE AND METHOD FOR MANUFACTURE THEREOF}
본 발명은 서로 다른 전기적 특성 및/또는 물리적 특성을 가지는 복수의 세라믹 재료를 조합함으로써 구성되는 다층 세라믹 기판 및 그 제조 방법에 관한 것이다.
다층 세라믹 기판은, 복수의 세라믹층으로 이루어지고, 각 세라믹층간에는, 이들 계면에 따르도록 배선 도체가 형성되어 있다. 통상, 다층 세라믹 기판은, 다 기능화, 고 성능화를 위해, 서로 다른 전기적 특성이나 물리적 특성을 갖는 복수 종류의 세라믹 재료의 그린 시트를 적층하고, 얻어진 복합 적층체를 동시에 소성하여 제조된다. 이는 다층 세라믹 기판의 내부에, 컨덴서나 인덕터 등과 같이 다른 유전율 특성 등이 요구되는 전자 소자를 일체로 만들어넣기 위함이다.
그런데, 서로 다른 전기적 특성이나 물리적 특성을 가지는 복수 종류의 세라믹 재료의 그린 시트를 적층하여 동시에 소성하면, 이들 다른 세라믹 재료의 그린 시트에 있어서의 수축 거동의 상이 등이 원인으로, 크랙이나 박리가 생기는 경우가 있다.
이러한 문제를 해소하기 위해서, 예를 들면, 특허문헌1; 일본국 특개 2001- 144438호 공보에는, 서로 다른 유전율을 갖는 유전체 세라믹 재료가 적층된 다층 세라믹 기판에 있어서, 층간 상호 확산이나 다층 세라믹 기판의 수축을 생기게 하지 않게 하기 위해서, 수축 억제용의 그린 시트를 층사이에 설치하는 방법이 제안되어 있다.
그러나, 특허문헌 l에 기재된 방법에서는, 수축 억제용 그린 시트 그 자체의 두께가 더해지는데다, 유전율에 적합한 소자를 각 층의 주면 방향으로 형성하기 때문에, 층의 두께를 충분히 확보하지 않으면 안된다. 이 때문에, 다층 세라믹 기판 전체의 두께가 증가하게 되어, 전자 기기의 컴팩트화의 요청에 위반하게 된다.
또한, 특허문헌 2; 일본국 특개평 11-163530호 공보에는, 소성전의 그린 시트 적층체의 내부에 공간을 형성하고, 이 공간에, 소성전의 성형체 블록을 끼워넣고, 그 후에 성형체 블록과 그린 시트의 적층체를 동시에 소성하는 기술이 개시되어 있다.
그러나, 특허문헌 2에 기재된 기술은, 소성전의 성형체 블록을 구성하는 적층체의 적층 방향이, 그 성형체 블록이 삽입되는 그린 시트의 적층 방향과 대략 직각이다. 따라서, 소성 시에 성형체 블록이 그린 시트의 적층체로부터 탈락하기 쉽다는 과제를 갖는다. 이 때문에, 특허문헌 2에 기재된 기술에서는, 그린 시트의 적층체에 성형체 블록을 삽입한 후, 그린 시트의 소성 온도에서는 소성하지 않는 무 수축성의 시트상태 지지체로 끼워넣고, 그린 시트의 적층체를 소성할 필요가 있다.
본 발명은 이러한 실상에 비추어 이루어진 것으로, 서로의 층에 영향을 미치지 않고, 다층 세라믹 기판 전체의 두께를 최대한 억제하고, 소자의 형성을 용이하게 한 다층 세라믹 기판을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에 관한 다층 세라믹 기판의 제조 방법은, 소성 후에 제1 세라믹층을 구성하게 되는 제1 그린 시트를 복수 적층하여 제1 소성전 기판을 성형하는 공정과,
소성 후에 제2 세라믹층을 구성하게 되는 제2 그린 시트를 복수 적층하여 제2 소성전 기판을 성형하는 공정과,
상기 제1 소성전 기판에 오목부를 형성하는 공정과,
상기 제2 소성전 기판로부터 상기 오목부에 들어가는 크기의 제1 소성전 블록을 형성하는 공정과,
상기 제1 그린 시트의 적층 방향과 상기 제2 그린 시트의 적층 방향이 동일하게 되도록, 상기 제1 소성전 블록을, 상기 오목부에 끼워넣는 공정과,
상기 제1 소성전 블록이 끼워넣어진 상기 제1 소성전 기판을 소성하는 공정을 가진다.
본 발명에 관한 다층 세라믹 기판의 제조 방법에서, 끼워지는 측의 제1 소성전 기판과, 끼워넣는 측의 제1 소성전 블록은, 각각 동일한 재질의 그린 시트를 적층하고 있으므로, 소성에 있어서, 층 사이에서의 박리나 크랙 등의 발생이 적다. 또한, 유전율이 서로 다른 제1 세라믹층의 적층체와 제2 세라믹층의 적층체가, 각각 독립하여 기판 내에 위치하여, 충분한 두께도 확보할 수 있으므로, 각각의 유전율에 적합한 전자 부품을 구성할 수 있다.
예를 들면, 비교적 큰 유전율을 갖는 부위(블록 또는 기판)에는 컨덴서 소자를 구성하고, 비교적 작은 유전율을 갖는 부위(블록 또는 기판)에는 인덕터 소자를 구성하는 등, 설계의 자유도가 확보된다. 또한, 소성 시에 각각의 기판 재료의 수축이 다소 달라도, 블록의 적층 방향과 기판의 적층 방향이 동일하므로, 수축의 경향이 동일하고, 소성 후의 블록이 소성 후의 기판으로부터 탈락하지 않는다. 또한, 기판의 표면에 형성되는 접속 배선으로 각각의 부재를 접속하기 때문에, 이 점에서도, 소성 후의 블록이 소성 후의 기판으로부터 탈락하지 않는다.
바람직하게는, 상기 제1 소성전 블록의 측면에는 단자가 형성되어 있지 않고, 상기 제1 소성전 블록의 상면 및/또는 하면에 단자가 형성되어 있다. 블록의 측면에 단자를 형성하지 않으므로, 블록의 측면에서 기판과 접속할 필요가 없다. 또한, 블록의 상면 및/또는 하면에서, 단자를 통해, 기판의 표면 전극과 접속할 수 있다. 또한, 블록의 측면에 단자를 형성하지 않으므로, 블록의 측면 근처에는, 내부 도체층이 존재하지 않고, 블록과 기판의 재질의 상이 등에 의해 블록의 측면에서 소성 시에 반응이 생겼다고 해도 문제없다.
바람직하게는, 상기 오목부는, 상기 제1 소성전 기판의 상면으로부터 하면에 관통하는 관통 구멍이다. 상기 관통 구멍에는, 상기 제1 소성전 블록과 함께, 상기 제1 소성전 블록과는 다른 제2 소성전 블록도 끼워넣어져도 된다. 혹은, 상기 오목부는, 상기 제1 소성전 기판의 상면으로부터 하면에 관통하지 않는 비관통 구멍이어도 된다. 블록의 내부에 만들어 넣어지는 소자의 크기나 수 등에 따라, 오목부의 깊이나 구조를 자유롭게 설계할 수 있다. 또한, 오목부의 내부에 그 밖의 제2 소성전 블록을 끼워넣음으로써, 동일한 오목부의 내부에 다른 유전율을 가지는 블록을 내장시킬 수 있다.
바람직하게는, 상기 제1 그린 시트와 제2 그린 시트는, 소성 후에 유전율이 다르게 되는 재료로 구성되어 있다. 혹은, 제1 그린 시트와 제2 그린 시트는, 동일한 재료로 구성하고, 이들 두께가 다르도록 해도 된다. 바람직하게는, 상기 제1 소성전 기판을 구성하는 상기 제1 그린 시트의 두께가, 상기 제2 그린 시트의 두께보다도 두껍다. 예를 들면 소자가 만들어넣어지는 블록을 구성하는 제2 그린 시트의 두께는, 얇게 한 쪽이 소자의 소형화 및 고 기능화의 점에서 바람직하다. 또한, 소자가 만들어 넣어지지 않고, 단순한 배선층 등이 만들어 넣어지게 되는 제1 그린 시트의 두께는, 적층 공정의 삭감의 점에서 두꺼운 쪽이 바람직하다.
바람직하게는, 상기 제1 그린 시트의 사이 및/또는 상기 제2 그린 시트의 사이에는, 내부 도체층이 개재되어 있다. 이 내부 도체층은, 배선층이나, 만들어넣어지는 소자의 내부 전극 등이 된다.
바람직하게는, 상기 제1 그린 시트와 상기 제2 그린 시트가, 동일한 정도의 프레스 수축률 및 소성 수축률을 가진다. 이 경우에는, 제1 소성전 블록이 끼워진 제1 소성전 기판을, 프레스할 때 혹은 소성할 때에, 블록과 기판의 사이에서의 박리나 크랙 등을, 더욱 효과적으로 억제할 수 있다.
본 발명에서는, 상기 제1 소성전 블록을, 상기 제1 소성전 기판의 오목부에 끼워넣은 후에, 상기 제1 소성전 기판을 소성하고, 소성 후의 기판의 표면에 형성되어 있는 단자와, 소성 후의 블록의 표면에 형성되어 있는 단자를, 접속 배선에 의해 접속하는 것이 바람직하다.
혹은, 상기 제1 소성전 블록을, 상기 제1 소성전 기판의 오목부에 끼워넣은 후에, 상기 제1 소성전 블록의 표면에 형성되어 있는 단자와, 상기 제1 소성전 기판의 표면에 형성되어 있는 단자를 접속 배선에 의해 접속하고, 그 후에, 상기 제1 소성전 기판을 소성해도 된다.
본 발명의 다층 세라믹 기판은, 상기의 어느 하나의 제조 방법에 의해 제조된다. 또한, 본 발명에 관한 다층 세라믹 기판은, 단체로 제품으로서 이용되어도 되고, 혹은, 그 다층 세라믹 기판 상에 그 밖의 전자 부품이 장착되어도 된다.
도 1은 본 발명의 일실시 형태에 관한 다층 세라믹 기판의 제조 과정을 도시하는 개략 단면도,
도 2는 도 1의 후공정을 도시하는 개략 단면도,
도 3은 도 1에 도시하는 제1 소성전 블록의 개략 단면도,
도 4는 도 3에 도시하는 제1 소성전 블록의 평면도,
도 5는 소성 후의 기판의 표면에 회로 패턴을 인쇄하여 블록의 단자와 기판의 단자를 소정 패턴으로 접속한 상태를 도시하는 평면도,
도 6a 및 도 6b는 본 발명의 다른 실시 형태에 관한 다층 세라믹 기판의 개략 단면도이다.
이하, 본 발명을, 도면에 도시하는 실시 형태에 의거해 설명한다.
제1 소성전 기판
도 1에 도시하는 바와같이, 본 발명의 일실시 형태에 관한 다층 세라믹 기판의 제조 방법에서는, 우선, 제1 소성전 기판(4)을 준비한다. 제1 소성전 기판(4)은, 소성 후에 제1 세라믹층을 구성하게 되는 제1 그린 시트를, 두께 방향 A에 복수 적층하고, 그 후에 적층 방향 A로 일시적 압착함으로써 제조된다. 제1 그린 시트의 상호간에는, 필요에 따라, 내부 도체층이 형성된다.
제1 그린 시트 및 내부 도체층의 적층에 있어서, 인쇄법을 이용하는 경우는, 유전체 페이스트 및 내부 도체용 페이스트를 폴리에틸렌텔레프탈레이트 등의 기판 상에 적층 인쇄하면 된다. 또한, 시트법을 이용하는 경우는, 유전체 페이스트를 이용해 그린 시트를 형성하고, 그 위에 내부 도체 페이스트를 인쇄한 후, 이들을 적층하면 된다.
제1 소성전 기판(4)의 두께는, 특별히 한정되지 않지만, 예를 들면 0.4㎜∼1.5㎜ 정도이다. 제1 소성전 기판(4)의 형상은, 특별히 한정되지 않지만, 본 실시 형태에서는, 25㎜×25㎜의 사각 형상이다. 일시적 압착 시의 압력은, 특별히 한정되지 않지만, 바람직하게는 3∼8MPa 정도이고, 그 때의 가열 온도는 50∼100℃ 정도이다.
각 제1 그린 시트의 두께는, 제1 소성전 기판(4)을 소성하여 얻어지는 도 2에 도시하는 제1 기판(40) 내에 만들어 넣어지는 소자나 배선 등의 용도 등에 따라 결정되고, 일반적으로는, 20∼245㎛ 정도이다. 예를 들면 제1 기판(40) 내에 인덕 터 소자 등을 다수 만들어 넣고 싶은 용도의 경우에는, 제1 그린 시트의 두께는 얇게 하는 것이 바람직하다. 또한, 제1 기판(40) 내에 Q치가 높은 배선 등을 형성하는 경우나, 방열용 비어 홀 등을 형성하는 경우에는, 제1 그린 시트의 두께는 두껍게 하는 것이 바람직하다. 제1 그린 시트의 적층 매수는, 특별히 한정되지 않지만, 4∼50매 정도이다.
제1 그린 시트는, 유전체 페이스트로 제작된다. 유전체 페이스트는, 유전체 원료와 유기 비히클을 혼련한 유기계의 도료여도 되고, 수계의 도료여도 된다.
유전체 원료에는, 유전체 자기 조성물의 조성에 따라, 주성분과 부성분을 구성하는 원료가 이용된다. 또한, 원료 형태는, 특별히 한정되지 않고, 주성분 및 부성분을 구성하는 산화물 및/또는 소성에 의해 산화물로 되는 화합물이 이용되고, 이들 원료는, 액상 합성법 혹은 고상법 등에 의해 얻어진 분말체여도 된다.
또한, 소성에 의해 산화물로 되는 화합물로는, 예를 들면 탄산염, 질산염, 옥살산염, 유기 금속 화합물 등이 예시된다. 물론, 산화물과, 소성에 의해 산화물로 되는 화합물을 병용해도 된다. 유전체 원료중의 각 화합물의 함유량은, 소성 후에 상기한 유전체 자기 조성물의 조성이 되도록 결정하면 된다.
유기 비히클은, 바인더를 유기 용제 중에 용해한 것으로, 유기 비히클에 이용되는 바인더는, 특별히 한정되지 않고, 에틸셀룰로오스, 폴리비닐부티랄 등의 통상의 각종 바인더에서 적절히 선택하면 된다. 또한, 이 때 이용되는 유기 용제도 특별히 한정되지 않고, 인쇄법이나 시트법 등을 이용하는 방법에 따라 테르피네올, 부틸카르비톨, 아세톤, 톨루엔 등의 유기 용제에서 적절히 선택하면 된다.
또한, 수용계 도료는, 물에 수용성 바인더, 분산제 등을 용해시킨 것으로, 수용계 바인더는, 특별히 한정되지 않고, 폴리비닐알콜, 셀룰로스, 수용성 아크릴 수지, 에멀죤 등에서 적절히 선택하면 된다.
내부 도체 페이스트는, 상술한 각종 도전성 금속이나 합금으로 이루어지는 도전 재료 혹은 소성 후에 상술한 도전 재료로 되는 각종 산화물, 유기 금속 화합물, 레지네이트 등과, 상술한 유기 비히클을 혼련하여 조제된다.
상술한 각 페이스트의 유기 비히클의 함유량은, 특별히 한정되지 않고, 통상의 함유량, 예를 들면, 바인더는 1∼5중량% 정도, 용제는 10∼50중량% 정도로 하면 된다. 또한, 각 페이스트 중에는 필요에 따라 각종 분산제, 가소제, 유전체, 절연체 등에서 선택되는 첨가물이 함유되어도 된다.
제2 소성전 기판 및 제1 소성전 블록
다음에, 제2 소성전 기판을 준비한다. 제2 소성전 기판의 크기 및 두께는, 제1 소성전 기판(4)과 동일하다. 제2 소성전 기판의 만드는 방법도, 제1 소성전 기판(4)과 동일하다. 단, 본 실시 형태에서는, 제2 소성전 기판을 구성하는 제2 그린 시트의 유전체 원료, 혹은 시트의 두께를, 제1 소성전 기판(4)을 구성하는 제1 그린 시트와 다르게 하고 있다. 또한, 제2 그린 시트 사이에는, 예를 들면 인덕터 소자, 컨덴서 소자, LC 복합 회로 소자, 필터 회로 소자 등의 소자, 및 소자간 배선을 만들어 넣기 위한 패턴으로, 내부 도체층이 형성되어 있다.
또한, 제2 그린 시트를 구성하는 유전체 페이스트에 포함되는 유전체 원료는, 제1 그린 시트를 구성하는 유전체 페이스트에 포함되는 유전체 원료와, 동일 온도에서의 소결이 가능하고, 동일한 정도의 프레스 수축률 및 소성 수축률을 가지는 것이 바람직하다. 이들 특성을 만족하는 조합으로는, 예를 들면 이하에 표시하는 재료 조성의 조합이 예시된다.
예를 들면 제1 그린 시트의 유전체 원료의 조성이, 산화알루미늄계 유전체 원료(SiO2가 26.45질량%, B2O3가 1.76질량%, A12O3가 55.37질량%, MgO가 0.86질량%, CaO가 1.59질량%, SrO가 13.97질량%)인 경우에는, 제2그린 시트의 유전체 원료의 조성은, 다음에 표시하는 조성인 것이 바람직하다. 즉, 산화알루미늄-산화티탄계 유전체 원료(SiO2가 32.62질량%, B2O3가 2.18질량%, A12O3가 25.35질량%, MgO가 1.06질량%, CaO가 1.97질량%, SrO가 17.23질량%, TiO2가 19.60질량%), 산화알루미늄-산화티탄-산화스트론튬계 유전체 원료(SiO2가 9.05질량%, A12O3가 9.21질량%, La2O3가 19.63질량%, B2O3가 2.21질량%, BaO가 8.79질량%, TiO2이 23.42질량%, Bi2O3이 4.56질량%, Nd2O5이 20.61질량%, SrO가 1.73질량%), 스트론튬 장석-α 석영계 유전체 원료(SiO2가 66.60질량%, B2O3가 12.71질량%, A12O3가 9.20질량%, Sb2O3이 5.33질량%, CaO가 1.61질량%, SrO가 3.12질량%, ZnO가 0.81질량%, MgO가 0.56질량%), 산화알루미늄-α 석영계 유전체 원료(BaO가 24.59질량%, A12O3가 19.05질량%, SiO2가 53.94질량%, B2O3가 2.42질량%), 산화네오듐-산화티탄계 유전체 원료(BaO가 20.21질량%, Nd2O3이 36.81질량%, TiO2이 37.73질량%, B2O3가 1.42질량%, CuO가 0.95질량%, ZnO가 1.90질량%) 등이 바람직하다.
제2 소성전 기판이 준비되었으면, 다음에, 이 제2 소성전 기판을 소정 사이즈로 절단 혹은 구멍을 뚫는 가공을 하여, 도 1에 도시하는 제1 소성전 블록(6)을 얻는다. 제1 소성전 블록(6)은 특별히 한정되지 않지만, 예를 들면 1㎜∼10㎜각의 크기이고, 그 두께는, 제1 소성전 기판(4)의 두께와 동일하다. 또한, 제1 소성전 블록(6)의 상면 및/또는 이면에는, 도 3 및 도 4에 도시하는 바와같이, 단자(8)가 형성되어 있다. 단자(8)는, 내부 도체 페이스트와 동일한 외부 단자용 페이스트를 인쇄하는 것 등으로 형성된다. 단자(8)는, 제2 소성전 기판의 단계에서 형성되어도 되고, 블록의 단계에서 형성되어도 된다. 도 5에 도시하는 바와같이, 제1 소성전 기판(4)의 상면 및/또는 하면에도 단자(36)가 형성되어 있다. 이들 단자(36)는, 후 공정에서, 접속 배선(38)에 의해 소정의 회로 패턴으로 접속된다.
오목부의 가공, 끼워넣음 및 소성
제2 소성전 기판로부터 제1 소성전 블록(6)을 제작하는 공정과는 별도로, 제1 소성전 기판(4)에, 표리면을 관통하는 관통 구멍(오목부)(10)을, 예를 들면 구멍을 뚫는 가공 등에 의해 형성한다. 관통 구멍(10)의 사이즈는, 제1 소성전 블록(6)의 사이즈보다도 조금 큰 정도이고, 도 1에 도시하는 바와같이, 각 관통 구멍(10)에는, 대응하는 제1 소성전 블록(6)이 끼워넣어진다. 각 제1 소성전 블록(6)의 표면 및 이면은, 제1 소성전 기판(4)의 표면 및 이면과 대략 동일 평면이 된다.
또한, 도 3에 도시하는 바와같이, 제1 소성전 블록(6)은, 복수의 그린 시트(30)를 두께 방향 A’으로 적층한 것이고, 그 그린 시트(30)의 층 사이에는, 내부 전극층(32)이 소정 패턴으로 끼워 장착되어 있고, 이들 내부 전극층(32) 및 단자(8)는, 비어 홀(34) 등으로 접속되어 있다. 본 실시 형태에서는, 이 제1 소성전 블록(6)에 있어서의 그린 시트(30)의 적층 방향 A’이, 도 1에 도시하는 제1 소성전 기판(4)에 있어서의 그린 시트의 적층 방향 A와 동일하게 되도록, 제1 소성전 블록(6)이 관통 구멍(10)에 끼워넣어진다.
그 후에, 제1 소성전 블록(6)이 끼워넣어진 제1 소성전 기판(4)은, 적층 방향으로 본 가압된다. 그 압력은, 특별히 한정되지 않지만, 바람직하게는 40∼100MPa 정도이고, 그 가열 온도는, 35∼80℃ 정도이다. 그 후에, 제1 소성전 기판(4)은 제1 소성전 블록(6)과 함께 탈 바인더 처리 및 소성 처리되고, 도 2에 도시하는 소성 후의 제1 기판(40)과 블록(60)으로 이루어지는 다층 세라믹 기판(2)이 얻어진다.
소성 온도는, 그린 시트의 재질 등에 의해 결정되어 특별히 한정되지 않지만, 일반적으로는, 850∼1000℃이다. 또한, 소성 분위기는, 내부 도체 페이스트 중의 도전재의 종류에 따라 적절히 결정하면 되지만, 도전재로서 Ni나 Ni 합금 등의 비금속을 이용하는 경우에는, 환원 분위기로 하는 것이 바람직하고, 소성 분위기의 산소 분압을, 바람직하게는 10-10∼10-3Pa로 하고, 보다 바람직하게는 10-7∼10-3Pa로 한다. 소성 시의 산소 분압이 너무 낮으면, 내부 전극의 도전재가 이상 소결을 일으켜 도중에서 끊겨 버리는 경향이 있고, 산소 분압이 너무 높으면 내부 전극이 산화되는 경향이 있다.
그 후에, 도 5에 도시하는 바와같이, 제1 기판(40)의 표면에, 회로 패턴을 인쇄하고, 블록(60)의 단자(8)와 제1 기판(40)의 단자(36)를, 접속 배선(38)에 의해 소정 패턴으로 접속한다. 또한, 회로 패턴의 인쇄는, 제1 기판(40)을 소성하기 전에 행해도 된다.
본 실시 형태에 관한 다층 세라믹 기판(2)의 제조 방법에서는, 끼워넣어지는 측의 제1 소성전 기판(4)과, 끼워넣는 측의 제1 소성전 블록(6)은, 각각 동일한 재질의 그린 시트를 적층하고 있으므로, 소성에 있어서, 층 사이에서의 박리나 크랙 등의 발생이 적다. 또한, 유전율이 서로 다른 제1 기판(40)의 적층체와 블록(60)의 적층체가, 각각 독립하여 기판 내에 위치하고, 충분한 두께도 확보할 수 있으므로, 각각의 유전율에 적합한 전자 부품을 구성할 수 있다.
예를 들면, 비교적 큰 유전율을 갖는 부위(블록(60) 또는 제1 기판(40))에는 컨덴서 소자를 구성하고, 비교적 작은 유전률을 갖는 부위(블록(60) 또는 제1 기판(40))에는 인덕터 소자를 구성하는 등, 설계의 자유도가 확보된다. 또한, 소성 시에 각각의 기판 재료의 수축이 다소 상이해도, 제1 소성전 블록(6)의 적층 방향 A’과 제1 소성전 기판(4)의 적층 방향 A가 동일하므로, 수축의 경향이 같고, 소성 후의 블록(60)이 소성 후의 제1 기판(40)으로부터 탈락하지 않는다. 또한, 제1 기판(40)의 표면에 형성되는 접속 배선(38)으로 각각의 부재를 접속하기 때문에, 이 점에서도, 소성 후의 블록(60)이 소성 후의 제1 기판(40)으로부터 탈락하지 않는다.
그 밖의 실시 형태
또한, 본 발명은, 상술한 실시 형태에 한정되지 않고, 본 발명의 범위내에서 다양하게 바꿀 수 있다.
예를 들면, 도 6a에 도시하는 바와같이, 제1 소성전 기판(4a)의 표면에, 기판의 표리면을 관통하지 않는 깊이가 상이한 비관통 구멍(10a)을 형성하고, 거기에, 비관통 구멍(10a)의 크기에 맞춘 제1 소성전 블록(6a)을 끼워넣어도 된다. 각 제1 소성전 블록(6a)의 표면은, 제1 소성전 기판(4a)의 표면과 대략 동일 표면이 된다. 그 밖의 공정은, 도 1∼도 5에 도시하는 실시 형태와 동일하다.
본 실시 형태에서는, 도 1∼도 5에 도시하는 실시 형태와 동일한 작용 효과를 발휘하는 동시에, 다층 세라믹 기판에 있어서의 필요 최소한의 부분에, 제1 소성전 기판(4a)과는 다른 유전율 등의 전기 특성을 가지는 제1 소성전 블록(6a)이 기판내에 내장되므로, 설계의 자유도가 더욱 증가하여, 기판의 컴팩트화에 기여한다.
또한, 본 발명에서는, 도 6b에 도시하는 바와같이, 제1 소성전 기판(4b)에 복수의 관통 구멍(10)을 형성하고, 적어도 어느 하나의 관통 구멍(10)에는, 제1 소성전 블록(6b)와 함께, 그 밖의 제2 소성전 블록(20)을 끼워넣어도 된다. 제2 소성전 블록(20)은, 예를 들면 제1 소성전 블록(6b)과는 상이한 유전율 등의 전기 특성을 가지게 되는 블록, 혹은, 제1 소성전 블록(6b)을 구성하는 그린 시트의 두께와는 상이한 두께의 그린 시트로 구성되는 블록이다. 그 밖의 공정은, 도 1∼도 5에 도시하는 실시 형태와 동일하다.
본 실시 형태에서는, 도 1∼도 5에 도시하는 실시 형태와 동일한 작용 효과 를 발휘하는 동시에, 제1 소성전 기판(4b)과는 상이한 유전율 등의 전기 특성을 가지는 블록(6b 및 20)을 기판내에 내장할 수 있으므로, 설계의 자유도가 더욱 증가하여, 기판의 컴팩트화에 기여한다.
또한, 본 발명에서는, 이들 블록(6, 6a, 6b, 20)이 메워진 소성전 기판(4, 4a, 4b)을 그대로 소성하지 않고, 다른 소성전 기판과 적층하고, 그 후에 소성해도 된다.
이상 설명한 바와같이, 본 발명에 의하면, 서로의 층에 영향을 미치지 않고, 다층 세라믹 기판 전체의 두께를 최대한으로 억제하고, 소자의 형성을 용이하게 한 다층 세라믹 기판을 제공할 수 있다. 또한, 본 발명에서는, 끼워넣어지는 블록에 있어서의 그린 시트의 적층 방향과, 그 블록이 끼워넣어지는 기판에 있어서의 그린 시트의 적층 방향이 동일하므로, 소성 시에 있어서 무 수축성의 시트 상태 지지체를 필요로 하지 않고, 소성 후에 블록을 기판에 대해 탈락시키지 않고 일체화하는 것이 가능하다.

Claims (13)

  1. 소성 후에 제1 세라믹층을 구성하게 되는 제1 그린 시트를 복수 적층하여 제1 소성전 기판을 성형하는 공정과,
    소성 후에 제2 세라믹층을 구성하게 되는 제2 그린 시트를 복수 적층하여 제2 소성전 기판을 성형하는 공정과,
    상기 제1 소성전 기판에 오목부를 형성하는 공정과,
    상기 제2 소성전 기판으로부터 상기 오목부에 들어가는 크기의 제1 소성전 블록을 형성하는 공정과,
    상기 제1 그린 시트의 적층 방향과 상기 제2 그린 시트의 적층 방향이 동일하게 되도록, 상기 제1 소성전 블록을, 상기 오목부에 끼워넣는 공정과,
    상기 제1 소성전 블록이 끼워넣어진 상기 제1 소성전 기판을 소성하는 공정을 가지며,
    상기 오목부는, 상기 제1 소성전 기판의 상면으로부터 하면에 관통하는 관통 구멍이고,
    상기 관통 구멍에는, 상기 제1 소성전 블록과 함께, 상기 제1 소성전 블록과는 다른 제2 소성전 블록도 끼워넣어지는 것을 특징으로 하는 다층 세라믹 기판의 제조 방법.
  2. 제 1항에 있어서, 상기 제1 소성전 블록의 측면에는 단자가 형성되어 있지 않고, 상기 제1 소성전 블록의 상면 및/또는 하면에 단자가 형성되어 있는 다층 세라믹 기판의 제조 방법.
  3. 삭제
  4. 삭제
  5. 소성 후에 제1 세라믹층을 구성하게 되는 제1 그린 시트를 복수 적층하여 제1 소성전 기판을 성형하는 공정과,
    소성 후에 제2 세라믹층을 구성하게 되는 제2 그린 시트를 복수 적층하여 제2 소성전 기판을 성형하는 공정과,
    상기 제1 소성전 기판에 오목부를 형성하는 공정과,
    상기 제2 소성전 기판으로부터 상기 오목부에 들어가는 크기의 제1 소성전 블록을 형성하는 공정과,
    상기 제1 그린 시트의 적층 방향과 상기 제2 그린 시트의 적층 방향이 동일하게 되도록, 상기 제1 소성전 블록을, 상기 오목부에 끼워넣는 공정과,
    상기 제1 소성전 블록이 끼워넣어진 상기 제1 소성전 기판을 소성하는 공정을 가지며,
    상기 오목부는, 상기 제1 소성전 기판의 상면으로부터 하면에 관통하지 않는 비관통 구멍인, 다층 세라믹 기판의 제조 방법.
  6. 제 1항 또는 제 2항에 있어서, 상기 제1 그린 시트와 제2 그린 시트는, 소성 후에 유전율이 다르게 되는 재료로 구성되어 있는 다층 세라믹 기판의 제조 방법.
  7. 제 1항 또는 제 2항에 있어서, 상기 제1 그린 시트와 제2 그린 시트는, 두께가 상이한 것을 특징으로 하는 다층 세라믹 기판의 제조 방법.
  8. 제 7항에 있어서, 상기 제1 소성전 기판을 구성하는 상기 제1 그린 시트의 두께가, 상기 제2 그린 시트의 두께보다도 두꺼운 것을 특징으로 하는 다층 세라믹 기판의 제조 방법.
  9. 제 1항 또는 제 2항에 있어서, 상기 제1 그린 시트의 사이 및/또는 상기 제2 그린 시트의 사이에는, 내부 도체층이 개재되어 있는 다층 세라믹 기판의 제조 방법.
  10. 제 1항 또는 제 2항에 있어서, 상기 제1 소성전 블록을, 상기 제1 소성전 기판의 오목부에 끼워넣은 후에, 상기 제1 소성전 기판을 소성하고, 소성 후의 기판의 표면에 형성되어 있는 단자와, 소성 후의 블록의 표면에 형성되어 있는 단자를, 접속 배선에 의해 접속하는 것을 특징으로 하는 다층 세라믹 기판의 제조 방법.
  11. 제 1항 또는 제 2항에 있어서, 상기 제1 소성전 블록을, 상기 제1 소성전 기판의 오목부에 끼워넣은 후에, 상기 제1 소성전 블록의 표면에 형성되어 있는 단자와, 상기 제1 소성전 기판의 표면에 형성되어 있는 단자를 접속 배선에 의해 접속하고, 그 후에, 상기 제1 소성전 기판을 소성하는 것을 특징으로 하는 다층 세라믹 기판의 제조 방법.
  12. 제 1항 또는 제 2항에 있어서, 상기 제1 그린 시트와 상기 제2 그린 시트가, 동일한 프레스 수축률 및 소성 수축률을 가지는 다층 세라믹 기판의 제조 방법.
  13. 제 1항 또는 제 2항 기재의 제조 방법에 의해 얻어지는 다층 세라믹 기판.
KR1020057013448A 2003-01-21 2004-01-20 다층 세라믹 기판 및 그 제조 방법 KR100724228B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00012384 2003-01-21
JP2003012384A JP2004265898A (ja) 2003-01-21 2003-01-21 多層セラミック基板およびその製造方法

Publications (2)

Publication Number Publication Date
KR20050094040A KR20050094040A (ko) 2005-09-26
KR100724228B1 true KR100724228B1 (ko) 2007-05-31

Family

ID=32767328

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057013448A KR100724228B1 (ko) 2003-01-21 2004-01-20 다층 세라믹 기판 및 그 제조 방법

Country Status (7)

Country Link
US (1) US20060127568A1 (ko)
EP (1) EP1589799A1 (ko)
JP (1) JP2004265898A (ko)
KR (1) KR100724228B1 (ko)
CN (1) CN1739324A (ko)
TW (1) TWI230033B (ko)
WO (1) WO2004066699A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101593707B (zh) * 2009-07-03 2010-10-27 无锡友达电子有限公司 用于大功率集成电路的封装方法
RU2639720C2 (ru) * 2016-06-14 2017-12-22 Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") Печатная плата с внутренним монтажом элементов и способ ее изготовления

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05174649A (ja) * 1991-12-24 1993-07-13 Tdk Corp 異質材部を有するセラミックグリーンシート及びその製造方法
JP2002164660A (ja) * 2000-11-22 2002-06-07 Tdk Corp 多層基板と電子部品と多層基板の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03191596A (ja) * 1989-12-21 1991-08-21 Nippon Cement Co Ltd コンデンサ内蔵多層セラミック基板の製造方法
JP3173086B2 (ja) * 1991-12-24 2001-06-04 関西日本電気株式会社 可溶合金型温度ヒューズ
US5239744A (en) * 1992-01-09 1993-08-31 At&T Bell Laboratories Method for making multilayer magnetic components
US5661882A (en) * 1995-06-30 1997-09-02 Ferro Corporation Method of integrating electronic components into electronic circuit structures made using LTCC tape
US6470545B1 (en) * 1999-09-15 2002-10-29 National Semiconductor Corporation Method of making an embedded green multi-layer ceramic chip capacitor in a low-temperature co-fired ceramic (LTCC) substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05174649A (ja) * 1991-12-24 1993-07-13 Tdk Corp 異質材部を有するセラミックグリーンシート及びその製造方法
JP2002164660A (ja) * 2000-11-22 2002-06-07 Tdk Corp 多層基板と電子部品と多層基板の製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
05174649
14164660

Also Published As

Publication number Publication date
WO2004066699A1 (ja) 2004-08-05
TW200417305A (en) 2004-09-01
JP2004265898A (ja) 2004-09-24
TWI230033B (en) 2005-03-21
CN1739324A (zh) 2006-02-22
EP1589799A1 (en) 2005-10-26
US20060127568A1 (en) 2006-06-15
KR20050094040A (ko) 2005-09-26

Similar Documents

Publication Publication Date Title
JP3322199B2 (ja) 多層セラミック基板およびその製造方法
KR100995791B1 (ko) 다층 세라믹 기판 및 그의 제조방법
US20050126682A1 (en) Monolithic ceramic substrate and method for making the same
KR101076643B1 (ko) 적층 세라믹 전자 부품 및 그 제조 방법
JP4983873B2 (ja) 積層電子部品
JP4518885B2 (ja) セラミック電子部品及びその製造方法
JP2003332741A (ja) セラミック多層基板の製造方法
KR100724228B1 (ko) 다층 세라믹 기판 및 그 제조 방법
JP4765330B2 (ja) 積層型電子部品を内蔵した多層配線基板及び多層配線基板の製造方法
JP3955389B2 (ja) コンデンサ内蔵基板およびその製造方法
JP3981270B2 (ja) 多層基板に内蔵された導体パターン及び導体パターンが内蔵された多層基板、並びに、多層基板の製造方法
JPH11354924A (ja) 多層セラミック基板の製造方法
JP2006229093A (ja) ガラスセラミック基板の製造方法
JP2004200679A (ja) 多層回路基板の製造方法
JP2003347730A (ja) セラミック多層基板の製造方法
JP3898653B2 (ja) ガラスセラミック多層配線基板の製造方法
JP4569265B2 (ja) セラミック多層基板及びその製造方法
JP2006278759A (ja) 配線基板
JP2010034270A (ja) 多層配線基板の製造方法
JP2006181738A (ja) セラミック積層体
JP2006013354A (ja) 多層回路基板の製造方法
JP2005191316A (ja) 多層回路基板及びその製造方法
JP2005159186A (ja) 多層回路基板及びその製造方法
JPH02270395A (ja) 回路基板の製造方法
JP2004304150A (ja) 多層回路基板及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
LAPS Lapse due to unpaid annual fee