CN101945536A - 电路基板及其制造方法、电路装置及其制造方法 - Google Patents

电路基板及其制造方法、电路装置及其制造方法 Download PDF

Info

Publication number
CN101945536A
CN101945536A CN2010102434030A CN201010243403A CN101945536A CN 101945536 A CN101945536 A CN 101945536A CN 2010102434030 A CN2010102434030 A CN 2010102434030A CN 201010243403 A CN201010243403 A CN 201010243403A CN 101945536 A CN101945536 A CN 101945536A
Authority
CN
China
Prior art keywords
substrate
groove
circuit
unit
conductive pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010102434030A
Other languages
English (en)
Other versions
CN101945536B (zh
Inventor
野口充
高草木贞道
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
System Solutions Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd, Sanyo Semiconductor Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN101945536A publication Critical patent/CN101945536A/zh
Application granted granted Critical
Publication of CN101945536B publication Critical patent/CN101945536B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/05Insulated conductive substrates, e.g. insulated metal substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0044Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/05Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09036Recesses or grooves in insulating substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/0909Preformed cutting or breaking line
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09145Edge details
    • H05K2201/09154Bevelled, chamferred or tapered edge
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745Recess in conductor, e.g. in pad or in metallic substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15Position of the PCB during processing
    • H05K2203/1572Processing both sides of a PCB by the same process; Providing a similar arrangement of components on both sides; Making interlayer connections from two sides
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • H05K3/284Applying non-metallic protective coatings for encapsulating mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/44Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本发明提供一种兼顾耐压及小型化的电路基板、电路装置及其制造方法。电路基板(10)其构成为具有:金属基板(12)、覆盖金属基板(12)上面的绝缘层(14)、形成于绝缘层(14)上面的规定形状的导电图案(16)。金属基板(12)的侧面其构成为包含从上面连续倾斜的第一侧面(22)和从下面连续倾斜的第二侧面(24)。并且,在与由导电图案(16)构成的焊盘(26)靠近的侧边,第一侧面(22)的宽度构成为比第二侧面(24)的窄。由此,可以确保焊盘(26)和金属基板(12)之间的耐压,并且也可实现电路基板(10)的小型化。

Description

电路基板及其制造方法、电路装置及其制造方法
本申请为三洋电机株式会社于2008年12月24日向中国专利局提交的题为“电路基板及其制造方法、电路装置及其制造方法”、申请号为200810185290.6的中国专利申请的分案申请。
技术领域
本发明涉及一种电路基板及其制造方法、电路装置及其制造方法。特别是,本发明涉及在上面安装有多个电路元件的电路基板及其制造方法、电路装置及其制造方法。
背景技术
以往,在形成由安装于电路基板上的电路元件构成的电路装置时,采用如下方法:在一张大型基板上面构成导电图案,该导电图案构成多个单元,当导电图案与电路元件连接后,将各单元分离(参照下述专利文献1)。
参照图10说明以往的电路基板及其制造方法。图10(A)、图10(B)及图10(C)是表示各工序的剖面图。
参照图10(A),首先在基板100的上面形成导电图案104,该导电图案构成多个单元106,在各单元106的边界设置第一槽108及第二槽110。
基板100的平面大小为形成多个单元106的程度,例如,采用由厚度为1.5mm左右的铝构成的基板。这种基板100的上面被由混入了填料的树脂材料构成的绝缘层102覆盖。
在绝缘层102的上面,形成有通过蚀刻厚度为数十μm左右的导电箔而构图成规定形状的导电图案104。在此,单元106是构成一个电路装置的单位要素,在每个单元106形成有相同形状的导电图案104。虽然在此未图示,但在基板100呈矩阵状地配置有多个单元106。
第一槽108是沿各单元106的边界从基板100的上面形成的槽,具有V字形的剖面形状。由于在基板100呈矩阵状地形成单元106,故设于各单元106之间的第一槽108形成格子状。在此,当基板100的厚度为1.5mm时,第一槽108的深度形成为0.6mm左右。
第二槽110对应形成有第一槽102的部位而设于基板100的下面。第二槽110的宽度及深度形成为与第一槽108相同。
上述第一槽108及第二槽110通过使用高速旋转的切割锯对基板100局部地进行切削而形成。
参照图10(B),接着将电路元件112与各单元106的导电图案104电连接。在此,作为电路元件112,例举晶体管或IC等半导体元件、芯片电阻或芯片电容等芯片元件。IC等半导体元件经由金属细线与导电图案104连接。
参照图10(C),接着在设置有第一槽108及第二槽110的部位将基板100分割,从而分离各单元106。在设置有第一槽108及第二槽110的区域,由于基板100的厚度局部变薄,故在该区域可以容易地分离基板100。作为基板100的分离方法,有如下方法:在设置有两槽的部位将基板弯折而分离的方法、在该部位对基板100进行切割的方法等。
在上述分离工序结束之后,将引线与由导电图案104构成的焊盘固定,并使用密封树脂或盒部件将电路元件112及基板100密封,完成电路装置。
由上述方法制造电路装置,从而可以有效地制造多个电路装置。
接着,参照图11(A),说明由上述方法制造的基板100及电路装置的结构。首先,由形成上述槽的制造方法制造的基板100的侧面变为包含倾斜面的形状。具体而言,基板100的侧面由从上面连续倾斜的第一侧面118和从下面连续倾斜的第二侧面120构成。在此,第一侧面118和第二侧面的大小相等。另外,在基板100的周边部,设有将导电图案104形成为连接盘状(ランド状)的焊盘116,引线114与该焊盘116固定。
另外,作为分离基板100的方法,提出有几种其他方法。例如,参照专利文献2,公开了如下事项:通过分割金属基板2并设置贯通金属基体1的槽3,从而可以容易地将各金属基板2从金属基体1分离。
并且,在专利文献3中公开了印制电路板分割机。特别是,参照该文献的图1等,公开了使用旋转自如地设置的旋转刀31、32来分割印制电路板4的技术。
另外,参照专利文献4,公开了金属基体印制电路板的分割方法。特别是,参照该文献的图1所示的工序图,首先,在上面被绝缘层3覆盖的金属基板2的分离部位a设置V形切割槽6。接着,在利用激光将V形切割槽6上方的绝缘层3除去之后,通过对设有V形切割槽6的部位施加应力而将金属基板2分离。
专利文献1:(日本)特开2003-318334号公报
专利文献2:(日本)特开平7-142861号公报
专利文献3:(日本)特开平6-79689号公报
专利文献4:(日本)特开平10-22630号公报
但是,在图11(A)所示结构的基板100中,难以兼顾高耐压和小型化。具体而言,如上所述,第一侧面118及第二侧面120的大小为相同程度,两者的宽度L30为0.3mm左右。另外,为了确保耐压,从金属材料露出的基板100的端部和焊盘116需要一定程度的间隔。例如,两者间隔的距离L31为0.5mm左右。并且,由于第一侧面118及第二侧面120相等地向外侧倾斜并突出,与其相应的基板100的面积增大,装置整体的小型化变得困难。
另外,参照图11(B),若在基板100呈格子状地设置深度彼此相等的第一槽108,则在第一槽108彼此垂直交叉的部位,恐怕会导致产生金属毛刺。通过将气体或液体以高压喷射到基板100,可以在一定程度上除去该金属毛刺,但难以除去全部的金属毛刺。另外,若导电性金属毛刺残留于基板100,则导致金属毛刺附着于作为产品的电路装置,恐怕会引起短路。
发明内容
本发明是鉴于上述问题而作出的,其目的在于提供一种兼顾耐压及小型化的电路基板及其制造方法、电路装置及其制造方法。
本发明的电路基板具有:由金属构成的金属基板、覆盖所述金属基板上面的绝缘层、形成于所述绝缘层表面的导电图案,该电路基板的特征在于,所述金属基板的侧面包含从上面连续倾斜的第一侧面和从下面连续倾斜的第二侧面,在与由所述导电图案构成的焊盘靠近的所述金属基板的侧边,将所述第一侧面的宽度设为比所述第二侧面的短。
本发明的电路装置具有:由金属构成的金属基板、覆盖所述金属基板上面的绝缘层、形成于所述绝缘层表面的导电图案、与所述导电图案电连接的电路元件,该电路装置的特征在于,所述金属基板的侧面包含从上面连续倾斜的第一侧面和从下面连续倾斜的第二侧面,在与由所述导电图案构成的焊盘靠近的所述金属基板的侧边,将所述第一侧面的宽度设为比所述第二侧面的短。
本发明的电路基板的制造方法,其特征在于,具有如下工序:在能够分割为多个单元的基板上面形成构成各单元的导电图案;在所述基板上面,沿所述各单元的边界设置彼此垂直的第一槽及比所述第一槽浅的第二槽,在与所述第一槽相对的所述基板下面设置浅的第三槽,在与所述第二槽相对的所述基板下面设置比所述第三槽深的第四槽;在设有所述各槽的部位将所述基板分离为所述各单元。
本发明的电路装置的制造方法,其特征在于,具有如下工序:在能够分割为多个单元的基板上面形成构成各单元的导电图案;在所述基板上面,沿所述各单元的边界设置彼此垂直的第一槽及比所述第一槽浅的第二槽,在与所述第一槽相对的所述基板下面设置浅的第三槽,在与所述第二槽相对的所述基板下面设置比所述第三槽深的第四槽;将电路元件与所述各单元的所述导电图案电连接;在设有所述各槽的部位将所述基板分离为所述各单元。
根据本发明,金属基板的侧面由从上面连续倾斜的第一侧面和从下面连续倾斜的第二侧面构成,在焊盘靠近的侧边,使第一侧面的宽度变短。通过这种结构,可以将金属材料露出的金属基板的端面和焊盘分开来确保耐压。并且,可配置导电图案的电路基板上面的有效面积增大。
并且,对制造方法而言,在基板上面设置垂直的第一槽及第二槽时,将第二槽形成为比第一槽浅。由此,可以抑制在两者交叉的部位产生金属毛刺。
在本发明中,在基板的两面设置分离用的槽,在深的第一槽下方设置浅的第三槽,在浅的第二槽下方设置深的第四槽。由此,由于不在基板的同一部位设置深槽,故即便在形成这些槽的状态下也可将基板整体的机械强度保持在一定程度以上。因此,可以抑制基板在制造工序过程中的弯曲。
附图说明
图1是表示本发明的电路基板的图,(A)是立体图、(B)及(C)是剖面图;
图2是表示本发明的混合集成电路装置的图,(A)是立体图、(B)是剖面图;
图3是表示本发明的混合集成电路装置的图,(A)是立体图、(B)及(C)是剖面图;
图4是表示本发明电路装置的制造方法的图,(A)是平面图、(B)及(C)是立体图;
图5是表示本发明电路装置的制造方法的图,(A)是立体图、(B)及(C)是剖面图;
图6是表示本发明电路装置的制造方法的图,(A)是平面图、(B)是表示金属毛刺的图像;
图7是表示本发明电路装置的制造方法的剖面图;
图8是表示本发明电路装置的制造方法的图,(A)及(B)是剖面图;
图9是表示本发明制造装置的制造方法的剖面图;
图10是表示背景技术的电路装置的制造方法的图,(A)~(C)是剖面图;
图11(A)是表示背景技术的电路装置的剖面图,(B)是表示金属毛刺的图像。
附图标记说明
10电路基板         12金属基板
12A第一侧边        12B第二侧边
12C第三侧面        12D第四侧边
14绝缘层           16导电图案
18电路元件         20引线
22第一侧面         24第二侧面
26焊盘             28密封树脂
30混合集成电路装置 31电路装置
32金属基板         32A第一侧边
32B第二侧边        32C第三侧面
32D第四侧边        34导电图案
36色缘层           38开口部
40发光元件    42金属细线
44接合材料    46第一侧面
48第二侧面    50基板
52切割锯      54切割锯
56刀尖        58第一槽
60第二槽      62第三槽
64第四槽      66单元
68支承部      70圆形刀具
74上模        76下模
78型腔
具体实施方式
(第一实施方式:电路基板及电路基板的结构)
参照图1说明本实施方式的电路基板10的结构。图1(A)是从上方看电路基板10的立体图,图1(B)是图1(A)的B-B′线剖面图,图1(C)是图1(A)的C-C′线剖面图。
参照图1的各图,电路基板10其构成为具有:金属基板12、覆盖金属基板12上面的绝缘层14、形成于绝缘层14上面的规定形状的导电图案16。
金属基板12是以铝或铜等为主要材料的金属构成的基板,其平面大小例如为长×宽=1cm×2cm左右。另外,金属基板12的厚度例如为1.5mm左右。当金属基板12为由铝构成的基板时,金属基板12的上面及下面被通过阳极氧化而形成的氧化铝膜覆盖。
绝缘层14以覆盖金属基板12整个上面的方式形成,由大量填充粒状氧化铝等填料的树脂材料构成。绝缘层14的厚度例如为50μm左右。
导电图案16通过将贴合于绝缘层14上面的铜等导电箔蚀刻为规定形状而形成。参照图1(A),导电图案16构成连接电路元件的连接盘、将该连接盘彼此连接的配线。并且,由形成为焊盘状的导电图案16构成的焊盘26沿金属基板12的右侧侧边(第一侧边12A)设置。在该焊盘26固定有作为输入输出端子的引线。在该图中,虽然仅沿第一侧边12A设置焊盘26,但也可沿与第一侧边12A相对的第二侧边12B设置焊盘26。
参照图1(A),金属基板12是具有四个侧边的四边形,具体而言,具有:在纸面上横向相对的第一侧边12A及第二侧边12B、在纸面上纵向相对的第三侧边12C及第四侧边12D。第一侧边12A及第二侧边12B在长度方向相对,第三侧边12C及第四侧边12D在宽度方向相对。另外,在第一侧边12A及第二侧边12B、第三侧边12C及第四侧边12D,金属基板12的侧面形状不同。
参照图1(B)说明第一侧边12A及第二侧边12B的金属基板12的侧面形状。该剖面中的金属基板12的侧面构成向外侧突出的倾斜面。具体而言,金属基板12的侧面具有:从上面连续向外侧倾斜的第一侧面22、从下面连续向外侧倾斜的第二侧面24。另外,在第一侧边12A及第二侧边12B,第一侧面22的宽度构成为比第二侧面24的窄。具体而言,第一侧面22的宽度L1为0.1mm,与此相对,第二侧面24的宽度L2为0.4mm左右。并且,第一侧面22的厚度L3为0.2mm,第二侧面24的厚度为1.0mm左右。
在本实施例中,如上所述,通过将第一侧面22设为比第二侧面24小,从而抑制金属基板12的大型化,并确保焊盘26和金属基板12之间的耐压。具体而言,由于金属基板12的侧面为铝等金属材料露出的面,故若将焊盘26配置于绝缘层14的右端,则金属基板12的侧面和焊盘26恐怕会短路。另外,为了确保两者的耐压,使焊盘26从绝缘层14的右端分开并配置于内侧,则电路基板10上面的死区增大,装置的小型化变得困难。
因此,在本发明中,通过将第一侧面22设为比第二侧面24小,第一侧面22的宽度L1变窄。由此,可配置焊盘26等的电路基板10上面的有效面积增大,可抑制由于使焊盘26从绝缘层14端部分开而引起金属基板12面积增大。具体而言,若绝缘层14右端和焊盘26的间距L6设为0.8mm以上,则可确保足够的耐压。
参照图1(C),关于第三侧边12C及第四侧边12D(参照图1(A)),第一侧面22和第二侧面24的大小关系与第一侧边12A和第二侧边12B的相反。即,第一侧面22的宽度及厚度形成为比第二侧面24的大。具体而言,第一侧面的宽度L8为0.4mm左右、高度L9为1.0mm左右。第二侧面24的宽度L11为0.1mm左右、高度L10为0.2mm左右。
参照图2,接着说明适用上述电路基板10的混合集成电路装置30(电路装置)的结构。图2(A)是从上方看混合集成电路装置30的立体图,图2(B)是图2(A)的X-X′线剖面图。
参照图2(A)及图2(B),电路基板10的上面及侧面全部被密封树脂28覆盖。并且,与电路基板10上的导电图案16电连接的电路元件18也被密封树脂28覆盖。密封树脂28由混入了粒状氧化铝等填料的树脂材料构成。在此,作为密封树脂28的树脂材料,采用环氧树脂等热固性树脂或丙烯树脂等热塑性树脂。在此,为了提高散热性,金属基板12的下面未被密封树脂28密封而朝外部露出。但是,为了提高耐压性,也可利用密封树脂28覆盖金属基板12的下面。
在本实施方式中,金属基板12的侧面由向外侧突出的倾斜面即第一侧面22及第二侧面24构成。因此,作为倾斜面的第一侧面22及第二侧面24与密封树脂28之间,产生锚固效应(アンカ一効果),具有抑制密封树脂28和电路基板10剥离的优点。
在形成于电路基板10上面的焊盘26的上面,经由焊锡等导电性粘接材料,固定引线20的一端,引线20的另一端从密封树脂28向外部露出。如上所述,由于焊盘26从绝缘层14的端部(金属材料露出的金属基板12的侧面)充分离开,故可充分确保两者的耐压。因此,即便从引线20向焊盘26施加高电压,也可防止金属基板12和焊盘26的短路。
电路元件18经由焊锡等导电性粘接材料,安装于导电图案16的规定部位。作为电路元件18,可以全面采用无源元件、有源元件或树脂密封型封装。另外,安装作为功率类(パワ一系)的晶体管时,在固定于导电图案上的热沉上安装该元件。另外,IC等半导体元件经由金属细线与导电图案16连接。
进一步,参照图2(B),也可部分地除去绝缘层14而设置开口部,经由该开口部连接导电图案16和金属基板12。由此,可以将金属基板12设为固定电位(例如,电源电位或接地电位)。
在上述结构的混合集成电路装置30中可以内置各种电路。例如,通过形成于电路基板10上面的电路元件18及导电图案16构筑倒相电路、声频功率放大器等。
参照图3,说明其他形态的电路装置31的结构。图3(A)是从上方看电路装置31的立体图,图3(B)是图3(A)的B-B′线剖面图,图3(C)是图3(A)的C-C′线剖面图。
参照图3(A)及图3(B),电路装置31的基本结构与上述混合集成电路装置30共通,不同之处在于,多个发光元件40配置于金属基板32的上面。具体而言,电路装置31其构成为具有:由铝等金属构成的金属基板32、覆盖该金属基板32上面的绝缘层36、导电图案34、与导电图案34电连接的发光元件40。即,在此说明的电路装置31通过具有多个发光元件40而作为照明器件起作用。特别是,今后有希望用于房屋或大楼内的照明、采用了LED显示器的计算机的背光中。
参照图3(A),构成电路装置31的金属基板32的平面大小呈例如长×宽=0.5cm×20cm左右的极细长的四边形形状。另外,金属基板32具有:在宽度方向相对的第一侧边32A及第二侧边32B、在长度方向相对的第三侧边32C及第四侧边32D。
金属基板32的上面被绝缘层36覆盖,在该绝缘层36的上面形成导电图案34。参照图3(A),导电图案34沿金属基板32的长度方向配置成一列,配置于两端的导电图案34作为与外部连接的焊盘起作用。
在金属基板32的上面,安装有为LED的发光元件40,形成于发光元件40上面的电极经由金属细线42与导电图案34连接。在此,安装于金属基板32上面的发光元件40也可经由金属细线42及导电图案34,全部串联连接。
一般而言,LED装置具有两种类型。第一种类型为在芯片表面设有阳极电极和阴极电极的图3的类型。另外,第二种类型为在芯片表面设有阳极电极(或阴极电极),芯片背面设有阴极电极(或阳极电极)的类型。
LED的连接方法一般为串联连接,但有时也并联连接。因而,基于此,形成于金属基板32的导电图案不同。在此,由于其连接方法不是本发明的本质而省略,但在第二种类型的装置中,需要导电性岛部件(アイランド)。
发光元件40配置于部分地除去绝缘层36而设置的开口部38的内部,发光元件40直接安装于金属基板32的上面。在此,作为安装发光元件40所使用的接合材料44,采用焊锡等传热性好的材料。
参照图3(B),金属基板32的第一侧边32A的侧面由从上面连续向外侧倾斜的第一侧面46和从下面连续向外侧倾斜的第二侧面48构成。另外,与上述同样地,第一侧面46的宽度形成为比第二侧面48的窄。通过使第一侧面46的宽度变窄,可以使绝缘层36的左端和导电图案34充分隔开,并且,可以抑制金属基板32的平面大小。绝缘层36的左端和导电图案34的间距L12例如为0.8mm左右。
另外,虽然未图示,但图3(A)所示的金属基板32的第二侧边32B的结构也与第一侧边32A相同。
参照图3(C),在长度方向的第三侧边32C及第四侧边32D,第一侧面46形成为比第二侧面48大。
(第二实施方式:电路基板及电路装置的制造方法)
在本实施方式中,参照图4以后的附图说明电路基板及电路装置的制造方法。
参照图4,首先在大型基板50的上面及下面形成具有V字形剖面形状的槽。参照图4(A),基板50是可形成多个电路基板的大型基板,根据形成的电路基板的大小,规定切割线为格子状。在此,在纸面上,规定切割线D1为横向,规定切割线D2为纵向。在此,作为基板50采用由铝等金属构成的基板,但作为基板50的材料,也可采用玻璃环氧等树脂材料或陶瓷。
参照图4(B),使用切割锯52、54沿上述切割线进行切割,在基板50的上面及下面设置具有V字形剖面形状的槽。在此,使用高速旋转的切割锯52、54,沿切割线D1在基板50的上面及下面同时形成槽。结束沿切割线D1的切割之后,沿切割线D2进行切割。通过该工序,在基板50的上面及下面呈格子状地形成槽。另外,参照图4(C),切割锯52、54的刀尖56呈与形成的槽形状对应的V字形。
参照图5说明由上述工序形成槽的基板50的形状。图5(A)是表示在前工序中形成槽的基板50的立体图,图5(B)是图5(A)的B-B′线剖面图,图5(C)是图5(A)的C-C′线剖面图。
参照图5(A),在基板50上面呈格子状地形成第一槽58及第二槽60。在此,第二槽60形成为比第一槽58浅。在基板50下面,在与上面的第一槽58及第二槽60对应的部位形成第三槽62及第四槽64。在此,与第一槽对应设置的第三槽62形成为比与第二槽60对应设置的第四槽浅。
另外,在基板50的上面,由第一槽58及第二槽60包围的区域为一个单元66,在每个该单元66形成相同形状的导电图案(未图示)。
参照图5(B),在各单元66的边界,从上面形成第二槽60,从下面形成第四槽64。在此,第二槽60形成为比第四槽64浅。具体而言,较浅形成的第二槽60的宽度L20为0.2mm左右,深度L21为0.2mm左右。另一方面,从基板50下面形成的第四槽64的宽度L24为0.8mm左右,深度L23为1.0mm左右。另外,相对于基板50的厚度方向,未形成两槽的部分的厚度L22为0.4mm左右。
参照图5(C),在此,从上面形成的第一槽58比从下面形成的第三槽62更深地形成。第一槽58的大小与图5(B)所示的第四槽64相同,第三槽62的大小与图5(B)所示的第二槽60相同即可。
参照图6说明由上述工序形成各槽的基板50的结构。图6(A)是表示基板50的平面图,图6(B)是对第一槽58和第二槽60的交叉部位进行拍摄的图像。
参照图6(A),沿形成于基板50上面的各单元66的边界,呈格子状地形成第一槽58和第二槽60。在纸面上,在纵向形成宽度为0.8mm左右的宽的第一槽58,在横向形成宽度为0.2mm左右的窄的第二槽60。另外,各单元66在纸面上,在横向为细长矩形,沿上方的侧边形成有多个焊盘26。即,在本工序中,沿焊盘26整齐排列的单元66的长度方向,设置宽度窄的第二槽60。由此,宽度窄的第二槽60占有的面积小,故可以使焊盘60从单元66的端部离开。
即,从引线(或引线用焊盘)到向左右延伸的第二槽60的距离,与窄的第二槽60宽度相应地设为较长。因此,由于距离变长,故可谋求提高引线和基板之间的耐压。另外,在图6的情况下,由于各单元的长边部位的槽的宽度形成为较窄,故可扩大金属基板表面的安装面积。
在图3中,与此相反,长边部位的槽的宽度较宽。因此,无助于扩大金属基板的安装面积。但设于左右的引线端子和金属基板侧面的Al露出部分的距离设为较长。在此,相比扩大面积而更重视提高耐压,其结果是形成该结构。
参照图6(B),在本工序中,由于第一槽58和第二槽60的深度或宽度差别很大,故在两者交叉的部位可以抑制产生金属毛刺。另外,即便在两者交叉的部位产生金属毛刺,其量与现有例相比也是非常少的。因此,可以抑制因导电性金属毛刺而引起的短路等。另外,参照图6(B),通过使形成于第二槽60下方的第四槽64(参照图5(B))和第一槽58交叉,形成贯通基板50的孔部。
在此,参照图5(B)及图5(C),通过调整在厚度方向较深形成的第一槽58及第四槽64的深度,可以进一步抑制金属毛刺的产生。具体而言,将图5(B)所示的第四槽64的深度L23设为基板50厚度的一半以下程度(例如0.7mm)。并且将图5(C)所示的第一槽58的深度同样地设为0.7mm左右。由此,由于第一槽58和第四槽64加在一起的长度比基板50的厚度(例如1.5mm)短,故在两者交叉的部位不会形成图6(B)所示的孔部。其结果是,可以进一步增强使金属毛刺降低的效果。另外,通过如上所述调整第四槽64的深度,未形成槽的部分的剩余厚度L22(参照图5(B))例如为0.6mm左右。
参照图7,接着将电路元件18配置于基板50的各单元并进行连接。作为安装的电路元件18,采用晶体管或IC等有源元件、芯片电阻或芯片电容等无源元件。安装电路元件18时使用导电膏或焊锡等导电性粘接材料。另外,形成于半导体元件上面的电极和导电图案16经由金属细线连接。在此,进行安装的本工序保持各单元66连接的状态而进行安装,但也可在进行本工序的安装之前,将基板50分离为各单元66。由此,构成图1所示结构的电路基板10。
参照图8,接着将基板50分离为各单元66。各单元66的分离可考虑在单元66彼此的边界使基板50弯折而进行分离的方法和使用锋利的刀具的方法。
参照图8(A),说明通过使基板50弯折而将各单元66分割的方法。在该方法中,在纸面上以左侧形成有第二槽60及第四槽64的部位构成支点的方式,将基板50部分弯折。由于形成有第二槽60及第四槽64的部位仅在未形成两槽的厚度部分进行连接,故通过在该部位进行弯折,从而可以从该连接部分容易地分离基板50。另外,在进行弯折时保持基板50的侧面,以使形成于基板50上面的电路不被破坏。
参照图8(B),说明利用圆形刀具70分割基板50的方法。前端锋利形成的圆盘状圆形刀具70旋转自如地设置于支承部68。通过使圆形刀具70挤压第二槽60并移动支承部68,从而除去第二槽60和第四槽64之间的基板50的剩余厚度部分。
另外,上述单元66的分离也可在形成有图5(A)所示的第一槽58和第三槽62的部位进行。并且,作为分离各单元66的方法,除上述方法之外,也可采用激光照射、冲压等。
参照图9,接着将由上述工序分离后的金属基板12密封。在本工序中,通过使用由上模74和下模76构成的模具72的传递模塑法(トランスフア一モ一ルド),将电路元件18及金属基板12密封。
在本工序中,首先,在形成于金属基板12上面的焊盘26,经由焊锡固定引线20之后,将金属基板12收纳于模具72的型腔78内。接着,通过从未图示的浇口向型腔78内注入液状的热固性树脂,从而将电路元件18和金属基板12的上面及侧面密封。在此,也可替换密封树脂28的树脂密封而采用适用盒部件的密封结构。
通过以上工序,制造图2所示的混合集成电路装置30。另外,图3所示的电路装置31的制造方法也与上述方法基本相同。

Claims (7)

1.一种电路基板的制造方法,其特征在于,具有如下工序:在能够分割为多个单元的基板上面形成构成各单元的导电图案;在所述基板上面,沿所述各单元的边界设置彼此垂直的第一槽及比所述第一槽浅的第二槽,在与所述第一槽相对的所述基板下面设置浅的第三槽,在与所述第二槽相对的所述基板下面设置比所述第三槽深的第四槽;在设有所述各槽的部位将所述基板分离为所述各单元。
2.如权利要求1所述的电路基板的制造方法,其特征在于,在形成所述导电图案的工序中,由所述导电图案构成的焊盘沿所述单元的长度方向的侧边设置,在设置所述各槽的工序中,沿所述单元的长度方向设置所述第二槽,沿所述单元的宽度方向设置所述第一槽。
3.如权利要求1所述的电路基板的制造方法,其特征在于,所述第一槽及所述第四槽的深度设为所述基板厚度的一半以下。
4.一种电路装置的制造方法,其特征在于,具有如下工序:在能够分割为多个单元的基板上面形成构成各单元的导电图案;在所述基板上面,沿所述各单元的边界设置彼此垂直的第一槽及比所述第一槽浅的第二槽,在与所述第一槽相对的所述基板下面设置浅的第三槽,在与所述第二槽相对的所述基板下面设置比所述第三槽深的第四槽;将电路元件与所述各单元的所述导电图案电连接;在设有所述各槽的部位将所述基板分离为所述各单元。
5.一种电路基板,其具有:由金属构成且具有四个侧面的金属基板、覆盖所述金属基板上面的绝缘层、形成于所述绝缘层表面的导电图案,该电路基板的特征在于,
所述金属基板的侧面包含从上面连续倾斜的第一倾斜面和从下面连续倾斜的第二倾斜面,所述金属基板具有:相对的第一侧面及第二侧面、相对的第三侧面及第四侧面,在所述第一侧面及第二侧面,所述第一倾斜面的宽度比所述第二倾斜面的短,在所述第三侧面及所述第四侧面,第一倾斜面的宽度比所述第二倾斜面的长。
6.如权利要求5所述的电路基板,其特征在于,所述第一侧面及所述第二侧面为在所述金属基板的长度方向相对的侧面,所述第三侧面及所述第四侧面为在所述金属基板的宽度方向相对的侧面。
7.如权利要求5所述的电路基板,其特征在于,在沿所述第一侧面或所述第二侧面的所述绝缘层上面,设有多个焊盘。
CN2010102434030A 2007-12-26 2008-12-24 电路基板及其制造方法、电路装置及其制造方法 Expired - Fee Related CN101945536B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007334237A JP5108496B2 (ja) 2007-12-26 2007-12-26 回路基板およびその製造方法、回路装置およびその製造方法
JP334237/07 2007-12-26

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN2008101852906A Division CN101471316B (zh) 2007-12-26 2008-12-24 电路基板及其制造方法、电路装置及其制造方法

Publications (2)

Publication Number Publication Date
CN101945536A true CN101945536A (zh) 2011-01-12
CN101945536B CN101945536B (zh) 2012-11-28

Family

ID=40797189

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2008101852906A Expired - Fee Related CN101471316B (zh) 2007-12-26 2008-12-24 电路基板及其制造方法、电路装置及其制造方法
CN2010102434030A Expired - Fee Related CN101945536B (zh) 2007-12-26 2008-12-24 电路基板及其制造方法、电路装置及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2008101852906A Expired - Fee Related CN101471316B (zh) 2007-12-26 2008-12-24 电路基板及其制造方法、电路装置及其制造方法

Country Status (4)

Country Link
US (1) US7964957B2 (zh)
JP (1) JP5108496B2 (zh)
KR (1) KR101077416B1 (zh)
CN (2) CN101471316B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103208466A (zh) * 2012-01-16 2013-07-17 三菱电机株式会社 半导体装置及其制造方法
CN103999556A (zh) * 2011-12-22 2014-08-20 奥斯兰姆奥普托半导体有限责任公司 连接载体、光电子器件装置和照明设备
CN107241857A (zh) * 2017-06-27 2017-10-10 华为技术有限公司 一种印刷电路板和通信设备
CN110366318A (zh) * 2019-07-16 2019-10-22 深圳市星河电路股份有限公司 一种减小v-cut线到导线间距的加工工艺

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8471443B2 (en) 2009-11-09 2013-06-25 Lg Innotek Co., Ltd. Lighting device
US8829771B2 (en) 2009-11-09 2014-09-09 Lg Innotek Co., Ltd. Lighting device
US8975535B2 (en) 2009-12-24 2015-03-10 Kyocera Corporation Many-up wiring substrate, wiring substrate, and electronic device
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
JP5283195B2 (ja) * 2010-09-07 2013-09-04 シーシーエス株式会社 Led配線基板及び光照射装置
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8487426B2 (en) * 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
DE102011018295B4 (de) 2011-04-20 2021-06-24 Austriamicrosystems Ag Verfahren zum Schneiden eines Trägers für elektrische Bauelemente
JP6006474B2 (ja) * 2011-04-25 2016-10-12 日本特殊陶業株式会社 配線基板、多数個取り配線基板、およびその製造方法
US8649820B2 (en) 2011-11-07 2014-02-11 Blackberry Limited Universal integrated circuit card apparatus and related methods
USD703208S1 (en) 2012-04-13 2014-04-22 Blackberry Limited UICC apparatus
US8936199B2 (en) 2012-04-13 2015-01-20 Blackberry Limited UICC apparatus and related methods
USD701864S1 (en) * 2012-04-23 2014-04-01 Blackberry Limited UICC apparatus
JP2014053506A (ja) * 2012-09-07 2014-03-20 Toshiba Corp 半導体発光装置及び発光モジュール
CN103021891B (zh) * 2012-12-27 2017-04-26 中国电子科技集团公司第四十一研究所 一种混合集成电路金属化互联方法
US9831144B2 (en) * 2013-08-28 2017-11-28 Qubeicon Ltd. Semiconductor die and package jigsaw submount
JP6210818B2 (ja) * 2013-09-30 2017-10-11 三菱電機株式会社 半導体装置およびその製造方法
KR102198858B1 (ko) 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
JP6419611B2 (ja) * 2015-03-12 2018-11-07 株式会社東芝 プリント基板
JP2017010984A (ja) * 2015-06-17 2017-01-12 日本電産サンキョー株式会社 回路基板
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
JP6589631B2 (ja) * 2015-12-25 2019-10-16 富士電機株式会社 半導体装置
KR102021800B1 (ko) * 2016-04-22 2019-09-17 쿄세라 코포레이션 멀티피스 배선기판, 배선기판 및 멀티피스 배선기판의 제조 방법
US9991193B2 (en) 2016-06-15 2018-06-05 Advanced Semiconductor Engineering, Inc. Semiconductor device package
DE102019121449A1 (de) * 2019-08-08 2021-02-11 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur vereinzelung von bauteilen aus einem bauteilverbund sowie bauteil

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3820153A (en) * 1972-08-28 1974-06-25 Zyrotron Ind Inc Plurality of semiconductor elements mounted on common base
JPS5821195Y2 (ja) * 1980-01-23 1983-05-04 松下電器産業株式会社 シ−ト状アルミナ基板の分割用スリット構造
JPH0679689A (ja) 1992-09-03 1994-03-22 Fujitsu Ltd プリント基板分割機
US5294826A (en) * 1993-04-16 1994-03-15 Northern Telecom Limited Integrated circuit package and assembly thereof for thermal and EMI management
JP2923728B2 (ja) 1993-11-15 1999-07-26 富士通電装株式会社 金属ベース配線基板の製造方法
JPH09162507A (ja) * 1995-12-08 1997-06-20 Nippon Seiki Co Ltd 金属ベースプリント基板
JP2755252B2 (ja) * 1996-05-30 1998-05-20 日本電気株式会社 半導体装置用パッケージ及び半導体装置
JPH1022630A (ja) 1996-06-28 1998-01-23 Nippon Seiki Co Ltd 金属ベースプリント基板の分割方法
JP3896029B2 (ja) * 2002-04-24 2007-03-22 三洋電機株式会社 混成集積回路装置の製造方法
JP2004006585A (ja) * 2002-04-24 2004-01-08 Sanyo Electric Co Ltd 混成集積回路装置の製造方法
JP4039881B2 (ja) 2002-04-24 2008-01-30 三洋電機株式会社 混成集積回路装置の製造方法
JP2005123606A (ja) * 2003-09-25 2005-05-12 Sanyo Electric Co Ltd 混成集積回路装置およびその製造方法
US7232957B2 (en) * 2003-09-25 2007-06-19 Sanyo Electric Co., Ltd. Hybrid integrated circuit device and method of manufacturing the same
JP2006100750A (ja) * 2004-09-30 2006-04-13 Sanyo Electric Co Ltd 回路装置およびその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103999556A (zh) * 2011-12-22 2014-08-20 奥斯兰姆奥普托半导体有限责任公司 连接载体、光电子器件装置和照明设备
US9521747B2 (en) 2011-12-22 2016-12-13 Osram Opto Semiconductors Gmbh Connection board, optoelectronic component arrangement and illumination device
CN103999556B (zh) * 2011-12-22 2018-09-14 奥斯兰姆奥普托半导体有限责任公司 连接载体、光电子器件装置和照明设备
CN103208466A (zh) * 2012-01-16 2013-07-17 三菱电机株式会社 半导体装置及其制造方法
CN103208466B (zh) * 2012-01-16 2016-03-30 三菱电机株式会社 半导体装置及其制造方法
CN107241857A (zh) * 2017-06-27 2017-10-10 华为技术有限公司 一种印刷电路板和通信设备
CN107241857B (zh) * 2017-06-27 2019-08-13 华为技术有限公司 一种印刷电路板和通信设备
US11019724B2 (en) 2017-06-27 2021-05-25 Huawei Technologies Co., Ltd. Printed circuit board and communications device
CN110366318A (zh) * 2019-07-16 2019-10-22 深圳市星河电路股份有限公司 一种减小v-cut线到导线间距的加工工艺
CN110366318B (zh) * 2019-07-16 2021-05-11 深圳市星河电路股份有限公司 一种减小v-cut线到导线间距的加工工艺

Also Published As

Publication number Publication date
JP2009158687A (ja) 2009-07-16
KR20090071406A (ko) 2009-07-01
CN101471316A (zh) 2009-07-01
CN101471316B (zh) 2012-05-30
US20090166895A1 (en) 2009-07-02
US7964957B2 (en) 2011-06-21
KR101077416B1 (ko) 2011-10-26
CN101945536B (zh) 2012-11-28
JP5108496B2 (ja) 2012-12-26

Similar Documents

Publication Publication Date Title
CN101945536B (zh) 电路基板及其制造方法、电路装置及其制造方法
CN102522375B (zh) 半导体装置、半导体装置的制造方法及引线框
CN100466241C (zh) 半导体器件
CN1190999C (zh) 电子元件设备及其制造方法
CN1961422A (zh) 电路装置及其制造方法
CN101290920B (zh) 半导体装置
JP2011049575A (ja) ワンパッケージ化されたダイを有する半導体装置
CN1461053A (zh) 导线接合性增强的半导体器件组件
CN1705105A (zh) 电路装置及其制造方法
CN102548214A (zh) 电路装置及其制造方法
CN101640178B (zh) 半导体装置、半导体装置的制造方法及引线框
CN1474453A (zh) 集成电路和分层引线框封装
CN107516764A (zh) 天线结构及其制作方法
JP3842229B2 (ja) 回路モジュール
TWI248175B (en) Semiconductor device
JP2010034348A (ja) 半導体装置および半導体モジュール
KR20130086059A (ko) 다층 기판의 칩-집적된 관통 도금
CN100555609C (zh) 混合集成电路装置及其制造方法
JP2012165329A (ja) 通信モジュール
CN100336209C (zh) 混合集成电路装置的制造方法
CN201306682Y (zh) 一种可散热式led模组板
JP4253183B2 (ja) 電力用半導体モジュール
JP4141789B2 (ja) 電力用半導体装置
CN102117877B (zh) 半导体芯片组体
CN101308894B (zh) 发光二极管支架的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20121128

Termination date: 20211224