CN101836257B - 三维存储器模块架构 - Google Patents

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Abstract

本发明的各个实施例涉及堆叠的存储器模块。在本发明的一个实施例中，存储器模块(100，600，1200，1400)包括至少一个存储器-控制器层(102，602，1204，1402)，该存储器-控制器层与至少一个存储器层相堆叠。细小间距的贯通孔(例如硅贯通孔)(114，116)穿过该叠层与该至少一个存储器控制器的表面近似垂直地延伸，从而在该至少一个存储器控制器(401-404)和该至少一个存储器层之间提供电子通信。此外，存储器-控制器层包括至少一个外部接口，该接口被配置为向存储器模块传输数据并从存储器模块传输数据。另外，存储器模块可包括光学层(602，1202)。光学层可包括在该叠层中，并具有总线波导，该总线波导用来向该至少一个存储器控制器传输数据并从该至少一个存储器控制器传输数据。该外部接口可以是与光学层对接的光学外部接口。

Description

三维存储器模块架构
相关申请的交叉引用
本专利申请可包含与下列专利申请有关的主题，这些专利申请的全部以引用的方式并入本文中：(1)题为“PHOTONIC INTERCONNECTS FORCOMPUTER SYSTEM DEVICES”的美国专利申请，其发明人为Raymond GBeausoleil，Marco Fiorentino，Norman Paul Jouppi，Qianfan Xu，Robert SamuelSchreiber和Nathan Lorenzo Binkert，代理人案号为200704210-1；以及(2)题为“THREE-DIMENSIONAL DIE STACKS WITH INTER-DEVICE ANDINTRA-DEVICE OPTICAL INTERCONNECT”的美国专利申请，其发明人为Nathan Lorenzo Binkert，Norman Paul Jouppi，Alan Lynn Davis和Raymond GBeausoleil，代理人案号为200701582-1。
技术领域
本发明的实施例涉及堆叠的三维存储器模块。
背景技术
所有计算机系统固有的公共问题是需要在不用相应增加能耗或成本的情况下提高主存储器系统的性能。电子通信架构尽力在提高电子系统性能的需求以及解决更低的功耗、更小的波形因数和更低的电磁辐射这两部分之间寻求平衡。降低计算机系统中功耗的同时应对可缩放性的更佳解决方案是所期望的。但是，这些问题的典型电子解决方案通常增加了存储器模块的成本，或者是因为增加了引脚数量和/或管芯面积，或者是增加了功耗，功耗增加的主要原因是需要通过长导线来通信。
计算机系统中的主存储器系统的典型实施方式示例是能够利用一个或多个双列直插存储器模块(“DIMM”)来实现的主存储器系统。DIMM是一种包含若干分立的、动态随机访问存储器(“DRAM”)芯片的小电路板，所述芯片使用在系统板上形成一个或多个信道的电子互连而连接到存储器控制器。有多种方法来增强主存储器性能，例如增加容量，增加信道数量，增加DRAM存储体(bank)或DRAM列(rank)的数量，提高带宽，减少等待时间，或这些方式的某种组合。但是，这些问题的典型电子解决方案通常会增加存储器模块的成本，或者是因为增加了引脚数量和/或管芯面积，或者是增加了功耗。正如上述提到的那样，增加功耗的主要原因是需要通过长导线来通信。增加前端总线速度也导致了接口功耗的线性增加。在增加的前端总线速度下增加DIMM列的数量所带来的附加互连问题在于：信号定时和噪声在连接多个DIMM的多点(multi-drop)导线中成为问题。这种所谓的“短截线电子器件”(“stub electronics”)问题已导致存储器总线被需要附加的外部缓冲器来与DRAM对接的点对点存储器信道所代替。但是，大多数DRAM方面的努力都集中在创建具有DIMM到处理器芯片的电互连的更高密度存储器设备，而非DIMM替代。
所期望的是一种存储器模块架构，其提供高速、高带宽互连，而无需考虑附加的引脚和长导线所引起的功率及成本并且还保持信号完整性。
发明内容
本发明的各个实施例涉及堆叠的存储器模块。在本发明的一个实施例中，存储器模块包括含有至少一个存储器控制器的存储器-控制器层。该存储器模块包括与存储器-控制器层堆叠在叠层中的至少一个存储器层。至少一组贯通孔穿过叠层与该至少一个存储器控制器的表面近似垂直地延伸。该通孔在该至少一个存储器控制器和该至少一个存储器层之一之间提供电子通信。此外，贯通孔与该叠层的层中的一个或多个元件可以间距匹配(pitch match)。这种元件的一些示例可以是存储器层中的位线、感测放大器以及输入/输出缓冲器。
在根据本发明的另一实施例中，存储器模块还包括光学层。在一个实施例中，光学层是存储器模块的叠层中的层，并且还含有至少一个总线波导，该总线波导被配置为向该至少一个存储器-控制器层传输数据以及从该至少一个存储器-控制器层传输数据。此外，光学层可被定位于存储器控制器层和该至少一个存储器层之间，且贯通孔延伸穿过光学层。
附图说明
图1显示了根据本发明实施例的第一三维电子存储器模块的横截面图。
图2A显示了根据本发明实施例的于图1中所示的存储器模块中的存储器层的架构。
图2B显示了根据本发明实施例的通过匹配各种元件的间距来最小化导线长度的位线，感测放大器，输入/输出驱动器和贯通孔的布置的示意表示。
图3A-3B显示了根据本发明实施例的可以布置四个存储体、两个数据贯通孔、以及地址和控制贯通孔的两种可能方式。
图4显示了根据本发明实施例的于图1中所示的存储器模块中的存储器-控制器层的架构。
图5显示了根据本发明实施例的于图1中所示的存储器模块的分解等距视图。
图6显示了根据本发明实施例的第二三维光学存储器模块的横截面图。
图7显示了根据本发明实施例的于图6中所示的存储器模块的光学层的架构。
图8显示了根据本发明实施例的于图6中所示的存储器模块的存储替控制器层的架构。
图9显示了根据本发明实施例的于图6中所示的存储器模块的分解等距视图。
图10A-10B显示了根据本发明实施例的其中可以布置光学层的总线波导和四个电光接口的两个示例。
图11A显示了根据本发明实施例的用两个分离总线波导实现的三维存储器模块的光学层。
图11B显示了根据本发明实施例的用多个分支总线波导实现的三维存储器模块的光学层。
图12显示了根据本发明实施例的第三三维电子存储器模块的横截面图。
图13显示了根据本发明实施例的光学层的顶视图。
图14显示了根据本发明实施例的第四三维电子存储器模块的横截面图。
具体实施方式
本发明的实施例涉及堆叠的三维存储器模块，其包含多条内部数据总线以降低内部互连延迟。通过使用硅贯通孔来实现该多条内部数据总线，以允许将存储器模块组织为许多小的高带宽子块，从而导致缩短的访问时间以及降低的功耗。
图1显示了根据本发明实施例的三维电子存储器模块(“存储器模块”)100的横截面图。在图示的示例中，存储器模块100包括置于封装体104的顶面上的存储器-控制器层102，以及置于存储器-控制器层102的顶面上的八个单独的存储器层105-112的叠层。存储器层105-112可以是诸如DRAM的易失性存储器层，非易失性存储器层，或者易失性与非易失性存储器层的组合。存储器-控制器层102和存储器层105-112是由贯通孔连接的互补金属氧化物半导体(“CMOS”)硅器件，所述贯通孔例如是金属化通孔或硅贯通孔，该贯通孔与存储器-控制器层102近似垂直。图1揭示了多个贯通孔中的两个114和116，它们穿过每个存储器层105-112、与存储器-控制器层102的顶面近似垂直地延伸。这些贯通孔是使得能够在存储器层105-112和存储器-控制器层102之间传输地址、控制、以及数据电子信号的总线。存储器控制器层102包括至少一个高速外部电子接口(未示出)以用来在存储器模块100和处理器(未示出)间传输数据。优选地，每一层是厚度在近似25-50微米之间变化的管芯层。
图2A显示了根据本发明实施例的存储器模块100中的存储器层105的架构。存储器层105包含十六个存储体，八组数据贯通孔，以及四组地址和控制贯通孔。存储器层105也代表了其余存储器层106-112的架构平面布置图。虽然在存储器层105中未示出，但是每个存储体包括存储器阵列，行解码器，列解码器，以及感测放大器(“读出放大器”)。存储器层的存储体包括多个布置成行和列的存储器单元，并且每个存储器单元存储由一条位线和一条字线提供的数据。存储器层105的这十六个存储体被布置成四个区域。区域是与一组或多组数据贯通孔以及与一组或多组地址和控制贯通孔进行电子通信的若干存储体。每组数据贯通孔以及每组地址和控制贯通孔被限于存储器层105的子区域。例如，虚线矩形202识别了存储器层105的区域，该区域包括四个存储体204-207，两组数据贯通孔208和209，以及一组地址和控制贯通孔210。存储体204和205与数据贯通孔208进行电子通信，并且存储体206和207与数据贯通孔209进行电子通信。数据贯通孔208提供两个存储体204和205与存储器控制器(未示出)之间的数据传输，而数据贯通孔209提供两个存储体206和207与同一存储器控制器之间的数据传输。此外，区域202中的所有四个存储体204-207与地址和控制贯通孔210进行电子通信，以便传送存储于存储体204-207中的数据的物理地址，发送和接收来自于存储器控制器的命令，以及获取来自存储体的状态信号，例如指示存储器控制器是正在从存储体204-207中的存储器读取数据还是正在向其写入数据的信号。
需注意的是，为了最小化存储体和数据贯通孔总线之间的互连距离，可将数据贯通孔布置为与和存储体之间双向传输数据的输入/输出逻辑以及感测放大器(未示出)成一直线。可选择贯通孔的间距以增加数据总线宽度，并且因此增加去往以及来自任意单独存储体的可用带宽。术语“间距”指的是贯通孔的中心到中心的间隔，其中贯通孔可以以近似规则的模式布置。细小间距是优选的。可使用小于近似50微米的间距，或者优选地使用近似25微米的间距。近似25微米的间距比典型的存储体位线的间距要大，所述典型的存储体位线的间距可以是近似0.1微米。结果，在某些实施例中，可配置存储器层架构以使得若干位线共享同一贯通孔。例如，可配置DRAM存储器层以使得256条位线共享同一贯通孔。因此，位线块近似为25.6微米宽。贯通孔可间隔近似25.6微米以使得贯通孔和位线间距匹配。间距匹配可认为是两种或更多种不同类型的物体被按同一间距排列以使得它们之间的布线最小化，并且布线图案是等同和重复的。在其他实施例中，近似为12微米的甚至更细小的间距可导致沿存储体边缘定位的贯通孔加倍，其将使得从存储器到存储器控制器的存储器带宽加倍。在存储器层105的四个子区域的每个子区域中布置四个存储体，两组数据贯通孔以及该组地址和控制贯通孔使得缓冲器中的感测放大器与数据贯通孔之间的互连距离最小化。例如，配置存储体204和205以使得感测放大器212和214与数据贯通孔208之间的互连距离处于最小值。
图2B示出了根据本发明实施例的通过匹配各种元件的间距来最小化导线长度的位线，感测放大器，输入/输出驱动器和硅贯通孔的布置的示意表示。每条位线连接到感测放大器。例如，位线220-225连接到感测放大器230-235。每个感测放大器放大与出自位线的位相关的电压，这有助于降低延时和功耗。然后来自感测放大器的输出被传输到对应的多路复用器，多路复用器将来自感测放大器的输出组合成单一的选择数据输出。例如，来自感测放大器230-235的输出被传输到多路复用器240并被组合成选择数据输出242。来自于每个多路复用器的选择数据输出由对应的输入/输出缓冲器(诸如输入/输出缓冲器244)缓冲，且通过所连接的贯通孔(诸如贯通孔246)而传输到对应的存储器控制器。可布置位线、感测放大器、输入/输出缓冲器以及贯通孔的在硅上的物理布局，使得每个的间距几乎等于其他的间距或者是其他间距的倍数，以便布线图在存储器阵列的所有数据贯通孔上规则地重复。
除了匹配位线和贯通孔之间的间距以达到最佳布局外，还可能存在贯通孔和位线的带宽之间的匹配。例如，假设图2B中显示的位线的示意表示包括位于簇(mat)250中的512行位线，且以200MHz的存储器时钟速率向这些位线发信号。簇250还包括两个贯通孔246和248，以近似3.2GHz的高得多的数据时钟速率向其发信号。因为数据时钟和存储器时钟之间的发信号速率之比为16∶1，所以在每个数据时钟上，来自簇250的多个位可以在贯通孔246和248上被时分复用。对于每个数据时钟周期来说，从簇250中读出32位，且在每个贯通孔上读取16位。因此，可在16个数据时钟周期中从簇250读出整个高速缓存线。这种方法的好处在于节省了大量的功率，因为从簇250中读出的所有位都被使用。但在传统的DRAM中，多个簇被访问且将典型地驱动其内容到4096位的行缓冲器，但是在给定的数据传输期间，在对于特定DRAM部件的任意列访问中，这4096位中只有8位被驱动到芯片输出。多个数据传输周期可以与给定的列访问有关。例如，如果列大小是16字节(128位)且典型的DRAM信道大小是64位，则每个列地址命令将伴随有两个数据传输周期。在此示例中，若高速缓存线大小为64字节(512位)而列大小为16字节(如上所述)，则传送单个高速缓存线需要4个列访问命令(或8个数据传输周期)。在本发明中，访问整个高速缓存线只需要单个命令，因此降低了控制开销和等待时间。另外，本发明将利用读入到行缓冲器中的所有位而非一小部分(64位，其导致显著地节省了功率)。
虽然图2显示的位于存储器层105的四个区域中的存储体、数据贯通孔、以及地址和控制贯通孔的布置表示了这些器件的最优布置，但同样器件的其他布置也是可能的。图3A-3B仅显示了根据本发明实施例的可以布置四个存储体204-207、两个数据贯通孔208和209、以及地址和控制贯通孔210的两种可能的方式。在其他实施例中，构成区域的存储体、数据贯通孔、以及地址和控制贯通孔可具有任意数量的不同的适当布置。此外，存储器层的区域不限于四个存储体、两组数据贯通孔、以及一组地址和控制贯通孔。在其他实施例中，区域可具有与任意数目的数据贯通孔组以及任意数目的地址和控制贯通孔组进行电子通信的任意数量的存储体。在其他实施例中，存储器层可被配置为具有一个、两个、三个、五个、九个、十六个、或任意数目的区域，每个区域具有任意适当数量的存储体、数据贯通孔组、以及地址和控制贯通孔组。区域可被布置成方形(如图2所示)，矩形，行，或者布置成其他任意合适的区域布置。在其他实施例中，存储器模块100中存储器层的数量可根据需要减少或增加。
图4显示了根据本发明实施例的存储器模块100中的存储器-控制器层102的架构。存储器-控制器层102包括四个存储器控制器401-404。每个存储器控制器与两组数据贯通孔以及一组地址和控制贯通孔进行电子通信，而所述数据贯通孔以及地址和控制贯通孔又与存储器层105-112每一个中的特定区域的四个存储体进行电子通信。例如，存储器控制器402与数据贯通孔208和209以及地址和控制贯通孔210进行电子通信。
图5显示了根据本发明实施例的存储器模块100的分解等距视图。存储器层105和存储器-控制器层102显示为与其余的存储器层106-112分离，以便揭示存储器-控制器层102中的存储器控制器401-404与存储器层105-112的区域的对准。图5也揭示了数据贯通孔组以及地址和控制贯通孔组是穿过存储器层105-112、近似垂直于存储器控制器401-404延伸的总线。通过两组数据贯通孔及一组地址和控制贯通孔，每个存储器层中的每个区域的存储体与四个存储器控制器之一进行电子通信。例如，如图5所示，通过数据贯通孔208和209及地址和控制贯通孔210，存储器控制器402可与区域202中的存储体204-207进行电子通信，而通过相同的数据贯通孔208和209及相同的地址和控制贯通孔210，存储器控制器402可与存储器层112中区域506的四个存储体501-504进行电子通信。每个存储器控制器调节去往和来自位于每个存储器控制器上方的每个区域的电子耦合的存储体的数据流。例如，存储器控制器402调节去往和来自区域202中的存储体204-207的数据流，去往和来自存储器层112的区域506中的存储体501-504的数据流，以及去往和来自位于区域202和506之间的存储器层106-111中的区域的数据流。
存储器-控制器层102中存储器控制器的数量和布置由每个存储器层中区域的数量和布置来确定。例如，扩展每个存储器层105-112以包含附加的五个区域将导致扩展存储器-控制器层102以包含附加的五个存储器控制器。
存储器模块100的内部架构较传统的堆叠存储器架构具有多个优点。首先，因为存储器模块100的架构通过用作总线的内部贯通孔在存储器层和存储器控制器102之间实现电子通信，所以消除了对于位于存储器层和存储器控制器周边上的结合垫的需要以及消除了对于用于使存储器层和存储器-控制层互连的机械附接的结合引线的需要。其次，将存储器层和存储器控制器堆叠，以及包含在存储体和存储器控制器之间提供电子通信总线的通孔减小了存储体和存储器控制器交换数据所需要的访问时间、距离和功率。此外，集成贯通孔(如TSV)是间距更小的连接，其实现了存储体和存储器控制器之间的更多数量的电信号路径，从而扩展了带宽。另外，多个贯通孔总线允许多个存储器控制器并行访问存储器。存在到存储器的多个访问点。
本发明的其他实施例在存储器-控制器层和存储器层的叠层之间并入了光学互连层(“光学层”)。该光学层消除了对于在存储器-控制器层和处理器间的外部电子连接的需要。结果，光学层较传统的外部电子连接提供了多个优点，包括降低了功耗，由于密集波分复用(“DWDM”)而提供了更高的带宽，由于简单的电缆轨道和模块插入点而降低了成本，以及消除了广播短截线电子器件问题。
图6显示了根据本发明实施例的三维光存储器模块600的横截面图。存储器模块600和存储器模块100等同，除了包含于存储器-控制器层102中的外部电子连接由位于底部存储器层105和存储器-控制器层604之间的完全分离的光学层602所代替。此外，由贯通孔114和116表示的数据贯通孔组以及地址和控制贯通孔组穿过光学层602，且近似垂直于存储器-控制器层602。光学层602实施高数据速率的DWDM光学链路，存储器模块600通过该链路接收命令、写数据、用数据作出响应或对数据分组进行确认。DWDM提供单个光纤或波导中的复用。分离的并行光信道可在单一波导上传输，每一信道对应不同波长的光。到诸如处理器的其他器件的外部光学接口可通过使用一个或多个诸如光纤606的光纤来实现，所述光纤光学耦合到位于光学层602上的光学波导。
图7显示了根据本发明实施例的存储器模块600的光学层602的架构。光学层602包括总线波导702，四个电光接口704-707，以及专门用于诸如硅贯通孔的贯通孔组的子区域，所述贯通孔在存储器层105-112和存储器控制层604之间穿过，例如数据贯通孔208和209以及地址和控制贯通孔210。总线波导702可以以各种配置实现以用于承载一个或多个波长。例如，其可以是具有单一波长的单一波导，每个波导承载一个或多个波长的多个波导(优选地不相交)，或者是承载多个波长的单一波导。总线波导702可以是置于硅衬底708上的合适的电介质材料。总线波导702可与使用纳米光子器件(如硅纳米光子器件)实现的电光接口704-707进行光学通信。光功率可由诸如激光源的光源提供，所述光源或者被安装于光学层602上，例如激光源710，或者来自未安装在存储器模块上的外部光源，其光功率通过诸如光纤606的外部光学接口来接收。例如，由诸如处理器系统的外部系统生成的光信号可经由光学连接606接收。
激光源也可以是集成锁模激光器。因为仅仅一个激光波长需要被有效地稳定，所以将激光源的输出波长调谐到电光接口704-707的探测器的波长的任务被简化。其余信道的波长可能与参考波长相差锁模频率的整数倍，且无源或有源模式锁定可被使用。当在III-V族半导体增益区域晶片结合到谐振器的情况下使用与总线波导702相同的材料来制造激光源的激光腔时，那么只要激光源与存储器模块600位于相同的板上，波分复用信道和激光参考波长将粗略地追踪周围环境温度的变化，从而简化了有源稳定系统。
图8显示了根据本发明实施例的存储器模块600中的存储器-控制器层604的架构。除了存储器-控制器层604包括同样的电光接口704-707外，存储器控制器和图4所示的存储器-控制器层102是等同的，该电光接口704-707也分别电子耦合到存储器控制器401-404。电光接口704-707将总线波导702中传输的光学信道转换成电子信号，该电子信号通过电光接口704-707而被电子地传送到存储器控制器401-404。
图9显示了根据本发明实施例的存储器模块600的分解等距视图。底部的存储器层105、光学层602和存储器-控制器层604显示为相互分离以及与其余存储器层106-112分离，以揭示电光接口704-707和存储器控制器401-404与存储器层105-112中区域的对准。图9揭示了数据贯通孔组以及地址和控制贯通孔组是穿过存储器层105-112和光学层602、近似垂直于存储器控制器401-404而延伸的总线。每个存储器层内每个区域中的存储体与四个存储器控制器401-404之一进行电子通信，如以上参照图5所述的。电光接口704-707从存储器-控制器层604延伸到光学层602中，并与存储器控制器402-404进行电子通信，与总线波导702进行光学通信。例如，电光接口705与存储器-控制器层604中的存储器控制器402进行电子通信，并与光学层602中的总线波导702进行光学通信。电光接口704-707中的探测器接收来自于总线波导702的光学信号并将该光学信号转换为电子信号，所述电子信号分别被电子地传送到电子耦合的存储器控制器401-404。将响应数据的信号输出到总线波导702上可由每个电光接口704-707通过调制沿总线波导702传输的信道的强度来实现。
在操作中，存储器模块600通过光纤606接收命令，以从存储器层105-112的存储体中读取数据块以及向其写入数据块。数据块典型地为处理器高速缓存线的大小。例如，数据块可以是64或128字节。以上参考存储器模块100和存储器模块600所述的每个单独的存储器控制器对地址范围的不同区段做出响应，其中地址范围在模块中是不间断的。存储器控制器然后启动对其对应的控制、地址和数据贯通孔的读或写操作。存储器控制器断言(assert)读或写存储器请求，该请求识别正在访问多个堆叠存储器层中的哪一层。在存储器层中的多个存储体共享相同数据贯通孔的情况下，存储器请求也识别存储器层中的特定存储体。因此每个单独的存储器请求由单个存储器层上的单个存储体来处理。存储器控制器也负责所有其他功能，比如刷新和纠错码。假设每个存储器控制器有4个信道，通过使用间距近似为25微米的通孔，贯通孔的面积开销可小于存储器层的3％。间距小于近似50微米的贯通孔可允许将存储器层构建为从单一行访问提供整个高速缓存线。
示于图7-9中的总线波导702的配置和电光接口的布置仅仅代表了许多不同布置中的一种。在其他实施例中，可增加总线波导702的长度，且可在光学层602上重新定位电光接口中的两个，以使所有的电光接口都被置于光学层602的外部，如图10A中所示的那样。在其他实施例中，可减小总线波导702的长度，且可在光学层602上重新定位电光接口中的两个，以使所有的电光接口都被置于光学层602的内部，如图10B中所示的那样。在其他实施例中，存储体和贯通孔可如参照图3所述的那样被重新布置，且可改变电光接口的数量以与使用的区域数量相匹配。
本发明实施例不限于单个总线波导702。在其他实施例中，单个总线波导可由不同的总线波导所取代，每个总线波导能够访问电光接口中的子集。例如，图11A显示了根据本发明实施例的由两个分离的总线波导1102和1104实现的光学层602。在其他实施例中，可重新配置总线波导以包括分支波导以及两个或更多的可用于访问各种适当布置的电光接口的总线波导。例如，图11B显示了根据本发明实施例的由两个分支总线波导1106和1108实现的光学层602。为了增加光学带宽，总线波导702，1002，1004，1102和1104中的每一个可由两个或更多个近似平行的总线波导取代，其中两个或更多个近似平行的总线波导可被光学耦合到不同的电光接口。在处理器和存储器-控制器层的存储器控制器之间使用DWDM光学通信允许一次使用多个信道。此外，本发明使用的电存储器信道包含于存储器层的叠层中，这意味着增加到存储器控制器的成本随光学连接的增长比在全电子存储器器件中的增长要慢得多。
虽然已就特定实施例对本发明做了说明，但并不旨在将本发明局限于这些实施例。在本发明精神之内的修改对本领域技术人员来说将是显而易见的。例如，在本发明的其他实施例中，叠层中的器件层的顺序和取向并不局限于图1和图6中显示的层顺序。在其他实施例中，器件层可具有任何合适的顺序。例如，可交换以上参照图6所述的光学层和存储器-控制器层。图12显示了根据本发明实施例的三维电子存储器模块1200的横截面图。不同于存储器模块600，存储器模块1200包含位于封装体104的顶面上的光学层1202，以及位于光学层1202的顶面上的存储器-控制器层1204。存储器模块1200消除了对于如以上参照图6所述的延伸数据、控制和地址贯通孔穿过光学层的需要。图13显示了根据本发明实施例的光学层1202的顶视图。在此实施例中，光学层1202和光学层602等同，但是没有数据、控制和地址贯通孔。在本发明的其他实施例中，可通过用光学接口取代高速外部电子接口来修改存储器模块100。图14显示了根据本发明实施例的存储器模块1400的横截面图。存储器-控制器层1402电子耦合到光学层1404的电光接口，光学层1404光学耦合到光纤1406。在其他实施例中，存储器模块600和1200均可包含定位于光学层和存储器-控制器层之间的分离的模拟层。这样的模拟层可用来将来自存储器控制器的数字信号转换成控制调制器或位于光学层上的其他器件所需的模拟信号，可用来将光探测器的模拟输出转换成数字信号以输入到存储器控制器，或用于其他用途。
上述的架构与现有的以及提出的存储器模块设计相比具有多个优点，体现在三个主要方面：访问时间，带宽和功率。在典型的DRAM器件中，存储体之间的连接通过全局输入/输出布线来执行，与本发明中的光学存储器模块相比，全局输入/输出布线要花费大量的时间来在DRAM器件上电子地传输数据。在光学存储器模块实施例中，全局输入/输出功能由光学层有效地执行，其中可不使用缓冲器和中继器来传输数据。光学存储器模块的架构还允许使用更大数量的更小的存储体。这在两方面改善了访问时间。首先，单独存储体的访问时间更快，其次，降低了存储体冲突的可能性。当存储器访问发生在仍在处理先前请求的存储器存储体上时发生存储体冲突，其导致后者的访问阻止前者直至在前的请求已经完成为止，从而增加了第二访问的有效访问时间。
使用DWDM光学互连允许到存储器模块的高得多带宽的连接。虽然可实现类似的电子互连，但结果要么是因为有限的输入/输出引脚而降低了带宽，要么是因为采用了更大数量的输入/输出引脚而显著增加了成本。电子信号传输选项的另一个缺点可能是高速驱动此输入/输出需要的过多功率。此外，对于一组给定的导线特性，用于导线的每位传输能量需求随导线长度基本线性地缩放。用于光学传输的能量需求由发送侧(电光转换)和接收侧(光电转换)支配，并且对于计算机存储器系统来说、对于所关注的尺度而言该能量需求实际上独立于长度。所需的用于光学连接的存储器模块的唯一电子输入/输出可以是功率、地、以及低速控制和监控信号。光学接口上DWDM的使用意味着仅需要少量的光纤，甚至可能是单个光纤来在存储器模块上以及存储器模块外传输光学信号。在处理器和/或主板与主存储器之间的光学通信在信号完整性和同步方面具有显著的优点。抖动、反射和串扰困扰着电子解决方案。而在光学领域中所有这些问题都显著地减少了。
存储器模块的功耗通过多种方式来降低。首先，使用小的存储器区域降低了用于单独区域的访问功率，因为位线和字线电容更小。其次，与多个区域对高速缓存线做出贡献的模块组织相比，单个区域供给整个高速缓存线的事实降低了器件访问功率，这是因为读入到感测放大器中并且存储器请求随后不需要的数据量大大地减少。如之前所表明的，通过对于外部连接和存储器全局功能均采用光学互连，输入/输出结构也消耗显著更少的功率。如上所述，此架构另外的优点可能在于它是高度可缩放的。当增加器件到任意堆叠配置时，限制因素之一便是功率。在光学连接的存储器模块的情况下，附加的存储器层并不会显著地加大对于功率的需要。输入/输出功率还保持基本恒定，只有刷新功率随着存储器层数量的增加而缩放。
出于解释的目的，之前的描述采用了具体的术语来提供对本发明的全面理解。然而，对本领域技术人员而言是显而易见的是，不需要这些具体细节便可实现本发明。之前对于本发明具体实施例的描述是出于演示和说明的目的而给出的。它们并不试图穷举本发明或限制本发明为所公开的精确形式。显然，考虑到上述教导，许多修改和变化都是可能的。图示和说明实施例以便最好地解释发明的原理及其实际应用，从而使本领域其他技术人员能够最好地利用本发明以及具有适用于预期的特定用途的各种修改的各个实施例。本发明的范围旨在由下列权利要求书及其对等物来限定：

Claims (10)

1.一种存储器模块(100，600，1200，1400)，包括：
存储器-控制器层(102，602，1204，1402)，其包括至少一个存储器控制器；
与该存储器-控制器层堆叠在叠层中的至少一个存储器层(105-112)；
至少一组贯通孔(114，116，208，210)，其穿过所述叠层近似垂直于该至少一个存储器控制器(401-404)的表面，其中该至少一组贯通孔在该至少一个存储器控制器与该至少一个存储器层之一之间提供电子通信，其中所述存储器模块进一步包括：
与该至少一个存储器层和存储器-控制器层堆叠在所述叠层中的光学层(602，1202)；和
至少一个电光接口(704-707)，所述至少一个电光接口(704-707)位于所述光学层和所述存储器-控制器层二者内。
2.如权利要求1所述的存储器模块，其中该至少一组贯通孔进一步包括以下中的一个或多个：
数据贯通孔(208)，通过该数据贯通孔向该至少一个存储器层传输数据且从该至少一个存储器层传输数据；
地址贯通孔(210)，通过该地址贯通孔将该至少一个存储器层中存储的数据的物理地址传输到该至少一个存储器层；以及
控制贯通孔(210)，通过该控制贯通孔向该至少一个存储器层传输命令和状态信号并从该至少一个存储器层传输命令和状态信号。
3.如权利要求1所述的存储器模块，其中在该至少一个存储器层和存储器控制器层之间提供电子通信的该至少一组贯通孔进一步包括：电子耦合到该至少一个存储器层中的至少一个存储器存储体且电子耦合到存储器-控制器层的该至少一个存储器控制器的所述至少一组贯通孔。
4.如权利要求1所述的存储器模块，其中外部接口进一步包括以下中的一个：
外部电子接口；或
外部光学接口(1404)。
5.如权利要求1所述的存储器模块，其中该光学层包括至少一个总线波导，该总线波导被配置为向该存储器-控制器层传输数据并从该存储器-控制器层传输数据。
6.如权利要求5所述的存储器模块，其中所述光学层定位于存储器-控制器层和该至少一个存储器层之间，且贯通孔穿过该光学层而延伸；以及所述至少一个电光接口(704-707)与该至少一个总线波导进行光学通信，并与该至少一个存储器控制器进行电子通信；
其中所述光学层进一步包括：光学耦合到该至少一个总线波导的第一端的集成锁模激光器(710)。
7.如权利要求1所述的存储器模块，其中该至少一个存储器层进一步包括：位于衬底上且与所述至少一组贯通孔邻近定位的至少一个存储体(204-207)。
8.如权利要求7所述的存储器模块，其中所述位于衬底上且与所述至少一组贯通孔邻近定位的至少一个存储体进一步包括：
与贯通孔间距匹配的该至少一个存储体的若干位线(220-225)，该位线与该组贯通孔中的贯通孔进行电子通信；
将位线的带宽和贯通孔的带宽相匹配；以及
若干感测放大器(230-235)，其位于邻近所述至少一组贯通孔的存储体的边缘附近，每一感测放大器电子耦合到位线。
9.如权利要求8所述的存储器模块，其中与贯通孔电子通信的所述若干位线进一步包括复用器(240)，该复用器电子耦合到所述若干位线并电子耦合到贯通孔，其中复用器将来自所述位线的输出组合成贯通孔上的单一选择的数据输出。
10.如权利要求1所述的存储器模块，其中贯通孔进一步包括以下中的一个：
金属化通孔；或
硅贯通孔。
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