KR101574358B1 - 메모리 모듈 - Google Patents

메모리 모듈 Download PDF

Info

Publication number
KR101574358B1
KR101574358B1 KR1020107009034A KR20107009034A KR101574358B1 KR 101574358 B1 KR101574358 B1 KR 101574358B1 KR 1020107009034 A KR1020107009034 A KR 1020107009034A KR 20107009034 A KR20107009034 A KR 20107009034A KR 101574358 B1 KR101574358 B1 KR 101574358B1
Authority
KR
South Korea
Prior art keywords
memory
layer
vias
optical
controller
Prior art date
Application number
KR1020107009034A
Other languages
English (en)
Other versions
KR20100095515A (ko
Inventor
모레이 맥라렌
정 호 안
알란 린 데비이스
나단 로렌조 빈커트
노만 폴 쥬피
Original Assignee
휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. filed Critical 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
Publication of KR20100095515A publication Critical patent/KR20100095515A/ko
Application granted granted Critical
Publication of KR101574358B1 publication Critical patent/KR101574358B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/04—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using optical elements ; using other beam accessed elements, e.g. electron or ion beam
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H01L2225/06534—Optical coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 다양한 실시예는 스택형 메모리 모듈에 관한 것이다. 본 발명의 일 실시예에서, 메모리 모듈(100, 600, 1200, 1400)은 적어도 하나의 메모리 층과 적층되는 적어도 하나의 메모리-제어기 층(102, 602, 1204, 1202)을 포함하다. 정교하게 피치된 관통 비아(예컨대, 관통 실리콘 비아)(114, 116)는 적어도 하나의 메모리 제어기(401-404)와 적어도 하나의 메모리 층 사이에 전자적 통신을 제공하는 스택을 통해 적어도 하나의 메모리 제어기의 표면에 거의 수직으로 연장된다. 또한, 메모리-제어기 층은 메모리 모듈로/로부터 데이터를 전송하도록 구성된 적어도 하나의 외부 인터페이스를 포함한다. 또한, 메모리 모듈은 광학 층(602, 1202)을 포함할 수 있다. 광학 층은 스택에 포함될 수 있고, 적어도 하나의 메모리 제어기로/로부터 데이터를 전송하는 버스 도파관을 갖는다. 외부 인터페이스는 광학 층과 인터페이싱하는 광학 외부 인터페이스일 수 있다.

Description

메모리 모듈{THREE-DIMENSIONAL MEMORY MODULE ARCHITECTURES}
교차 참조
본 특허출원은 전체가 참조로서 인용되는 다음의 특허 출원, 즉 (1) 발명자가 Raymond G. Beausoleil, Marco Fiorentino, Norman Paul Jouppi, Qianfan Xu, Robert Samuel Schreiber, Nathan Lorenzo Binkert인 "PHOTONIC INTERCONNECTS FOR COMPUTER SYSTEM DEVICES(대리인 관리 번호: 200704210-1)"라는 명칭의 미국 특허 출원 및 (2) 발명자가 Nathan Lorenzo Binkert, Norman Paul Jouppi, Alan Lynn Davis, Raymond G. Beausoleil인 "THREE- DIMENSIONAL DIE STACKS WITH INTER-DEVICE AND INTRA-DEVICE OPTICAL INTERCONNECT(대리인 관리 번호: 200701582-1)"라는 명칭의 미국 특허 출원에 관련된 주제사항을 포함할 수 있다.
본 발명의 실시예는 적층된 3차원 메모리 모듈에 관한 것이다.
모든 컴퓨터 시스템에 의해 공유되는 본질적인 문제는 적당한 에너지 소비 또는 비용 증가 없이 메인 메모리 시스템 성능을 증가시킬 필요성이다. 전자 통신 아키텍처는 보다 낮은 전력 소비, 보다 작은 폼 팩터(form factor) 및 보다 낮은 전자기 방출을 해결하는 반면 전자 시스템의 성능 증가가 요구되는 이분법(dichotomy)을 밸런싱하고자 노력한다. 컴퓨터 시스템에서 전력 소비를 감소시키면서 확장성을 처리하는 보다 양호한 솔루션이 바람직하다. 그러나, 이러한 문제에 대한 전형적인 전자 솔루션은 흔히 증가된 핀 카운트 및/또는 다이 영역, 또는 전력 소비 증가, 긴 와이어를 통해 통신할 필요성인 주요 원인 때문에 메모리 모듈의 비용을 증가시킨다.
컴퓨터 시스템 내의 메인 메모리 시스템의 전형적인 구현 일례는 하나 이상의 듀얼 인-라인 메모리 모듈(dual in-line memory modules: DIMMs)를 이용하여 구현될 수 있는 것이다. DIMM은 시스템 보드 상에 하나 이상의 채널을 형성하는 전자 상호접속부를 사용하여 메모리 제어기에 접속되는 다수의 이산 동적(DRAM) 칩을 포함하는 소형 회로 보드이다. 용량 증가, 채널의 수 증가, DRAM 뱅크 또는 랭크의 수 증가, 대역폭 개선, 잠재시간 감소, 또는 이들의 몇몇 조합과 같이 메인 메모리 성능을 증가시키는 많은 방법이 존재한다. 그러나, 이런 문제점에 대한 일반적인 전자 솔루션은 흔히 핀 카운트 및/또는 다이 영역의 증가 또는 전력 소비 증가 때문에 메모리 모듈의 비용을 증가시킨다. 전술한 바와 같이, 전력 소비 증가의 주요 원인은 긴 와이어를 통해 통신할 필요성이다. 프론트사이드 버스 속도를 증가시키는 것은 또한 인터페이스 전력 소비의 선형적 증가를 야기한다. 증가한 프론트사이드 버스 속도에서 DIMM 랭크의 수를 증가시킴에 따른 추가 상호접속 문제는 신호 타이밍 및 잡음 모두가 다수의 DIMM을 접속시키는 다중-드롭 와이어에서의 문제라는 것이다. 소위 "스터브 전자공학"이라는 이 문제는 메모리 버스가 추가 외부 버퍼를 요구하는 포인트-투-포인트 메모리 채널에 의해 DRAM으로의 인터페이스로 대체되게 한다. 그러나, 대부분의 DRAM 작용은 DIMM 대체보다는 프로세서 칩으로의 전기적 DIMM을 갖는 보다 높은 밀도의 메모리 디바이스 생성에 초점을 두고 있다.
희망하는 것은 추가 핀 및 긴 와이어의 전력 및 비용 요건 없이 신호 무결성도 유지시키는 고속의 높은 대역폭의 상호접속부를 제공하는 메모리 모듈 아키텍처이다.
본 발명의 다양한 실시예는 스택형 메모리 모듈에 관한 것이다. 본 발명의 일 실시예에서, 메모리 모듈은 적어도 하나의 메모리 제어기를 포함하는 메모리 제어기 층을 포함한다. 메모리 모듈은 메모리-제어기 층과 함께 스택 상태에 있는 적어도 하나의 메모리 층을 포함한다. 적어도 하나의 관통 비아 세트는 스택을 통해 적어도 하나의 메모리-제어기 층의 표면에 거의 수직으로 연장된다. 비아는 적어도 하나의 메모리 층들 중 하나와 적어도 하나의 메모리 제어기 사이에 전자 통신을 제공한다. 또한, 관통 비아는 스택의 층 내의 하나 이상의 구성요소와 매칭되는 피치일 수 있다. 그러한 구성요소의 몇몇 실례는 메모리 층 내의 비트 라인, 감지 앰프 및 입력/출력 버퍼일 수 있다.
본 발명의 다른 실시예에 있어서, 메모리 모듈은 광학 층을 더 포함한다. 일 실시예에서, 광학 층은 메모리 모듈의 스택 내의 층이며, 적어도 하나의 메모리-제어기 층으로/으로부터 데이터를 전송하도록 구성된 적어도 하나의 버스 도파관을 포함한다. 또한, 광학 층은 메모리 제어기 층과 적어도 하나의 메모리 층 사이에 위치되고, 관통 비아는 광학 층을 통해 연장된다.
도 1은 본 발명의 실시예에 따른 제 1의 3차원 전자 메모리 모듈의 단면도,
도 2a는 본 발명의 실시예에 따라 도 1에 도시된 메모리 모듈의 메모리 층의 아키텍처를 도시한 도면,
도 2b는 본 발명의 실시예에 따라 다양한 구성요소의 피치를 매칭시킴으로써 와이어 길이를 최소화시키기 위해 비트 라인, 감지 증폭기, 입력/출력 구동기 및 관통 비아로 이루어지는 배열물의 개략도,
도 3a 및 도 3b는 본 발명의 실시예에 따라 4개의 뱅크, 2개의 데이터 관통 비아, 및 하나의 어드레스 및 제어 관통 비아가 배열될 수 있는 두 가지의 가능한 방법을 도시한 도면,
도 4는 본 발명의 실시예에 따라 도 1에 도시된 메모리 모듈의 메모리-제어기 층의 아키텍처를 도시한 도면,
도 5는 본 발명의 실시예에 따라 도 1에 도시된 메모리 모듈의 확장된 등가도,
도 6은 본 발명의 실시예에 따라 제 2의 3차원 광학 메모리 모듈의 단면도,
도 7은 본 발명의 실시예에 따라 도 6에 도시된 메모리 모듈의 광학 층의 아키텍처를 도시한 도면,
도 8은 본 발명의 실시예에 따라 도 6에 도시된 메모리 모듈의 메모리-제어기 층의 아키텍처를 도시한 도면,
도 9는 본 발명의 실시예에 따라 도 6에 도시된 메모리 모듈의 확장된 등가도,
도 10a 및 도 10b는 본 발명의 실시예에 따라 광학 층의 4개의 전자 광학 인터페이스 및 버스 도파관이 배열될 수 있는 두 가지의 일례를 도시한 도면,
도 11a는 본 발명의 실시예에 따라 두 개의 별도의 버스 도파관으로 구현되는 3차원 메모리 모듈의 광학 층을 도시한 도면,
도 11b는 본 발명의 실시예에 따라 다수의 브랜칭 버스 도파관으로 구현되는 3차원 메모리 모듈의 광학 층을 도시한 도면,
도 12는 본 발명의 실시예에 따른 제 3의 3차원 전자 메모리 모듈의 단면도,
도 13은 본 발명의 실시예에 따른 광학 층의 상측도,
도 14는 본 발명의 실시예에 따른 제 4의 3차원 전자 메모리 모듈의 단면도이다.
본 발명의 실시예는 내부 상호접속 지연을 감소시키기 위한 다중 내부 데이터 버스를 포함하는 스택형 3차원 메모리 모듈에 관한 것이다. 다중 내부 데이터 버스는 관통 실리콘 비아(through silicon via)를 통해 구현되어, 메모리 모듈이 다수의 소형 고 대역폭 서브블록으로서 조직되어 액세스 시간을 줄이고 전력 소비를 감소시키게 한다.
도 1은 본 발명의 실시예에 따른 3차원 전자 메모리 모듈("메모리 모듈")(100)의 단면도를 도시하고 있다. 예시된 실례에서, 메모리 모듈(100)은 패키지 바디(104)의 상측 표면 상에 배치되는 메모리-제어기 층(102) 및 메모리-제어기 층(102)의 상측 표면 상에 배치되는 8개의 개별 메모리 층들(105-112)의 스택을 포함한다. 메모리 층(105-112)은 DRAM과 같은 휘발성 메모리 층, 비휘발성 메모리 층, 또는 휘발성 메모리 층과 비휘발성 메모리 층의 조합일 수 있다. 메모리-제어기 층(102) 및 메모리 층(105-112)은 메모리-제어기 층(102)에 거의 수직인, 금속 또는 관통 실리콘 비아와 같은 관통 비아에 의해 접속된 상보형 금속-산화물 반도체(complementary metal-oxide semiconductor: CMOS) 실리콘 디바이스이다. 도 1은 각각의 메모리 층(105-112)을 통해 메모리-제어기 층(102)의 상측 표면으로부터 거의 수직으로 연장된 다수의 관통 비아 중 2개의 관통 비아(114, 116)를 나타낸다. 관통 비아는 어드레스, 제어 및 데이터 전자 신호가 메모리 층(105-112)과 메모리-제어기 층(102) 사이에서 전송되게 하는 버스이다. 메모리-제어기 층(102)은 메모리 모듈(100)과 프로세서(도시하지 않음) 사이에 데이터를 전송하는 적어도 하나의 고속 외부 전자 인터페이스(도시하지 않음)를 포함한다. 바람직하게는, 각 층은 대략 25 마이크론 내지 50 마이크론 사이의 범위에 있는 두께를 갖는 다이 층이다.
도 2a는 본 발명의 실시예에 따른 메모리 모듈(100)의 메모리 층(105)의 아키텍처를 도시하고 있다. 메모리 층(105)은 16개의 뱅크, 8개의 데이터 관통 비아 세트, 및 4개의 어드레스 및 제어 관통 비아 세트를 포함한다. 메모리 층(105)은 또한 나머지 메모리 층(106-112)의 구조적 바닥면도 나타낸다. 메모리 층(105)에 도시되어 있지 않다 하더라도, 각각의 뱅크는 메모리 어레이, 로우 디코더, 컬럼 디코더, 및 감지 증폭기("감지 앰프")를 포함한다. 메모리 층의 뱅크는 로우 및 컬럼으로 배열되는 다수의 메모리 셀을 포함하며, 각각의 메모리 셀은 1개의 비트 라인 및 1개의 워드 라인에 의해 제공되는 데이터를 저장한다. 메모리 층(105)의 16개 뱅크는 4개의 영역으로 배열된다. 하나의 영역은 하나 이상의 데이터 관통 비아 세트 및 하나 이상의 어드레스 및 제어 관통 비아 세트와 전자적 통신 상태에 있는 다수의 뱅크이다. 각각의 데이터 관통 비아 세트 및 각각의 어드레스 및 제어 관통 비아 세트는 메모리 층(105)의 서브영역으로 한정된다. 예를 들어, 점선 직사각형(202)은 메모리 층(105)에서 4개의 블록(204-207), 2개의 데이터 관통 비아 세트(208, 209), 및 하나의 어드레스 및 제어 관통 비아 세트(210)를 포함하는 하나의 영역을 식별한다. 뱅크(204, 205)는 데이터 관통 비아(208)와 전자적 통신 상태에 있고, 뱅크(206, 207)는 데이터 관통 비아(209)와 전자적 통신 상태에 있다. 데이터 관통 비아(208)는 2개의 뱅크(204, 205)와 메모리 제어기(도시하지 않음) 사이의 데이터 전송을 제공하며, 데이터 관통 비아(209)는 2개의 뱅크(206, 207)와 동일한 메모리 제어기 사이의 데이터 전송을 제공한다. 또한, 영역(202)의 4개의 모든 뱅크(204-207)는 뱅크(204-207)에 저장된 물리적 데이터 어드레스를 통신하고 메모리 제어기로부터 커맨드를 수신하기 위해 어드레스 및 제어 관통 비아(210)와 전자적 통신 상태에 있으며, 메모리 제어기가 뱅크(204-207) 내의 메모리로부터 데이터를 판독하고 있는지 아니면 그 메모리에 데이터를 기록하고 있는지를 표시하는 신호와 같은 상태 신호를 뱅크로부터 얻는다.
뱅크와 데이터 관통 비아 버스 사이의 상호접속 거리를 최소화하기 위해, 데이터 관통 비아는 데이터를 뱅크로/로부터 전송하는 입력/출력 로직(도시하지 않음) 및 감지 앰프와 나란히 배열될 수 있다. 관통 비아의 피치는 데이터 버스 폭을 증가시키고 그 결과 이의의 개별 뱅크로/로부터 사용가능한 대역폭을 증가시키도록 선택될 수 있다. "피치"라는 용어는 관통 비아가 거의 규칙적인 패턴으로 배열될 수 있는 관통 비아의 중심간 간격(center-to-center spacing)을 지칭한다. 미세한 피치가 바람직하다. 대략 50 마이크론보다 작은 피치가 사용될 수 있거나 또는 대략 25 마이크론의 피치가 사용되는 것이 바람직할 수 있다. 대략 25 마이크론의 피치는 대략 0.1 마이크론일 수 있는 일반적인 뱅크 비트 라인의 피치보다 더 크다. 그 결과, 소정 실시예에서, 메모리 층 아키텍처는 다수의 비트 라인이 동일한 관통 비아를 공유하도록 구성될 수 있다. 예를 들어, DRAM 메모리 층은 256 비트 라인이 동일한 관통 비아를 공유하도록 구성될 수 있다. 따라서, 비트 라인 블록은 대략 25.6 마이크론 폭이다. 관통 비아는 관통 비아가 비트 라인에 매칭된 피치가 되도록 대략 25.6 마이크론의 간격을 둘 수 있다. 매칭된 피치는 2개 이상의 상이한 타입의 객체가 동일한 피치로 배열되어 그들 사이의 결선이 최소화되게 하는 경우로 간주될 수 있으며, 결선 패턴은 동일하고 반복된다. 다른 실시예에서, 대략 12 마이크론의 한층 더 정교한 피치는 뱅크의 가장자리를 따라 위치 지정된 많은 관통 비아의 두 배가 되어 메모리로부터 메모리 제어기로의 메모리 대역폭을 2배가 되게 한다. 메모리 층(105)의 4개의 서브 영역 각각 내의 4개의 뱅크, 2개의 데이터 관통 비아 세트, 및 어드레스 및 제어 관통 비아 세트의 배열은 버퍼의 감지 앰프와 데이터 관통 비아 사이의 상호접속 거리를 최소화시킨다. 예를 들어, 뱅크(204, 205)는 감지 앰프(212, 214)와 데이터 관통 비아(208) 사이의 상호접속 거리가 최소가 되도록 구성된다.
도 2b는 본 발명의 실시예에 따른 다양한 구성요소의 피치를 매칭시킴으로써 와이어의 길이를 최소화시키는 비트 라인, 감지 앰프, 입력/출력 드라이버 및 관통 실리콘 비아로 이루어지는 배열물의 개략도를 도시하고 있다. 각각의 비트 라인은 감지 앰프에 접속된다. 예를 들어, 비트 라인(220-225)은 감지 앰프(230-235)에 접속된다. 각각의 감지 앰프는 시간 지연 및 전력 소비를 감소시키는 데 도움이 되는 비트 라인의 비트 결렬(bit coming off)과 연계된 전압을 증폭시킨다. 그 다음, 감지 앰프로부터의 출력은 감지 앰프로부터의 출력을 단일의 선택된 데이터 출력 내에 결합시키는 대응 멀티플렉서로 전송된다. 감지 앰프로부터의 출력은, 예를 들어 멀티플렉서(240)로 전송되어, 선택된 데이터 출력(242) 내에 결합된다. 각 멀티플렉서로부터의 선택된 데이터 출력은 입력/출력 버퍼(244)와 같은 대응 입력/출력 버퍼에 의해 버퍼링되고, 통과 비아(246)와 같은 접속된 통과 비아를 거쳐 대응 메모리 제어기로 전송된다. 비트 라인, 감지 앰프, 입력/출력 버퍼 및 관통 비아의 실리콘 상의 물리적 레이아웃은 제각각의 피치가 다른 것과 거의 동일하거나 그 배수가 되도록 배열되어, 결선 패턴이 메모리 어레이의 모든 데이터 관통 비아에 걸쳐 규칙적으로 반복하게 한다.
최적의 레이아웃을 위해 비트 라인과 관통 비아 사이의 피치를 매칭시키는 것 이외에도, 비트 라인의 대역폭과 관통 비아 사이에 매칭이 있을 수 있다. 예를 들어, 도 2b에 도시된 비트 라인의 개략도가 매트(250)에서 512개 로우의 비트 라인을 포함하고, 비트 라인이 200 MHz의 메모리 클록 속도로 시그널링된다고 가정하자. 매트(250)는 대략 3.2 GHz의 보다 더 높은 데이터 클록 속도로 시그널링되는 2개의 관통 비아(246, 248)도 포함한다. 데이터 클록과 메모리 클록 사이의 시그널링 속도가 16:1의 비율이기 때문에, 매트(250)로부터의 다수의 비트는 각 데이터 클록에서 관통 비아(246, 248)에 대해 시간 분할 다중화될 수 있다. 각각의 데이터 클록 사이클에 대해 32 비트가 매트(250)로부터 판독되고, 16 비트가 각 관통 비아에서 판독된다. 따라서, 전체 캐시 라인은 16개 데이터 클록 사이클에서 매트(250)로부터 판독될 수 있다. 이 방안의 이점은 매트(250)로부터 판독되는 모든 비트가 사용되기 때문에 상당한 양의 전력이 절약된다는 것이다. 그러나, 통상적인 DRAM에서, 다수의 매트는 액세스되고, 일반적으로 4096개의 비트 로우 버퍼에 그들의 콘텐츠를 구동할 것이지만, 특정 DRAM 소자로의 임의의 컬럼 액세스 시에는 주어진 데이터 전송 동안 이들 4096 비트 중 오로지 8개 비트만이 칩 출력으로 구동된다. 다수의 데이터 전송 사이클은 주어진 컬럼 액세스와 연계될 수 있다. 예를 들어, 컬럼 크기가 16 바이트(128 비트)이고 전형적인 DRAM 채널 크기가 64 비트라면, 2개의 데이터 전송 사이클은 각각의 컬럼 어드레스 커맨드를 추종할 것이다. 이 일례에서, 캐시 라인 크기가 64 바이트(512 비트)이고 컬럼 크기가 16 바이트(전술한 바와 같음)라면, 4개의 컬럼 액세스 커맨드(또는 8개의 데이터 전송 사이클)가 단일 캐시 라인을 전달하는 데 필수적일 것이다. 본 발명에서, 전체 캐시 라인을 액세스하는 것은 단일 커맨드만을 필요로 하여, 제어 오버헤드 및 대기시간을 감소시킬 것이다. 또한, 본 발명은 작은 부분(상당한 전력을 절감하는 64 비트)이 아니라 로우 버퍼 내에 판독되는 모든 비트를 활용할 것이다.
도 2에 도시된 메모리 층(105)의 4개 영역 내의 뱅크, 데이터 관통 비아, 및 어드레스 및 제어 관통 비아의 배열물은 이들 디바이스의 최적의 배열을 나타내고 있지만, 동일한 디바이스의 다른 배열도 가능하다. 도 3a 및 도 3b는 4개의 뱅크(204-207), 2개의 데이터 관통 비아(208-209), 어드레스 및 제어 관통 비아(210)가 본 발명의 실시예에 따라 배열될 수 있는 두 가지 가능한 방법을 도시하고 있다. 다른 실시예에서, 영역을 포함하는 뱅크, 데이터 관통 비아, 및 어드레스 및 제어 관통 비아는 임의의 많은 수의 다른 적합한 배열을 가질 수 있다. 또한, 메모리 층의 한 영역이 4개의 뱅크, 2개의 데이터 관통 비아 세트, 및 하나의 어드레스 및 제어 관통 비아 세트로 제한되는 것은 아니다. 다른 실시예에서, 한 영역은 많은 데이터 관통 비아 세트 및 많은 어드레스 및 제어 관통 비아 세트와 전기적 통신 상태인 많은 뱅크를 가질 수 있다. 다른 실시예에서, 메모리 층은 1개, 2개, 3개, 5개, 9개, 16개 또는 많은 영역으로 구성될 수 있으며, 각각의 영역은 임의의 적합한 수의 뱅크, 데이터 관통 비아 세트, 및 어드레스 및 제어 관통 비아 세트를 갖는다. 영역은 도 2에 도시된 바와 같은 영역의 정사각형, 직사각형, 로우 또는 다른 임의의 적합한 배열물로 배열될 수 있다. 다른 실시예에서, 메모리 모듈(100)의 다수의 메모리 층은 필요에 따라 감소하거나 증가할 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 모듈(100)의 메모리-제어기 층(102)의 아키텍처를 도시하고 있다. 메모리-제어기 층(102)은 4개의 메모리 제어기(401-404)를 포함한다. 각각의 메모리 제어기는 는 2개의 데이터 관통 비아 세트 및 하나의 어드레스 및 제어 관통 비아 세트와 전기적 통신 상태에 있으며, 이러한 관통 비아 세트들은 각각의 메모리 층(105-112)에서 특정 영역의 4개의 뱅크와 전기적 통신 상태에 있다. 예를 들어, 메모리 제어기(402)는 데이터 관통 비아(208, 209) 및 어드레스 및 제어 관통 비아(210)와 전기적 통신 상태에 있다.
도 5는 본 발명의 실시예에 따른 메모리 모듈(100)의 확장된 등가도를 도시하고 있다. 메모리 층(105) 및 메모리-제어기 층(102)은 메모리-제어기 층(102)의 메모리 제어기(401-404)와 메모리 층(105-112)의 영역들과의 정렬을 나타내도록 나머지 메모리 층(106-112)과는 별도로 도시된다. 도 5는 데이터 관통 비아 세트 및 어드레스 및 제어 관통 비아 세트가 메모리 제어기(401-404)에 거의 수직인 메모리 층(105-112)을 통해 확장되는 버스임을 나타내고 있다. 각 메모리 층 내에서 각 영역의 뱅크는 2개의 데이터 관통 비아 세트 및 하나의 어드레스 및 제어 관통 비아 세트에 의해 4개의 메모리 제어기 중 하나와 전기적 통신 상태에 있다. 예를 들어, 도 5에 도시된 바와 같이, 메모리 제어기(402)는 데이터 관통 비아(208, 209) 및 어드레스 및 제어 관통 비아(210)를 통해 영역(202)의 뱅크(204-207)와 전기적 통신 상태에 있을 수 있고, 메모리 제어기(402)는 동일한 데이터 관통 비아(208, 209) 및 동일한 어드레스 및 제어 관통 비아(210)를 통해 메모리 층(112)의 영역(506)의 4개 뱅크(501-504)와 전기적 통신 상태에 있을 수 있다. 각각의 메모리 제어기는 각 메모리 제어기 위에 위치하는 각 영역의 전기적으로 연결된 뱅크로/로부터 흐르는 데이터의 흐름을 조정한다. 예를 들어, 메모리 제어기(402)는 영역(202)의 뱅크(20-207)로/로부터 흐르는 데이터의 흐름과, 영역(202)과 영역(506) 사이의 메모리 층(106-111)의 영역으로/으로부터 흐르는 데이터의 흐름을 조절한다.
메모리-제어기 층(102) 내에 있는 메모리 제어기의 수 및 배열은 각 메모리 층 내에 있는 영역의 수 및 배열에 의해 결정된다. 예를 들어, 각 메모리 층(105-112)을 확장하여 추가 5개 영역을 포함시키는 것은 메모리-제어기 층(102)을 확장시켜 추가 5개 메모리 제어기를 포함시키게 될 것이다.
메모리 모듈(100)의 내부 아키텍처는 통상적인 스택형 메모리 아키텍처 이상의 다수의 이점을 제공한다. 첫째, 메모리 모듈(100)의 아키텍처가 버스처럼 동작하는 내부 관통 비아에 의해 메모리 층과 메모리 제어기(102) 사이의 전자 통신을 실행하기 때문에, 메모리 층 및 메모리 제어기의 주변(perimeter)에 위치하는 본드 패드의 필요성 및 메모리 층과 메모리-제어기 층을 상호접속시키는 기계적으로 부착된 본드의 필요성이 제거된다. 두 번째, 메모리 제어기를 갖는 메모리 층을 적층하고 뱅크와 메모리 제어기 사이에 전자 통신 버스를 제공하는 비아를 포함하는 것은, 뱅크 및 메모리 제어기가 데이터를 교환하는 데 필요한 거리, 전력 및 액세스 시간을 감소시킨다. 또한, 집적된 관통 비아(예컨대, TSV)는 뱅크와 메모리 제어기 사이의 보다 많은 수의 전기 신호 경로를 인에이블링하여 대역폭을 증가시키는 보다 정교한 피치 커넥션이다. 또한, 다수의 관통 비아 버스는 다수의 메모리 제어기에 메모리로의 병렬 액세스를 제공한다. 메모리로의 다중 액세스 지점이 존재한다.
본 발명의 다른 실시예는 메모리-제어기 층 및 메모리 층 스택 사이의 광학적 상호접속 층("광학 층")을 포함한다. 이 광학 층은 메모리-제어기 층과 프로세서 사이에서의 외부 전자 커넥션의 필요성을 제거한다. 그 결과, 광학 층은 전력 소비의 절감, 조밀한 파장분할 다중화(dense wavelength division multiplexing: DWDM)로 인한 보다 높은 대역폭의 제공, 단순한 케이블 트랙 및 모듈 삽입 지점으로 인한 비용의 절감, 및 방송 스터브 전자 문제의 제거를 포함한 통상적인 외부 전자 커넥션 이상의 다수의 이점을 제공한다.
도 6은 본 발명의 실시예에 따른 3차원 광학 메모리 모듈(600)의 단면도를 도시하고 있다. 메모리 모듈(600)은 메모리-제어기 층(102)에 포함된 외부 전자 커넥션이 바닥 메모리 층(105)과 메모리-제어기 층(604) 사이에 위치하는 전체적으로 별개인 광학 층(602)에 의해 대체된다는 점을 제외하면 메모리 모듈(100)과 동일하다. 또한, 관통 비아(114, 116)로 표현되는, 데이터 관통 비트 세트 및 어드레스 및 제어 관통 비아 세트는 광학 층(602)을 통과하며, 메모리-제어기 층(602)과 거의 수직이다. 광학 층(602)은 메모리 모듈(600)이 커맨드를 수신하고, 데이터를 기록하며, 데이터에 응답하거나 데이터 패킷에 확인응답하는 DWDM 광학 링크에서 높은 데이터 속도를 구현한다. DWDM은 단일 광섬유 또는 도파관에서의 다중화를 제공한다. 광의 개별적인 병렬 채널은 단일 도파관 상에서 전송될 수 있으며, 각각의 채널은 광의 상이한 파장에 대응한다. 프로세서와 같이, 다른 디바이스로의 외주 광학 인터페이스는 광섬유(606)와 같이 광학 층(602) 상의 광 도파관에 광학적으로 연결되는 하나 이상의 광섬유를 사용하여 달성될 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 모듈(600)의 광학 층(602)의 아키텍처를 도시하고 있다. 광학 층(602)은 버스 도파관(702), 4개의 전기 광학 인터페이스(704-707), 및 데이터 관통 비아(208, 209) 및 어드레스 및 제어 관통 비아(210)와 같은 메모리 층(105-112)과 메모리 제어기 층(604) 사이를 통과하는 관통 비아 세트, 예컨대 TSV에 전용되는 서브영역을 포함한다. 버스 도파관(702)은 하나 이상의 파장을 반송하기 위한 다양한 구성을 구현할 수 있다. 예를 들어, 단일 파장을 갖는 단일 도파관일 수 있으며, 다수의 도파관(바람직하게는 교차하지 않음) 각각이 하나 이상의 파장을 반송하거나 단일 도파관이 다수의 파장을 반송한다. 버스 도파관(702)은 실리콘 기판(708) 상에 배치된 적합한 유전체 물질일 수 있다. 버스 도파관(702)은 실리콘 나노포토닉스와 같은 나노포토닉스를 사용하여 구현될 수 있는 전기 광학인터페이스(704-707)와 광학적 통신 상태에 있을 수 있다. 광학 전력은 레이저 소스(710)와 같이 광학 층(602) 상에 탑재된 레이저 소스와 같은 광학 소스에 의해 제공되거나, 또는 광학 전력이 광섬유(606)와 같은 외부 광학 인터페이스를 통해 수신되는 메모리 모듈 상에 탑재되지 않는 외부 광원으로부터 제공될 수 있다. 예를 들어, 프로세서 시스템과 같은 외부 시스템에 의해 생성된 광 신호는 광학 커넥션(606)을 통해 수신될 수 있다.
레이저 소스는 집적된 모드-동기 레이저(integrated mode-locked laser)일 수 있다. 레이저 소스의 출력 파장을 전기 광학 인터페이스(704-707)의 검출기의 파장으로 튜닝하는 작업은 레이저의 하나의 파장만이 능동적으로 안정화될 필요가 있기 때문에 단순화된다. 나머지 채널의 파장의 파장은 정수 배의 모드-동기 주파수에 의해 기준 파장의 것과는 상이할 수 있으며, 수동 모드 동기나 능동 모드 동기가 사용될 수 있다. 레이저 소스의 레이저 공동이 공진기에 웨이퍼-본딩된 III-V 반도체 이득 영역을 갖는 버스 도파관(702)과 동일한 물질을 사용하여 제조될 때, 레이저 소스가 메모리 모듈(600)과 동일한 보드 상에 위치하는 한, 파장 분할 다중화 채널 및 레이저 기준 파장은 환경 내 주변 온도 변화를 대략적으로 추적하여, 능동 안정화 시스템을 단순화시킨다.
도 8은 본 발명의 실시예에 따른 메모리 모듈(600)의 메모리-제어기 층(604)의 아키텍처를 도시하고 있다. 메모리 제어기는 메모리-제어기 층(604)이 메모리 제어기(401-404)에 각각 전자적으로 연결된 동일한 전기 광학 인터페이스(704-707)를 포함한다는 점을 제외하면 도 4에 도시된 메모리-제어기 층(102)과 동일하다. 전기 광학 인터페이스(704-707)는 버스 도파관(702)에서 전송되는 광학 채널은 전자 광학 인터페이스(704-707)를 통해 메모리 제어기(401-404)에 전자적으로 통신되는 전자 신호로 변환한다.
도 9는 본 발명의 실시예에 따른 메모리 모듈(600)의 확장된 등가도를 도시하고 있다. 바닥 메모리 층(105), 광학 층(602) 및 메모리-제어기 층(604)은 전자 광학 인터페이스(704-707) 및 메모리 제어기(401-404)와 메모리 층(105-112)의 영역과의 정렬을 나타내기 위해 서로에게 및 나머지 메모리 층(106-112)으로부터 이격된 것으로 도시된다. 도 9는 메모리 제어기(401-404)에 거의 수직인 광학 층(602) 및 메모리 층(105-112)을 통해 연장되는 버스이다. 각 메모리 층 내의 각 영역의 뱅크는 도 5를 참조하여 전술한 4개의 메모리 제어(401-404) 중 하나와 전자적 통신 상태에 있다. 전자 광학 인터페이스(704-707)는 메모리-제어기 층(604)으로부터 광학 층(602) 내로 연장되며, 메모리 제어기(402-404)와 전자적 통신 상태에 있고 버스 도파관(702)과 광학적 통신 상태에 있다. 예를 들어, 전자 광학 인터페이스(705)는 메모리-제어기 층(604)의 메모리 제어기(402)와 전자적 통신 상태에 있고, 광학 층(602)의 버스 도파관(702)과 광학적 통신 상태에 있다. 전자 광학 인터페이스(704-707) 내의 검출기는 버스 도파관(702)으로부터 광학 신호를 수신하고, 광학 신호를 메모리 제어기(401-404)에 각각 전자적으로 연결되도록 전자적으로 통신되는 전자 신호로 변환한다. 버스 도파관(702) 상으로의 응답 데이터 신호를 출력하는 것은 버스 도파관(702)을 따라 전송되는 채널의 세기를 변조시킴으로써 각각의 전자 광학 인터페이스(704-707)에 의해 달성될 수 있다.
동작 시, 메모리 모듈(600)은 광섬유(606)를 통해 커맨드를 수신하여 메모리 층(105-112)의 뱅크로부터/로 데이터 블록을 판독/기록한다. 데이터 블록은 일반적으로 프로세서 캐시 라인의 크기이다. 예를 들어, 데이터 블록은 64 바이트 또는 128 바이트일 수 있다. 메모리 모듈(100) 및 메모리 모듈(600)을 참조허여 전술한 개별적인 메모리 제어기 각각은 상이한 섹션의 어드레스 범위에 응답하며, 어드레스 범위는 모듈 내에서 연속적이다. 그 다음, 메모리 제어기는 그것의 대응하는 제어, 어드레스 및 데이터 관통 비아 상에서 판독 또는 기록 동작을 개시한다. 메모리 제어기는 다수의 스택형 메모리 층 중에서 액세스되고 있는 것을 식별하는 판독 또는 기록 메모리 요청을 인가한다. 메모리 요청은 또한 메모리 층의 다수의 뱅크가 동일한 데이터 관통 비아를 공유하는 경우에 메모리 층 내의 특정 뱅크를 식별한다. 따라서 각각의 개별적인 메모리 요청은 단일 메모리 층 상의 단일 뱅크에 의해 처리된다. 메모리 제어기는 또한 리프레시 및 에러 정정 코드와 같은 다른 모든 기능을 담당한다. 대략 25 마이크론 피치를 갖는 비아를 사용하면, 메모리 제어기당 4개의 채널을 가정할 때, 관통 비아의 오버헤드 면적은 메모리 층의 3% 보다 작을 수 있다. 대략 50 마이크론보다 작은 피치를 갖는 관통 비아는 단일 로우 액세스로부터 전체 캐시 라인을 공급하도록 구조화될 수 있다.
도 7 내지 도 9에 도시된, 버스 도파관(702)의 구성 및 전자 광학 인터페이스의 구성은 많은 다른 배열물 중 단 하나를 나타내고 있을 뿐이다. 다른 실시예에서, 버스 도파관(702)의 길이는 증가할 수 있고, 전자 광학 인터페이스들 중 2개의 인터페이스는 모든 전자 광학 인터페이스가 도 10a에 도시된 바와 같이 광학 층(602)의 외부에 배치되도록 광학 층(602) 상에 재배치될 수 있다. 또 다른 실시예에서, 버스 도파관(702)의 길이는 감소하고, 전자 광학 인터페이스들 중 2개의 인터페이스는 모든 전자 광학 인터페이스가 도 10b에 도시된 바와 같이 광학 층(602)의 내부에 배치되도록 광학 층(602) 상에 재배치될 수 있다. 다른 실시예에서, 뱅크 및 관통 비아는 도 3을 참조하여 전술한 바와 같이 재배열될 수 있고, 전자 광학 인터페이스의 수는 채용되는 영역의 수와 매칭되도록 변경될 수 있다.
본 발명의 실시예는 단일 버스 도파관(702)으로 제한되지 않는다. 다른 실시예에서, 단일 버스 도파관은 상이한 버스 도파관에 의해 대체될 수 있으며, 각각의 버스 도파관은 전자 광학 인터페이스의 서브세트로의 액세스를 갖는다. 예를 들어, 도 11a는 본 발명의 실시예에 따른 2개의 별도의 버스 도파관(1102, 1104)으로 구현되는 광학 층(602)을 도시하고 있다. 다른 실시예에서, 버스 도파관은 저자 광학 인터페이스의 다양한 적합한 배열물을 액세스하는 데 사용될 수 있는 2개 이상의 버스 도파관 및 브랜칭 도파관을 포함하도록 재구성될 수 있다. 예를 들어, 도 11b는 본 발명의 실시예에 따른 2개의 브랜칭 버스 도파관(1106, 1108)으로 구현되는 광학 층(602)을 도시하고 있다. 광학 대역폭을 증가시키기 위해, 버스 도파관(702, 1002, 1004, 1102, 1104)은 거의 평행한 버스 도파관 중 2개 이상의 버스 도파관이 상이한 전자 광학 인터페이스에 광학적으로 연결될 수 있는 2개 이상의 거의 평행한 버스 도파관에 의해 각각 대체될 수 있다. 프로세서와 메모리-제어기 층의 메모리 제어기 사이에서의 DWDM 광학 통신의 사용은 다수의 채널이 한번에 사용되게 한다. 또한, 본 발명에 채용되는 전기적 메모리 채널은 메모리 층들의 스택 내에 포함되는데, 이는 메모리 제어기에 추가되는 비용이 광학 커넥션을 사용하면 모든 전자 메모리 디바이스에서 보다 완만하게 상승한다는 것을 의미한다.
본 발명이 특정 실시예와 관련하여 설명되고 있다 하더라도, 본 발명이 그러한 실시예로 제한되는 것은 의도되지 않는다. 본 발명의 사상 내에 있는 수정은 당업자에게 자명할 것이다. 예를 들어, 본 발명의 다른 실시예에서, 스택 내의 디바이스 층의 순서 및 방향은 도 1 및 도 6에 도시된 층의 순서로 제한되는 것은 아니다. 다른 실시예에서, 디바이스 층은 임의의 적합한 순서를 가질 수 있다. 예를 들어, 도 6을 참조하여 전술한 광학 층 및 메모리-제어기 층이 스위칭될 수 있다. 도 12는 본 발명의 실시예에 따른 3차원 전자 메모리 모듈(1200)의 단면도를 도시하고 있다. 메모리 모듈(600)과 달리, 메모리 모듈(1200)은 패키지 바디(104)의 상측 표면 상에 배치되는 광학 층(1202) 및 광학 층(1202)의 상측 표면 상에 배치되는 메모리-제어기 층(1204)을 포함한다. 메모리 모듈(1200)은 도 6을 참조하여 전술한 바와 같이, 광학 층을 통해 데이터, 제어 및 어드레스 관통 비아를 확장할 필요성을 제거한다. 도 13은 본 발명의 실시예에 따른 광학 층(1202)의 상측도를 도시하고 있다. 이 실시예에서, 광학 층(102)은 데이터, 제어 및 어드레스 관통 비아가 없다는 것을 제외하면 광학 층(602)과 동일하다. 본 발명의 다른 실시예에서, 메모리 모듈(100)은 고속 외부 전자 인터페이스를 광학 인터페이스로 대체함으로써 수정될 수 있다. 도 14는 본 발명의 실시예에 따른 메모리 모듈(1400)의 단면도를 도시하고 있다. 메모리-제어기 층(1402)은 광섬유(1406)에 광학적으로 연결된 광학 층(1404)의 전자 광학 인터페이스에 전자적으로 연결된다. 다른 실시예에서, 메모리 모듈(600, 1200) 모두는 광학 층과 메모리-제어기 층 사이에 위치 지어되는 별도의 아날로그 층을 포함할 수 있다. 이러한 아날로그 층은 메모리 제어기로부터의 디지털 신호를 광학 층 상의 변조기 또는 다른 디바이스를 제어하는 데 필요한 아날로그 신호로 변환하고, 포토검출기의 아날로그 출력을 메모리 제어기로 입력될 디지털 신호로 변환하거나, 또는 그 밖의 용도로 사용될 수 있다.
전술한 아키텍처는 3개의 주요 영역, 즉 액세스 시간, 대역폭 및 전력에서 기존의 제안된 메모리 모듈 설계 이상의 다수의 장점을 갖는다. 일반적인 DRAM 디바이스에서, 뱅크들 사이의 커넥션은 본 발명의 광학 메모리 모듈과의 비교에 의해 DRAM 디바이스에 걸쳐 데이터를 전자적으로 전송할 상당한 양의 시간을 취하는 글로벌 입력/출력 기록을 통해 수행된다. 광학적 메모리 모듈 실시예에서, 글로벌 입력/출력 기능은 데이터가 버퍼 및 리피터 없이 전송될 수 있는 광학 층에 의해 효과적으로 수행된다. 광학 메모리 모듈의 아키텍처는 더 많은 수의 보다 작은 뱅크가 사용되게 한다. 이것은 두 가지 방법으로 액세스 시간을 개선한다. 첫 번째로 개별 뱅크의 액세스 시간이 더 고속이고, 두 번째로 뱅크 콘플릭트 확률이 감소한다. 이전의 요청을 여전히 처리하고 있는 메모리 뱅크 상에서 메모리 액세스가 발생할 때 뱅크 콘플릭트가 발생하여, 선행 요청이 완료되어 제 2 액세스에 대한 효율적인 액세스 시간을 증가시킬 때까지 메모리 액세스가 뱅크를 차단하게 한다.
DWDM 광학 상호접속부의 사용은 메모리 모듈로의 보다 더 높은 대역폭 커넥션을 허용한다. 유사한 전자적 상호접속이 구현될 수 있다 하더라도, 그 결과는 제한된 입력/출력 핀으로 인해 대역폭이 감소하거나 보다 많은 수의 입력/출력 핀 채용으로 인해 비용 면에서 상당히 증가하는 것일 수 있다. 전자 시그널링 옵션의 다른 단점은 이 입력/출력을 고속으로 구동하는 데 필요한 전력이 과도하다는 것일 수 있다. 또한, 와이어에 대한 비트 당 전송 에너지 요건은 기본적으로 주어진 와이어 속성 세트에 대한 와이어 길이에 따라 선형적으로 스케일링된다. 광학 전송에 대한 에너지 요건은 전송 측(전기-광학 변환) 및 수신 측(광학-전기 변환)에 의해 좌우되며, 컴퓨터 메모리 시스템에 대한 관심 스케일에 대한 길이에 효과적으로 독립적이다. 광학적으로 접속된 메모리 모듈에 요구되는 전자 입력/출력은 전력, 접지 및 저속 제어 및 감시 신호일 수 있다. 광학 인터페이스 상의 DWDM 사용은 적은 수의 광섬유(아마도, 광학 신호를 메모리 모듈에 온 및 오프 전송하는 광섬유)만이 필요하다는 것을 의미한다. 프로세서 및/또는 마더포드와 메인 메모리 사이의 광학 통신은 신호 무결성 및 동기화와 관련하여 상당한 이점을 갖는다. 전자 솔루션은 지터, 반사 및 누설에 의해 피해를 받는다. 이러한 모든 문제는 광학 영역에서 상당히 감소한다.
메모리 모듈의 전력 소비는 다수의 방법으로 감소한다. 첫째, 작은 메모리 영역의 사용은 비트 및 워드 라인 용량이 보다 작기 때문에 개별 영역에 대한 액세스 전력을 감소시킨다. 두 번째, 단일 영역이 전체 캐시 라인을 공급한다는 사실은, 감지 증폭기 내로 판독되고 이어서 메모리 요청에 필요하지 않은 데이터의 양이 상당히 감소하기 때문에, 다수의 영역이 캐시 라인에 기여하는 모듈 조직에 비해 디바이스 액세스 전력을 감소시킨다. 이전에 언급한 바와 같이, 입력/출력 구조는 또한 외부 접속성 및 메모리 글로벌 기능 모두에 대해 광학 상호접속의 사용을 통해 보다 적은 전력을 소비한다. 이 아키텍처의 다른 장점은 전술한 바와 같이 그것이 매우 확장성이 좋다는 것이다. 임의의 스택형 구성에 디바이스를 추가할 때, 제한 인자 중 하나가 전력이다. 광학적으로 접속된 메모리 모듈의 경우에 있어서, 추가 메모리 층이 전력 필요성을 상당히 증가시키는 것은 아니다. 입력/출력 전력은 실질적으로 일정한 상태로 유지되며, 메모리 층의 수가 증가하는 만큼 리프레시 전력만이 확장된다.
설명을 위해, 전술한 설명은 본 발명의 철저한 이해를 제공하기 위해 특정 명칭을 사용하였다. 그러나, 특정 세부사항이 본 발명을 실현하기 위해 요구되지 않는다는 것은 당업자에게 자명할 것이다. 본 발명의 특정 실시예에 대한 전술한 설명은 예시 및 설명을 위해 제시된다. 그들은 본 발명 대로이거나 본 발명을 개시된 정확한 형태로 제한하도록 의도된 것은 아니다. 명백히, 전술한 교시내용의 관점에서 많은 수정 및 변형이 가능하다. 실시예는 본 발명의 원리 및 그것의 실제 응용을 가장 잘 설명하여, 당업자로 하여금 본 발명 및 고려되는 특정 용도에 적합한 다양한 수정물을 갖는 다양한 실시예를 가장 잘 활용하도록 하기 위한 것이다. 본 발명의 범주는 다음의 특허청구범위 및 그들의 등가물에 의해 정의되도록 의도된다.

Claims (10)

  1. 메모리 모듈로서,
    적어도 하나의 메모리 제어기를 포함하는 메모리-제어기 층과,
    상기 메모리-제어기 층과 함께 스택 상태에 있는 적어도 하나의 메모리 층과,
    상기 메모리-제어기 층과 인접해 있으며, 버스 도파관을 포함하는 광학 층 ― 상기 버스 도파관은 상기 광학 층 내에 놓여 있고 광학 채널을 수신하는 제 1 종단과 광학 채널을 송신하는 제 2 종단을 포함함 ― 과,
    상기 버스 도파관의 제 1 종단으로 입력된 광학 채널을 상기 적어도 하나의 메모리 제어기로 송신될 전자 신호로 변환하고, 상기 적어도 하나의 메모리 제어기로부터 수신된 전자 신호를 상기 버스 도파관의 제 2 종단으로부터 출력될 광학 채널로 변환하는 적어도 하나의 전자 광학 인터페이스 ― 상기 적어도 하나의 전자 광학 인터페이스는 상기 메모리-제어기 층 및 상기 광학 층 모두 내에 있음 ― 와,
    상기 스택을 통해 상기 적어도 하나의 메모리 제어기의 표면에 수직으로 연장되는 적어도 하나의 관통 비아 세트를 포함하되,
    각 관통 비아 세트는
    데이터 관통 비아 ― 상기 데이터 관통 비아를 통해 상기 적어도 하나의 메모리 층으로 및 상기 적어도 하나의 메모리 층으로부터 데이터가 전송됨 ― 와,
    어드레스 관통 비아 ― 상기 어드레스 관통 비아를 통해 상기 적어도 하나의 메모리 층에 저장된 데이터의 물리적 어드레스가 상기 적어도 하나의 메모리 층으로 전송됨 ― 와,
    제어 관통 비아 ― 상기 제어 관통 비아를 통해 상기 적어도 하나의 메모리 층으로 및 상기 적어도 하나의 메모리 층으로부터 커맨드 및 상태 신호가 전송됨 ―
    중 하나 이상을 포함하고,
    상기 적어도 하나의 관통 비아 세트는 상기 적어도 하나의 메모리 층 중 하나의 메모리 층과 상기 적어도 하나의 메모리 제어기 사이에 전자 통신을 제공하는
    메모리 모듈.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 메모리 층은 영역들을 더 포함하되, 각 영역은 상기 적어도 하나의 관통 비아 세트 중 하나의 관통 비아 세트를 통해 상기 적어도 하나의 메모리 제어기와 전기적 통신을 하는 적어도 하나의 뱅크를 갖는
    메모리 모듈.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 메모리 층과 상기 메모리-제어기 층 사이에 전자 통신을 제공하는 상기 적어도 하나의 관통 비아 세트는, 상기 적어도 하나의 메모리 층의 적어도 하나의 메모리 뱅크에 전자적으로 연결되고 상기 메모리-제어기 층의 상기 적어도 하나의 메모리 제어기에 전자적으로 연결된 적어도 하나의 관통 비아 세트를 더 포함하는
    메모리 모듈.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 전자 광학 인터페이스는,
    상기 버스 도파관의 제 1 종단에 입력된 광학 채널을 전자 신호로 변환하는 적어도 하나의 검출기와,
    상기 적어도 하나의 메모리 제어기로부터 수신된 전자 신호를 상기 버스 도파관의 제 2 종단으로부터 출력될 광학 채널로 변환하는 적어도 하나의 변조기를 더 포함하는
    메모리 모듈.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 광학 층은 상기 메모리-제어기 층과 상기 적어도 하나의 메모리 층 사이에 위치되고, 상기 관통 비아는 상기 광학 층을 통해 연장되며,
    상기 적어도 하나의 전자 광학 인터페이스는 상기 버스 도파관과 광학적 통신 상태에 있고 상기 적어도 하나의 메모리 제어기와 전자적 통신 상태에 있으며,
    상기 광학 층은, 상기 버스 도파관의 제 1 종단에 광학적으로 연결되는 집적된 모드 동기(integrated mode locked) 레이저를 더 포함하는
    메모리 모듈.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 메모리 층은, 기판 상에 배치되고 상기 적어도 하나의 관통 비아 세트에 인접하게 위치된 적어도 하나의 뱅크를 더 포함하는
    메모리 모듈.
  8. 제 7 항에 있어서,
    상기 기판 상에 배치되고 상기 적어도 하나의 관통 비아 세트에 인접하게 위치된 상기 적어도 하나의 뱅크는,
    상기 관통 비아 세트의 관통 비아와 전자적 통신 상태에 있는, 상기 관통 비아에 매칭되는 적어도 하나의 뱅크 피치의 다수의 비트 라인과,
    상기 적어도 하나의 관통 비아 세트에 인접한 상기 뱅크의 가장자리 근처에 위치하는 다수의 감지 증폭기 ― 각각의 감지 증폭기는 비트 라인에 전자적으로 연결됨 ― 를 더 포함하되,
    상기 비트 라인의 대역폭과 상기 관통 비아의 대역폭이 매칭되는
    메모리 모듈.
  9. 제 8 항에 있어서,
    상기 관통 비아와 전자적 통신 상태인 상기 다수의 비트 라인은, 상기 다수의 비트 라인에 전자적으로 연결되고 상기 관통 비아에 전자적으로 연결되는 다중화기를 더 포함하되,
    상기 다중화기는 상기 비트 라인으로부터의 출력을 상기 관통 비아 상의 단일의 선택된 데이터 출력에 조합하는
    메모리 모듈.
  10. 제 1 항에 있어서,
    상기 관통 비아는,
    금속 비아, 또는
    관통 실리콘 비아
    중 하나를 더 포함하는
    메모리 모듈.
KR1020107009034A 2007-10-23 2008-10-23 메모리 모듈 KR101574358B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/975,963 US8059443B2 (en) 2007-10-23 2007-10-23 Three-dimensional memory module architectures
US11/975,963 2007-10-23

Publications (2)

Publication Number Publication Date
KR20100095515A KR20100095515A (ko) 2010-08-31
KR101574358B1 true KR101574358B1 (ko) 2015-12-11

Family

ID=40563321

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107009034A KR101574358B1 (ko) 2007-10-23 2008-10-23 메모리 모듈

Country Status (6)

Country Link
US (1) US8059443B2 (ko)
EP (1) EP2212887B1 (ko)
JP (1) JP5280455B2 (ko)
KR (1) KR101574358B1 (ko)
CN (1) CN101836257B (ko)
WO (1) WO2009055031A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11641738B2 (en) 2020-01-15 2023-05-02 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8064739B2 (en) * 2007-10-23 2011-11-22 Hewlett-Packard Development Company, L.P. Three-dimensional die stacks with inter-device and intra-device optical interconnect
US8572320B1 (en) 2009-01-23 2013-10-29 Cypress Semiconductor Corporation Memory devices and systems including cache devices for memory modules
US8456880B2 (en) * 2009-01-30 2013-06-04 Unity Semiconductor Corporation Multiple layers of memory implemented as different memory technology
DE102009001930B4 (de) * 2009-03-27 2018-01-04 Robert Bosch Gmbh Sensorbaustein
US20180122686A1 (en) * 2009-04-14 2018-05-03 Monolithic 3D Inc. 3d semiconductor device and structure
KR20100114421A (ko) 2009-04-15 2010-10-25 삼성전자주식회사 적층 패키지
WO2010148359A1 (en) * 2009-06-18 2010-12-23 Cypress Semiconductor Corporation Memory devices and systems including multi-speed access of memory modules
JP5490482B2 (ja) * 2009-10-09 2014-05-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5448698B2 (ja) * 2009-10-09 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びそのテスト方法
WO2011059448A1 (en) * 2009-11-13 2011-05-19 Hewlett-Packard Development Company, L.P. PARALLELIZED CHECK POINTING USING MATs AND THROUGH SILICON VIAs (TSVs)
US8421500B2 (en) * 2009-11-30 2013-04-16 International Business Machines Corporation Integrated circuit with stacked computational units and configurable through vias
US8612809B2 (en) * 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
KR101136984B1 (ko) * 2010-03-29 2012-04-19 에스케이하이닉스 주식회사 전압 공급 제어회로 및 이를 이용한 반도체 장치
TW201207852A (en) * 2010-04-05 2012-02-16 Mosaid Technologies Inc Semiconductor memory device having a three-dimensional structure
WO2011139496A2 (en) 2010-04-26 2011-11-10 Rambus Inc. Techniques for interconnecting stacked dies using connection sites
KR101751045B1 (ko) 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
US8612687B2 (en) 2010-05-26 2013-12-17 International Business Machines Corporation Latency-tolerant 3D on-chip memory organization
KR20110131721A (ko) * 2010-05-31 2011-12-07 주식회사 하이닉스반도체 반도체 메모리 장치
KR101145312B1 (ko) * 2010-07-06 2012-05-14 에스케이하이닉스 주식회사 반도체 집적회로
KR101728067B1 (ko) 2010-09-03 2017-04-18 삼성전자 주식회사 반도체 메모리 장치
KR101190682B1 (ko) 2010-09-30 2012-10-12 에스케이하이닉스 주식회사 3차원 적층 반도체 집적회로
WO2012061304A1 (en) * 2010-11-02 2012-05-10 Georgia Tech Research Corporation Ultra-thin interposer assemblies with through vias
WO2012061633A2 (en) 2010-11-03 2012-05-10 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
US8854865B2 (en) * 2010-11-24 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
KR20120065809A (ko) * 2010-12-13 2012-06-21 한국전자통신연구원 멀티 코어 중앙처리장치를 위한 광네트워크 구조
WO2012082480A2 (en) 2010-12-14 2012-06-21 Rambus Inc. Multi-die dram banks arrangement and wiring
JP5647014B2 (ja) * 2011-01-17 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
TWI564890B (zh) * 2011-01-26 2017-01-01 半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
KR20120108474A (ko) * 2011-03-24 2012-10-05 에스케이하이닉스 주식회사 반도체 장치
KR20120122549A (ko) 2011-04-29 2012-11-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 리페어 방법
US20130082767A1 (en) * 2011-09-29 2013-04-04 Broadcom Corporation Signal distribution and radiation in a wireless enabled integrated circuit (ic)
US9075105B2 (en) 2011-09-29 2015-07-07 Broadcom Corporation Passive probing of various locations in a wireless enabled integrated circuit (IC)
US8670638B2 (en) 2011-09-29 2014-03-11 Broadcom Corporation Signal distribution and radiation in a wireless enabled integrated circuit (IC) using a leaky waveguide
US9318785B2 (en) 2011-09-29 2016-04-19 Broadcom Corporation Apparatus for reconfiguring an integrated waveguide
US9570420B2 (en) * 2011-09-29 2017-02-14 Broadcom Corporation Wireless communicating among vertically arranged integrated circuits (ICs) in a semiconductor package
WO2013095676A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Separate microchannel voltage domains in stacked memory architecture
WO2013101006A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Generic address scrambler for memory circuit test engine
CN102624446A (zh) * 2012-03-06 2012-08-01 华中科技大学 一种三维堆叠硅片层间红外通信结构
CN104246891B (zh) 2012-03-20 2018-01-26 英特尔公司 响应用于操作控制的装置命令的存储器装置
CN104205234B (zh) 2012-03-30 2017-07-11 英特尔公司 用于存储器电路测试引擎的通用数据加扰器
US20130320359A1 (en) * 2012-06-04 2013-12-05 Sematech, Inc. Heterogeneous stack structures with optical to electrical timing reference distribution
US9343449B2 (en) * 2012-07-06 2016-05-17 Nvidia Corporation Alternative 3D stacking scheme for DRAMs atop GPUs
US8922243B2 (en) 2012-12-23 2014-12-30 Advanced Micro Devices, Inc. Die-stacked memory device with reconfigurable logic
US9697147B2 (en) 2012-08-06 2017-07-04 Advanced Micro Devices, Inc. Stacked memory device with metadata management
US9099475B2 (en) * 2012-09-12 2015-08-04 Freescale Semiconductor, Inc. Techniques for reducing inductance in through-die vias of an electronic assembly
US9257152B2 (en) 2012-11-09 2016-02-09 Globalfoundries Inc. Memory architectures having wiring structures that enable different access patterns in multiple dimensions
US9064077B2 (en) 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US8984463B2 (en) 2012-11-28 2015-03-17 Qualcomm Incorporated Data transfer across power domains
US9135185B2 (en) * 2012-12-23 2015-09-15 Advanced Micro Devices, Inc. Die-stacked memory device providing data translation
US9065722B2 (en) 2012-12-23 2015-06-23 Advanced Micro Devices, Inc. Die-stacked device with partitioned multi-hop network
US9201777B2 (en) * 2012-12-23 2015-12-01 Advanced Micro Devices, Inc. Quality of service support using stacked memory device with logic die
US9170948B2 (en) * 2012-12-23 2015-10-27 Advanced Micro Devices, Inc. Cache coherency using die-stacked memory device with logic die
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
KR102048251B1 (ko) * 2013-03-14 2019-11-25 삼성전자주식회사 메모리 칩 패키지, 그것을 포함하는 메모리 시스템, 그것의 구동 방법
KR102029682B1 (ko) 2013-03-15 2019-10-08 삼성전자주식회사 반도체 장치 및 반도체 패키지
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
US9383411B2 (en) 2013-06-26 2016-07-05 International Business Machines Corporation Three-dimensional processing system having at least one layer with circuitry dedicated to scan testing and system state checkpointing of other system layers
US9286948B2 (en) 2013-07-15 2016-03-15 Advanced Micro Devices, Inc. Query operations for stacked-die memory device
US9147438B2 (en) * 2013-10-23 2015-09-29 Qualcomm Incorporated Monolithic three dimensional (3D) integrated circuits (ICs) (3DICs) with vertical memory components, related systems and methods
US9389876B2 (en) 2013-10-24 2016-07-12 International Business Machines Corporation Three-dimensional processing system having independent calibration and statistical collection layer
KR102111742B1 (ko) 2014-01-14 2020-05-15 삼성전자주식회사 적층 반도체 패키지
TWI735206B (zh) * 2014-04-10 2021-08-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
US9389972B2 (en) 2014-05-13 2016-07-12 International Business Machines Corporation Data retrieval from stacked computer memory
US9405468B2 (en) 2014-05-13 2016-08-02 Globalfoundries Inc. Stacked memory device control
US9626311B2 (en) * 2015-01-22 2017-04-18 Qualcomm Incorporated Memory controller placement in a three-dimensional (3D) integrated circuit (IC) (3DIC) employing distributed through-silicon-via (TSV) farms
US9934179B2 (en) * 2015-02-17 2018-04-03 Mediatek Inc. Wafer-level package with at least one input/output port connected to at least one management bus
US10152445B2 (en) * 2015-02-17 2018-12-11 Mediatek Inc. Signal count reduction between semiconductor dies assembled in wafer-level package
US9627340B2 (en) * 2015-05-28 2017-04-18 Kabushiki Kaisha Toshiba Semiconductor device
JP2017045311A (ja) * 2015-08-27 2017-03-02 株式会社東芝 メモリシステム
US10740116B2 (en) * 2015-09-01 2020-08-11 International Business Machines Corporation Three-dimensional chip-based regular expression scanner
KR102339780B1 (ko) * 2015-10-29 2021-12-15 삼성전자주식회사 칩 아이디(id) 발생 회로를 갖는 반도체 장치
CN106887435B (zh) * 2015-12-15 2020-01-07 北京兆易创新科技股份有限公司 一种3DNand闪存设备及其制作方法
CN105635861B (zh) * 2015-12-31 2019-02-22 西安电子科技大学 基于微环谐振器的存储互连光网络架构及其通信方法
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
US11176450B2 (en) 2017-08-03 2021-11-16 Xcelsis Corporation Three dimensional circuit implementing machine trained network
US10672745B2 (en) * 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
WO2018067719A2 (en) 2016-10-07 2018-04-12 Invensas Bonding Technologies, Inc. Direct-bonded native interconnects and active base die
US11487445B2 (en) * 2016-11-22 2022-11-01 Intel Corporation Programmable integrated circuit with stacked memory die for storing configuration data
KR102646847B1 (ko) * 2016-12-07 2024-03-12 삼성전자주식회사 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템
EP3639265A4 (en) * 2017-06-12 2021-01-06 Micron Technology, INC. FINE GRAIN DYNAMIC DIRECT ACCESS MEMORY
US11527510B2 (en) * 2017-06-16 2022-12-13 Micron Technology, Inc. Finer grain dynamic random access memory
US11398453B2 (en) * 2018-01-09 2022-07-26 Samsung Electronics Co., Ltd. HBM silicon photonic TSV architecture for lookup computing AI accelerator
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
WO2019221902A1 (en) 2018-05-17 2019-11-21 Lightmatter, Inc. Optically interfaced stacked memories and related methods and systems
US11631465B2 (en) * 2018-07-03 2023-04-18 Samsung Electronics Co., Ltd. Non-volatile memory device
US10840240B2 (en) * 2018-10-24 2020-11-17 Micron Technology, Inc. Functional blocks implemented by 3D stacked integrated circuit
KR20210131391A (ko) 2019-02-22 2021-11-02 마이크론 테크놀로지, 인크. 메모리 디바이스 인터페이스 및 방법
CN113853753A (zh) 2019-03-06 2021-12-28 轻物质公司 光子通信平台
CN112151525B (zh) * 2019-06-28 2024-07-12 西部数据技术公司 半导体裸芯及半导体封装体
US11676636B2 (en) * 2019-09-05 2023-06-13 Seagate Technology Llc Scalable storage device
EP4081954A4 (en) 2019-12-27 2023-04-05 Micron Technology, Inc. NEUROMORPHIC STORAGE DEVICE AND METHOD
KR20220116258A (ko) 2019-12-30 2022-08-22 마이크론 테크놀로지, 인크. 메모리 디바이스 인터페이스 및 방법
KR20220114027A (ko) 2019-12-31 2022-08-17 마이크론 테크놀로지, 인크. 메모리 모듈 다중 포트 버퍼 기술
KR20220137062A (ko) 2020-02-03 2022-10-11 라이트매터, 인크. 광자 웨이퍼 통신 시스템들 및 관련 패키지들
CN115362436A (zh) * 2020-02-07 2022-11-18 日升存储公司 准易失性系统级存储器
WO2023064337A1 (en) 2021-10-13 2023-04-20 Lightmatter, Inc. Multi-tenant isolation on a multi-reticle photonic communication platform

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004327474A (ja) 2003-04-21 2004-11-18 Elpida Memory Inc メモリモジュール及びメモリシステム
US20050023656A1 (en) * 2002-08-08 2005-02-03 Leedy Glenn J. Vertical system integration
WO2007038225A2 (en) 2005-09-26 2007-04-05 Rambus Incorporated A memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
KR100785821B1 (ko) * 1997-04-04 2007-12-13 글렌 제이. 리디 3차원구조 메모리

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0430385A (ja) * 1990-05-25 1992-02-03 Matsushita Electric Ind Co Ltd 半導体記憶装置
US5380681A (en) * 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US5807791A (en) * 1995-02-22 1998-09-15 International Business Machines Corporation Methods for fabricating multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
US5652811A (en) * 1996-03-06 1997-07-29 The United States Of America As Represented By The Secretary Of The Air Force Semiconductor on fiber optic substrate (SOFOS)
US6551857B2 (en) * 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
JP2006236388A (ja) * 1997-06-27 2006-09-07 Renesas Technology Corp メモリモジュール及びデータ処理システム
US6706546B2 (en) * 1998-10-09 2004-03-16 Fujitsu Limited Optical reflective structures and method for making
JP3728147B2 (ja) * 1999-07-16 2005-12-21 キヤノン株式会社 光電気混載配線基板
TW508461B (en) * 1999-11-23 2002-11-01 Nanovation Tech Inc Localized thermal tuning of ring resonators
US6480433B2 (en) * 1999-12-02 2002-11-12 Texas Instruments Incorporated Dynamic random access memory with differential signal on-chip test capability
US6462977B2 (en) * 2000-08-17 2002-10-08 David Earl Butz Data storage device having virtual columns and addressing layers
US20030155656A1 (en) * 2002-01-18 2003-08-21 Chiu Cindy Chia-Wen Anisotropically conductive film
JP3882738B2 (ja) * 2002-10-24 2007-02-21 ソニー株式会社 複合チップモジュール及びその製造方法、並びに複合チップユニット及びその製造方法
JP2004191564A (ja) * 2002-12-10 2004-07-08 Mitsubishi Electric Corp 光路変換コネクタ
US6999370B2 (en) * 2003-08-06 2006-02-14 International Business Machines Corporation Low power circuits with small voltage swing transmission, voltage regeneration, and wide bandwidth architecture
JP4272968B2 (ja) * 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
JP2005243132A (ja) * 2004-02-26 2005-09-08 Renesas Technology Corp 半導体装置
KR100695890B1 (ko) * 2004-10-29 2007-03-19 삼성전자주식회사 멀티 칩 시스템 및 그것의 데이터 전송 방법
US7327600B2 (en) * 2004-12-23 2008-02-05 Unity Semiconductor Corporation Storage controller for multiple configurations of vertical memory
JP4423453B2 (ja) * 2005-05-25 2010-03-03 エルピーダメモリ株式会社 半導体記憶装置
TWI263314B (en) * 2005-10-26 2006-10-01 Advanced Semiconductor Eng Multi-chip package structure
US7680417B2 (en) * 2005-12-28 2010-03-16 Intel Corporation Bi-directional parallel optical link
JP4828251B2 (ja) * 2006-02-22 2011-11-30 エルピーダメモリ株式会社 積層型半導体記憶装置及びその制御方法
JP4777807B2 (ja) * 2006-03-29 2011-09-21 エルピーダメモリ株式会社 積層メモリ
TWI318815B (en) * 2006-12-20 2009-12-21 Ind Tech Res Inst Multiwavelength semiconductor laser array and method of manufacturing the same
US7925168B2 (en) * 2007-10-16 2011-04-12 Hewlett-Packard Development Company, L.P. Optical interconnect system providing communication between computer system components
US8064739B2 (en) * 2007-10-23 2011-11-22 Hewlett-Packard Development Company, L.P. Three-dimensional die stacks with inter-device and intra-device optical interconnect
US7532785B1 (en) * 2007-10-23 2009-05-12 Hewlett-Packard Development Company, L.P. Photonic interconnects for computer system devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100785821B1 (ko) * 1997-04-04 2007-12-13 글렌 제이. 리디 3차원구조 메모리
US20050023656A1 (en) * 2002-08-08 2005-02-03 Leedy Glenn J. Vertical system integration
JP2004327474A (ja) 2003-04-21 2004-11-18 Elpida Memory Inc メモリモジュール及びメモリシステム
WO2007038225A2 (en) 2005-09-26 2007-04-05 Rambus Incorporated A memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11641738B2 (en) 2020-01-15 2023-05-02 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device

Also Published As

Publication number Publication date
WO2009055031A1 (en) 2009-04-30
JP5280455B2 (ja) 2013-09-04
CN101836257B (zh) 2013-12-11
US20090103345A1 (en) 2009-04-23
EP2212887A1 (en) 2010-08-04
JP2011503760A (ja) 2011-01-27
KR20100095515A (ko) 2010-08-31
EP2212887A4 (en) 2010-11-03
US8059443B2 (en) 2011-11-15
EP2212887B1 (en) 2013-04-17
CN101836257A (zh) 2010-09-15

Similar Documents

Publication Publication Date Title
KR101574358B1 (ko) 메모리 모듈
US11525956B2 (en) Semiconductor devices having electro-optical substrates
US8064739B2 (en) Three-dimensional die stacks with inter-device and intra-device optical interconnect
US11233580B2 (en) Pooled DRAM system enabled by monolithic in-package optical I/O
KR101520130B1 (ko) 광자 상호접속부
US7385281B2 (en) Semiconductor integrated circuit device
EP2286409B1 (en) Proximity optical memory module
JP2021524977A (ja) 光学的に接合された積層メモリ、並びに関連する方法及びシステム
US20070297797A1 (en) Byte-wide optical backplane switch
US20210272944A1 (en) Semiconductor packages having photon integrated circuit (pic) chips
US20120203957A1 (en) Solid state memory-based mass storage device using optical input/output links
US8279652B2 (en) Reconfigurable input/output in hierarchical memory link
CN117501643A (zh) 利用微型led用于光学通道的逐位反向多路复用
US20140270785A1 (en) Electro-photonic memory system
KR20130126795A (ko) 서버 시스템 및 서버 시스템에서의 메모리 계층 제어 방법
US20240241333A1 (en) Led interconnect with breakout for memory applications

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20181112

Year of fee payment: 4