JP2014501427A - マルチダイｄｒａｍバンクの配置及び配線 - Google Patents

Abstract

【課題】 コンタクトの数を低減し、メモリバンクをコンタクトに結合するために必要な回路を低減し、それにより、マルチダイスタックの速度及び効率を増大させること。
【解決手段】 少なくとも１つの他のダイを有するマルチダイスタックに使用するメモリダイ。メモリダイは、フィールド内に配置され、マルチダイスタックの他のダイとインタフェースするように構成される複数のコンタクトを含む。いくつかのバッファ線のうちの第１のバッファ線サブセットは、フィールド内の各コンタクトに接続される。メモリダイは、いくつかのバッファ及びクロスバー線も含む。バッファは、各信号線と各バッファ線との間に結合される。クロスバー線は、第１のバッファ線サブセットとは別個の第２のバッファ線サブセット内のバッファ線の各対を相互接続する。
【選択図】 図１

Description

技術分野
開示される実施形態は、一般にはダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関し、より詳細にはマルチダイＤＲＡＭ内のメモリバンクの配置及び配線に関する。

背景
高密度電子チップは、複数の集積回路（ＩＣ）がマルチチップモジュール（ＭＣＭ）内にパッケージングされた専用電子パッケージにより達成することができる。近年のＭＣＭ技術では、基板に形成される複数の半導体ダイを垂直スタック（すなわち、マルチダイスタック又はマルチチップスタック）としてパッケージングすることができる。マルチダイスタック内のダイは、メモリバンク（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、メモリコントローラ、中央演算処理装置（ＣＰＵ）等の電子回路を含み得る。マルチダイスタック内のダイは、シリコン貫通ビア（ＴＳＶ）又ははんだバンプ等の様々な形態のコンタクトにより相互接続することができる。マルチダイスタック内のダイに電子回路を構成し、電子回路から相互接続コンタクト（例えば、ＴＳＶ又ははんだバンプ）に接続を提供することは、ダイ上のコンタクトの密度が増大するにつれてますます難しくなる（例えば、電子回路の複雑性の増大及び／又は最小特徴サイズの低減により）。さらに、既存のマルチダイスタックの効率及び速度は、多数のコンタクト及び膨大な回路を含む電子回路の構成により低減する。

概要
したがって、コンタクトの数を低減し、及び／又はメモリバンクをコンタクトに結合するために必要な回路を低減し、それにより、マルチダイスタックの速度及び効率を増大させる電子回路の構成が必要である。本明細書に開示される実施形態は、現在選択されているメモリバンクに接続するコンタクトを動的に選択するバッファのユーザを通して、マルチダイスタックでのコンタクトの数及び／又はメモリバンクをコンタクトに結合するために必要な回路を低減し、それにより、より詳細に後述するように、マルチダイスタックの性能特徴を改良する。

いくつかの実施形態によれば、少なくとも１つの他のダイを有するマルチダイスタックに使用するメモリダイは、複数の信号線をそれぞれ有する複数のメモリバンクと、フィールド内に配置された複数のコンタクトであって、マルチダイスタックの他のダイとインタフェースするように構成されるコンタクトとを含む。メモリダイは、バッファ線であって、第１のバッファ線サブセットがフィールド内の各コンタクトに接続される、バッファ線と、それぞれが各信号線と各バッファ線との間に結合される複数のバッファと、第１のバッファ線サブセットとは別個の第２のバッファ線サブセット内のバッファ線の各対を相互接続する複数のクロスバー線と、をさらに含む。

いくつかの実施形態によれば、メモリダイは、複数の信号線をそれぞれ有する複数のメモリバンクと、フィールド内に配置された複数のコンタクトであって、マルチダイスタックの他のダイとインタフェースするように構成されるコンタクトとを含む。メモリダイは複数のバッファも含み、それにより、各メモリバンクの複数の信号線のそれぞれをフィールド内の各コンタクトに結合する。メモリダイの各動作中、複数のバッファのうちの第１のサブセットは第１の状態にあるように構成され、複数のバッファのうちの第２のサブセットは第２の状態にあるように構成される。

いくつかの実施形態によれば、メモリダイは、複数の信号線をそれぞれ有する複数のメモリバンクを含み、各信号線は、フィールド内に配置された複数のコンタクトの各コンタクトに結合され、コンタクトは、マルチダイスタックの別のダイとインタフェースするように構成される。メモリダイは複数のバッファも含み、各メモリバンクの信号線を複数のバッファ線に選択的に結合する。バッファの半分は、第１の状態において、バッファ線のうちの第１の半分を通して信号線のうちの第１の半分をコンタクトのうちの第１の半分に結合するように構成され、バッファの残りの半分は、第２の状態において、バッファ線のうちの第２の半分を通して信号線のうちの第２の半分をコンタクトのうちの第２の半分に結合するように構成される。

したがって、性能特徴（例えば、効率、速度等）を改良したメモリダイを本明細書に記載する。

図面の簡単な説明
本発明の上述の実施形態並びに本発明の追加の実施形態をよりよく理解するために、同様の参照番号が図全体を通して対応する部分を参照する以下の図面と併せて、以下の実施形態の説明を参照すべきである。

いくつかの実施形態によるマルチダイスタックを示す図である。 いくつかの実施形態によるマルチダイスタックのコンタクトフィールドに結合するように構成されたマルチダイスタックのコントローラダイを示すブロック図である。 いくつかの実施形態によるマルチダイスタックのメモリダイのコンタクトに対するメモリバンクの配置を示すブロック図である。 いくつかの実施形態によるマルチダイスタックのメモリダイの配置及び配線を示すブロック図である。 いくつかの実施形態による、現在選択されているメモリバンクに従ってマルチダイスタックの動作中にイネーブルされる図４Ａのメモリダイ内でイネーブルされる信号路を示すブロック図である。 いくつかの実施形態による、現在選択されているメモリバンクに従ってマルチダイスタックの動作中にイネーブルされる図４Ａのメモリダイ内でイネーブルされる信号路を示すブロック図である。 いくつかの実施形態による、メモリバンクを図４Ａ〜図４Ｃのメモリダイのコンタクトに結合する際に使用されるバッファの内部構造及び機能を示すブロック図である。 いくつかの実施形態による、複数のランクのメモリバンクを有するマルチダイスタックのメモリダイの配置及び配線を示すブロック図である。

実施形態の説明
メモリダイ構成要素及び配線配置を本明細書に記載する。本発明の特定の実施形態を参照し、特定の実施形態の例が添付図面に示される。本発明を特定の実施形態と併せて説明するが、本発明をこれらの特定の実施形態に限定する意図がないことが理解されよう。逆に、本発明は、本発明の趣旨及び範囲内の代替、変更、及び均等物の包含を意図する。したがって、本明細書及び図面は限定の意味ではなく例示の意味で考えられるべきである。

さらに、以下の説明では、本発明の完全な理解を提供するために、多くの特定の詳細が記載される。しかし、これらの特定の詳細なしで本発明を実施可能なことが当業者には明らかになろう。他の場合では、当業者に周知の方法、構成要素、及び要素については、本発明の態様を曖昧にすることを回避するために詳述しない。

第１、第２等の用語を本明細書において使用して、様々な要素を説明するが、これらの要素がこれらの用語により限定されるべきではないことも理解されよう。これらの用語は、ある要素を別の要素から区別するためだけに使用される。例えば、本発明の範囲から逸脱せずに、第１のメモリバンクを第２のメモリバンクと呼ぶこともでき、同様に、第２のメモリバンクを第１のメモリバンクと呼ぶこともできる。第１のメモリバンク及び第２のメモリバンクは両方ともメモリバンクであるが、同じメモリバンクではない。

本明細書における本発明の説明に使用される用語は、特定の実施形態を説明するためだけのものであり、本発明の限定を意図しない。本発明の説明及び添付の特許請求の範囲に使用される場合、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈により明らかに別段のことが示される場合を除き、複数形も同様に含むことが意図される。本明細書で使用される用語「及び／又は」が、関連付けられた列挙項目のうちの１つ又は複数の可能な任意の組み合わせを指し、包含することも理解されよう。用語「含む」、「含んでいる」、「備える」、及び／又は「備えている」が、本明細書で使用される場合、記された特徴、動作、要素、及び／又は構成要素の存在を特定するが、１つ又は複数の他の特徴、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を除外しないことがさらに理解されよう。

異なる意味を有するものとして本明細書において特に開示される場合を除き、用語「略平行」は５度以内の平行を意味し、用語「略すべて」は当該項目の少なくとも９０％を意味し」、「略同じ値」は１０％以下の値の差を意味する。

図１は、いくつかの実施形態によるマルチダイスタック１００を示す図である。マルチダイスタック１００は多数のダイ１１０−１〜１１０−Ｌ（例えば、集積回路を含む半導体ダイ又はチップ）を含む。マルチダイスタック１００のダイのうちの１つ又は複数（例えば、ダイ１１０−１）は、メモリ回路の動作のうちの少なくともいくつかを制御する制御回路（例えば、マイクロプロセッサ、メモリコントローラ等）を含む制御ダイであり得る。例えば、制御ダイは、読み出し、消去、プログラム等を行うべきメモリダイ内の位置（例えば、特定のワード、バイト、又はビットに関連付けられた位置）を指定し得る。別の例として、制御ダイは、他のダイにより使用されて、コントローラダイ１１０−１に接続するコンタクトフィールドへの接続にどのメモリバンクを選択すべきかを決定する制御信号（例えば、制御信号内のバンクアドレスビット）を生成することもできる。コントローラダイ１１０−１はマルチダイスタックの底層として示されるが、コントローラダイをマルチダイスタックの任意の層に配置可能なことを理解されたい。同様に、マルチダイスタックが代替として、複数のコントローラダイを含んでもよく、コントローラダイを含まなくてもよく、又はコントローラダイの機能をマルチダイスタックのうちの２つ以上のダイに分散してもよいことも理解されたい。

図１に示されるように、マルチダイスタック１００のダイ１１０のうちの１つ又は複数はメモリ（例えば、ＤＲＡＭ又は他の種類のメモリ）回路を含む。マルチダイスタック１００は、１つ又は複数のコントローラダイ及び１つ又は複数のメモリダイを含むＬ個のダイを含む。示される実施形態では、底部ダイ１１０−１はコントローラダイであり、コントローラダイは、コントローラダイ１１０−１の上に配置された複数のメモリダイ（例えば、１１０−２〜１１０−Ｌ）の動作制御を担当する。通常、メモリダイのうちの１つ又は複数（例えば、１１０−２〜１１０−Ｌ）は、メモリダイのメモリバンクから読み出されたデータを増幅するセンス増幅器を含む。センス増幅器はメモリダイに配置され、メモリダイのメモリバンク間のデータ信号路並びにメモリダイとコントローラダイ１１０−１の入／出力（Ｉ／Ｏ）インタフェースとの間でデータ信号を搬送する信号線に位置決めされる。

メモリダイ（例えば、１１０−２〜１１０−Ｌ）のメモリバンク（例えば、ＤＲＡＭ又はＳＲＡＭメモリバンク）は、各コンタクト１２０を通してコントローラダイ１１０−１に接続される。いくつかの実施形態では、ダイ１１０は複数のコンタクト１２０−１〜１２０−Ｎを通して相互接続され、それにより、信号をマルチダイスタック内のダイ間に渡すことができる。様々な方法を使用してコンタクト１２０を実施し得ることを当業者は容易に理解しよう。いくつかの実施形態では、コンタクト１２０は、ＴＳＶフィールドを形成するいくつかのシリコン貫通ビア（ＴＳＶ）を含む。しかし、コンタクトはＴＳＶに限定されない。いくつかの実施形態では、コンタクト１２０ははんだバンプである。例えば、フリップチップ構成では、コンタクトははんだ微小バンプの形態をとり得る。さらに詳細に後述するように、いくつかの実施形態では、コンタクト１２０を使用して、コントローラダイ１１０−１からの制御信号（例えば、バンクアドレスビットを含む信号）に従って、メモリダイ（例えば、１１０−２〜１１０−Ｌ）のメモリバンクをコントローラダイ１１０−１に選択的に接続する。

通常、図２〜図４Ｃ及び図５に示されるように、コンタクト１２０は、多くの（例えば、数百以上）コンタクトを含むコンタクト２０２のフィールドに配置される。しかし、当業者に容易に理解されるように、他の配置のコンタクトも可能である。各コンタクト１２０は通常、例えば、シリコンとは異なる素材のコンタクト又は周囲のシリコンに影響するコンタクトからの電場により生じる機械的応力により、閉め出しエリアを有する。電場は、信号がコンタクトを通して転送されている間にコンタクトにより生成し得る。通常、この閉め出しエリアはコンタクトの直径の約１〜２倍である。しかし、閉め出しエリアのサイズが、コンタクト及びメモリダイの組成並びにコンタクトを通って流れる電流の大きさに応じて変化することを理解されたい。

閉め出しエリアは、コンタクトフィールド内のコンタクト及び他の能動回路構成要素の密度に制限を課す。この問題に対処するために、さらに詳細に後述する実施形態のいくつかでは、能動回路構成要素は、能動回路構成要素のすべて又は略すべてがコンタクトフィールド外に配置されるように配置され相互接続される。コンタクトとしてＣｕ ＴＳＶを使用するいくつかの実施形態では、ＣｕとＳｉとの異なる熱膨張係数により生じる機械的応力は、ＴＳＶの近傍にある場合、能動素子の属性を大きく変化させる。コンタクト（この実施形態では）ＴＳＶフィールド外部にすべての能動素子を有することにより、ＴＳＶを一緒に近傍に配置することができ、比較的小さくコンパクトなＴＳＶフィールドが可能であり、必要なチップのリアルエステート(real estate)を低減し、マルチダイスタックをより費用効率的にする。

図２は、いくつかの実施形態による、マルチダイスタックの別のダイ（例えば、メモリダイ）のコンタクトフィールドに結合するように構成された複数のコンタクト１２０を含むコンタクトフィールド２０２−１を含むマルチダイスタックのコントローラダイ１１０−１を示すブロック図である。この実施形態では、コンタクトフィールドは、コントローラダイ１１０−１をマルチダイスタック内のその他のダイに結合するために使用されるが、コントローラダイ１１０−１をマルチダイスタック内のその他のダイに接続するために、他の構成のコネクタを使用してもよいことを理解されたい。いくつかの実施態様では、コントローラダイ１１０−１は、１つ又は複数の処理ユニット２０４（例えば、マイクロプロセッサ）、コマンドバッファ２０６、アドレスバッファ２０８、及びデータ入／出力（Ｉ／Ｏ）インタフェース２１０を含む。動作に際して、ＣＰＵ２０４は、メモリダイに記憶されたデータブロックに対して実行すべき動作（例えば、読み取り、書き込み、消去等）を決定し、命令をコマンドバッファ２０６、アドレスバッファ２０８、及び／又はデータＩ／Ｏインタフェース２１０に送信して、動作を実行する。

いくつかの実施形態では、コマンドバッファ２０６は、実行すべき動作の性質を示すコマンドを送信し（例えば、動作を実行すべきメモリブロックに）、アドレスバッファ２０８は、データブロック内の動作対象のデータを識別し、任意選択的に、データＩ／Ｏインタフェース２１０は、データブロックに書き込むべきデータを送信し（書き込み動作の場合）、またはデータブロックから読み取られたデータを受信する（読み取り動作の場合）。データブロックの少なくとも部分がメモリバンク内に配置される場合、コマンドデータの送信及びデータブロックへのデータの読み取り／書き込みが、識別されたデータブロックに対して動作を実行するために電子的に選択すべき特定のメモリバンクを識別する（例えば、１つ又は複数のバンクアドレスビットを使用して）ことを含むことを理解されたい。いくつかの実施形態では、特定のメモリバンクの識別は、さらに詳細に後述するように、特定のメモリバンクを含むマルチダイスタックのダイ（例えば、メモリダイ１１０−２〜１１０−Ｌのいずれか）を識別すること、識別されたダイ内の特定のメモリバンクを識別すること、及び任意選択的に、選択すべき特定のメモリバンクのランクを識別することを含む。

通常、最も速度が重要な信号（例えば、制御信号、アドレス信号、データ信号等）が一次コンタクトフィールド（例えば、図２の２０２−１及び図３の２０２−２）を通してルーティングされ、その一方で、他の速度が重要ではない信号（例えば、電力、テスト信号等）は、１つ又は複数の二次コンタクトフィールド（例えば、図２の２１２−１及び図３の２１２−１）を通してルーティングし得ることを理解されたい。一次コンタクトフィールド２０２は、図２及び図３のダイ１１０の略中心にあるものとして示されるが、一次コンタクトフィールド２０２が、原理上、ダイ上の任意の場所に配置することができ、コンタクトフィールド２０２を通して速度が重要な信号を送信又は受信する他の構成要素が通常、一次コンタクトフィールド２０２の近傍に配置されることを理解されたい。

図３は、いくつかの実施形態による、図１のマルチダイスタック１００のメモリダイ１１０−２のコンタクトに対するメモリバンクの配置を示すブロック図である。いくつかの実施形態では、メモリダイのうちの１つ又は複数（例えば、図３の１１０−２）、コンタクトフィールド２０２−２が２つのメモリバンクセット間に配置される。図３に示されるように、これらの実施形態では、第１のメモリバンクセット３０２−１がコンタクトフィールド２０２−２の第１の側に配置され（例えば、メモリバンクＡ〜Ｄを含むメモリバンク３０２の半分は、図３ではコンタクトフィールド２０２−２の上にある）、第２のメモリバンクセット３０２−２が、第１の側とは逆のコンタクトフィールド２０２−２の第２の側に配置される（例えば、メモリバンクＥ〜Ｈを含むメモリバンク３０２の残り半分は、図３のコンタクトフィールド２０２−２の下に位置決めされる）。

いくつかの実施形態では、第１のメモリバンクセット３０２−１及び第２のメモリバンクセット３０２−２のそれぞれは、コンタクトフィールド２０２−２の縁部に沿って配置された多数のメモリバンクを含む。いくつかの実施形態では、メモリバンクはグループ化され（例えば、コンタクトフィールドに沿って）、各メモリバンクグループは、コンタクトフィールド内のコンタクトセットを共有する。例えば、図３では、メモリバンクＡ１及びメモリバンクＢ１は、図４Ａ〜図４Ｃを参照してさらに詳細に後述するように、コンタクトフィールド内のコンタクトセットを共有するメモリバンクのグループ４００である。

いくつかの実施形態では、１つのみのランクのメモリバンクが各メモリバンクセットに含まれる（例えば、図３において、メモリバンクＡ１〜Ｄ１のみがコンタクトフィールド２０２−２の上に配置され、メモリバンクＥ１〜Ｈ１のみがコンタクトフィールド２０２−２の下に配置される場合）。これらの実施形態では、各メモリバンクセット内のメモリバンクは、各メモリバンクがコンタクトフィールド２０２−２の近傍にあるように配置される。いくつかの他の実施形態では、メモリバンクセット（例えば、３０２−２）内のメモリバンクは、複数のランクに配置される（例えば、メモリバンクＡ１、Ｂ１、Ｄ１、Ｅ１、Ｆ１、及びＨ１は第１のランク内にあり、その一方で、メモリバンクＡ２、Ｂ２、Ｄ２、Ｅ２、Ｆ２、及びＨ２は第２のランク内にある）。図３に示されるように、複数のランクのメモリバンクがある実施形態では、各ランクのメモリバンクを、マルチプレクサを介してのコンタクトフィールド２０２−２内のコンタクトへの接続に選択し得る。例えば、図３では、メモリバンクＡ１、Ａ２、Ｂ１、及びＢ２は、コンタクトフィールド内のコンタクトセットを共有するメモリバンクのグループ６００であり、図６を参照してさらに詳細に後述するように、複数のランクのメモリバンクを含む。

本明細書に記載の例について、主にメモリバンクＡ１、Ａ２、Ｂ１、及びＢ２を参照して説明するが、メモリダイが、追加のメモリバンクグループに同様の機能を有する同様の構成要素を含み得ることを理解されたい。例えば、図３に示される実施形態では、メモリダイ１１０−２は、メモリバンクＡ１、Ａ２、Ｂ１、及びＢ２により共有されるコンタクトセットと同様にして、コンタクトフィールド内の異なるコンタクトセットを共有する追加のメモリバンク（例えば、メモリバンクＥ１、Ｅ２、Ｆ１、及びＦ２）のグループを含む（例えば、メモリバンクＥ１がメモリバンクＡ１と同様であり、メモリバンクＦ１がメモリバンクＢ１と同様であり、メモリバンクＥ２がメモリバンクＡ２と同様であり、メモリバンクＦ２がメモリバンクＢ２と同様である）。さらに、原理上、任意の数の「Ａ型」及び「Ｂ型」メモリバンクがメモリダイ上に存在し得、メモリダイ上のメモリバンクの数が、メモリバンクのサイズ及びメモリダイ上で利用可能なスペース等の基準に基づいて決定されることを理解されたい。

さらに、上述したように、一次コンタクトフィールド２０２−２内のコンタクトは通常、速度が重要な信号（例えば、制御信号、アドレス信号、データ信号等）に使用され、その一方で、二次コンタクトフィールド２１２−２内のコンタクトは速度が重要ではない信号（例えば、電力、テスト信号等）に使用される。いくつかの実施形態では、メモリダイのうちの１つ又は複数（例えば、メモリダイ１１０−２）を含む、マルチダイメモリスタック１１０の個々のダイへの電力接続は、好ましくは一次コンタクトフィールド２０２−２から離れたメモリバンク３０２の片側若しくは両側に（図３に示されるように）、又はメモリバンクの間に（図示せず）補助コンタクト２１２−２を含む。任意選択的に、補助コンタクトの数は、各メモリバンクセット内のメモリバンクの数に依存する。

図４Ａは、いくつかの実施形態による、図１のマルチダイスタック１００のメモリダイ１１０−２の配置及び配線を示すブロック図である。メモリダイ１１０−２は、信号線４０４を介してコンタクトフィールド２０２−２の各コンタクト（例えば、コンタクト１２０−１〜１２０−Ｎ）に結合された第１のメモリバンク３０２−ａ及び第２のメモリバンク３０２−ｂ（例えば、ＤＲＡＭバンクＡ及びＢ）を含む。特に、第１のメモリバンク３０２−ａは、信号線４０４−ａ−１〜４０４−ａ−Ｎを介してコンタクトフィールド内のコンタクトに結合され、第２のメモリバンク３０２−ｂは、信号線４０４−ｂ−１〜４０４−ｂ−Ｎを介してコンタクトフィールド内のコンタクトに結合される。いくつかの実施形態では、各メモリバンクは複数の信号線を有する（例えば、データ、アドレス、及び／又は制御信号を伝送するためのデータ線、アドレス線、及び／又は制御のそれぞれ）。メモリバンクＡに対応する信号線４０４−ａ及びメモリバンクＢに対応する信号線４０４−ｂは、コンタクトフィールド２０２−２のコンタクト１２０−１〜１２０−Ｎを通してメモリバンク３０２−ａ及び３０２−ｂと、マルチダイメモリスタック１００の他のダイとの間で通信すべき多くの（例えば、２５６を超える）信号を搬送し得る。信号線４０４は最終的に、より詳細に後述するように、１つ又は複数の各バッファ４０６、１つ又は複数の各バッファ線４０８、及びいくつかの信号線４０４では、１つ又は複数のクロスバー線４１０、及び１つ又は複数のブリッジ線４１２を介してコンタクトフィールド２０２−２内の各コンタクト１２０に接続される。いくつかの実施形態では、各バッファ４０６は、各信号線と各バッファ線との間に結合される。いくつかの実施形態では、クロスバー線４１０は、図４に示されるように、コンタクトフィールド２０２内のコンタクト１２０と交互になる。いくつかの実施形態では、コンタクト１２０は、図４Ａに示されるように、バッファ線セット４０８の間に挟まれる。

図４Ａに示される例示的な実施形態でのコンタクトフィールド２０２−２の構成を参照して、このフィールド内のコンタクトは矩形配列に配置される。いくつかの実施形態では、矩形配列は長辺及び短辺を有する。いくつかの実施形態では、矩形配列の長辺はメモリバンクに隣接する。図４Ａに示されるように、コンタクト配列は２つの軸：矩形の長辺に略平行する第１の軸４７０及び第１の軸４７０に略直交する第２の軸４８０を有する（例えば、第１の軸と第２の軸との角度は９０±Ｙ度であり、ここで、Ｙは５度以下である）。いくつかの実施形態では、クロスバー線（例えば、クロスバー線４１０−１、４１０−２、４１０−３、及び４１０−４）は第１の軸４７０に略平行し、バッファ線は第１の軸４７０に略直交する。換言すれば、いくつかの実施形態では、クロスバー線はバッファ線に略直交する。

通常、半導体ダイ上の導電線により生じる一問題は、導電線が、消費電力を増大させるとともに、動作時に半導体ダイの動作速度を制限する漂遊容量（例えば、２つの導電要素間の不要な容量）を導入することである。この漂遊容量の影響は、線の長さに伴って増大する。したがって、半導体ダイ内の導電線をできるだけ短くすることが望ましい。したがって、いくつかの実施形態では、クロスバー線は、コンタクトフィールド２０２−２内のコンタクトと交互になり、コンタクトフィールド２０２の幅の半分以下に延びる（第１の軸４７０に略平行する方向に）。さらに、さらに詳細に後述するように、図４Ｂ及び図４Ｃを参照すると、いくつかの実施形態では、クロスバー線は信号の半分のみに使用される（例えば、信号の半分は、任意のクロスバー線を通らずにコンタクトまで渡される）。クロスバー線がコンタクトフィールド２０２−２の幅の約半分に広がること及びクロスバー線が信号の半分のみに使用されること（信号の半分はいかなるクロスバー線も通らずにコンタクトまで渡される）により、水平方向（第１の軸４７０に平行する）での平均線長が、コンタクトフィールドの幅の約１／４になる。コンタクトでのバンクスイッチ等の代替の回路配置を使用して同様の平均線長を達成するには、２倍の数の線が必要であり、それに対応して面積使用が広くなる。したがって、図４Ａに示される構成により可能になる水平線長の低減は通常、メモリダイの漂遊容量の大幅な低減に繋がり、それにより、消費電力が低減し、メモリダイの動作速度が向上する。

さらに、図４Ａに示される信号線４０４、バッファ４０６、バッファ線４０８、クロスバー線４１０、及びブリッジ線４１２の配置により、コンタクト１２０をメモリバンクＡ３０２−ａ又はメモリバンクＢ３０２−ｂのいずれかに、コンタクトフィールド２０２−２内のいかなる能動回路要素（例えば、バッファ、マルチプレクサ、トライステートスイッチ等）も配置せずに動的に接続できるようにすることに留意されたい。その代わり、バッファ４０６はメモリバンク（例えば、メモリバンク３０２−ａ及び３０２−ｂ）とコンタクトフィールド２０２−２との間に位置決めされる。コンタクトフィールド２０２−２内の能動回路要素の配置を回避することで、上述のように、コンタクトフィールド２０２−２がより細かいピッチを有することができることを理解されたい。さらに、バッファをメモリバンク３０２とコンタクトフィールド２０２−２との間に配置することにより、後述する回路構成を実施する線の全長が低減し、それにより、消費電力が低減するとともに、メモリダイの動作速度が増大する。コンタクト１２０をメモリバンクＡ３０２−ａ又はメモリバンクＢ３０２−ｂのいずれかに動的に接続可能な実施形態では、各コンタクト１２０−１〜１２０−ＮはメモリバンクＡ３０２−ａ及びメモリバンクＢ３０２−ｂの両方へのコンタクトとして機能することができ、それにより、コンタクトフィールド２０２−２内で必要なコンタクトの数が低減する。

バッファ４０６を使用して、メモリバンクＡ３０２−ａ及びメモリバンクＢ３０２−ｂに関連付けられた各コンタクト１２０−１〜１２０−ＮをメモリバンクＡ３０２−ａの信号線４０４−ａに接続するか、又は代替として、メモリバンクＢ３０２−ｂの信号線４０４−ｂに接続するかを判断する。いくつかの実施形態では、バッファ４０６は２つの状態：「通過」状態及び「ブリッジ」状態を有する。バッファ４０６が「通過」状態の場合、バッファは信号線４０４をバッファ線４０８に接続する。逆に、バッファが「ブリッジ」状態の場合、バッファ４０６はバッファ線４０８を、異なるバッファ線に接続された異なるバッファに接続されたブリッジ線４１２に接続する。いくつかの実施形態では、バッファの状態は、コンタクトの１つを通して受信される制御信号（例えば、「バンクＡ／Ｂ選択」信号）に基づいて決定される。

例えば、図４Ａでは、メモリダイは「バンクＡ／Ｂ選択」信号をコントローラダイ（例えば、図１の１１０−１）から受信し、この信号はメモリダイ上のバッファ４０６により受信される。いくつかの実施形態では、バッファは、第１の状態信号（例えば、「バンクＡ選択」）がメモリバンクＡ３０２−ａのバッファ４０６−ａを「通過」状態に設定し、メモリバンクＢ３０２−ｂのバッファ４０６−ｂを「ブリッジ」状態に設定し（例えば、図４Ｂに示されるように）、第２の状態信号（例えば、「バンクＢ選択」）が、メモリバンクＡ３０２−ａのバッファ４０６−ａを「ブリッジ」状態に設定し、メモリバンクＢ３０２−ｂのバッファ４０６−ｂを「通過」状態に設定する（例えば、図４Ｃに示されるように）ように構成される。したがって、バッファ状態信号が第１の状態である場合（例えば、メモリバンクＡ３０２−ａが選択される場合）、メモリバンクＡ３０２−ａの信号線４０４−ａが各コンタクト１２０−１〜１２０−Ｎに結合され（例えば、図４Ｂに示されるように）、その一方で、バッファ状態信号が第２の状態である場合（例えば、メモリバンクＢ３０２−ｂが選択される場合）、メモリバンクＢ３０２−ｂの信号線４０４−ｂが各コンタクト１２０−１〜１２０−Ｎに結合される（例えば、図４Ｃに示されるように）。

さらに、いくつかの実施形態では、２つの異なるバッファ線サブセットが、バッファ４０６を各コンタクト１２０−１〜１２０−Ｎに相互接続するために使用されることを理解されたい。第１のバッファ線サブセット（例えば、「直接」バッファ線４０８−ａ−３、４０８−ａ−４、４０８−ａ−Ｎ−１、４０８−ａ−Ｎ、４０８−ｂ−３、４０８−ｂ−４、４０８−ｂ−Ｎ−１、４０８−ｂ−Ｎ）は、コンタクト（例えば、コンタクト１２０−１、１２０−Ｍ＋１、１２０−Ｊ、１２０−Ｋ、１２０−Ｊ＋１、１２０−Ｋ＋１、１２０−Ｍ、及び１２０−Ｎのそれぞれ）に直接接続される。第２のバッファ線サブセット（例えば、「間接的」バッファ線４０８−ａ−１、４０８−ａ−２、４０８−ａ−Ｎ−３、４０８−ａ−Ｎ−２、４０８−ｂ−１、４０８−ｂ−２、４０８−ｂ−Ｎ−３、４０８−ｂ−Ｎ−２）はコンタクトに間接的に接続される。特に、第２のサブセット内の各バッファ線は、クロスバー線を介して第２のサブセット内の同様の各バッファ線に相互接続され（例えば、「間接的」バッファ線４０８−ａ−１、４０４−ｂ−１はクロスバー線４１０−１を介して相互接続される）、図４Ｂ及び図４Ｃを参照してさらに詳細に後述するように、コンタクトに直接接続された第１のバッファ線サブセット（例えば、「直接」バッファ線）内のバッファ線に「ブリッジ」状態でバッファを介してさらに接続される。これらの実施形態では、間接的なバッファ線のそれぞれは、バッファ４０６の状態に応じて各コンタクトの２つの異なるコンタクトのうちのいずれかに接続することができる。例えば、間接的なバッファ線４０８−ａ−１は、バッファ４０６−ａ−１及び４０６−ａ−４が「ブリッジ」状態にある場合、コンタクト１２０−Ｍ＋１に接続することができ、又はバッファ４０６−ｂ−１及び４０６−ｂ−４が「ブリッジ」状態である場合、コンタクト１２０−Ｋ＋１に接続することができる。いくつかの実施形態では、第１のバッファ線サブセット及び第２のバッファ線サブセットのそれぞれはバッファ線の半分を含む。

さらに詳細に上述したように、いくつかの実施形態では、各バッファ４０６は、少なくとも２つの別個の状態（例えば、「通過」状態又は［ブリッジ」状態）に構成することができる。いくつかの実施形態では、第１の状態の場合、各バッファは信号線を対応するバッファ線に接続する。例えば、バッファ４０６−ａ−３及び４０６−ａ−４が第１の状態である場合、信号線４０４−ａ−３及び４０４−ａ−４のそれぞれは、バッファ４０６−ａ−３及び４０６−ａ−４並びにバッファ線４０８−ａ−３及び４０８−ａ−４を通してコンタクト１２０−１及び１２０−Ｍ＋１のそれぞれに結合される。逆に、第２の状態の場合、バッファの各対（バッファ対を接続するブリッジ線に沿って）は、第１のバッファ線サブセット内の各バッファ線を第２のバッファ線サブセット内の対応するバッファ線に接続する。例えば、バッファ４０６−ａ−１及び４０６−ａ−４が第２の状態である場合、バッファ線４０８−ａ−１（第２のサブセットに属する）及び４０８−ａ−４（第１のサブセットに属する）は、ブリッジ線４１２−ａ−２を介して互いに接続される。同様に、バッファ４０６−ｂ−１及び４０６−ｂ−４が第２の状態である場合、バッファ線４０８−ｂ−１（第２のサブセットに属する）及び４０８−ｂ−４（第１のサブセットに属する）は、ブリッジ線４１２−ｂ−２を介して互いに接続される。

いくつかの実施形態では、メモリダイの動作は、メモリバンクの１つ（例えば、メモリバンク３０２−ａ）が選択される場合、そのメモリバンクに対応する第１のバッファグループ（例えば、バッファ４０６−ａ−１〜４０６−ａ−Ｎを含むバッファの第１の半分）が第１の状態であり、その他のメモリバンク（例えば、メモリバンク３０２−ｂ）に対応する第２のバッファグループ（例えば、バッファ４０６−ｂ−１〜４０６−ｂ−Ｎを含むバッファの第２の半分）が第２の状態であるようなものである。そのようなバッファ構成により、図４Ｂに示されるように、メモリバンクＡ３０２−ａの信号線からコンタクトフィールド２０２−２内の各コンタクト１２０−１〜１２０−Ｎへの信号路が生成される。これらの実施形態では、他のメモリバンクが選択される場合、第１のバッファグループが第２の状態であり、第２のバッファグループが第１の状態であること、及びこのバッファ構成により、図４Ｃに示されるように、メモリバンクＢ３０２−ｂの信号線からコンタクトフィールド２０２−２内の各コンタクト１２０−１〜１２０−Ｎへの信号路が生成されることを理解されたい。したがって、いくつかの実施形態では、メモリダイの各動作中、第１のバッファサブセットは第１の状態であるように構成され、第２のバッファサブセットは第２の状態であるように構成され、それにより、現在選択されているメモリバンクからのあらゆる信号線がフィールド内の各コンタクトに結合される。他の実施形態では、追加のバッファ及び／又は他の回路及びバッファの状態を制御する追加の信号を使用して、現在選択されているメモリバンクからの信号線の信号線のうちの予め定義された部分（例えば、半分、１／４、１／８、又はより一般には１／Ｎ）が随時、フィールド内の各コンタクトに結合される。

これより図４Ｂに注目し、図４Ｂは、メモリバンクＡ３０２−ａが現在選択されているメモリバンクである場合にイネーブルされる図４Ａのメモリダイ内のイネーブルされた信号路（例えば、太線で示される強調表示された信号路）を示す。図４Ｂに示されるように、メモリダイ（例えば、図２の１１０−２）の動作中、メモリバンクは、コンタクトフィールド内の各コンタクト１２０−１〜１２０−Ｎに接続されるように選択される。いくつかの実施形態では、「バンクＡ／Ｂ選択」信号（例えば、１つ又は複数のバンクアドレスビット）がコンタクト１２０−Ｘを介して受信され、「バンクＡ／Ｂ選択」信号が、選択すべきメモリバンクに基づいて決定される。図４Ｂに示される例示的な実施形態では、「バンクＡ／Ｂ選択」信号は１に等しく、すべてのバッファ４０６にわたって検出される。（あるいは、「バンクＡ／Ｂ選択」信号は、メモリバンクＡ３０２−ａ及びインバータ（図示せず）の入力に結合されたバッファ４０６−ａに送られ、インバータにより出力される反転選択信号は、メモリバンクＢ３０２−ｂに結合されたバッファ４０６−ｂに送られる）。図４Ｂに示されるように、選択信号は、選択されたメモリバンク（例えば、メモリバンクＡ３０２−ａ）に関連付けられたすべてのバッファ４０６−ａを「通過」状態にさせ、選択されていないメモリバンク（例えば、メモリバンクＢ３０２−ｂ）に関連付けられたすべてのバッファ４０６−ｂを「ブリッジ」状態にさせる。その結果、図４Ｂに示されるように、選択されているメモリバンクの第１の信号線グループ４０４−ａ（例えば、４０４−ａ−３、４０４−ａ−４、４０４−ａ−Ｎ−１、及び４０４−ａ−Ｎ等の信号線の第１の半分）は、第１のコンタクトグループ（例えば、コンタクト１２０−１、１２０−Ｍ＋１、１２０−Ｊ、及び１２０−Ｋ等の現在選択されているメモリバンク３０２−ａに隣接するコンタクトフィールド２０２−２の部分に配置されるコンタクト）に結合される。逆に、選択されているメモリバンクの第２の信号線グループ４０４−ａ（例えば、４０４−ａ−１、４０４−ａ−２、４０４−ａ−Ｎ−３、及び４０４−ａ−Ｎ−２等の信号線の第２の半分）は、第２のコンタクトグループ（例えば、コンタクト１２０−Ｊ＋１、１２０−Ｋ＋１、１２０−Ｍ、及び１２０−Ｎ等の他のメモリバンク３０２−ｂに隣接するコンタクトフィールド２０２−２の部分に配置されたコンタクト）に結合される。この例では（例えば、メモリバンクＡ３０２−ａが選択されている間）、メモリバンクＢ３０２−ｂといかなるコンタクト１２０−１〜１２０−Ｎとの間にも能動信号路がないことに留意されたい。

いくつかの実施形態では、第１の信号線グループ（例えば、４０４−ａ−３、４０４−ａ−４、４０４−ａ−Ｎ−１、及び４０４−ａ−Ｎ）は、選択されているメモリバンクのバッファ（例えば、４０６−ａ−３、４０６−ａ−４、４０６−ａ−Ｎ−１、及び４０６−ａ−Ｎ）及び現在選択されているメモリバンク３０２−ａに隣接する第１のバッファ線サブセットのうちのいくつか（例えば、バッファ線４０８−ａ−３、４０８−ａ−４、４０８−ａ−Ｎ−１、及び４０８−ａ−Ｎ）を通して、第１のコンタクトグループ（例えば、１２０−１、１２０−Ｍ＋１、１２０−Ｊ、及び１２０−Ｋ）内の各コンタクトに結合される。例えば、第１の信号線グループ内の各信号線４０４−ａ−３は、「通過」状態である各バッファ４０６−ａ−３を通して第１のバッファ線サブセット内の各バッファ線４０８−ａ−３に直接結合され、第１のバッファ線サブセット内の各信号線４０８−ａ−３は第１のコンタクトグループ内の各コンタクト１２０−１に直接結合される。

他方、第２の信号線グループ（例えば、４０４−ａ−３、４０４−ａ−４、４０４−ａ−Ｎ−１、及び４０４−ａ−Ｎ）は、クロスバー線（例えば、４１０−１、４１０−２、４１０−３、及び４１０−４）と、バッファのうちの３つ（例えば、４０６−ａ−１、４０６−ｂ−１、及び４０６−ｂ−４；４０６−ａ−２、４０６−ｂ−２、及び４０６−ｂ−３；４０６−ａ−Ｎ−３、４０６−ｂ−Ｎ−３、及び４０６−ｂ−Ｎ；又は４０６−ａ−Ｎ−２、４０６−ｂ−Ｎ−２、及び４０６−ｂ−Ｎ−２）と、バッファ線のうちの３つ（例えば、４０８−ａ−１、４０８−ｂ−１、及び４０８−ｂ−４；４０８−ａ−２、４０８−ｂ−２、及び４０８−ｂ−３；４０８−ａ−Ｎ−３、４０８−ｂ−Ｎ−３、及び４８０−ｂ−Ｎ；又は４０８−ａ−Ｎ−２、４０８−ｂ−Ｎ−２、及び４０８−ｂ−Ｎ−１）を通して、第２のコンタクトグループ内の各コンタクト（例えば、１２０−Ｊ＋１、１２０−Ｋ＋１、１２０−Ｍ、及び１２０−Ｎ）に結合される。例えば、図４Ｂに示されるように、各コンタクト１２０−Ｋ＋１（第２のコンタクトグループに属する）への信号線４０４−ａ−１（第２の信号線グループに属する）の結合は、バッファ４０６−ａ−１、バッファ線４０８−ａ−１、クロスバー線４１０−１、バッファ線４０８−ｂ−１、バッファ４０６−ｂ−１、バッファ４０６−ｂ−４（「ブリッジ」状態であり、したがって、ブリッジ線４１２−ｂ−２を介して互いに接続される）、及びバッファ線４０８−ｂ−４（コンタクト１２０−Ｋ＋１に接続される）を通して提供される。したがって、いくつかの実施形態では、複数のメモリバンクのうちの現在選択されているメモリバンクでは、第１の信号線サブセット（例えば、４０４−ａ−３、４０４−ａ−４、４０４−ａ−Ｎ−１、及び４０４−ａ−Ｎ）のそれぞれは、単一のバッファ及び第１のバッファ線サブセット内の単一のバッファ線によりフィールド内の各コンタクトに接続され、第２の信号線サブセット、例えば、４０４−ａ−４、４０４−ａ−Ｎ−１、及び４０４−ａ−Ｎ）のそれぞれは、各クロスバー線、３つのバッファ、及び３つのバッファ線によりフィールド内の各コンタクトに接続される。

さらに、これらの実施形態では、図４Ｂに示されるように、第１の複数コンタクトグループ（例えば、１２０−１、１２０−Ｊ、１２０−Ｍ＋１、１２０−Ｋ）が、現在選択されているメモリバンク（例えば、メモリバンクＡ３０２−ａ）に隣接するフィールドの部分に配置され、選択されているメモリバンクの信号線に結合されたバッファ線に直接接続され、第２の複数コンタクトグループ（例えば、１２０−Ｊ＋１、１２０−Ｋ、１２０−Ｍ、１２０−Ｎ）が、現在選択されていないメモリバンク（例えば、メモリバンクＢ３０２−ｂ）に隣接するフィールドの部分に配置され、クロスバー線４１０を介して、選択されているメモリバンク（例えば、メモリバンクＡ３０２−ａ）の信号線４０４に結合されたバッファ線４０８に間接的に接続されることを理解されたい。さらに、図４Ｂに示されるように、フィールド内のコンタクトは、第１の軸４７０及び第２の軸４８０を有する矩形配列に配置し得、メモリバンクの第１の半分（例えば、メモリバンクＡ３０２−ａ）はフィールドの第１の側（例えば、左側）に配置され、メモリバンクの第２の半分（例えば、メモリバンクＢ３０２−ｂ）は、第１の側とは逆のフィールドの第２の側（例えば、右側）に配置される。

これより図４Ｃに注目し、図４Ｃは、メモリバンクＢ３０２−ｂが現在選択されているメモリバンクである場合にイネーブルされる図４Ａのメモリダイ内のイネーブルされた信号路（例えば、太線で示される強調表示された信号路）を示す。図４Ｃに示されるように、メモリダイ（例えば、図２の１１０−２）の動作中、メモリバンクは、コンタクトフィールド内の各コンタクト１２０−１〜１２０−Ｎに接続されるように選択される。いくつかの実施形態では、「バンクＡ／Ｂ選択」信号（例えば、１つ又は複数のバンクアドレスビット）がコンタクト１２０−Ｘを介して受信され、「バンクＡ／Ｂ選択」信号が、選択すべきメモリバンクに基づいて決定される。図４Ｃに示される例示的な実施形態では、「バンクＡ／Ｂ選択」信号は０に等しく、すべてのバッファ４０６にわたって検出される。（あるいは、「バンクＡ／Ｂ選択」信号は、メモリバンクＡ３０２−ａ及びインバータ（図示せず）の入力に結合されたバッファ４０６−ａに送られ、インバータにより出力される反転選択信号は、メモリバンクＢ３０２−ｂに結合されたバッファ４０６−ｂに送られる）。図４Ｃに示されるように、選択信号は、選択されたメモリバンク（例えば、メモリバンクＢ３０２−ｂ）に関連付けられたすべてのバッファ４０６−ｂを「通過」状態にさせ、選択されていないメモリバンク（例えば、メモリバンクＡ３０２−ａ）に関連付けられたすべてのバッファ４０６−ａを「ブリッジ」状態にさせる。その結果、図４Ｃに示されるように、選択されているメモリバンクの第１の信号線グループ４０４−ｂ（例えば、４０４−ｂ−３、４０４−ｂ−４、４０４−ｂ−Ｎ−１、及び４０４−ｂ−Ｎ等の信号線の第１の半分）は、第１のコンタクトグループ（例えば、コンタクト１２０−Ｊ＋１、１２０−Ｋ＋１、１２０−Ｍ、及び１２０−Ｎ等の現在選択されているメモリバンク３０２−ｂに隣接するコンタクトフィールド２０２−２の部分に配置されるコンタクト）に結合される。逆に、選択されているメモリバンクＢ３０２−ｂの第２の信号線グループ４０４−ｂ（例えば、４０４−ｂ−１、４０４−ｂ−２、４０４−ｂ−Ｎ−３、及び４０４−ｂ−Ｎ−２等の信号線の第２の半分）は、第２のコンタクトグループ（例えば、コンタクト１２０−１、１２０−Ｍ＋１、１２０−Ｊ、及び１２０−Ｋ等の選択されていないメモリバンクＡ３０２−ａに隣接するコンタクトフィールド２０２−２の部分に配置されたコンタクト）に結合される。この例では（例えば、メモリバンクＢ３０２−ｂが選択されている間）、メモリバンクＡ３０２−ａといずれのコンタクト１２０−１〜１２０−Ｎとの間にも能動信号路がないことに留意されたい。

いくつかの実施形態では、第１の信号線グループ（例えば、４０４−ｂ−３、４０４−ｂ−４、４０４−ｂ−Ｎ−１、及び４０４−ｂ−Ｎ）は、選択されているメモリバンクのバッファ（例えば、４０６−ｂ−３、４０６−ｂ−４、４０６−ｂ−Ｎ−１、及び４０６−ｂ−Ｎ）及び現在選択されているメモリバンク３０２−ａに隣接する第１のバッファ線サブセットのうちのいくつか（例えば、バッファ線４０８−ｂ−３、４０８−ｂ−４、４０８−ｂ−Ｎ−１、及び４０８−ｂ−Ｎ）を通して、第１のコンタクトグループ（例えば、１２０−Ｊ＋１、１２０−Ｋ＋１、１２０−Ｍ、及び１２０−Ｎ）内の各コンタクトに結合される。例えば、第１の信号線グループ内の各信号線４０４−ｂ−３は、「通過」状態である各バッファ４０６−ｂ−３を通して第１のバッファ線サブセット内の各バッファ線４０８−ｂ−３に直接結合され、第１のバッファ線サブセット内の各信号線４０８−ｂ−３は第１のコンタクトグループ内の各コンタクト１２０−Ｊ＋１に直接結合される。

他方、第２の信号線グループ（例えば、４０４−ｂ−３、４０４−ｂ−４、４０４−ｂ−Ｎ−１、及び４０４−ｂ−Ｎ）は、クロスバー線（例えば、４１０−１、４１０−２、４１０−３、及び４１０−４）と、バッファのうちの３つ（例えば、４０６−ｂ−１、４０６−ａ−１、及び４０６−ａ−４；４０６−ｂ−２、４０６−ａ−２、及び４０６−ａ−３；４０６−ｂ−Ｎ−３、４０６−ａ−Ｎ−３、及び４０６−ａ−Ｎ；又は４０６−ｂ−Ｎ−２、４０６−ａ−Ｎ−２、及び４０６−ａ−Ｎ−１）と、バッファ線のうちの３つ（例えば、４０８−ｂ−１、４０８−ａ−１、及び４０８−ａ−４；４０８−ｂ−２、４０８−ａ−２、及び４０８−ａ−３；４０８−ｂ−Ｎ−３、４０８−ａ−Ｎ−３、及び４８０−ａ−Ｎ；又は４０８−ｂ−Ｎ−２、４０８−ａ−Ｎ−２、及び４０８−ａ−Ｎ−１）を通して、第２のコンタクトグループ内の各コンタクト（例えば、１２０−１、１２０−Ｍ＋１、１２０−Ｊ、及び１２０−Ｋ）に結合される。例えば、図４Ｃに示されるように、各コンタクト１２０−Ｍ＋１（第２のコンタクトグループに属する）への信号線４０４−ｂ−１（第２の信号線グループに属する）の結合は、バッファ４０６−ｂ−１、バッファ線４０８−ｂ−１、クロスバー線４１０−１、バッファ線４０８−ａ−１、バッファ４０６−ａ−１、バッファ４０６−ａ−４（「ブリッジ」状態であり、したがって、ブリッジ線４１２−ａ−２を介して互いに接続される）、及びバッファ線４０８−ａ−４（コンタクト１２０−Ｍ＋１に接続される）を通して提供される。

本明細書での例は、メモリバンク（例えば、３０２−ａ又は３０２−ｂ）毎に８つの信号線４０４を使用して示されるが、各メモリバンクがより多数又はより少数の信号線（例えば、１６、３２、６４、１２８、２５６、５１２等、データ線、並びに１つ又は複数の制御線及び／又はアドレス線）を含み得、メモリダイが、図４Ａ〜図４Ｃに示される回路要素と同様にして配置された対応する数のバッファ（例えば、信号線毎に１つ）、バッファ線（例えば、バッファ毎に１つ）、クロスバー線（例えば、「間接的」バッファ線の対毎に１つ）、ブリッジ線（例えば、バッファの対毎に１つ）を含み得ることを理解されたい。

図５は、いくつかの実施形態による、図４Ａ〜図４Ｃ及び図６のメモリダイのコンタクトにメモリバンクを結合する際に使用されるバッファ４０６の内部構造を示すブロック図である。バッファ４０６は５つの端子５０４、５０８、５１２、５２０、５２１を含む。いくつかの実施形態によれば、端子５０４は信号線４０４に接続され、端子５０８はバッファ線４０８に接続され、端子５１２はブリッジ線５１２に接続され、端子５２０は制御信号線に接続され、制御信号線は、ここで説明される実施形態ではバンク選択線でもあり、端子５２１は方向選択信号に接続される。いくつかの実施形態では、バッファ４０６は双方向スイッチを備え、双方向スイッチのそれぞれは、１つ又は複数のバンクアドレスビットに対応する制御信号を含む制御信号（例えば、さらに詳細に上述された「バンクＡ／Ｂ選択」制御信号）により制御される。いくつかの実施形態では、バッファ４０６は、端子５０４又は５１２のうちの一方と端子５０８との間に被制御双方向信号路を提供する４つのスイッチ５１４（例えば、トライステート論理要素）を含む。換言すれば、各バッファ４０６の４つのスイッチ５１４は、（Ａ）バッファ線４０８が信号線４０４に接続されるか、それとも（Ｂ）バッファ線４０８がブリッジ線４１２に接続されるか、及びバッファを通してイネーブルされる信号送信の方向（例えば、読み取り方向又は書き込み方向での信号送信）を決定する。

さらに詳細に上述したように、図４Ａ〜図４Ｃを参照すると、バッファ４０６は、バッファ４０６が受信する制御信号（例えば、「バンクＡ／Ｂ選択」信号）に応じて少なくとも２つの異なる動作状態（例えば、「通過」状態又は「ブリッジ」状態）であるように構成することができる。いくつかの実施形態では、バッファ４０６の状態は、選択されているメモリバンクに対する関連性に依存する。例えば、メモリバンク（例えば、図４Ａ〜図４ＣのメモリバンクＡ３０２−ａ）が選択される場合、そのメモリバンクに対応するバッファ（例えば、バッファ４０６−ａ）は第１の状態（例えば、「通過」状態）に構成され、その他のバッファ（例えば、選択されていないメモリバンクＢ３０２−ｂに関連付けられたバッファ４０６−ｂ）は第２の状態（例えば、「ブリッジ」状態）に構成される。

いくつかの実施形態では、制御信号が第１の状態（例えば、「バンクＡ／Ｂ選択」信号＝１）を有する場合、選択されているメモリバンクに関連付けられたバッファ４０６−ａは第１の状態（例えば、「通過」状態）である。図５に示される例示的なバッファ構成では、制御信号が、信号線４０４−ａをバッファ線４０８−ａに接続するスイッチの１つ（例えば、５１４−ａ−１又は５１４−ａ−２）を閉じ（例えば、導通）させ、それにより、信号を信号線４０４−ａとバッファ線４０８−ａとの間で伝達させることができるため、バッファ４０６−ａは第１の状態にある。いくつかの実施形態では、１つ又は複数のインバータ（例えば、５１６−ａ）を使用して、制御信号を反転させ、それにより、反転制御信号がブリッジ線４１２−ａをバッファ線４０８−ａに接続するスイッチの１つ又は複数（例えば、５１４−ａ−３及び５１４−ａ−４）を開かせ（例えば、導通させず）、それにより、ブリッジ線４１２−ａとバッファ線４０８−ａとの間で信号を伝達できないようにする。通常、バッファ（例えば、４０６−ａ）は、信号線４０４−ａとバッファ線４０８−ａとの間の接続又はブリッジ線４１２−ａとバッファ線４０８−ａとの間の接続のいずれかをイネーブルするが、両方をイネーブルはしない。さらに、信号は通常、両方ではなく一方向でのみ伝達させる。

いくつかの実施形態では、制御信号が第１の状態（例えば、「バンクＡ／Ｂ選択」信号＝１）を有し、選択されているメモリバンクに関連付けられたバッファ４０６−ａが第１の状態（例えば、「通過」状態）である場合、選択されていないメモリバンクに関連付けられたバッファ４０６−ｂは第２の状態（例えば、「ブリッジ」状態）である。図５に示される例示的なバッファ構成では、制御信号が、信号線４１２−ｂをバッファ線４０８−ｂに接続するスイッチの１つ（例えば、５１４−ｂ−３又は５１４−ｂ−４）を閉じ（例えば、導通）させ、それにより、必要に応じて信号を信号線４１２−ｂとバッファ線４０８−ｂとの間で、各方向選択信号（端子５２１−ｂを介して受信される）に従って決定される方向に伝達させて、さらに詳細に後述するように、任意の特定のメモリ素子動作を実行することができるため、バッファ４０６−ｂは第２の状態にある。いくつかの実施形態では、１つ又は複数のインバータ（例えば、５１６−ｂ）を使用して、制御信号を反転させ、それにより、反転制御信号が信号線４０４−ｂをバッファ線４０８−ｂに接続するスイッチ（例えば、５１４−ｂ−１及び５１４−ｂ−２）を開かせ（例えば、導通させず）、それにより、信号線４０４−ｂとバッファ線４０８−ｂとの間で信号を伝達できないようにする。さらに、バッファ４０６−ｂが第２の状態（例えば、「ブリッジ」状態）にある場合、端子５１２−ｂに接続されたブリッジ線４１２−ｂは、第２の状態にある別のバッファ（例えば、選択されていないメモリバンクに関連付けられ、「ブリッジ」状態にある別のバッファ）への経路を提供し、その別のバッファは、図４Ａ〜図４Ｃに関して上述したように別のバッファ線への接続を提供する。通常、バッファは、信号線４０４−ｂとバッファ線４０８−ｂとの接続又はブリッジ線４１２−ｂとバッファ線４０８−ｂとの接続のいずれかをイネーブルするが、両方をイネーブルはしない。さらに、一実施形態によれば、第２のメモリバンク（例えば、現在選択されていないメモリバンクＢ３０２−ｂ）に関連付けられたバッファ（例えば、４０６−ｂ）が第２の状態（例えば、「ブリッジ」状態）にある場合、バッファの端子は、第１のメモリバンク（例えば、現在選択されているメモリバンクＡ３０２−ａ）に関連付けられたバッファ（例えば、４０６−ａ）が第１の状態（例えば、「通過」状態）であるように構成される。

上述したように、イネーブルされる信号方向は方向選択信号（例えば、「方向選択ＤＬ−ａ」、「方向選択ＢＬ−ａ」、「方向選択ＢＬ−ｂ」、又は「方向選択ＤＬ−ｂ」）に従って決定される。方向選択信号は、各メモリバンクが信号（例えば、読み取りデータビット）をコンタクトに送信しているか、それともコンタクトから信号（例えば、制御信号、アドレスビット、又は書き込みデータビット）を受信しているかに基づいて決定される。さらに、いくつかの実施形態では、信号線への接続に応じて２つのカテゴリのバッファがあり、方向選択信号は、バッファのカテゴリ及び各メモリデバイス動作の信号送信の方向の両方に従って決定される。第１のカテゴリのバッファ（すなわち、「コンタクト」バッファ）は、クロスバー線（例えば、図４Ａの４１０）の介在なしでコンタクト（例えば、図４Ａのコンタクト１２０の１つ）に接続されたバッファ（例えば、図４Ａの４０６−ａ−３、４０６−ａ−４、４０６−ａ−Ｎ−１、４０６−ａ−Ｎ、４０６−ｂ−３、４０６−ｂ−４、４０６−ｂ−Ｎ−１、及び４０６−ｂ−Ｎ）を含む。「コンタクト」バッファは、コンタクトに直接接続されるものとして参照し得る。第２のカテゴリのバッファ（すなわち、「クロスバー」バッファ）は、クロスバー線（例えば、図４Ａのクロスバー４１０の１つ）を介してコンタクトに接続されたバッファ（例えば、図４Ａの４０６−ａ−１、４０６−ａ−２、４０６−ａ−Ｎ−３、４０６−ａ−Ｎ−２、４０６−ｂ−１、４０６−ｂ−２、４０６−ｂ−Ｎ−３、及び４０６−ｂ−Ｎ−２）を含む。「クロスバー」バッファは、クロスバー線（例えば、図４Ａの４１０）に直接接続されるものとして参照し得る。

いくつかの実施形態では、バッファを通る信号路は単方向である。例えば、図５では、スイッチ５１４の各対は、バンクＡ／Ｂ選択信号及び方向選択（例えば、「方向選択ＤＬ−ａ」、「方向選択ＢＬ−ａ」、「方向選択ＢＬ−ｂ」、又は「方向選択ＤＬ−ｂ」）信号を入力としてとるＡＮＤゲート５２２により制御される。スイッチの各対（例えば、５１４−ａ−１及び５１４−ａ−２、５１４−ａ−３及び５１４−ａ−４、５１４−ｂ−１及び５１４−ｂ−２、又は５１４−ｂ−３及び５１４−ｂ−４））の方向選択信号は、インバータ５２４により反転され、それにより、一対のみのスイッチが、スイッチ（例えば、制御信号に応じて５１４−ａ−１又は５１４−ａ−２）に関連付けられた各ＡＮＤゲート５２２からイネーブル信号を受信する。例えば、方向選択ＤＬ−ａ信号が１であり、バンクＡ／Ｂ選択信号が１である場合、第１のスイッチ５１４−ａ−１のＡＮＤゲート５２２−ａ−１は１を出力し、第１のスイッチ５１４−ａ−１が閉じられ、以下の表１の２行目に示されるように、読み取り方向に信号を送信させることができる。逆に、この例では、第２のスイッチ５１４−ａ−２のＡＮＤゲート５２２−ａ−２は０を出力し、第２のスイッチ５１４−ａ−２は閉じられ、書き込み方向での信号の送信をディセーブルする。図５の同様に付番された構成要素は、ここでは簡潔にするために繰り返さない同様の機能を有する。

各カテゴリのバッファは、読み取り又は書き込み方向及び信号線４０４又はブリッジ線４１２の接続（例えば、バッファが「ブリッジ」状態であるか、それとも「通過」状態であるか）の組み合わせにより４つの可能な構成を有する。その結果、８つの可能な接続状態（例えば、「コンタクト」バッファに４つ及び「クロスバー」バッファに４つ）がある。８つの可能な接続状態を以下の表１に示す。

「コンタクト」バッファの場合、バッファが読み取りモードであれ、又は書き込みモードであれ（例えば、図５のバッファ４０６−ａが「コンタクト」バッファである場合、２つの方向選択信号が同じである「方向選択ＤＬ−ａ」信号は「方向選択ＢＬ−ａ」信号と同じ値を有する）ことに留意されたい。逆に、「クロスバー」バッファの場合、バッファが読み取りモードであれ、又は書き込みモードであれ、２つの方向信号は逆の状態である（例えば、図５のバッファ４０６−ａが「クロスバー」バッファである場合、「方向選択ＤＬ−ａ」信号は、「方向選択ＢＬ−ａ」信号の値を反転させた値になる）。したがって、いくつかの実施形態では、各バッファは１つのみの方向選択信号を受信し（端子５２１−ａ又は５２１−ｂを介して）、方向選択信号の必要なバージョン（反転又は非反転）が、バッファ内の各スイッチ５１４に提供される。

信号線４０４がデータ線である場合、通常、読み取り動作及び書き込み動作が両方とも実行される。したがって、信号線４０４がデータ線である場合、通常、表１に示される８つすべての接続状態が使用される。しかし、いくつかの実施形態では、信号線のうちの１つ又は複数は、一方向でのみ信号を送信するため、８つの接続状態のうちのサブセットのみが必要とされる。例えば、制御線又はアドレス線である信号線４０４の場合、書き込み方向（例えば、メモリバンクに向かう送信方向）をイネーブルする接続状態のみが必要とされる。別の例としては、データストローブ線である信号線４０４の場合、８つすべての接続状態が使用される（例えば、データストローブは、読み取り動作の場合、一方向に送信され、書き込み動作の場合、逆方向に送信される）。データ線は通常、読み取り方向及び書き込み方向の両方での信号送信をイネーブルするために、上述した全セットの接続及びスイッチを必要とするが、他の種類の信号線はより少数の接続及びスイッチを必要とし得る。例えば、コマンド線又はアドレス線の場合、信号は書き込み方向のみで送信される（コンタクトからメモリ素子へ）ため、信号線側での下流方向のスイッチ（例えば、図５の５１４−ａ−１又は５１４−ｂ−１等の信号線からバッファ線への信号の送信をイネーブルするスイッチ）は必要ない。さらに、バッファのカテゴリに応じて、１つ又は複数の他のスイッチは必要ないことがある。コマンド線信号又はアドレス線信号の送信に使用される「コンタクト」バッファの場合、ブリッジ線側の下流方向のスイッチ（例えば、ブリッジ線からバッファ線への信号送信をイネーブするスイッチ、図５の５１４−ａ−３又は５１４−ｂ−３）は必要ない。同様に、コマンド線信号又はアドレス線信号の送信に使用される「クロスバー」バッファの場合、ブリッジ線側の上流方向のスイッチ（例えば、バッファ線からブリッジ線への信号送信をイネーブルするスイッチ、図５の５１４−ａ−４又は５１４−ｂ−４）は必要ない。

いくつかの実施形態では、さらに詳細に上述したように、第１の複数コンタクトグループ（例えば、「近い」コンタクト）は、現在選択されているメモリバンクに隣接するフィールドの部分に配置され、選択されているメモリバンクの信号線に結合されたバッファ線に直接接続され、第２の複数コンタクトグループ（例えば、「遠い」コンタクト）は、現在選択されていないメモリバンクに隣接するフィールドの部分に配置され、選択されているメモリバンクの信号線に結合されたバッファ線にクロスバー線を介して間接的に接続される。これらの実施形態のいくつかでは（例えば、信号路が、選択されているメモリバンクで単方向である場合）、近い各コンタクトからの書き込みデータは、コンタクトから信号線への信号送信をイネーブルする単一の「コンタクト」バッファを介して選択されているメモリバンクに送信され、遠い各コンタクトからの書き込みデータは、コンタクトからブリッジ線への信号送信をイネーブルする「コンタクト」バッファと、ブリッジ線からクロスバー線への信号送信をイネーブルする第１の「クロスバー」バッファと、クロスバー線から信号線への信号送信をイネーブルする第２の「クロスバー」バッファを介して、選択されたメモリバンクに送信される。同様に、これらの実施形態のいくつかでは、選択されているメモリバンクの信号路が単方向である場合、読み取りデータは、信号線からコンタクトへの信号送信をイネーブルする１つの「コンタクト」バッファを介して、選択されているメモリバンクから近い各コンタクトに送信され、読み取りデータは、信号線からクロスバー線への信号送信をイネーブルする第１の「クロスバー」バッファと、クロスバー線からブリッジ線への信号送信をイネーブルする第２の「クロスバー」バッファと、ブリッジ線からコンタクトへの信号送信をイネーブルする「コンタクト」バッファを介して、選択されているメモリバンクから遠い各コンタクトに送信される。

さらに、図５を参照して上述した信号路は単方向信号路又は被制御双方向信号路（例えば、一度に一方向での信号の送信のみが可能な信号路）として説明されたが、単方向信号路又は被制御双方向信号路ではなく、追加の制御信号線を使用してスイッチ５１４を独立して開閉してもよく、且つ／又はいくつかの構成要素（例えば、ＡＮＤゲート５２２）を除去して、同時双方向信号路（例えば、同時に読み取り方向及び書き込み方向の両方での同時信号送信が可能な信号路）を可能にしてもよいことが容易に理解されよう。

図６は、いくつかの実施形態による、複数のランクのメモリバンクを有するマルチダイスタックのメモリダイの配置及び配線を示すブロック図である。いくつかの実施形態では、メモリバンク３０２は複数のランクに編成される。これらの実施形態のいくつかでは、第１のランクのメモリバンク内のメモリバンク（例えば、メモリバンクＡ１ ３０２−ａ１及びメモリバンクＢ１ ３０２−ｂ１）は、第２のランクのメモリバンク内のメモリバンク（例えば、メモリバンクＡ２ ３０２−ａ２及びメモリバンクＢ２ ３０２−ｂ２）よりもコンタクトフィールド２０２に近い。

いくつかの実施形態では、複数のマルチプレクサ６０２は、第１のランクのメモリバンク（例えば、メモリバンクＡ１ ３０２−ａ１及びメモリバンクＢ１ ３０２−ｂ１）と第２のランクのメモリバンク（例えば、メモリバンクＡ２ ３０２−ａ２及びメモリバンクＢ２ ３０２−ｂ２）とから選択を行うように構成される。これらの実施形態では、各マルチプレクサ６０２は、異なるランクに配置された複数のメモリバンクから信号線に結合され、制御信号（例えば、１つ又は複数のバンクアドレスビットとして実施し得る「バンクランク選択」制御信号）に応答して、各マルチプレクサ６０２は、対応するバッファの対応する信号線入力（例えば、図５の端子５０４）に結合される信号線の１つを選択する。換言すれば、複数のランクのメモリバンクがある実施形態では、マルチプレクサ６０６（メモリバンク（異なるランクを有する）から複数の異なる信号線にバッファを接続するように構成することができる）が、１つのランクのメモリバンクのみがバッファに接続されたメモリバンクをバッファに結合する信号線（例えば、図４Ａ〜図４Ｃ、図５の４０４）の代わりに使用される（例えば、置換される）。

例示的な一例として、図６では、「バンクランク選択」信号が、第１のランクを選択すべきことを示す（例えば、バンクランク選択＝１）場合、マルチプレクサ６０２はコネクタ線６０４を介して第１のランク内のメモリバンク（例えば、メモリバンクＡ１ ３０２−ａ１及びメモリバンクＢ１ ３０２−ｂ１）の信号線（例えば、４０４−ａ１及び４０４−ｂ１）をバッファ４０６の信号線入力端子（例えば、図５の５０４）に結合する。この例では、図６のマルチプレクサ６０２は同じ「バンクランク選択」信号を受信する。したがって、この例では、メモリバンクＡ１の信号線４０４−ａ１はメモリバンクＡ１及びＡ２に関連付けられたバッファ４０６−ａに結合され、メモリバンクＢ１の信号線４０４−ｂ１は、メモリバンクＢ１及びＢ２に関連付けられたバッファ４０６−ｂに結合される。したがって、バッファ４０６を使用して（「バンクＡ／Ｂ選択」制御信号と併せて）、選択されているメモリバンクを各コンタクトに結合することができる（例えば、図４Ａ〜図４Ｃを参照してさらに詳細に上述したように、メモリバンクＡ１又はメモリバンクＢ１のいずれかをコンタクトフィールド２０２−２内の各コンタクト１２０−１〜１２０−Ｎに結合することによって）。

別の例示的な例として、図６では、「バンクランク選択」信号が、第２のランクを選択すべきことを示す（例えば、バンクランク選択＝０）場合、マルチプレクサ６０２は、コネクタ線６０４を介して第２のランク内のメモリバンク（例えば、メモリバンクＡ２ ３０２−ａ２及びメモリバンクＢ２ ３０２−ｂ２）をバッファ４０６の信号線入力端子（例えば、図５の５０４）に結合する。この例では、マルチプレクサ６０２は同じ「バンクランク選択」信号を受信する。したがって、この例では、メモリバンクＡ２の信号線４０４−ａ２は、メモリバンクＡ１及びＡ２に関連付けられたバッファ４０６−ａに結合され、メモリバンクＢ２の信号線４０４−ｂ２は、メモリバンクＢ１及びＢ２に関連付けられたバッファ４０６−ｂに結合される。したがって、バッファ４０６を使用して（「バンクＡ／Ｂ選択」制御信号と併せて）、選択されているメモリバンクを各コンタクトに結合することができる（例えば、図４Ａ〜図４Ｃを参照してさらに詳細に上述したように、メモリバンクＡ２又はメモリバンクＢ２のいずれかをコンタクトフィールド２０２−２内の各コンタクト１２０−１〜１２０−Ｎに結合することによって）。以下の表２は、複数のランクのメモリバンクがある実施形態において、各メモリバンクを選択するために必要な例示的な信号（例えば、バンクアドレスビットの値）をまとめたものである。

２つのみのランクのメモリバンクが図６及び表２に示されるが、原理上、メモリダイは３つ以上のランクのメモリバンクと、任意の数のランクのメモリバンクの信号線を適切な「バンクランク選択」信号（例えば、適切なバンクアドレスビット）に従って切り替えるマルチプレクサとを含むことができることを理解されたい。

説明を目的とした上記説明を特定の実施形態を参照して説明した。しかし、例示的な上記考察が網羅的であること、すなわち、本発明を開示される厳密な形態に限定することを意図しない。上記教示に鑑みて、多くの変更及び変形が可能である。実施形態は、本発明の原理及びその実際の応用を最もよく説明し、それにより、当業者が、意図される特定の用途に合うように様々な変更を行って本発明及び様々な実施形態を最良に利用することができるようにするために選ばれ説明されたものである。

Claims (24)

1. 少なくとも１つの他のダイを有するマルチダイスタックに使用するメモリダイであって、
   複数の信号線をそれぞれ有する複数のメモリバンクと、
   フィールド内に配置された複数のコンタクトであって、前記マルチダイスタックの前記少なくとも１つの他のダイとインタフェースするように構成される、複数のコンタクトと、
   第１のバッファ線サブセット及び第２のバッファ線サブセットを含み、前記第１のバッファ線サブセットは前記フィールド内の各コンタクトに接続される、バッファ線と、
   それぞれが各信号線と各バッファ線との間に結合される複数のバッファと、
   前記第２のバッファ線サブセット内のバッファ線の各対を相互接続する複数のクロスバー線と、
   を備える、メモリダイ。
2. 前記フィールド内の前記コンタクトは複数のシリコン貫通ビア（ＴＳＶ）を備え、前記ＴＳＶは前記マルチダイスタックの前記他のダイとインタフェースするように構成される、請求項１に記載のメモリダイ。
3. 前記複数のバッファの各バッファは、第１の状態にある場合、前記複数の信号線の各信号線を対応するバッファ線に接続する、請求項１又は２に記載のメモリダイ。
4. 前記複数のバッファの各バッファは、第２の状態にある場合、前記第２の状態にある別のバッファと共に、前記第１のサブセット内の各バッファ線を前記第２のサブセット内の対応するバッファ線に接続する、請求項３に記載のメモリダイ。
5. 前記メモリダイの各動作中、前記バッファの第１のサブセットは前記第１の状態にあるように構成され、前記バッファの第２のサブセットは前記第２の状態にあるように構成され、それにより、現在選択されているメモリバンクからのあらゆる信号線が前記フィールド内の各コンタクトに結合される、請求項４に記載のメモリダイ。
6. 前記複数のメモリバンクのうちの選択されたメモリバンクに対して、前記選択されたメモリバンクからの前記複数の信号線の第１のサブセットのそれぞれは、単一のバッファ及び前記バッファ線の前記第１のサブセット内の単一のバッファ線により前記フィールド内の各コンタクトに接続され、前記選択されたメモリバンクからの前記複数の信号線の第２のサブセットのそれぞれは、各クロスバー線、前記バッファのうちの３つ、及び前記バッファ線のうちの３つにより前記フィールド内の各コンタクトに接続される、請求項１〜４のいずれか一項に記載のメモリダイ。
7. 前記バッファは双方向スイッチを備え、前記双方向スイッチのそれぞれは、１つ又は複数のバンクアドレスビットに対応する制御信号を含む制御信号により制御される、請求項１〜６のいずれか一項に記載のメモリダイ。
8. 前記バッファは前記メモリバンクと前記コンタクトのフィールドとの間に位置決めされる、請求項１〜７のいずれか一項に記載のメモリダイ。
9. 前記クロスバー線は前記バッファ線に略直交する、請求項１〜８のいずれか一項に記載のメモリダイ。
10. 前記フィールド内の前記コンタクトは、第１及び第２の軸を有する矩形配列内に配置され、前記第１の軸は前記矩形配列の長軸に略平行し、前記第２の軸は前記第１の軸に略直交し、前記バッファ線は前記第２の軸に略平行して延び、前記クロスバー線は前記第１の軸に略平行して延びる、請求項１〜９のいずれか一項に記載のメモリダイ。
11. 前記フィールドは前記第１の軸に平行する方向に幅を有し、前記クロスバー線のそれぞれは、前記フィールドの前記幅の半分以下の、前記第１の軸に略平行するクロスバー長さを有する、請求項１０に記載のメモリダイ。
12. 前記フィールドは能動回路要素を有さない、請求項１〜１１に記載のメモリダイ。
13. 前記第１のバッファ線サブセット及び前記第２のバッファ線サブセットのそれぞれは前記バッファ線の半分を含む、請求項１〜１２に記載のメモリダイ。
14. 前記クロスバー線は、前記フィールド内の前記コンタクトと交互になる、請求項１〜１３に記載のメモリダイ。
15. 前記コンタクトは前記バッファ線のセット間に挟まれる、請求項１〜１４に記載のメモリダイ。
16. 前記複数のコンタクトのうちの第１のグループは、現在選択されているメモリバンクに隣接する前記フィールドの部分に配置され、前記選択されているメモリバンクの信号線に結合されたバッファ線に直接接続され、前記複数のコンタクトのうちの第２のグループは、現在選択されていないメモリバンクに隣接する前記フィールドの部分に配置され、前記クロスバー線を介して、前記選択されているメモリバンクの信号線に結合されたバッファ線に間接的に接続される、請求項１〜１５に記載のメモリダイ。
17. 前記フィールド内の前記コンタクトは、第１及び第２の軸を有する矩形配列内に配置され、前記メモリバンクのうちの第１の半分は前記フィールドの第１の側に配置され、前記メモリバンクのうちの第２の半分は、前記第１の側とは逆の前記フィールドの第２の側に配置される、請求項１〜１６のいずれか一項に記載のメモリダイ。
18. 少なくとも１つの他のダイを有するマルチダイスタックに使用するメモリダイであって、
    複数の信号線をそれぞれ有する複数のメモリバンクと、
    フィールド内に配置された複数のコンタクトであって、前記マルチダイスタックの他のダイとインタフェースするように構成される、複数のコンタクトと、
    第１の状態及び第２の状態のうちの一方にあるようにそれぞれ構成可能な複数のバッファであって、前記複数のバッファのうちの第１のサブセットが前記第１の状態にあるように構成され、前記複数のバッファのうちの第２のサブセットが前記第２の状態にあるように構成される場合、前記複数のバッファ選択されているメモリバンクの前記複数の信号線のそれぞれを前記フィールド内の各コンタクトに結合する、複数のバッファと、
    を備える、メモリダイ。
19. バッファ線をさらに備え、各バッファは各信号線と各バッファ線との間に結合され、前記第１の状態にあるバッファは、単一のバッファ線を介して各信号線を対応するコンタクトに接続し、それぞれが前記第２の状態にある２つのバッファは共に、対応する信号線が３つ１組のバッファを通して対応するコンタクトに結合されるように、２本のバッファ線に接続する、請求項１８に記載のメモリダイ。
20. 前記第１の状態にある場合、前記複数のバッファのうちの前記第１のサブセットは、前記選択されているメモリバンクの前記複数の信号線のうちの第１の半分を、前記フィールドの前記コンタクトのうちの第１の半分に結合し、前記第２の状態にある場合、前記複数のバッファのうちの前記第２のサブセットは、前記選択されているメモリバンクの前記複数の信号線のうちの第２の半分を、前記フィールドの前記コンタクトのうちの第２の半分に結合する、請求項１８に記載のメモリダイ。
21. 前記バッファは双方向スイッチを備え、前記双方向スイッチのそれぞれは、１つ又は複数のバンクアドレスビットに対応する制御信号を含む制御信号により制御される、請求項１６又は１７に記載のメモリダイ。
22. 少なくとも１つの他のダイを有するマルチダイスタックに使用するメモリダイであって、
    フィールド内に配置され、前記マルチダイスタックの別のダイとインタフェースするように構成される複数のコンタクトと、
    複数の信号線をそれぞれ有する複数のメモリバンクと、
    第１のバッファ線サブセット及び第２のバッファ線サブセットを含む複数のバッファ線と、
    各信号線と各バッファ線との間にそれぞれ結合される複数のバッファであって、前記第１のバッファ線サブセットのそれぞれは各コンタクトに直接接続され、その一方で、前記第２のバッファ線サブセットのそれぞれは、前記バッファのうちの２つ及び前記第１のバッファ線サブセットのうちの１つを通してコンタクトに接続される、メモリダイ。
23. 少なくとも１つの他のダイを有するマルチダイスタックに使用するメモリダイであって、
    第１のメモリバンク及び第２のメモリバンクを含む複数のメモリバンクと、
    フィールド内に配置された複数のコンタクトであって、前記マルチダイスタックの他のダイとインタフェースするように構成される、複数のコンタクトと、
    前記第１のメモリバンクに結合される第１の複数のバッファと、
    前記第２のメモリバンクに結合される第２の複数のバッファと、
    を備え、前記メモリダイの動作中、
    前記第１のメモリバンクが選択されている場合、前記第１の複数のバッファ及び前記第２の複数のバッファは、前記第１のメモリバンクを前記複数のコンタクトに結合し、前記第２のメモリバンクを前記複数のコンタクトから切断し、
    前記第２のメモリバンクが選択されている場合、前記第１の複数のバッファ及び前記第２の複数のバッファは、前記第２のメモリバンクを前記複数のコンタクトに結合し、前記第１のメモリバンクを前記複数のコンタクトから切断する、メモリダイ。
24. 前記第１の複数のバッファは前記第１のメモリバンクの近傍に位置決めされ、前記第２の複数のバッファは前記第２のメモリバンクの近傍に位置決めされる、請求項２３に記載のメモリダイ。

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