CN101632128B - 具有数据镜像备份的存储器装置的页面编程操作的设备和方法 - Google Patents

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Abstract

本发明提供一种页面编程操作的设备和方法。当使用所选择的存储器装置执行页面编程操作时，存储器控制器将数据载入到一个所选择的存储器装置的页面缓冲器、和另一个所选择的存储器装置的页面缓冲器中用来保存数据的备份副本。如果数据没有被成功地编程到所述一个所选择的存储器装置的存储器单元中，则所述存储器控制器从该另一个存储器装置的页面缓冲器恢复所述数据。由于数据的副本被保存在其它存储器装置的页面缓冲器中，所述存储器控制器不需要在其数据存储元件中本地保存所述数据。

Description

具有数据镜像备份的存储器装置的页面编程操作的设备和方法
相关申请的交叉引用
本申请要求2007年2月22日提交的美国临时专利申请60/891115的优先权的权益，其披露内容在此通过引用全部包括进来。
技术领域
本发明总的涉及半导体装置。更具体地，本发明涉及用于对于存储器装置的页面编程操作的设备和方法。
背景技术
电子装置使用例如闪速存储器的存储器装置来保存数据或者信息。在存储器系统中，存储器控制器通过将数据发送到所选择的闪速存储器装置中的页面缓冲器(该数据临时保存在其中)来编程所选择的闪速存储器装置。开始将数据从页面缓冲器编程到闪速存储器中，并且验证编程结果，产生验证结果为“成功”或者“失败”。对于“编程时间”指定的周期，多次执行编程和验证操作。在编程时间之后，如果发生失败，数据从存储器控制器重新载入，以恢复同一个所选择的装置中的页面编程操作。
缺点是闪速存储器需要长的编程时间，例如用来验证编程状态。存储器控制器内部的存储器必须保持初始编程数据，用来一旦编程失败就恢复原始编程数据。该初始编程数据占用存储器控制器的存储器中的空间，结果导致该存储器空间不能被用于其他目的。
发明内容
根据本发明的一个方面，提供了一种用于控制多个串行互连的存储器装置的设备，所述存储器装置的每一个具有页面缓冲器和存储器单元。所述设备包括被配置为通过如下步骤执行具有数据镜像备份的页面编程操作的数据处理器：将数据写到所述多个存储器装置的所选择的存储器装置的页面缓冲器和所述多个存储器装置的另一个存储器装置的页面缓冲器；指令所述所选择的存储器装置将载入其页面缓冲器中的数据编程到其存储器单元中；并且确定是否所述数据没有成功编程到所述所选择的存储器装置的存储器单元中，从所述另一个存储器装置的所述页面缓冲器恢复所述数据。
例如，所述数据处理器被配置为通过如下步骤从所述另一个存储器装置的所述页面缓冲器恢复所述数据：从所述另一个存储器装置的所述页面缓冲器读回所述数据，而不将所述数据编程到所述另一个存储器装置的所述存储器单元中。
所述设备可以进一步包括用于在将所述数据写到所述所选择的存储器装置的所述页面缓冲器并且写到所述另一个存储器装置的所述页面缓冲器之前保存所述数据的数据存储装置。
根据本发明的另一个方面，提供了一种系统，包括：多个串行互连的存储器装置，每一个存储器装置具有页面缓冲器和存储器单元；和用于控制所述多个存储器装置的设备，所述设备包括被配置为通过如下步骤执行具有数据镜像备份的页面编程操作的数据处理器：将数据写到所述多个存储器装置的所选择的存储器装置的页面缓冲器和所述多个存储器装置的另一个存储器装置的页面缓冲器；指令所述所选择的存储器装置将载入其页面缓冲器中的数据编程到其存储器单元中；并且如果所述数据没有成功编程到所述所选择的存储器装置的存储器单元中，则从所述另一个存储器装置的所述页面缓冲器恢复所述数据。
根据本发明的另一个方面，提供了一种用于控制多个串行互连的存储器装置的方法，每一个存储器装置具有页面缓冲器和存储器单元，所述方法包括：将数据发送到所述多个存储器装置的所选择的存储器装置的页面缓冲器和所述多个存储器装置的另一个存储器装置的页面缓冲器；指令所述所选择的存储器装置将载入其页面缓冲器中的数据编程到其存储器单元中；并且如果所述数据没有成功编程到所述所选择的存储器装置的存储器单元中，则从所述另一个存储器装置的所述页面缓冲器恢复所述数据。
例如，所述从所述另一个存储器装置的所述页面缓冲器恢复所述数据的步骤包括从所述另一个存储器装置的所述页面缓冲器读回所述数据，而不需要将所述数据编程到所述另一个存储器装置的所述存储器单元中。
所述方法可以进一步包括在将所述数据写到所述所选择的存储器装置的所述页面缓冲器并且写到所述另一个存储器装置的所述页面缓冲器之前保存所述数据；在确定数据是否已经被成功编程到所述所选择的存储器装置的存储器单元之前释放数据所占据的空间。
根据本发明的另一个方面，提供一种用作一组串行连接的存储器装置中的一个的存储器装置。所述存储器装置包括：输入连接；输出连接；所述存储器装置的装置地址的标识；和如下配置的装置控制器：接收用于进入和退出多地址检测模式的消息，并且相应地进入和退出所述多地址检测模式；在所述输入连接上接收命令，所述命令包括装置地址；当不处于多地址检测模式时，仅当所述命令的所述装置地址匹配所述装置的所述装置地址时处理所述命令；并且当处于多地址检测模式时：i)如果所述命令的所述装置地址和所述装置的所述装置地址相同，则处理所述命令和ii)如果所述命令的所述装置地址和至少一个其它预定的装置的所述装置地址相同，则处理所述命令。
根据本发明的另一个方面，提供一种形成一组串行连接的存储器装置的一部分的存储器装置中的方法。所述方法包括：保持装置地址；接收用于进入和退出多地址检测模式的消息；接收包括装置地址的命令；当不处于多地址检测模式时，仅当所述目的地址匹配所述装置地址时处理所述命令；并且当处于多地址检测模式时：如果所述命令的所述装置地址和所述装置的所述装置地址相同，处理所述命令；并且如果所述命令的所述装置地址和至少一个其它预定的装置的所述装置地址相同，处理所述命令。
通过结合附图阅读本发明的以下具体实施例描述，对于本领域内的普通技术人员而言，本发明的其他方面和特征将变得明显。
附图说明
通过参考附图，现将描述本发明的实施例，其中：图1是可应用本发明实施例的具有以串行连接装置为特征的架构的示例系统的框图；图2是对于串行连接的存储器装置的示例命令格式的示意图；图3是对于页面编程和验证的示例程序的示意图；图4是两个存储器装置的框图，其中一个用作数据的镜像备份；图5是具有以串行连接装置为特征的架构的系统的框图，其中页面缓冲器用作数据的镜像备份；图6是具有以串行连接装置为特征的架构的另一个系统的框图，其中页面缓冲器用作数据的镜像备份；图7是对于图6的系统的LSB(最低有效位)忽略模式的启用和禁止的示例时序图；图8是图6的系统的框图，其中在编程失败之后执行数据恢复；图9是示出图1中所示的串行连接的存储器装置的部分的框图；图10是图9所示的存储器装置的示例电路的示意图；图11是具有镜像备份的编程操作的方法的流程图；图12是示例命令集的表；图13是示例操作表的表；图14是示出详细的命令和地址格式的例子的表；图15是示出存储器系统中基本输入时序的示例时序图；图16是示出模块化命令NAND闪速存储器系统中的位流的输入序列的示例时序图；图17是示出存储器系统中的基本输出时序的示例时序图；图18是示出存储器系统中的位流的输出序列的示例时序图；图19是页面读出操作的方法的流程图；和图20是示出页面读出和突发数据读出操作的示例时序图。
具体实施方式
在对本发明的抽样实施例的以下详细描述中，将参照作为其中一部分的说明书附图，并且其中通过可以实施本发明的具体抽样实施例的图解示出。这些实施例描述得足够详细，以使本领域普通技术人员能够实现本发明，并且应当理解，也可使用其他实施例，可以在不脱离本发明范围的情况下做出逻辑上的、机械上的、电学上的和其他改变。因此，下面的详细描述不应理解成限制本发明，本发明的范围由所附的权利要求书确定。
图1示出根据本发明实施例的系统。参考图1，系统150包括存储器控制器151和串联的多个(M个)存储器装置154-1、154-2、154-3、…、和154-M的串行互连，M是大于1的整数。存储器控制器151和存储器装置通过数据宽度为n的链路互连，其中n是大于等于1的整数。在n等于1的情况中，互连链路是串行链路，并且在n大于1的情况中，互连链路是并行链路。存储器控制器151连接到串行互连的第一个存储器装置154-1。最后一个存储器装置154-M也连接到存储器控制器151，以使得串行互连的第一存储器装置154-1、第二存储器装置154-2、第三存储器装置154-3、…、第M个存储器装置154-M和存储器控制器151一起形成环形连接结构。在所示例子中，存储器装置154-1到154-M是闪速存储器装置。随后的例子也专用于闪速存储器。然而，应该理解本发明的实施例也适用于其它类型的非易失性存储器装置。
在图1中示出的特定的例子中，串行连接的存储器装置154-1到154-M的每一个例如是诸如NAND闪存装置的闪速存储器装置。闪速存储器装置具有用于临时保存数据上的信息的页面缓冲器。根据页面编程，所保存的信息被写入到装置的闪速存储器单元中。一旦编程，由于所编程的单元的验证处理而破坏了保存在页面缓冲器中的信息。
存储器控制器151具有数据存储装置152和处理器153。数据存储装置152保存包括操作指令上的信息、地址和被处理并被保存在串行连接的存储器装置中的存储数据的各种数据。操作指令上的信息被用于控制串行连接的存储器装置。数据存储装置152例如是静态随机存取存储器(SRAM)或者任意类型的嵌入式存储器。一般地说，可以实施任意适合的数据存储装置。处理器153执行数据处理和控制存取保存在数据存储装置152中的数据的存储器装置的操作。存储器控制器151具有多个连接：命令信号输出连接CIO、命令信号输入连接COI、输入选通连接CSIO、输出选通连接DSIO和时钟输出连接CKO。
在操作中，存储器控制器151通过命令信号输出连接CIO发送命令输入(CI)信号Sc1到第一装置154-1，并且通过命令信号输入连接COI从串行互连的最后一个装置154-M接收命令输出(CO)信号Sc(M+1)。存储器控制器151还通过输入选通连接CSIO提供命令选通输入(CSI)信号SCS1并且通过输出选通连接DSIO提供数据选通输入(DSI)信号SDS1到第一装置154-1。此外，存储器控制器151通过时钟输出连接CKO以公共时钟源的方式提供时钟信号CK到所有的装置154-1到154-M。
存储器装置154-1、154-2、154-3、…、和154-M分别具有页面缓冲器158-1、158-2、158-3、…、和158-M，而且还分别具有闪速存储器单元159-1、159-2、159-3、…、和159-M。存储器装置154-1到154-M的每一个具有用于从在前的装置接收CI信号SCi(i＝1到M)的信号输入连接CI；用于提供CI信号Sc(i+1)到随后的装置的信号输出连接CO；用于从在前的装置接收CSI信号Scsi的输入选通输入连接CSI；用于发送输出CSI信号Scs(i+1)到随后的装置的输入选通输出连接CSO；用于从在前的装置接收DSI信号SDSi的输出选通输入连接DSI；用于发送输出DSI信号SDS(i+1)到随后的装置的输出选通输出连接DSO。
存储器装置154-1到154-M的每一个具有硬接线或者预先分配的唯一装置地址(DA)，使得在正常操作中每次可以选择或者指定一个装置。在2006年7月31日提交的题目“Daisy Chain Cascading Devices”的美国专利申请11/594564提供了以串行连接装置为特征的架构的示例细节，其公开内容在此通过引用全部包含进来。在2006年12月6日提交的题目“System and Method of Operating Memory Devices of Varying Type”的美国临时专利申请60/868773提供了以串行连接装置为特征的架构的其它示例细节，其公开内容在此通过引用全部包含进来。在2006年3月28日提交的美国临时专利申请60/787710、在2006年9月15日提交的美国专利申请11/521734、在2006年5月23日提交的美国临时专利申请60/802645和在2007年5月18日提交的美国专利申请11/750649提供了串行互连的多个存储器装置中的装置地址分配的例子，其公开内容通过引用全部包含进来。
在正常操作中，存储器控制器151发送包含命令的CI信号Sc1。命令包括装置地址(DA)和表示操作指令的操作码(以下的OP码)。一些命令另外包括地址信息，并且一些命令另外包括数据。每一个OP码和相应的操作相关联。每一个命令在这里也被当作具有和包含在命令中的OP码相关联的类型。例如，包含读出OP码的命令称为“读出命令”。存储器装置154-1到154-M的每一个经由其相应的CI在给定装置是直接连接到存储器控制器的存储器装置(所示例中的装置154-1)的情况中直接从存储器控制器接收命令，或者对于其他装置从相邻的前一个存储器装置接收命令。存储器装置154-1到154-M的每一个使用其相应的CO在给定装置是其输出被连接到存储器控制器的存储器装置(所示例中的装置154-M)的情况中将命令发送给存储器控制器151，或者发送给相邻的下一个装置。包含寻址到特定闪速存储器装置的写OP码的命令导致数据被写到该装置的页面缓冲器，并且随后从页面缓冲器传送到存储器装置的闪速存储器单元。包含寻址到特定闪速存储器装置的读OP码的命令导致数据从存储器装置的闪速存储器单元读出到存储器装置的页面缓冲器，并且随后从该页面缓冲器传送出去。
存储器控制器151发出每一个包括装置地址(DA)、命令操作码(以下称为OP码)的命令。一些命令可以附加地包括地址信息，并且一些命令可以附加地包括数据。每一个OP码和相应的操作相关联。每一个命令在这里也被当作具有和包含在命令中的OP码相关联的类型。例如，包含读OP码的命令可以被称为“读命令”。例如，用在串行连接的装置中的命令是灵活的模块化命令，该结构如表1中所示：表1
  DA   OP码   RA   CA   数据
  1字节   1字节   3字节   2字节   1-2112字节
在表1中，DA是装置地址；OP码是操作码；RA是行地址；CA是列地址，并且DATA是写数据。和OP码相关联的命令的例子是“突发数据载入”命令和“突发数据读出”命令。存在的情况包括：(i)行地址或者列地址的任一个；(ii)没有行地址也没有列地址；(III)没有数据。
图2是用于串行互连的存储器装置的示例命令格式的示意图。现在参见图2，第一命令格式109-1包括ID号和OP码。ID号被用于唯一地识别所选择的存储器装置，而OP码字段包括所选择的装置要执行的OP码。具有第一命令格式109-1的命令例如可以被用于包含用于读出寄存器值的OP码的命令。第二命令格式109-2包括ID号、OP码和数据。具有第二命令格式109-2的命令可以例如被用于包含用于写数据到寄存器的OP码的命令。第三命令格式109-3包括ID号、OP码和附加地址。附加地址可以例如包括用于寻址存储器单元中的位置的行和/或列地址。具有第三命令格式109-3的命令可以例如被用于包含用于从所选择的存储器装置的存储器单元读出数据的OP码的命令。第四命令格式109-4包括ID号、OP码、附加地址和数据。具有第四命令格式109-4的命令可以例如被用于包含用于写数据到所选择的存储器装置的存储器单元的OP码的命令。注意到，所有四个示例命令格式109-1、109-2、109-3、109-4以用于寻址目的的ID号开始。由于命令可以包括ID号、OP码、附加地址、数据或者和串行互连的存储器装置的布置的控制相关的任意其它信息，所以从之前所述内容应该理解此处所用的“命令”并不仅仅指命令的OP码。
共同受让和共同未决中的2007年8月17日提交的美国专利申请11/840692和2007年3月2日提交的美国临时专利申请60/892705中教导了上面提及的命令结构的特定例子，其内容在此通过引用全部包含进来。该申请披露了不同的命令结构，以区分涉及相对长处理时间的核心存取操作和涉及相对短存取时间的页面缓冲器存取操作。模块化命令结构的进一步细节在下面的标题为“模块化命令结构”中提供。
返回至图1，存储器装置154-1、154-2、154-3、…、和154-M的每一个经由其相应的CI，在给定装置是直接连接到存储器控制器的存储器装置(所示例中的装置154-1)的情况中直接从存储器控制器接收命令，或者对于其他装置从相邻的前一个装置接收命令。每一个存储器装置使用其相应的CO，在给定装置是其输出被连接到存储器控制器的存储器装置(所示例中的装置154-M)的情况中将命令发送给存储器控制器，或者将命令发送给相邻的下一个装置。使用传统的命令结构，包含寻址到特定闪速存储器装置的读OP码的命令导致数据从存储器装置的闪速存储器单元读到存储器装置的页面缓冲器中，并且随后从页面缓冲器传送出去。包含寻址到特定闪速存储器装置的写OP码的命令导致数据被写到该装置的页面缓冲器，并且随后从页面缓冲器传送到存储器装置的闪速存储器单元。
图3示出用于页面编程和验证的示例程序。参考图1到图3，其中将描述如何执行写操作的例子。假设数据被写到存储器装置154-2。要被编程的数据(例如，100110…0100)从存储器控制器151的存储元件152载入到存储器装置154-2的页面缓冲器158(步骤112-1)。开始将数据编程到闪速存储器的所分配的行地址(页面方向)中(步骤112-2)。验证编程结果(步骤112-3)。在页面缓冲器中产生验证结果，该验证结果使用表示成功的“1”状态和表示失败的“0”状态来重写写入到闪速存储器核心的页面缓冲器的内容。编程操作可以因为存储器单元上的缺陷、单元的栅极氧化物的耗损或者其他缺陷而不成功。在内部，对于称为编程时间的指定周期，多次执行编程和验证操作。如在112-4所指示的，如果所选择的行(页面方向)的所有单元被正确编程，则页面缓冲器158的最终内容全变成“1”状态。在编程时间之后，如果仍旧存在装置154-2的页面缓冲器158中的任意“0”值，则如在112-5所指示，页面编程失败。如果发生失败，数据从存储器控制器151的存储元件152重新载入以恢复对同一个所选择的装置的不同行地址(页面方向)的页面编程操作。
通常，由于单元特征和用于验证编程状态的时间，闪速存储器具有长编程时间的基本限制。由于页面编程操作的失败的可能性，存储器控制器151的数据存储元件152保持初始编程数据以便在编程失败时恢复原始编程数据。结果是初始编程数据占据数据存储元件151中的空间，从而禁止空间被用于其他目的。这可以导致在执行其它页面编程操作之前必须等待直到页面编程操作和验证完成为止。一个改进性能的可行方法是可以增加存储器控制器中的存储元件的容量，但这成本高。
在图1中所示的示例系统150中，当用所选择的存储器装置执行页面编程操作时，存储器控制器151将数据载入所选择的存储器装置的页面缓冲器158中并且还载入到另一个存储器装置的页面缓冲器中，用于保存数据的备份副本。在此例中，假设所选择的存储器装置是第一存储器装置154-1并且其它存储器装置是第二存储器装置154-2。一般地说，所选择的存储器装置和其它存储器装置可以是存储器装置154-1、154-2、154-3、…、和154-M中的任意两个。在数据没有被成功编程到所选择的存储器装置154-1的存储器单元中时，存储器控制器151从第二存储器装置154-2的页面缓冲器158恢复数据。独立于编程操作，存取第二存储器装置154-2的页面缓冲器158。这允许在不必编程该数据到第二存储器装置154-2的存储器单元的情况下恢复数据。由于数据的副本保存在第二存储器装置154-2的页面缓冲器158中，所以存储器控制器151无需在其数据存储元件152中本地保存数据。从而，存储器控制器151能够在确定数据是否已经成功编程到所选择的存储器装置154-1的存储器单元之前释放在它的数据存储元件152中存储该数据的空间。
在特定例子中，为了允许页面缓冲器作为镜像备份来操作，根据本发明的实施例，使用三个“模块化”的存储器装置存取命令。第一个称为“突发数据载入”命令并且包含突发数据载入OP码。这导致数据被写到页面缓冲器中，但该命令不会单独导致数据传送到闪速存储器单元。在以下的例子中，4Xh和5Xh用于这种情况，但一般地说该命令结构将基于具体实施方案来限定。第二个称为“突发数据读出”命令并且包含突发数据读出OP码。这导致数据从页面缓冲器直接读出，而不会首先从闪速存储器单元读出。在以下的例子中，2Xh用于这种情况，但一般地说命令结构将基于具体实施方案来限定。第三个称为“页面编程”命令并且包含页面编程OP码。这导致之前保存在页面缓冲器中的数据被写到闪速存储器中，在以验证为目的的处理过程中破坏该页面缓冲器的内容。在以下例子中，6Xh用于这种情况，但是一般地说命令结构将基于具体实施方案来限定。
图4示出图1中所示的两个存储器装置。参考图1到图4，两个装置120和127表示系统150中的两个装置，并且在互连配置中两个装置互相相邻或者互相远离。两个装置120和127的其中一个被用作数据的镜像备份。
第一存储器装置120具有输入连接139、输出连接140、闪速存储器单元121、页面缓冲器122和装置控制器126。类似地，第二存储器装置127具有输入连接141、输出连接142、闪速存储器单元128、页面缓冲器129和装置控制器130。两个存储器装置120和127是形成以串行互连装置为特征的架构的一部分的任意两个存储器装置。对于特定例子，两个存储器装置120和127的其中一个被用作数据的镜像备份。装置控制器126和130包括用于有利于命令处理的任何适合的电路。以下的例子将不会涉及任何的装置控制器；然而，可以理解它们将包括用于处理命令的电路。
在操作中，通过输入连接139由突发数据载入命令(4Xh和5Xh)载入数据到第一存储器装置120的页面缓冲器122，如在123所标示。在此例中，数据也通过输入连接141载入到第二存储器装置127的页面缓冲器129中，如在137所标示。通过页面编程命令(6Xh)实现存储器装置120中的页面编程，如在124所标示。通过输出连接140使用‘读出装置状态(D0h)’读出页面缓冲器122，如在125所标示，以验证页面编程操作是否成功。如果对于第一存储器装置120页面编程不成功，则使用第二存储器装置127作为用于页面编程操作的镜像备份。存储器控制器(未示)记录哪一个存储器装置正被用作镜像备份。如果编程失败，数据可以通过输出连接142从镜像备份恢复，如在138所示。这就不需要存储器控制器在其存储元件中保存内容。因此，在数据被编程到页面缓冲器122和129之前存储器控制器用于保存该数据的位置可以被释放以用于其他目的。
参考图5和图6，现在描述具有串行互连装置的架构的系统的页面缓冲器的镜像功能。图5提供使用两个单独的写命令将同样的数据写到两个不同的页面缓冲器(即，一个写命令用于每一个页面缓冲器)的例子。在另一个实施中，单个写命令被用于将同样的数据写到两个或者多个页面缓冲器。下面参考图6提供这样的一个例子。
图5示出具有以串行连接装置为特征的架构的系统，其中页面缓冲器被用作数据的镜像备份。首先参考图5，系统190具有存储器控制器191和串行连接的多个存储器装置193-1、193-2、193-3、…、和193-15。在特定例子中，系统190包括15个存储器装置。一般地说，可以提供两个或者多个。存储器控制器191具有数据存储元件192和数据处理器203。存储器控制器191还具有用于与第一存储器装置193-1连接的输出连接CIO和用于与最后一个存储器装置199-15连接的输入连接COI。存储器装置193-1、193-2、193-3、…、和193-15分别具有页面缓冲器194、196、198和190，并且存储器装置193-1、193-2、193-3、…、和193-15的每一个具有存储器单元(未示)。
存储器控制器191使用串行链路与存储器装置193-1、193-2、193-3、…、和193-15互连。此处描述的其他例子也专用于在连续的装置之间的串行链路。但是可以理解本发明的实施例也适用于以在连续的装置之间的并行链路为特征的架构中。一般地说，本发明的实施例可适用于以在连续的装置之间的一系列链路为特征的架构中。一系列链路可以是串行链路，或者并行链路。系统190使用页面缓冲器作为数据的镜像备份。在所示例子中，通过具有一个I/O引脚的链路互连两个装置。可选择地，链路可以包括多个I/O引脚。存储器装置193-1、193-2、193-3、…、和193-15具有相应的处理电路，用于处理通过CI连接来自在前的装置的信号并且通过CO连接输出被处理的结果到下一个装置。为了简化，通过所表示的D型触发器(D-FF)示出这样的电路。
对于这个例子，假设存储器控制器191需要写数据到存储器装置193-1的存储器单元，并且存储器装置193-2的页面缓冲器194-2可用作镜像备份。在操作中，存储器控制器191发出第一写命令以便将数据从数据存储元件192载入第一存储器装置193-1的页面缓冲器194-1中。至页面缓冲器194-1的数据载入总的在201处标示。为了在万一发生页面编程失败时保持数据的备份副本，存储器控制器191还发出写命令(页面缓冲器载入)，用于将相同的数据载入第二存储器装置193-2的页面缓冲器194-2中。至页面缓冲器194-2的数据载入总的在202处标示。存储器控制器191随后发出页面编程命令，以便将已经载入页面缓冲器194-1中的数据编程到第一存储器装置193-1的存储器单元(未示)中。在图示的例子中，数据没有被编程到第二存储器装置193-2的存储器单元中。而是，数据保持在页面缓冲器194-1中，在对于第一存储器装置193-1的页面编程失败的情况下用作数据的镜像备份副本。
存储器控制器191记录哪一个存储器装置193-2正被用作镜像备份。如果编程失败，数据能够从镜像备份恢复。这不需要存储器控制器191在其数据存储元件192中保存内容。从而，一旦执行页面缓冲器载入，就释放先前用于保存数据的数据存储元件192以用于其他用途。存储器控制器记录哪一个数据存储元件192空闲，和哪一个在使用。如果页面编程操作成功，则释放用作镜像备份的页面缓冲器194-2中的位置。
注意到第一存储器装置193-1和第二存储器装置193-2由存储器控制器191选择。存储器控制器191能够可替代地选择不同的存储器装置。每一个写命令通过DA被寻址到目标存储器装置。
注意，对于串行连接的装置，存在存储器装置之间的基于时钟周期的等待时间延迟以将输出结果(CO)与输入(CI)同步。等待时间可根据系统和装置规格来确定。所有的例子假设在输入和输出之间存在一个时钟周期等待时间。从而，在两个相邻的存储器装置之间，当捕获输入数据时，存在一个周期差。然而，可以理解时钟周期等待时间可以可替代地为诸如半个周期的较小值或者诸如大于两个周期的较大值。无论如何，存储器装置使用具有等待时间延迟的输入流。
图6示出具有以串行连接装置为特征的架构的另一个系统，其中页面缓冲被用作数据的镜像备份。参考图6，系统210使用页面缓冲器214-2作为数据的镜像备份。系统210具有存储器控制器211和多个存储器装置213-1、213-2、213-3、…、和213-15。存储器控制器211具有数据存储元件212，例如是SRAM。存储器控制器211还具有数据处理器209、用于与第一存储器装置213-1连接的输出连接CIO和用于与最后一个存储器装置213-15连接的输入连接COI。存储器装置213-1、213-2、213-3、…、和213-15分别具有页面缓冲器214-1、214-2、214-3、…、和214-15，并且存储器装置的每一个具有存储器单元(未示)。存储器控制器211使用链路与存储器装置213-1、213-2、213-3、…、和213-15互连。以下进一步描述图6的系统的镜像备份操作的详细例子。
在示例系统中，静态地限定对于给定存储器装置用作镜像备份的存储器装置。这样的静态限定的特定例子被限定在下表中，其中假设：对于具有偶数的装置地址的给定装置，对于该给定装置用作镜像备份的装置是其地址比该给定装置的地址大1的装置(见表2)，并且对于具有奇数的地址的给定装置，对于该给定装置用作镜像备份的装置是其地址比该给定存储器装置的地址小1的装置(见表3)。
表2：对于偶数的装置地址，由MA＝DAt+1限定在指定的目标地址(DAt)和镜像地址(MA)之间的静态关系。
  指定的目标地址(DAt)   镜像地址(MA)
  0000   0001
  0010   0011
  0100   0101
  ....   ....
  ....   ....
  1010   1011
  1100   1101
表3：对于奇数的装置地址，由MA＝DAt-1限定在指定的目标地址(DAt)和镜像地址(MA)之间的静态关系。
  指定的目标地址(DAt)   镜像地址(MA)
  0001   0000
  0011   0010
  0101   0100
  ....   ....
  ....   ....
  1011   1010
  1101   1100
在由表2和表3限定的例子中，指定的目标装置和镜像装置共享除了LSB(最低有效位)之外的公共地址。一般地说，在一些例子中，指定的目标装置和镜像装置之间的关系被用来有效地寻址这两个装置，而不需要发送两个单独的命令。
这样的特定的例子应用到表2和表3中的镜像备份装置限定，在表2和表3中新的操作模式称为“忽略LSB模式”，其中所有的装置将除了LSB之外的每一个输入命令的地址的所有位和装置的装置地址的对应位(即除了LSB之外的所有位)相比较。在这样的模式中，具有给定的指定目标地址的装置和适合的镜像装置处理该命令。在一些实施中，首先发送命令来启动忽略LSB模式。这可以使用由所有装置处理的地址来实现，称之为广播地址。随后是用于将数据载入页面缓冲器的命令，这导致数据被载入到指定目标装置和镜像装置二者的页面缓冲器。之后，再次关闭忽略LSB模式，发送将指定目标装置的页面缓冲器的内容写到核心存储器的命令，并且仅由指定目标装置处理该命令。在另一个例子中，限定不同的OP码以表示用于该命令的忽略LSB模式。在另一个实施例中，忽略LSB模式仅对于至多一个随后的命令为有效，并且因此如果已经发送这样的命令则不需要关闭忽略LSB模式。在另一个实施例中，命令中的另一个字段用于表示忽略LSB模式。
现在参考图6来描述这样一个例子，其中假设存储器控制器211已经确定将数据写到存储器装置213-1的存储器单元，而使用存储器装置213-2的页面缓冲器214-2作为镜像备份。这个例子不同于图5中的例子的地方在于存储器控制器211发出单个写命令以便将数据从数据存储元件212载入到第一存储器装置213-1的页面缓冲器214-1和第二存储器装置213-2的页面缓冲器214-2。这在“忽略LSB模式”期间实现，其中存储器装置忽略存在于单个写命令中的目标装置地址的LSB。在此例中，存储器控制器211将“忽略LSB”命令发送给串行连接装置的所有存储器装置213-1、213-2、213-3、…、和213-15以通知它们忽略随后接收的命令的目标装置地址的LSB。例如，该忽略LSB命令是具有FFh的OP码的“写链路配置寄存器”命令，其被发送给由所有存储器装置处理的广播地址。可以使用用于这样的广播命令的任何合适的结构，一般地说，可以实施用于启用忽略LSB模式的任何适合的机制。以上已经提供了各种例子。
一旦启用忽略LSB模式，通过单个目标地址选择两个存储器装置。例如，具有“0000”的目标地址的页面缓冲器载入命令将由具有“0000”的装置地址(DA)的第一存储器装置213-1和具有“0001”的装置地址的第二存储器装置213-2来处理。注意到，第一存储器装置213-1和第二存储器装置213-2除了LSB之外具有相同的装置地址。两个存储器装置213-1和213-2的其中一个(例如，第一存储器装置213-1)被用作“指定的目标装置”，而其他的存储器装置(例如，存储器装置213-2)被用作“镜像装置”，其页面缓冲器保存镜像编程数据。一旦发出页面缓冲载入命令，则开始数据载入。两个所选择的装置213-1和213-2的页面缓冲器214-1和214-2在其中保存数据。数据到页面缓冲器214-1和214-2中的载入总的在221和222标示。在编程之前，复位忽略LSB模式，并且恢复在每次仅选择一个存储器装置的正常操作。例如，这通过发出另一个广播命令来实现。以下参考图7提供系统210的忽略LSB模式的启用和禁止的示例性时序细节。
图7示出对于图6的系统启用和禁止LSB忽略模式的示例时序图。参考图6和图7，存储器控制器211输出三个信号：时钟信号CK；命令选通输入信号CSI和命令输入信号CI。注意到CSI信号在三个阶段期间被确立有效，也就是第一、第二和第三阶段。
第一阶段在281处标示。存储器控制器211发送“忽略LSB”命令来通知存储器装置忽略随后接收的命令的目标装置地址的LSB。该命令包含广播DA和用于启用忽略LSB模式的OP码。此处假设“FF”是导致串行连接的装置中的所有存储器装置接受和处理这个命令的广播地址。
第二阶段在282处标示。存储器控制器211发送用于将数据载入首先的两个存储器装置213-1和213-2的页面缓冲器214-1和214-2的命令。该命令包括用于第一存储器装置213-1的装置标识符(ID)和突发数据载入指令(CMD)。因为忽略LSB模式已经被启用，所以第一存储器装置213-1和第二存储器装置213-2二者处理该命令，并且将数据载入它们的页面缓冲器214-1和214-2。
第三阶段在283处标示。存储器控制器211发送用于禁止忽略LSB模式的命令。该ID又是广播ID“FF”。
一旦忽略LSB模式被禁止，存储器控制器211发出页面编程命令来将已经载入页面缓冲器214-1中的数据编程到第一存储器装置213-1的存储器单元(未示)中。在所示示例中，数据没有被编程到第二存储器装置213-2的存储器单元中(未示)。而是，数据被保持在第二存储器装置213-2的页面缓冲器214-2中，在第一存储器装置213-1的页面编程失败的情况下用作数据的镜像备份副本。对于使用页面缓冲器214-2的任何核心操作，不应该存取第二存储器装置213-2。然而，诸如状态、配置寄存器读或者写的基于寄存器的命令是可能的。其它存储器装置213-3、…、和213-15能够被自由存取。
图8示出编程失败之后执行数据恢复的图6的系统210。现在参考图8，总的在223示出对于数据恢复的数据路径。首先，第二存储器装置213-2的镜像缓冲器214-2中的编程数据被发送到存储器控制器211的数据存储元件212，从而允许存储器控制器211恢复由于被用于其他目的而没有保持在数据存储元件212中的初始编程数据。接着，从镜像缓冲器214-2恢复的编程数据通过执行页面缓冲载入和页面编程而被发送到新的页面地址。这可以是第一存储器装置213-1上的另一个页面或者另一个存储器装置上的页面。如果其是另一个存储器装置，则通过将数据重新载入两个页面缓冲器，从擦除开始该处理。可选择地，可以保持载入到镜像缓冲器214-2中的数据，而所恢复的数据被载入到另一个存储器装置的页面缓冲器。存储器控制器211记录并且不使用失败的页面。在图8中描写的例子中，从镜像缓冲器214-2恢复的编程数据被发送到另一个存储器装置213-1的页面缓冲器214-1，如在224处标示。
在上面提供的图示例子中，没有提供用于实施忽略LSB特征的存储器装置的特定细节。可以理解使用用于实现忽略LSB特征的任何适合的控制电路能够实现存储器装置。以下参考图9和图10提供特定的实施方案，用于示例目的。
图9示出图1中所示的串连的存储器装置的一部分。如图所示，从前一个装置154-(i-1)输入到装置154-i的命令输入信号SCi可以被发送到下一个装置154-(i+1)。
图10示出用在串行连接的装置的存储器装置中的存储器装置电路。存储器装置电路实现忽略LSB特征。参见图10，存储器装置154-i具有多个输入，包括用于接收时钟信号CK的时钟输入CLK、用于接收命令选通信号Scsi的命令选通输入CSI、用于接收数据选通信号SDSi的数据选通输入DSI和用于接收命令输入信号SCi的命令输入CI。存储器装置154-i具有多个输出，包括用于输出命令选通信号Scs(i+1)的命令选通输出CSO、用于输出数据选通信号SDS(i+1)的数据选通输出DSO和用于输出命令输入信号SC(i+1)到下一个装置154-(i+1)的命令输出CO。
时钟信号CK、命令选通信号SCSi、命令输入信号SCi和数据选通信号SDSi由相应的输入缓冲器281、282、283和284缓冲。缓冲的时钟信号和命令输入信号被馈送到输出下列内部产生的时钟信号的时钟发生器264：ID时钟信号Clkid、OP码时钟信号Clkop、地址时钟信号Clkad和数据时钟信号Clkda。ID时钟信号Clkid、OP码时钟信号Clkop、地址时钟信号Clkad和数据时钟信号Clkda被馈送到ID寄存器265、OP码寄存器266、地址寄存器268和数据寄存器269。命令输入信号SCi的命令的适合字段响应于相应的时钟信号而被输入到ID寄存器265、OP码寄存器266、地址寄存器268和数据寄存器269。保持在OP码寄存器266中的OP码被馈送到OP码译码器267用于译码。OP码译码器267输出一位信号SIGB到一位寄存器276并且输出多位(m位，例如三位)译码的OP码信号SDOP到核心逻辑和存储器电路285。核心逻辑和存储器电路285也接收缓冲的数据选通信号。
命令输入信号SCi由D-FF 251锁存，其输出被再次缓冲以产生转发到下一个存储器装置154-(i+1)的命令输入信号SC(i+1)。
存储器装置154-i包括专用的NOR(XNOR)逻辑电路272，其接收ID寄存器265的n位输出和装置ID寄存器273的n位内容作为输入，用于保持装置地址(DA)的值。XNOR逻辑电路272具有在ID寄存器265的n位输出和装置ID寄存器273的n位内容之间执行位宽XNOR操作并且产生n位输出的n个XNOR门。XNOR逻辑电路272的n位输出的LSB被输入到OR门274的一个输入，并且XNOR逻辑电路272的n位输出的剩余位被输入到AND逻辑电路275。一位寄存器276被提供以用于寄存来自OP码译码器267的(信号SIGB中的)“忽略LSB使能位”。一位寄存器276的输出被输入到OR门274作为其第二输入，并且OR门274的输出被馈送到AND逻辑电路275作为另一个输入。以下描述这些部件的操作。
在操作中，存储器装置154-i接收命令输入信号SCi中的命令。基于命令选通信号SCSi的时序和时钟信号CK，时钟发生器264产生用于将命令的内容正确地锁存到合适的寄存器的内部时钟信号。更具体的，ID寄存器265寄存命令的ID。OP码寄存器266寄存OP码。地址寄存器268寄存列/行地址。数据寄存器269寄存包括在命令中的任何数据。此外，OP码译码器267接收寄存在OP码寄存器266中的命令并且将其译码。缓冲的时钟信号被提供到电路中的D-FF(时钟信号路径没有示出)。
如果该命令是包含广播DA的命令或者是寻址到特定装置的命令，则由装置译码并处理OP码。使用广播DA，所有装置被确立有效并且准备接收命令。当接收命令以进入如OP码译码器266所确定的忽略LSB模式时，设置一位寄存器276并且因此设置“忽略LSB使能位”以启用LSB忽略模式。
ID寄存器265输出寄存的DA，其是作为n位数据的并行的目标DA。XNOR逻辑电路272基于一位对一位地比较目标DA(由包含在命令中的ID号表示)和保持在装置ID寄存器273中的装置ID。如果目标DA和装置ID相同，则XNOR逻辑电路272的输出将都是“1”。比较结果的LSB被馈送到OR门274中，而其它位被馈送到AND逻辑电路275。比较结果的LSB为“高”，这对于OR门274足以具有“高”输出。OR门274也被馈送了一位寄存器276的“忽略LSB使能位”。一位寄存器276的“忽略LSB使能位”为“高”，这对于OR门274也足以具有“高”输出。从而，如果一位寄存器276的“忽略LSB使能位”为高，则目标DA的LSB是否匹配装置ID的LSB是无关紧要的。相反，非LSB位是要紧的。AND逻辑电路275输出ID匹配信号277，其指示目标DA和装置ID之间是否存在匹配。如果到AND逻辑的所有的n个输入为高，则其为真。在忽略LSB模式期间，如果在忽略LSB模式期间除了LSB之外的其它(n-1)位匹配，则其为真。当不在忽略LSB模式的期间，如果所有n位匹配，则其为真。来自AND逻辑电路275的ID匹配信号277确定存储器装置154-i是否执行命令。接收到退出忽略LSB模式的命令时，清除一位寄存器276。ID匹配信号277被提供到核心逻辑和存储器电路285和AND门278。一位寄存器276的输出被输入到反相器279，其中反相的输出信号被提供给AND门278，其中AND逻辑输出信号被馈送到多路复用器254和256。
当在目标DA和装置ID之间不存在匹配时，ID匹配信号277为“低”并且多路复用器254被选择到其“0”输入。从而，锁存的命令输入信号作为命令输入信号SC(i+1)被提供到下一个装置154-(i+1)。同样，锁存的命令选通信号作为命令选通信号SCS(i+1)通过多路复用器256被提供到下一个装置154-(i+1)。因此，不存在ID匹配，装置154-1不是目标装置并且命令输入信号SCi和命令选通信号SCSi被转发到下一个装置154-(i+1)。如果数据选通信号被输入(例如在数据读出模式操作中)，则锁存的数据选通信号作为数据选通信号SDS(i+1)通过多路复用器255被提供到下一个装置154-(i+1)，而不考虑ID匹配信号277的状态。在不存在ID匹配的情况中，核心逻辑和存储器电路285不被激活。
当在忽略LSB模式期间目标DA和装置ID之间存在匹配时(即，一位寄存器276的输出为“高”)，ID匹配信号277为“高”，核心逻辑和存储器电路285被激活。然而，反相器279的输出信号为“低”并且选择多路复用器254和256的“0”输入。输入信号作为命令输入信号SC(i+1)被提供给下一个装置154-(i+1)。同样，命令选通信号作为命令选通信号SCS(i+1)被提供给下一个装置154-(i+1)。
当在非忽略LSB模式期间目标DA和装置ID之间存在匹配时(即，一位寄存器276的输出为“低”)，ID匹配信号277为“高”，核心逻辑和存储器电路285被激活并且执行来自OP码译码器267的经译码的信号SDOP的经译码的OP码以根据命令指令来操作。反相器279的输出信号为“高”并且AND门278的AND逻辑输出信号为“高”。选择多路复用器254和256的“1”输入。如果指令是数据读取，核心逻辑和存储器电路285执行读取命令，并且根据行和/或列的地址，从其中的存储器读出(未示)数据。来自核心逻辑和存储器电路285的输出数据DATAout作为命令输入信号SC(i+1)被提供给下一个装置154-(i+1)。
以上描述例子示出当两个存储器装置具有除了最低有效位之外的相同的装置地址时它们如何处理单个命令。这在存储器装置处于忽略LSB模式时实现。一般地说，本发明的实施例允许两个或者多个存储器装置基于单个命令的目标地址来处理单个命令。例如，在另一个实施例中，存储器装置进入多地址检测模式。这可以在例如如果存储器控制器广播指示每一个存储器装置进入多地址检测模式的第一消息时发生。当处于多地址检测模式时，当接收到具有不同于装置地址的目的地址的命令时，存储器装置基于目的地址有条件地处理该命令。在一段时间之后，存储器装置退出多地址检测模式。这可以在例如如果存储器控制器广播指示每一个存储器装置退出多地址检测模式的第二消息时发生。用于进入和退出多地址检测模式所广播的消息例如是包括FFh的OP码的写链路配置寄存器命令。
对于存储器装置存在基于目的地址来有条件地处理命令的多种方法。在一些实施方案中，存储器装置保持可替代的装置地址的标识。如果所接收到的命令的目标装置地址匹配可替代的装置地址，则存储器装置处理该命令。在其他实施方案中，如果目的地址以预定方式不同于装置地址，则存储器装置有条件地处理该命令。例如，如果目的地址仅有单个预定位不同于装置地址，则存储器装置处理该命令。单个预定位可以是最低有效位，上面已经提供了这样的例子。可替代地，单个预定位是一些其它位。
图11示出具有镜像备份的编程操作的方法。该方法可通过存储器控制器例如图6中示出的存储器控制器211来实现。
参考图6和图11，在步骤311，存储器控制器211发送“忽略LSB”命令给串行连接的所有的存储器装置213-1、213-2、213-3、…、和213-15以通知它们忽略所接收到的目标装置地址的LSB。在步骤312，存储器控制器211发送目标装置地址作为命令的一部分以写到页面缓冲器。在特定例子中，假设目标装置地址是“0000”，也就是图6的装置213-1的装置地址。使用该地址，装置213-1和213-2二者在处于忽略LSB模式时处理该命令。一般地说，对于给定的目标装置地址，两个装置将处理该命令。写到页面缓冲器的命令包括要写的数据。在装置地址匹配的情况中，由存储器装置213-1和存储器装置213-2锁存该数据。因此，所发送的数据仅被载入两个装置的页面缓冲器(步骤312)。这使用单个命令来实现。
随后，存储器控制器211发送“正常DA设置”命令给所有的存储器装置213-1、213-2、213-3、…、和213-15以通知它们不再忽略在接收到的命令中存在的目标装置地址的LSB(步骤313)。之后，存储器控制器211通过发送被寻址到指定的装置的页面编程而对于该指定的装置开始页面编程(步骤314)。如果存储器控制器211确定页面编程成功(步骤315中的是)，则处理结束。通过从页面缓冲器读取编程状态，来执行页面编程的确定。如果存储器控制器211确定存在编程失败(步骤315中的否)，则存储器控制器211从镜像存储器装置213-2的页面缓冲器重新载入编程数据(步骤316)。编程数据被本地保存在存储器控制器的数据存储元件中。
接着，在步骤317，存储器控制器211将编程数据载入回到指定的存储器装置的页面缓冲器中。通过重新尝试将数据编程到指定的存储器装置的存储器单元中，在步骤314处理继续进行，上面已经提供了这些细节。在此例中，假设做出将数据编程到同一存储器装置的另一次尝试。可替代地，数据能够被编程到另一个存储器装置的存储器单元中。同样，在此例中，假设镜像备份副本被保持在同样的位置(对于此例是装置213-2)，直到完成成功的页面编程操作。可替代地，能够在不同的位置做出镜像备份副本。
在一些例子中，使用灵活的模块化命令结构实现此处描述的系统，这样的示例细节已经提供。参见图12至图20在此部分提供进一步的示例细节。应该理解在这部分中提供的细节仅专用于示例目的。
图12是对于具有字节模式的模块化命令的闪速存储器的示例命令集的表。该表包括15个操作：页面读出、用于复制的页面读出、突发数据读出、突发数据载入开始、突发数据载入、页面编程、块擦除地址输入、页面对擦除地址输入、擦除、操作异常中止、读出装置状态、读出装置信息寄存器、读出链路配置寄存器和写链路配置寄存器(装置专用)和写链路配置(广播)。每一个操作具有包括装置地址(DA)(1字节)和操作(OP)码(1字节)的命令。一些命令包括行地址(3字节)、列地址(2字节)，并且一些命令包括输入数据(1到2112字节)。对于“体0”，“X”是‘0h’，对于“体1”，“X”是‘1h’，其中假设对于此具体例子每一装置具有两个存储体。一般地说，每一装置具有至少一个存储体。对于表中的最后一个命令，也就是写链路配置(广播)，装置地址被设置为“FFh”以指示“广播”命令。
图13是示例操作表。该表包括对于/RST(复位信号的反码)、/CE(片使能信号的反码)、CSI(命令选通输入)和DSI(数据选通输入)的多个组合中的每一个的模式。该模式包括命令数据分组、读出数据分组、NOP(无操作)、待机和复位。
所有的命令、地址和数据以最高有效位(MSB)开始被移入和移出存储器装置。在正或者负时钟边沿(即时钟CK和/CK的交叉点)处取样命令输入(CI)信号，而命令选通输入(CSI)信号为“高”。如果需要的话，每一个命令包括1字节装置地址(DA)和1字节OP码和/或列地址/行地址/数据输入字节。一旦CSI转变为逻辑“高”，1字节DA(装置地址)被移入DA寄存器，并且随后1字节OP码被移入OP码寄存器。在这样操作中，最高有效位(MSB)首先在CI信号上开始，并且每一位在时钟CK和/CK的交叉点处锁存，而CSI处于逻辑高状态。然而字节模式中的每一个输入序列在时钟CK的上升沿(＝/CK的下降沿)开始。依据该命令，OP码之后是地址字节、数据字节、此两者、或者一个也没有，如图12中所示。对于此例，地址周期具有2字节列地址和3字节行地址。图14示出包括每一位的位置的示例命令和地址格式的定义。
对于串行连接的存储器装置，专用装置地址(＝FFh)被分配用于“广播”操作。一般地说，被定义用于广播模式操作的地址可基于具体实施方案来定义。该“广播装置地址”可以与任何命令一起使用。然而，由于来自最后一个装置的读出命令是仅有的有效输出数据，所以不推荐与“读出类型”命令一起使用广播装置地址(FFh)。
在一些实施方案中，由于命令、地址和数据全部一起共享同一引脚，所以模块化命令闪速装置上的信号总线被完全地多路复用。CSI信号的逻辑高状态确认命令输入(CI)信号，该CI信号可以是包含对于存储器装置的多路复用的命令/地址/数据信息的n位宽信号。如果CSI信号停留在逻辑低状态，装置忽略来自CI引脚的信号输入。命令输入序列通常包括一字节DA(装置地址)锁存周期、一字节命令锁存周期、地址锁存周期(对于行地址为3字节或者对于列地址为2地址)和/或多达2112字节的数据输入锁存周期。在1位链路模式中，处于DDR(双数据速率)的四个时钟周期产生串行分组的一个字节。在两位链路模式中，处于DDR(双数据速率)的两个时钟周期产生串行分组的一个字节。在四位链路模式中，处于DDR(双数据速率)的一个时钟周期产生串行分组的一个字节。在CSI做出高到低的转变之后，命令指令的每个集合之后可以是两个额外的Ck和/CK转变。在一些实施例中，使用在CSI转变为低之后的额外数量的CK和/CK转变，该数量等于具有串行连接在一起的装置的体系结构中的装置数量加2的数量。图12中定义的每一个输入序列是“基于字节的”，这意味着CSI和CI对于8个锁存周期(对于双数据速率时等于4个时钟周期)的单元应该有效。如果CSI在字节完成之前做出高到低的转变，则装置忽略对应的命令和/或地址序列。对于数据输入序列的情况，忽略输入数据的最后一个不完整的字节，但输入数据的之前完成的字节有效。
图15是示出基本输入时序的示例时序图。当/CE为“低”并且CSI信号为“高”时，所有的DA/命令/地址/数据输入通过CI端口被连续确立并且在时钟CK和/CK的交叉点上被捕获。输入数据被移入存储器装置，最高有效位(MSB)首先处于CI上，每一位被锁存在时钟CK和/CK的交叉点处。图16中示出位流的输入序列。如图所示，字节模式中的每一个输入序列在时钟CK的上升沿处开始。忽略具有不完整的字节的任何输入。
图17是示出基本输出时序的示例时序图。当/CE为“低”并且DSI信号为“高”时，命令输出(CO)上的输出在时钟CK和/CK的交叉点处被同步移出。图18示出字节模式中的示例输出序列。输出数据从存储器装置移位，最高有效位(MSB)首先处于CO信号上，每一位在时钟CK和/CK的交叉点处同步。DSI信号参考CK的上升沿而被激活，使得字节模式中的每一个输出序列在CK的上升沿处以1时钟的读出等待时间(＝tOL)开始，如图17中所示。
以下描述两个典型的命令来示出模块化命令的特征，也就是页面读出(DA&0Xh)和突发数据读出(DA&2Xh)命令。图19示出包括使用这些命令的流程图，并且图20示出示例命令序列。
参考图19，进入页面读出模式，在步骤411存储器控制器在CI上将页面读出(DA&0Xh)命令连同三个行地址字节一起发送到命令寄存器。在步骤412发送DA&0Xh到命令寄存器来开始地址锁存周期。接着输入三个字节的行地址。一旦地址锁存周期结束，则内部页面读出操作开始。读取所选择的页面中的2112字节的数据并且在少于tR(从单元阵列到页面缓冲器的传送时间)的时间内将其传送给页面缓冲器。在步骤413可检查状态寄存器。tR之后，在步骤414可发出连同两个字节的列地址一起的突发数据读出(DA&2Xh)命令(以下进一步详述)，并且随后可启用DSI信号以在CO上从给定的列地址开始读出页面缓冲器的数据直到DSI信号变低为止。如果用户想要监控内部页面读出状态来确定从单元阵列到页面缓冲器的传送是否完成，能够发出读出装置状态(DA&D0h)命令。模块化命令闪存具有在装置操作期间能够由软件读出的8位状态寄存器。
诸如页面读出、页面编程和块擦除的核心存取操作占用长的时间并且它们的处理时间根据PVT(处理/电压/温度)的变化而变化。因此无论何时发出核心存取命令，用户都能够在确立命令有效之后无需中断内部操作而监控每一操作的状态。状态寄存器的其他目的是来检查是否没有失败地执行了页面编程和块擦除。万一失败，由存储器控制器确定新的行地址，并且其发出包含新的行地址的新的命令来写本来要写到旧的行位置但写入失败的相同数据。在没有监控状态寄存器的情况下，存储器控制器不知道编程和擦除操作未失败地进行。
读出装置状态(DA&D0h)命令之后，使用DSI，从状态寄存器读出所有的8位状态，直到DSI变低。在突发数据读出(DA&2Xh)命令已经被发出并且随后DSI变高之后，图20中所示的串行输出时序将导致在步骤415输出数据，从初始的列地址开始。在输出数据期间自动增加列地址。在步骤416，存在ECC产生。在步骤417如果ECC被验证，则完成页面读出。否则在步骤418存在错误。
参考上述的突发数据读出(DA&2Xh)命令使得用户能够指定列地址，从而当DSI为高时能够从所选择的页面尺寸中的给定的列地址开始读出页面缓冲器处的数据。在正常页面读出(DA&0Xh)命令和页面载入时间(＝tR)之后启用突发数据读出模式。可以发出突发数据读出(DA&2Xh)命令，而不限制在该页面中。每一个突发数据读出命令可以具有与之前的突发数据读出命令相同的或者不同的列地址。仅在当前页面缓冲器上的数据可以被读出。如果要读取不同的页面，应该发出新的页面读出(DA&0Xh)命令。并且在tR之后，能够发出新的突发数据读出(DA&2Xh)命令来存取新的页面数据。
在上述实施例中，为了简化，装置部件和电路可以如图中所示互相连接。在本发明的实际应用中，部件和电路等可以互相直接相连。同样，部件和电路等也可以通过对于存储器装置或者设备的操作所必需的其他部件和电路等互相间接连接。因此，在装置和设备的实际配置中，部件和电路互相直接或者间接地耦合或者相连。
本发明的上述实施例仅用于示例，对于本领域技术人员，在不脱离所附的权利要求所单独限定的本发明范围之内，可以对具体实施例进行各种替换、修改和变更。

Claims (13)

1.一种用于控制多个串行互连的存储器装置的装置，所述存储器装置的每一个具有页面缓冲器和存储器单元，所述存储器装置中的每一个与相应的装置标识相关联，所述装置包括：
用于通过发送所述多个存储器装置的其中一个的装置地址来从所述多个存储器装置中选择存储器装置和另一个存储器装置的模块，所述存储器装置比较所述装置地址与装置标识并将该存储器装置标识为所选择的存储器装置；
用于指令所述多个存储器装置的所选择的存储器装置和所述另一个存储器装置将数据载入到所述所选择的存储器装置的页面缓冲器和所述另一个存储器装置的页面缓冲器的模块；
用于指令所述所选择的存储器装置将载入其页面缓冲器中的数据编程到其存储器单元中的模块；
用于确定数据是否成功地编程到所述所选择的存储器装置的存储器单元中的模块；
用于如果所述数据没有成功地编程到所述所选择的存储器装置的存储器单元中，则从所述另一个存储器装置的所述页面缓冲器读回所述数据，而不将所述数据编程到所述另一个存储器装置的所述存储器单元中，以便从所述另一个存储器装置的所述页面缓冲器恢复所述数据的模块；
用于广播第一消息来通知所有存储器装置进入多地址检测模式的模块，其中所述另一个存储器装置将处理寻址到所述所选择的存储器装置的命令；
用于发送单个命令，以将所述数据写到所述所选择的存储器装置的页面缓冲器和所述另一个存储器装置的页面缓冲器的模块；以及
用于广播第二消息来通知所有存储器装置退出所述多地址检测模式的模块。
2.权利要求1所述的装置，进一步包括：
用于在将所述数据写到所述所选择的存储器装置的所述页面缓冲器并且写到所述另一个存储器装置的所述页面缓冲器之前保存所述数据的模块；
用于在确定数据是否已经被成功地编程到所述所选择的存储器装置的存储器单元之前释放该数据占据的空间的模块。
3.权利要求2所述的装置，还包括：
用于在确定所述数据是否已经被成功地编程到所述所选择的存储器装置的存储器单元之前执行另一个操作的模块。
4.权利要求1所述的装置，还包括：
用于和所述多个存储器装置的第一存储器装置相连的模块；和
用于和所述多个存储器装置的最后一个存储器装置相连的模块。
5.权利要求4所述的装置，还包括：
用于通过在所述用于和所述第一存储器装置相连的模块上发送所述数据来写所述数据到所述所选择的存储器装置的所述页面缓冲器并且到所述另一个存储器装置的所述页面缓冲器的模块；并且
用于通过在所述用于和所述第一存储器装置相连的模块上发送读出命令并且响应该读出命令在所述用于和所述最后一个存储器装置相连的模块上接收所述数据来从所述另一个存储器装置的页面缓冲器恢复数据的模块。
6.权利要求4所述的装置，还包括：
用于在所述用于和所述第一存储器装置相连的模块上发送读出状态命令的模块；
用于响应所述读出状态命令在所述用于和所述最后一个存储器装置相连的模块上接收来自所述所选择的存储器装置的页面缓冲器的编程状态的模块；和
用于基于所述编程状态确定所述数据是否已经被成功地编程到所述所选择的存储器装置的所述存储器单元的模块。
7.权利要求1所述的装置，还包括以下中的至少一个：
用于在恢复所述数据时，重新尝试将所述数据编程到所选择的存储器装置的所述存储器单元中但在不同的地址的模块；
用于在恢复所述数据时，尝试将所述数据编程到另一个所选择的存储器装置的所述存储器单元中的模块；并且
用于在恢复所述数据时，将所述数据保存回数据存储装置中的模块。
8.权利要求1所述的装置，还包括：
用于发送被寻址到所述所选择的存储器装置的第一命令以将所述数据写到所述所选择的存储器装置的页面缓冲器的模块，以及
用于发送被寻址到所述另一个存储器装置的第二命令以将所述数据写到所述另一个存储器装置的所述页面缓冲器的模块。
9.权利要求1所述的装置，其中：
所述第一消息包括写链路配置寄存器命令；和
所述第二消息包括写链路配置寄存器命令。
10.一种用于控制多个串行互连的存储器装置的方法，所述存储器装置中的每一个具有页面缓冲器和存储器单元，所述存储器装置中的每一个与相应的装置标识相关联，所述方法包括：
通过发送所述多个存储器装置的其中一个的装置地址来从所述多个存储器装置中选择存储器装置和另一个存储器装置，所述存储器装置比较所述装置地址与装置标识并将该存储器装置标识为所选择的存储器装置；
指令所述多个存储器装置的所选择的存储器装置和所述另一个存储器装置将数据载入到所述所选择的存储器装置的页面缓冲器和所述另一个存储器装置的页面缓冲器；
指令所述所选择的存储器装置将载入其页面缓冲器中的数据编程到其存储器单元中；
确定数据是否成功地编程到所述所选择的存储器装置的存储器单元中；
如果所述数据没有成功地编程到所述所选择的存储器装置的存储器单元中，则从所述另一个存储器装置的所述页面缓冲器读回所述数据，而不将所述数据编程到所述另一个存储器装置的所述存储器单元中，以便从所述另一个存储器装置的所述页面缓冲器恢复所述数据；
广播第一消息来通知所有存储器装置进入多地址检测模式，其中所述另一个存储器装置将处理寻址到所述所选择的存储器装置的命令；
发送单个命令，以将所述数据写到所述所选择的存储器装置的页面缓冲器和所述另一个存储器装置的页面缓冲器；以及
广播第二消息来通知所有存储器装置退出所述多地址检测模式。
11.权利要求10所述的方法，进一步包括：
在将所述数据写到所述所选择的存储器装置的所述页面缓冲器并且写到所述另一个存储器装置的所述页面缓冲器之前保存所述数据；
在确定所述数据是否已经被成功地编程到所述所选择的存储器装置的存储器单元之前释放该数据所占据的空间。
12.权利要求10所述的方法，进一步包括：
和所述多个存储器装置的第一存储器装置相连；和
和所述多个存储器装置的最后一个存储器装置相连。
13.权利要求10所述的方法，其中，指令所述所选择的存储器装置将载入其页面缓冲器中的数据编程到其存储器单元中包括：
响应于指令所述所选择的存储器装置进行编程，将载入所选择的存储器装置的页面缓冲器中的数据编程到其存储器单元中；
验证数据编程；以及
其中，确定数据是否成功地编程到所述所选择的存储器装置的存储器单元中包括：响应于所述验证，确定数据编程是否成功。
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8041879B2 (en) * 2005-02-18 2011-10-18 Sandisk Il Ltd Flash memory backup system and method
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
WO2008101316A1 (en) 2007-02-22 2008-08-28 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US8086785B2 (en) * 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices
KR100823175B1 (ko) * 2007-02-27 2008-04-18 삼성전자주식회사 프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및그것을 포함한 메모리 시스템
US7894294B2 (en) * 2008-01-23 2011-02-22 Mosaid Technologies Incorporated Operational mode control in serial-connected memory based on identifier
KR100953044B1 (ko) * 2008-05-26 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
US8037235B2 (en) * 2008-12-18 2011-10-11 Mosaid Technologies Incorporated Device and method for transferring data to a non-volatile memory device
US8194481B2 (en) 2008-12-18 2012-06-05 Mosaid Technologies Incorporated Semiconductor device with main memory unit and auxiliary memory unit requiring preset operation
US20100211546A1 (en) * 2009-02-13 2010-08-19 Lennox Manufacturing Inc. System and method to backup data about devices in a network
TWI420528B (zh) * 2009-03-11 2013-12-21 Silicon Motion Inc 用來增進一快閃記憶體的效能之方法以及相關之可攜式記憶裝置及其控制器
US9311262B2 (en) 2010-02-09 2016-04-12 Mitsubishi Electric Corporation Transmission control device, memory control device, and PLC including the transmission control device
US8463959B2 (en) * 2010-05-31 2013-06-11 Mosaid Technologies Incorporated High-speed interface for daisy-chained devices
US10108684B2 (en) * 2010-11-02 2018-10-23 Micron Technology, Inc. Data signal mirroring
WO2012129729A1 (en) * 2011-03-31 2012-10-04 Intel Corporation Memory mirroring and redundancy generation for high availability
US9390049B2 (en) * 2011-06-03 2016-07-12 Micron Technology, Inc. Logical unit address assignment
TWI476589B (zh) * 2011-08-25 2015-03-11 Macronix Int Co Ltd 記憶體編程方法及應用其之快閃記憶體裝置
KR101847976B1 (ko) * 2011-11-03 2018-04-12 에스케이하이닉스 주식회사 반도체 시스템
TWI454922B (zh) * 2011-12-19 2014-10-01 Phison Electronics Corp 記憶體儲存裝置及其記憶體控制器與資料寫入方法
US8797799B2 (en) * 2012-01-05 2014-08-05 Conversant Intellectual Property Management Inc. Device selection schemes in multi chip package NAND flash memory system
US9471484B2 (en) 2012-09-19 2016-10-18 Novachips Canada Inc. Flash memory controller having dual mode pin-out
CN104969202B (zh) * 2012-11-30 2018-04-03 学校法人中央大学 半导体存储装置及其控制方法
KR102002826B1 (ko) 2012-12-04 2019-07-23 삼성전자 주식회사 저장 장치, 플래시 메모리 및 저장 장치의 동작 방법
KR102106959B1 (ko) * 2013-02-21 2020-05-07 에프아이오 세미컨덕터 테크놀로지스, 엘엘씨 멀티 레벨 셀 비휘발성 메모리 시스템
KR102310580B1 (ko) * 2014-10-24 2021-10-13 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102292217B1 (ko) * 2015-02-06 2021-08-24 삼성전자주식회사 내부적으로 데이터 읽기 검증을 수행할 수 있는 메모리 장치, 이의 작동 방법, 및 이를 포함하는 메모리 시스템
JP5920509B2 (ja) * 2015-03-19 2016-05-18 富士通株式会社 コントローラの制御プログラム、およびコントローラの制御方法
KR102319402B1 (ko) * 2015-06-30 2021-11-01 에스케이하이닉스 주식회사 복수의 채널들을 통해 반도체 메모리 장치들을 제어하는 메모리 시스템
KR20170030215A (ko) * 2015-09-09 2017-03-17 에스케이하이닉스 주식회사 메모리 장치
KR102417976B1 (ko) * 2015-10-21 2022-07-07 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR20170075855A (ko) * 2015-12-23 2017-07-04 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10152276B2 (en) 2016-07-18 2018-12-11 Winbond Electronics Corporation Memory device including data processor and program method of same
US10057209B2 (en) * 2016-07-28 2018-08-21 Qualcomm Incorporated Time-sequenced multi-device address assignment
CN107783727B (zh) * 2016-08-31 2022-01-14 华为技术有限公司 一种内存设备的访问方法、装置和系统
KR20180038109A (ko) * 2016-10-05 2018-04-16 삼성전자주식회사 모니터링 회로를 포함하는 전자 장치 및 그것에 포함되는 스토리지 장치
US10552045B2 (en) 2016-11-16 2020-02-04 Sandisk Technologies Llc Storage operation queue
US10528256B2 (en) 2017-05-24 2020-01-07 International Business Machines Corporation Processing a space release command to free release space in a consistency group
US10489087B2 (en) 2017-05-24 2019-11-26 International Business Machines Corporation Using a space release data structure to indicate tracks to release for a space release command to release space of tracks in a consistency group being formed
KR102398186B1 (ko) 2017-07-03 2022-05-17 삼성전자주식회사 메모리 컨트롤러의 동작 방법 및 사용자 장치의 동작 방법
KR20190006314A (ko) 2017-07-10 2019-01-18 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR102496272B1 (ko) * 2017-09-27 2023-02-03 삼성전자주식회사 비휘발성 메모리 장치, 및 이의 동작 방법
KR20190052441A (ko) * 2017-11-08 2019-05-16 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
CN109815157B (zh) * 2017-11-22 2022-06-17 北京忆芯科技有限公司 编程命令处理方法与装置
KR102693836B1 (ko) 2018-06-12 2024-08-12 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
CN110647426B (zh) * 2018-06-27 2023-04-11 龙芯中科技术股份有限公司 双机热备份方法、装置、系统与计算机存储介质
KR20200010933A (ko) * 2018-07-23 2020-01-31 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
US10931283B2 (en) * 2019-03-12 2021-02-23 Intel Corporation Integrated circuits having memory with flexible input-output circuits
KR20210017241A (ko) * 2019-08-07 2021-02-17 에스케이하이닉스 주식회사 메모리 시스템
KR102688483B1 (ko) 2019-08-09 2024-07-26 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
JP2022141178A (ja) * 2021-03-15 2022-09-29 キオクシア株式会社 メモリシステム
TWI794085B (zh) * 2021-07-21 2023-02-21 日商鎧俠股份有限公司 半導體記憶裝置
EP4220423A1 (en) * 2022-02-01 2023-08-02 Vito NV A daisy chain connected master-slave communication system and a method of operating thereof

Family Cites Families (160)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4014A (en) * 1845-04-26 Improvement in machines for skimming liquids
US2264395A (en) 1940-10-22 1941-12-02 Bell Telephone Labor Inc Power line carrier frequency telephone system
US4174536A (en) 1977-01-21 1979-11-13 Massachusetts Institute Of Technology Digital communications controller with firmware control
US4617566A (en) 1983-12-15 1986-10-14 Teleplex Corporation Addressable-port, daisy chain telemetry system with self-test capability
DE3586523T2 (de) 1984-10-17 1993-01-07 Fujitsu Ltd Halbleiterspeicheranordnung mit einer seriellen dateneingangs- und ausgangsschaltung.
US4683555A (en) 1985-01-22 1987-07-28 Texas Instruments Incorporated Serial accessed semiconductor memory with reconfigureable shift registers
JPS62152050A (ja) 1985-12-26 1987-07-07 Nec Corp 半導体メモリ
JPS63113624A (ja) 1986-10-30 1988-05-18 Tokyo Electric Co Ltd 電子秤のプリンタインタ−フエ−ス
JPH0714392B2 (ja) 1987-02-26 1995-02-22 株式会社東芝 超音波プロ−ブ
GB2217056A (en) * 1988-03-23 1989-10-18 Benchmark Technologies Double buffering in multi-processor
EP0417314B1 (en) 1989-03-15 1997-06-04 Oki Electric Industry Company, Limited Serial in to parallel out converting circuit
US7190617B1 (en) 1989-04-13 2007-03-13 Sandisk Corporation Flash EEprom system
US5226168A (en) 1989-04-25 1993-07-06 Seiko Epson Corporation Semiconductor memory configured to emulate floppy and hard disk magnetic storage based upon a determined storage capacity of the semiconductor memory
US5126808A (en) 1989-10-23 1992-06-30 Advanced Micro Devices, Inc. Flash EEPROM array with paged erase architecture
US5175819A (en) 1990-03-28 1992-12-29 Integrated Device Technology, Inc. Cascadable parallel to serial converter using tap shift registers and data shift registers while receiving input data from FIFO buffer
US5243703A (en) 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
US5204669A (en) 1990-08-30 1993-04-20 Datacard Corporation Automatic station identification where function modules automatically initialize
JPH04167039A (ja) * 1990-10-31 1992-06-15 Toshiba Corp データ書き込み方式
US5319598A (en) 1990-12-10 1994-06-07 Hughes Aircraft Company Nonvolatile serially programmable devices
US5132635A (en) 1991-03-05 1992-07-21 Ast Research, Inc. Serial testing of removable circuit boards on a backplane bus
US5249270A (en) 1991-03-29 1993-09-28 Echelon Corporation Development system protocol
US5430859A (en) 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
US6230233B1 (en) 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
US6347051B2 (en) 1991-11-26 2002-02-12 Hitachi, Ltd. Storage device employing a flash memory
KR950000761B1 (ko) 1992-01-15 1995-01-28 삼성전자 주식회사 직렬 입력신호의 동기회로
US5398330A (en) 1992-03-05 1995-03-14 Seiko Epson Corporation Register file backup queue
JP3088180B2 (ja) 1992-03-26 2000-09-18 日本電気アイシーマイコンシステム株式会社 シリアル入力インタフェース回路
KR960000616B1 (ko) 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
US5519843A (en) 1993-03-15 1996-05-21 M-Systems Flash memory system providing both BIOS and user storage capability
JPH06275069A (ja) 1993-03-20 1994-09-30 Hitachi Ltd シリアルメモリ
JPH0714392A (ja) * 1993-06-14 1995-01-17 Toshiba Corp 不揮発性半導体メモリおよびそれを使用した半導体ディスク装置
US5365484A (en) 1993-08-23 1994-11-15 Advanced Micro Devices, Inc. Independent array grounds for flash EEPROM array with paged erase architechture
JPH0793219A (ja) 1993-09-20 1995-04-07 Olympus Optical Co Ltd 情報処理装置
US5602780A (en) 1993-10-20 1997-02-11 Texas Instruments Incorporated Serial to parallel and parallel to serial architecture for a RAM based FIFO memory
US5452259A (en) 1993-11-15 1995-09-19 Micron Technology Inc. Multiport memory with pipelined serial input
US5404460A (en) 1994-01-28 1995-04-04 Vlsi Technology, Inc. Method for configuring multiple identical serial I/O devices to unique addresses through a serial bus
US5596724A (en) 1994-02-04 1997-01-21 Advanced Micro Devices Input/output data port with a parallel and serial interface
US5696917A (en) 1994-06-03 1997-12-09 Intel Corporation Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
DE4429433C1 (de) 1994-08-19 1995-10-26 Siemens Ag Adreßzuordnungsverfahren
US5473566A (en) 1994-09-12 1995-12-05 Cirrus Logic, Inc. Memory architecture and devices, systems and methods utilizing the same
KR0142367B1 (ko) 1995-02-04 1998-07-15 김광호 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
US5636342A (en) 1995-02-17 1997-06-03 Dell Usa, L.P. Systems and method for assigning unique addresses to agents on a system management bus
US5729683A (en) 1995-05-18 1998-03-17 Compaq Computer Corporation Programming memory devices through the parallel port of a computer system
US6728851B1 (en) 1995-07-31 2004-04-27 Lexar Media, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US5835935A (en) 1995-09-13 1998-11-10 Lexar Media, Inc. Method of and architecture for controlling system data with automatic wear leveling in a semiconductor non-volatile mass storage memory
JPH0991197A (ja) 1995-09-22 1997-04-04 Sharp Corp データ転送制御装置
JP3693721B2 (ja) 1995-11-10 2005-09-07 Ｎｅｃエレクトロニクス株式会社 フラッシュメモリ内蔵マイクロコンピュータ及びそのテスト方法
TW307869B (en) 1995-12-20 1997-06-11 Toshiba Co Ltd Semiconductor memory
KR100211760B1 (ko) 1995-12-28 1999-08-02 윤종용 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로
KR0170723B1 (ko) 1995-12-29 1999-03-30 김광호 단일 ras 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리 장치
US5828899A (en) 1996-01-04 1998-10-27 Compaq Computer Corporation System for peripheral devices recursively generating unique addresses based on the number of devices connected dependent upon the relative position to the port
JPH09231740A (ja) 1996-02-21 1997-09-05 Nec Corp 半導体記憶装置
US5860080A (en) * 1996-03-19 1999-01-12 Apple Computer, Inc. Multicasting system for selecting a group of memory devices for operation
US5941974A (en) 1996-11-29 1999-08-24 Motorola, Inc. Serial interface with register selection which uses clock counting, chip select pulsing, and no address bits
JP3706703B2 (ja) 1996-12-27 2005-10-19 ローム株式会社 Ｉｃカード
KR100243335B1 (ko) 1996-12-31 2000-02-01 김영환 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치
KR100272037B1 (ko) 1997-02-27 2000-12-01 니시무로 타이죠 불휘발성 반도체 기억 장치
US6442644B1 (en) * 1997-08-11 2002-08-27 Advanced Memory International, Inc. Memory system having synchronous-link DRAM (SLDRAM) devices and controller
GB2329792A (en) 1997-08-20 1999-03-31 Nokia Telecommunications Oy Identification signals enable a transceiver module to correctly configure itself to an attached functional module
JPH1166841A (ja) 1997-08-22 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置
KR100240873B1 (ko) 1997-08-26 2000-01-15 윤종용 송수신 겸용의 레지스터를 갖는 직렬인터페이스장치
JP4039532B2 (ja) 1997-10-02 2008-01-30 株式会社ルネサステクノロジ 半導体集積回路装置
WO1999019805A1 (en) 1997-10-10 1999-04-22 Rambus Incorporated Method and apparatus for two step memory write operations
US5937425A (en) 1997-10-16 1999-08-10 M-Systems Flash Disk Pioneers Ltd. Flash file system optimized for page-mode flash technologies
US6148364A (en) 1997-12-30 2000-11-14 Netlogic Microsystems, Inc. Method and apparatus for cascading content addressable memory devices
US6002638A (en) 1998-01-20 1999-12-14 Microchip Technology Incorporated Memory device having a switchable clock output and method therefor
US6453365B1 (en) 1998-02-11 2002-09-17 Globespanvirata, Inc. Direct memory access controller having decode circuit for compact instruction format
JP3714969B2 (ja) 1998-03-02 2005-11-09 レクサー・メディア・インコーポレイテッド 改良されたオペレーティングモード検出機能を備えたフラッシュメモリーカード及びユーザフレンドリなインターフェーシングシステム
US6085290A (en) 1998-03-10 2000-07-04 Nexabit Networks, Llc Method of and apparatus for validating data read out of a multi port internally cached dynamic random access memory (AMPIC DRAM)
US6144576A (en) 1998-08-19 2000-11-07 Intel Corporation Method and apparatus for implementing a serial memory architecture
US6295618B1 (en) 1998-08-25 2001-09-25 Micron Technology, Inc. Method and apparatus for data compression in memory devices
US5995417A (en) 1998-10-20 1999-11-30 Advanced Micro Devices, Inc. Scheme for page erase and erase verify in a non-volatile memory array
JP4601737B2 (ja) 1998-10-28 2010-12-22 株式会社東芝 メモリ混載ロジックｌｓｉ
JP2000149564A (ja) 1998-10-30 2000-05-30 Mitsubishi Electric Corp 半導体記憶装置
US6304921B1 (en) 1998-12-07 2001-10-16 Motorola Inc. System for serial peripheral interface with embedded addressing circuit for providing portion of an address for peripheral devices
KR100284742B1 (ko) 1998-12-28 2001-04-02 윤종용 입출력 센스앰프의 개수가 최소화된 메모리장치
JP3853537B2 (ja) * 1999-04-30 2006-12-06 株式会社日立製作所 半導体メモリファイルシステム
US7130958B2 (en) * 2003-12-02 2006-10-31 Super Talent Electronics, Inc. Serial interface to flash-memory chip using PCI-express-like packets and packed data for partial-page writes
US6460120B1 (en) * 1999-08-27 2002-10-01 International Business Machines Corporation Network processor, memory organization and methods
US6111787A (en) 1999-10-19 2000-08-29 Advanced Micro Devices, Inc. Address transistion detect timing architecture for a simultaneous operation flash memory device
US6680904B1 (en) 1999-12-27 2004-01-20 Orckit Communications Ltd. Bi-directional chaining of network access ports
US7356639B2 (en) 2000-01-05 2008-04-08 Rambus Inc. Configurable width buffered module having a bypass circuit
US20050160218A1 (en) 2004-01-20 2005-07-21 Sun-Teck See Highly integrated mass storage device with an intelligent flash controller
US6442098B1 (en) 2000-02-08 2002-08-27 Alliance Semiconductor High performance multi-bank compact synchronous DRAM architecture
US6988154B2 (en) 2000-03-10 2006-01-17 Arc International Memory interface and method of interfacing between functional entities
JP2001265708A (ja) * 2000-03-16 2001-09-28 Toshiba Corp 電子機器及び電子機器の基板
US6816933B1 (en) 2000-05-17 2004-11-09 Silicon Laboratories, Inc. Serial device daisy chaining method and apparatus
US6643728B1 (en) 2000-05-30 2003-11-04 Lexmark International, Inc. Method and apparatus for converting IEEE 1284 signals to or from IEEE 1394 signals
US6535948B1 (en) 2000-05-31 2003-03-18 Agere Systems Inc. Serial interface unit
US6317350B1 (en) 2000-06-16 2001-11-13 Netlogic Microsystems, Inc. Hierarchical depth cascading of content addressable memory devices
US6728798B1 (en) 2000-07-28 2004-04-27 Micron Technology, Inc. Synchronous flash memory with status burst output
US6754807B1 (en) 2000-08-31 2004-06-22 Stmicroelectronics, Inc. System and method for managing vertical dependencies in a digital signal processor
US6317352B1 (en) 2000-09-18 2001-11-13 Intel Corporation Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules
US6853557B1 (en) 2000-09-20 2005-02-08 Rambus, Inc. Multi-channel memory architecture
US6658509B1 (en) 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
FR2816751A1 (fr) 2000-11-15 2002-05-17 St Microelectronics Sa Memoire flash effacable par page
US6691205B2 (en) * 2001-03-05 2004-02-10 M-Systems Flash Disk Pioneers Ltd. Method for using RAM buffers with simultaneous accesses in flash based storage systems
JP4115676B2 (ja) 2001-03-16 2008-07-09 株式会社東芝 半導体記憶装置
US20020161941A1 (en) 2001-04-30 2002-10-31 Sony Corporation And Electronics, Inc System and method for efficiently performing a data transfer operation
US6732221B2 (en) 2001-06-01 2004-05-04 M-Systems Flash Disk Pioneers Ltd Wear leveling of static areas in flash memory
US6996644B2 (en) 2001-06-06 2006-02-07 Conexant Systems, Inc. Apparatus and methods for initializing integrated circuit addresses
KR100413762B1 (ko) 2001-07-02 2003-12-31 삼성전자주식회사 뱅크 수를 가변할 수 있는 반도체 장치 및 그 방법
US6769050B1 (en) 2001-09-10 2004-07-27 Rambus Inc. Techniques for increasing bandwidth in port-per-module memory systems having mismatched memory modules
US6717847B2 (en) 2001-09-17 2004-04-06 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6928501B2 (en) 2001-10-15 2005-08-09 Silicon Laboratories, Inc. Serial device daisy chaining method and apparatus
US6807106B2 (en) 2001-12-14 2004-10-19 Sandisk Corporation Hybrid density memory card
US6763426B1 (en) 2001-12-27 2004-07-13 Cypress Semiconductor Corporation Cascadable content addressable memory (CAM) device and architecture
US6799235B2 (en) 2002-01-02 2004-09-28 Intel Corporation Daisy chain latency reduction
JP4082913B2 (ja) 2002-02-07 2008-04-30 株式会社ルネサステクノロジ メモリシステム
US6798711B2 (en) 2002-03-19 2004-09-28 Micron Technology, Inc. Memory with address management
US7073022B2 (en) 2002-05-23 2006-07-04 International Business Machines Corporation Serial interface for a data storage array
US7062601B2 (en) 2002-06-28 2006-06-13 Mosaid Technologies Incorporated Method and apparatus for interconnecting content addressable memory devices
KR100499686B1 (ko) 2002-07-23 2005-07-07 주식회사 디지털웨이 메모리 확장 가능한 휴대용 플래쉬 메모리 장치
CA2396632A1 (en) 2002-07-31 2004-01-31 Mosaid Technologies Incorporated Cam diamond cascade architecture
KR100487539B1 (ko) 2002-09-02 2005-05-03 삼성전자주식회사 직렬 에이티에이 케이블과 연결되는 불휘발성 반도체메모리 장치
US7032039B2 (en) 2002-10-30 2006-04-18 Atmel Corporation Method for identification of SPI compatible serial memory devices
EP1424635B1 (en) 2002-11-28 2008-10-29 STMicroelectronics S.r.l. Non volatile memory device architecture, for instance a flash kind, having a serial communication interface
KR100493884B1 (ko) 2003-01-09 2005-06-10 삼성전자주식회사 시리얼 플래시 메모리에서의 현지 실행을 위한 제어 장치및 그 방법, 이를 이용한 플래시 메모리 칩
US7308524B2 (en) * 2003-01-13 2007-12-11 Silicon Pipe, Inc Memory chain
US20040199721A1 (en) 2003-03-12 2004-10-07 Power Data Communication Co., Ltd. Multi-transmission interface memory card
US7421525B2 (en) 2003-05-13 2008-09-02 Advanced Micro Devices, Inc. System including a host connected to a plurality of memory modules via a serial memory interconnect
US7165153B2 (en) * 2003-06-04 2007-01-16 Intel Corporation Memory channel with unidirectional links
JP4156986B2 (ja) 2003-06-30 2008-09-24 株式会社東芝 不揮発性半導体記憶装置
US7065697B2 (en) 2003-07-29 2006-06-20 Hewlett-Packard Development Company, L.P. Systems and methods of partitioning data to facilitate error correction
US7073010B2 (en) 2003-12-02 2006-07-04 Super Talent Electronics, Inc. USB smart switch with packet re-ordering for interleaving among multiple flash-memory endpoints aggregated as a single virtual USB endpoint
US7031221B2 (en) 2003-12-30 2006-04-18 Intel Corporation Fixed phase clock and strobe signals in daisy chained chips
CN100495369C (zh) 2004-01-20 2009-06-03 特科2000国际有限公司 使用多个存储器设备的便携数据存储设备
US7475174B2 (en) 2004-03-17 2009-01-06 Super Talent Electronics, Inc. Flash / phase-change memory in multi-ring topology using serial-link packet interface
DE102004013493B4 (de) 2004-03-18 2009-11-05 Infineon Technologies Ag Zugriffs-Verfahren für einen NAND-Flash-Speicherbaustein und ein entsprechender NAND-Flash-Speicherbaustein
WO2005121960A1 (en) 2004-06-07 2005-12-22 Nokia Corporation Operating a storage component
US8375146B2 (en) 2004-08-09 2013-02-12 SanDisk Technologies, Inc. Ring bus structure and its use in flash memory systems
KR100705221B1 (ko) 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
US6950325B1 (en) 2004-10-07 2005-09-27 Winbond Electronics Corporation Cascade-connected ROM
US7822715B2 (en) 2004-11-16 2010-10-26 Petruzzo Stephen E Data mirroring method
US7877539B2 (en) * 2005-02-16 2011-01-25 Sandisk Corporation Direct data file storage in flash memories
US8041879B2 (en) * 2005-02-18 2011-10-18 Sandisk Il Ltd Flash memory backup system and method
KR100626391B1 (ko) 2005-04-01 2006-09-20 삼성전자주식회사 원낸드 플래시 메모리 및 그것을 포함한 데이터 처리시스템
US7391654B2 (en) * 2005-05-11 2008-06-24 Micron Technology, Inc. Memory block erasing in a flash memory device
US7853749B2 (en) 2005-09-01 2010-12-14 Cypress Semiconductor Corporation Flash drive fast wear leveling
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US20070076502A1 (en) 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
KR101260632B1 (ko) 2005-09-30 2013-05-03 모사이드 테크놀로지스 인코퍼레이티드 출력 제어 메모리
US7496777B2 (en) 2005-10-12 2009-02-24 Sun Microsystems, Inc. Power throttling in a memory system
US7631162B2 (en) 2005-10-27 2009-12-08 Sandisck Corporation Non-volatile memory with adaptive handling of data writes
CN1314625C (zh) 2005-12-27 2007-05-09 武汉理工大学 一种多元无机复合陶瓷均匀粉体合成方法
US7086785B1 (en) 2006-01-26 2006-08-08 Itt Manufacturing Enterprises, Inc. Optical fiber cartridge with easily installed body
US8335868B2 (en) 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US8364861B2 (en) 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
US8069328B2 (en) 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
US7506098B2 (en) 2006-06-08 2009-03-17 Bitmicro Networks, Inc. Optimized placement policy for solid state storage devices
US7545664B2 (en) * 2006-07-26 2009-06-09 International Business Machines Corporation Memory system having self timed daisy chained memory chips
US7904639B2 (en) 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US8407395B2 (en) 2006-08-22 2013-03-26 Mosaid Technologies Incorporated Scalable memory system
US8433874B2 (en) 2006-12-06 2013-04-30 Mosaid Technologies Incorporated Address assignment and type recognition of serially interconnected memory devices of mixed type
US7650459B2 (en) * 2006-12-21 2010-01-19 Intel Corporation High speed interface for non-volatile memory
JP5385156B2 (ja) 2007-02-16 2014-01-08 モサイド・テクノロジーズ・インコーポレーテッド 半導体デバイスおよび複数の相互接続デバイスを有するシステムの電力消費を低減するための方法
WO2008101316A1 (en) 2007-02-22 2008-08-28 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US8086785B2 (en) 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices

Also Published As

Publication number Publication date
US7774537B2 (en) 2010-08-10
KR20090120479A (ko) 2009-11-24
US7908429B2 (en) 2011-03-15
US20100275056A1 (en) 2010-10-28
TWI417726B (zh) 2013-12-01
US20080209110A1 (en) 2008-08-28
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