JP5646178B2 - データのミラーバックアップを用いるメモリデバイスのためのページプログラム動作用の装置および方法 - Google Patents
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Description
本出願は、2007年2月22日出願の先の米国特許仮出願第60/891,115号の利益を主張するものであり、その開示を、参照により全体として本明細書に組み込む。
151 メモリコントローラ151
151-1〜M メモリデバイス
152 データストレージ
153 プロセッサ
158-1〜M ページバッファ
159-1〜M フラッシュメモリセル
109-1〜4 コマンドフォーマット
112-2 プログラミング
112-3 検証
112-4 成功の場合
112-5 失敗の場合
120 第1のメモリデバイス
121 フラッシュメモリセル
122 ページバッファ
126 デバイスコントローラ
127 第2のメモリデバイス
128 フラッシュメモリセル
129 ページバッファ
130 デバイスコントローラ
139 入力接続
140 出力接続
141 入力接続
142 出力接続
190 システム、ページバッファ
191 メモリコントローラ
193-1〜15 メモリデバイス
192 データ記憶素子
194 ページバッファ
196 ページバッファ
198 ページバッファ
203 データプロセッサ
209 データプロセッサ
210 システム
211 メモリコントローラ
212 データ記憶素子
213-1〜15 メモリデバイス
214-1〜15 ページバッファ
254 マルチプレクサ
256 マルチプレクサ
264 クロック発生器
265 IDレジスタ
266 OPコードレジスタ
267 OPコードデコーダ
268 アドレスレジスタ
269 データレジスタ
272 排他的否定論理和論理回路
273 装置IDレジスタ
274 ORゲート
275 AND論理回路
276 1ビットレジスタ
277 ID一致信号
278 ANDゲート
279 インバータ
281 第1のステージ、入力バッファ
282 第2のステージ、入力バッファ
283 第3のステージ、入力バッファ
284 入力バッファ
285 コアロジックおよび記憶回路
Claims (19)
- 直列に相互接続され、それぞれがページバッファおよびメモリセルを有し、それぞれが固有のデバイスアドレスを有する複数のメモリデバイスを含むメモリ相互接続を制御するための装置であって、
前記複数のメモリデバイスのそれぞれは入力接続と出力接続を有し、1つのメモリデバイスの出力接続は後続のメモリデバイスの入力接続に結合され、最後のメモリデバイスの出力接続は前記装置に結合され、
データを記憶するためのデータストレージと、データプロセッサを備え、
前記データプロセッサは、
デバイス識別子を前記メモリ相互接続の複数のメモリデバイスに送信することによって、前記複数のメモリデバイスのうちの1つのメモリデバイスと他のメモリデバイスを選択することであって、前記メモリデバイスが前記デバイス識別子と自身の固有のデバイスアドレスを比較して、自身を、選択されるメモリデバイスとして特定すること、
前記複数のメモリデバイスのうちの前記選択されたメモリデバイスの前記ページバッファおよび前記複数のメモリデバイスのうちの前記他のメモリデバイスの前記ページバッファに前記データストレージに記憶されたデータを書き込むこと、
前記選択されたメモリデバイスに、そのページバッファ内に書き込まれた前記データをそのメモリセルにプログラムするよう命令すること、
前記選択されたメモリデバイスの前記メモリセルに前記データが首尾よくプログラムされたかどうかを判定すること、
前記データのプログラミングが失敗した場合、前記他のメモリデバイスのページバッファから前記データを読み出すことにより、前記他のメモリデバイスの前記メモリセルに前記書き込まれたデータをプログラムすることなく前記他のメモリデバイスの前記ページバッファから前記データを読み戻すことであって、前記読み出されたデータが前記他のメモリデバイスの出力接続を介して、
後続のメモリデバイスの入力接続へ転送され、さらに前記メモリ相互接続のメモリデバイスを介して前記装置へ伝搬される、または、
前記装置へ転送されること、により、
前記データのミラーバックアップを用いたページプログラム動作を実行するように構成される装置。 - 前記データストレージは、前記選択されたメモリデバイスの前記ページバッファおよび前記他のメモリデバイスの前記ページバッファに前記データを書き込む前に前記データを記憶するように構成される請求項1に記載の装置。
- 前記選択されたメモリデバイスの前記メモリセルに前記データが首尾よくプログラムされたかどうかを判定する前に、前記データが記憶されている前記データストレージ内の空間を解放するようにさらに構成される、請求項2に記載の装置。
- 前記データプロセッサは、前記選択されたメモリデバイスの前記メモリセルに前記データが首尾よくプログラムされたかどうかを判定する前に別の動作を実行するように構成される、請求項3に記載の装置。
- 前記メモリ相互接続の複数のメモリデバイスのうちの第1のメモリデバイスと接続するための出力接続と、
前記メモリ相互接続の複数のメモリデバイスのうちの前記最後のメモリデバイスと接続するための入力接続とをさらに備える、請求項1に記載の装置。 - 前記データプロセッサは、前記出力接続を介して前記データを伝送することにより、前記選択されたメモリデバイスの前記ページバッファおよび前記他のメモリデバイスの前記ページバッファに前記データを書き込むように構成され、
前記データプロセッサは、前記出力接続を介して読取りコマンドを伝送し、前記読取りコマンドに応答して、前記入力接続を介して前記データを受け取ることにより、前記他のメモリデバイスの前記ページバッファから前記データを回復するように構成される、請求項5に記載の装置。 - 前記データプロセッサは、
前記出力接続を介して読取り状況コマンドを伝送し、前記読取り状況コマンドに応答して、前記入力接続を介して前記選択されたメモリデバイスの前記ページバッファからプログラム状況を受け取ること、および、
前記選択されたメモリデバイスの前記メモリセルに前記データが首尾よくプログラムされたかどうかを前記プログラム状況に基づいて決定することにより、
前記選択されたメモリデバイスの前記メモリセルに前記データが首尾よくプログラムされたかどうかを判定するように構成される、請求項5に記載の装置。 - 前記データプロセッサは、
前記データを回復すると、前記選択されたメモリデバイスの前記メモリセルに、ただし異なるアドレスで前記データをプログラムするよう再試行すること、および
前記データを回復すると、他の選択されたメモリデバイスの前記メモリセルに前記データをプログラムするよう試行することのうちの少なくとも1つを実行するように構成される、請求項2に記載の装置。 - 前記選択されたメモリデバイスの前記ページバッファに前記データを書き込むための、前記選択されたメモリデバイスにアドレス指定された第1のコマンドを伝送し、前記他のメモリデバイスの前記ページバッファに前記データを書き込むための、前記他のメモリデバイスにアドレス指定された第2のコマンドを伝送するように、前記データプロセッサが構成される、請求項1に記載の装置。
- 前記データプロセッサは、前記選択されたメモリデバイスの前記ページバッファおよび前記他のメモリデバイスの前記ページバッファの両方に前記データを書き込むための単一のコマンドを伝送するように構成される、請求項1に記載の装置。
- 前記データプロセッサは、
前記メモリデバイスのすべてに、前記選択されたメモリデバイスにアドレス指定されたコマンドを前記他のメモリデバイスが処理することになる複数アドレスモードに入るように通知するための第1のメッセージをブロードキャストすること、ならびに、
前記選択されたメモリデバイスの前記ページバッファおよび前記他のメモリデバイスの前記ページバッファの両方に前記データを書き込むための前記単一のコマンドを送出すること、ならびに、
前記メモリデバイスのすべてに前記複数アドレスモードを抜け出るように通知するための第2のメッセージをブロードキャストすることにより、
前記選択されたメモリデバイスの前記ページバッファおよび前記他のメモリデバイスの前記ページバッファの両方に前記データを書き込むように構成される、請求項10に記載の
装置。 - 前記第1のメッセージは、書込みリンクコンフィギュレーションレジスタコマンドであり、
前記第2のメッセージは、書込みリンクコンフィギュレーションレジスタコマンドである、請求項11に記載の装置。 - 直列に相互接続され、それぞれがページバッファおよびメモリセルを有し、それぞれが固有のデバイスアドレスを有する複数のメモリデバイスを含むメモリ相互接続と、
前記複数のメモリデバイスを制御する装置とを備え、
前記複数のメモリデバイスのそれぞれは入力接続と出力接続を有し、1つのメモリデバイスの出力接続は後続のメモリデバイスの入力接続に結合され、
前記メモリ相互接続の最後のメモリデバイスの出力接続は前記装置に結合され、
前記装置は、
データを記憶するためのデータストレージと、データプロセッサを備え、
前記データプロセッサは、
デバイス識別子を前記メモリ相互接続の複数のメモリデバイスに送信することによって、前記複数のメモリデバイスのうちの1つのメモリデバイスと他のメモリデバイスを選択することであって、前記メモリデバイスが前記デバイス識別子と自身の固有のデバイスアドレスを比較して、自身を、選択されるメモリデバイスとして特定すること、
前記複数のメモリデバイスのうちの前記選択されたメモリデバイスの前記ページバッファおよび前記複数のメモリデバイスのうちの前記他のメモリデバイスの前記ページバッファに前記データストレージに記憶されたデータを書き込むこと、
前記選択されたメモリデバイスに、そのページバッファ内に書き込まれた前記データをそのメモリセルにプログラムするよう命令すること、
前記選択されたメモリデバイスの前記メモリセルに前記データが首尾よくプログラムされたかどうかを判定すること、
前記データのプログラミングが失敗した場合、前記他のメモリデバイスのページバッファから前記データを読み出すことにより、前記他のメモリデバイスの前記メモリセルに前記書き込まれたデータをプログラムすることなく前記他のメモリデバイスの前記ページバッファから前記データを読み戻すことであって、前記読み出されたデータが前記他のメモリデバイスの出力接続を介して、
後続のメモリデバイスの入力接続へ転送され、さらに前記メモリ相互接続のメモリデバイスを介して前記装置へ伝搬される、または、
前記装置へ転送されること、により、
前記データのミラーバックアップを用いたページプログラム動作を実行するように構成されるシステム。 - 前記データストレージは、
前記選択されたメモリデバイスの前記ページバッファおよび前記他のメモリデバイスの前記ページバッファに前記データを書き込む前に前記データを記憶するように構成される請求項13に記載のシステム。 - 前記装置は、前記選択されたメモリデバイスの前記メモリセルに前記データが首尾よくプログラムされたかどうかを判定する前に、前記データが占有している前記データストレージ内の空間を解放するようにさらに構成される、請求項14に記載のシステム。
- 前記装置は、
前記複数のメモリデバイスのうちの第1のメモリデバイスと接続された出力接続と、
前記複数のメモリデバイスのうちの前記最後のメモリデバイスと接続された入力接続とをさらに備える、請求項13に記載のシステム。 - 直列に相互接続され、それぞれがページバッファおよびメモリセルを有し、それぞれが固有のデバイスアドレスを有する複数のメモリデバイスを含むメモリ相互接続を制御するための方法であって、
前記複数のメモリデバイスのそれぞれは入力接続と出力接続を有し、1つのメモリデバイスの出力接続は後続のメモリデバイスの入力接続に結合され、最後のメモリデバイスの出力接続は前記装置に結合され、
記憶手段にデータを記憶するステップと、
デバイス識別子を前記メモリ相互接続の複数のメモリデバイスに送信することによって、前記複数のメモリデバイスのうち1つのメモリデバイスと他のメモリデバイスを選択するステップであって、前記メモリデバイスが、前記デバイス識別子と自身の固有のデバイスアドレスを比較して、自身を、選択されるメモリデバイスとして特定するステップと、 前記複数のメモリデバイスのうちの前記選択されたメモリデバイスの前記ページバッファおよび前記複数のメモリデバイスのうちの前記他のメモリデバイスの前記ページバッファに前記記憶手段に記憶されたデータを書き込むステップと、
前記選択されたメモリデバイスに、そのページバッファ内に書き込まれた前記データをそのメモリセルにプログラムするよう命令するステップと、
前記選択されたメモリデバイスの前記メモリセルに前記データが首尾よくプログラムされたかどうかを判定するステップと、
前記データのプログラミングが失敗した場合、前記他のメモリデバイスのページバッファから前記データを読み出すことにより、前記他のメモリデバイスの前記メモリセルに書き込まれた前記データをプログラムすることなく前記他のメモリデバイスの前記ページバッファから前記データを読み戻すステップであって、前記読み出されたデータが前記他のメモリデバイスの出力接続を介して、
後続のメモリデバイスの入力接続へ転送され、さらに前記メモリ相互接続のメモリデバイスを介して前記装置へ伝搬される、または、
前記装置へ転送されるステップとを含む方法。 - 前記データを記憶するステップは、前記選択されたメモリデバイスの前記ページバッファおよび前記他のメモリデバイスの前記ページバッファに前記データを書き込む前に実行される、請求項17に記載の方法。
- 前記選択されたメモリデバイスの前記メモリセルに前記データが首尾よくプログラムされたかどうかを判定する前に、前記データが占有している、前記記憶手段の空間を解放するステップをさらに含む、請求項18に記載の方法。
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