CN101217118A - 用于制造具有导电通孔的硅载体的方法及其制造的半导体 - Google Patents

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Abstract

提供了用于制造具有导电通孔的硅载体的方法，其允许高产量制造低缺陷密度的硅载体。具体而言，提供了这样的方法，其对于小于10微米到大于300微米的垂直厚度能够制造具有例如1到10微米的直径的过孔直径的硅载体，其对于制造期间的热机械应力足够坚固以显著地最小化在过孔侧壁界面处的硅、绝缘体、衬里以及导体材料之间的热机械移动。

Description

用于制造具有导电通孔的硅载体的方法及其制造的半导体
技术领域
本发明通常涉及用于多个集成电路芯片的高密度封装的硅载体结构。更具体而言，本发明涉及用于制造具有能够耐受在制造期间遇到的热机械应力的坚固结构的具有高纵横比导电通孔的硅载体的方法，从而允许高产量制造具有低应力和低缺陷密度的硅载体。
背景技术
先进的半导体芯片制造和封装技术使高度集成的半导体芯片以及紧凑芯片封装结构或电子模块得到发展。例如，可以制造具有高集成密度和功能度的硅集成电路芯片以形成所谓的SoC(片上系统)。采用SoC设计，在单个硅管芯上集成完整的系统(例如，计算机)的功能度。当给定系统设计需要使用不同种类的半导体技术以制造必要的系统集成电路时，对于芯片级集成，SoC解决方案是不实际的或是不能实现的。
在这点上，SIP(系统级封装)或SOP(封装上系统)技术用于集成各种管芯技术(例如，Si、GaAs、SiGe、SOI)以形成近似SoC性能的完整系统。通过实例，通过将多个半导体芯片安装到具有导电通孔(和其它导电布线)的芯片载体基板可以构建SOP模块，其中所述导电通孔提供在载体的顶侧上的IC芯片与耦合到载体的底侧的下一层封装结构上的I/O接触之间的I/O以及功率互连。依赖于该应用，可以使用陶瓷、有机或半导体载体结构构建SOP模块。
常规封装解决方案基本上基于有机和陶瓷载体技术。如本领域所公知，存在与有机和陶瓷载体技术有关的缺点包括，例如，使用有机或陶瓷载体实现而带来的高制造成本和实际的集成密度、I/O密度、功率密度等的固有限制。应该相信与陶瓷和有机载体技术有关的固有限制和高制造成本可能会限制使用这样的载体技术以满足对更高密度和更高性能封装解决方案的日益增加的需求的能力和希望。
在另一方面，日益集中在使用硅载体技术以支持下一代封装解决方案。事实上，可以采用跟随CMOS后段制程设计规则的现阶段的硅制造技术用于具有高密度布线和通孔互连的硅载体的低成本制造，足以支持低成本和高密度I/O SOP封装解决方案。对于高密度封装的硅芯片使用硅载体封装的一个显著的优点是，例如，载体和芯片具有相同或相似CTE(热膨胀系数)。在这点上，在热循环期间，硅载体封装与硅芯片之间的膨胀和收缩是匹配的，从而最小化在芯片与基板之间的接触(例如，焊料球)中产生的应力和应变，从而允许高密度凸起互连以缩放至较小尺寸。
尽管在微电子工业中越来越多地聚焦于使用硅载体基板用于封装设计，但是制造用于高性能应用的具有导电通孔的硅载体不是没有价值的。通常，使用各种技术制造具有贯穿晶片过孔互连的硅载体，所述各种技术通常包括处理步骤例如：通过机械钻孔或者使用包括构图和然后湿法蚀刻或干法蚀刻、在过孔侧壁上淀积衬里/种子层、过孔金属化以使用金属材料(淀积或电镀敷)填充过孔以及化学机械抛光(CMP)的镶嵌类型工艺流程在硅基板中形成过孔。
使用常规方法制造具有高产量和低缺陷密度的硅载体的能力存在的问题取决于，例如，目标过孔的尺寸和几何形状(纵横比、宽度、间距)、用于线路和填充过孔的材料和/或工艺的类型、以及处理步骤的顺序等。例如，归因于硅基板与衬里/绝缘以及用于填充过孔的金属材料(例如，铜、钨)之间的CTE失配，由于在载体基板制造和过孔处理期间的热膨胀和收缩的差异在过孔侧壁处会产生大的应力和应变，其可以导致在过孔侧壁处的界面分层和/或硅基板的开裂或破裂。例如，当对于小于10微米的垂直厚度形成1～10微米直径的过孔时，可以产生这些热机械缺陷。因此，在过孔制造期间形成通孔结构的材料与基板材料的不同的热膨胀是关键的设计问题。
另外，由于常规问题例如夹断(pinch off)和/或在产生的过孔结构中的工艺化学俘获(例如，电镀敷期间的电解质的俘获)等，形成高纵横比通孔(例如，具有大于30比1的纵横比的铜通孔)的能力对于形成无缺陷过孔是挑战性的。一些常规方法包括通过形成衬有绝缘体并用导电内芯填充的封闭端垂直孔制造的过孔，随后减薄并去除下面的衬底基板材料和在过孔底部处的介质绝缘体以将电接触开放(open)到导体。封闭端过孔的无缺陷填充和后来减薄晶片至开放的控制以及均匀性依赖于靶向(targeted)特征尺寸和工艺公差控制。因此，依赖于希望的结构(过孔直径、高度)、晶片处理和公差控制，对制造产量的影响是显著的。
发明内容
本发明的示例性实施例通常包括用于制造具有导电通孔结构的硅载体的方法，其允许多个集成电路芯片的高密度封装。更具体而言，本发明的示例性实施例包括用于制造具有高纵横比导电通孔的硅载体的方法，该方法使用穿掩膜镀敷(thru-mask plating)、化学气相淀积(CVD)、物理气相淀积(PVF)和/或原子层淀积(ALD)方法以制造具有能够耐受在制造期间遇到的热机械应力的坚固的结构的深通孔结构，从而允许高产量制造具有低应力和低缺陷密度的硅载体。
在本发明的一个示例性实施例中，一种用于在半导体基板中制造导电过孔结构的方法包括在半导体基板中形成过孔，其中所述过孔包括在所述半导体基板的第一表面上的开放端、具有在其上形成的绝缘层的内部侧壁表面、以及具有第一导电材料的封闭端，所述第一导电材料提供在所述过孔的所述封闭端的表面上形成的种子层。进行电镀敷工艺以用第二导电材料填充所述过孔从而使用电镀敷工艺形成导电过孔，其中迫使镀敷电流仅流动通过所述过孔的所述封闭端的所述表面以便镀敷从所述过孔的所述封闭端的所述表面上的所述种子层开始并向所述过孔的所述开放端前进。将电接触形成到所述导电过孔的每一端。
在本发明的一个示例性实施例中，所述导电过孔是在所述基板的所述第一表面与第二表面之间延伸的通孔结构，其中所述通孔结构的宽度或直径为约0.5微米到约10微米，并且其中所述通孔结构的高度小于约10微米。在另一实施例中，所述通孔结构的所述宽度或直径为约0.5微米到约10微米，并且所述通孔结构的所述高度约300微米或更大。
在本发明的一个示例性实施例中，如果通过在所述半导体基板的所述第一表面中将环形沟槽蚀刻到所述基板的所述第一表面之下的深度d形成所述过孔，其小于通过所述第一表面和相对所述第一表面的所述基板的第二表面所限定的所述基板的厚度，其中所述环形沟槽围绕基板材料的内芯，形成第一绝缘层以使用第一绝缘材料填充所述环形沟槽并覆盖所述基板的所述第一表面，构图在所述基板的所述第一表面上形成的所述第一绝缘层以暴露所述基板材料的内芯，并向下蚀刻所述基板材料的内芯到所述基板的所述第一表面之下的所述深度d以形成所述过孔，其中由所述第一绝缘材料形成在所述侧壁表面上的所述绝缘层，并且其中由基板材料限定所述过孔的所述封闭端的表面。
然后这样填充所述过孔：通过在相对所述第一表面的所述半导体基板的所述第二表面上形成电接触，并通过将所述镀敷电流施加到所述电接触进行所述电镀敷工艺以用铜材料填充所述过孔，其中所述第一绝缘层阻止镀敷电流从所述基板流动通过所述基板的所述第一表面和所述基板的侧壁。
在本发明的另一示例性实施例中，这样形成所述过孔：通过在所述半导体基板的所述第一表面中将封闭端过孔蚀刻到所述基板的所述第一表面之下的深度d，其小于通过所述第一表面和相对所述第一表面的所述基板的第二表面所限定的所述基板的厚度，形成第一绝缘层以用第一绝缘材料覆盖所述基板的所述第一表面和所述过孔的侧壁和封闭端表面，将载体基板接合到接近所述过孔的开放端的所述半导体基板的所述第一表面，向下凹入所述半导体基板的所述第二表面到所述过孔的所述封闭端以在凹入的第二表面上开放所述过孔，以及在所述半导体基板的所述凹入的第二表面之上形成保形导电衬里以给所述绝缘层和通过所述载体基板材料的表面所限定的所述过孔第二封闭端表面加衬里，其中所述导电衬里包括作为所述种子层的所述第一导电材料。
然后这样填充所述过孔：通过在接合到所述半导体基板的相对所述载体基板的第一表面的所述载体基板的表面上形成电接触，以及通过将镀敷电流施加到所述电接触进行所述电镀工艺以用铜材料在所述种子层处开始填充所述过孔，其中所述第一绝缘层阻止镀敷电流从所述载体基板流动通过所述半导体基板和所述基板中的所述过孔的所述侧壁。
在本发明的又一示例性实施例中，这样形成所述过孔：通过在所述半导体基板的所述第一表面之上形成第一绝缘层，蚀刻所述第一绝缘层和半导体基板以在所述半导体基板的所述第一表面中将封闭端过孔形成到所述基板的所述第一表面之下的深度d，其小于通过所述第一表面和相对所述第一表面的所述基板的第二表面所限定的所述基板的厚度，形成第二绝缘层以用第二绝缘材料覆盖所述基板的所述第一表面和所述过孔的侧壁和封闭端表面，进行各向异性蚀刻以从所述过孔的所述封闭端表面去除所述第二绝缘材料，以及在所述半导体基板的所述第一表面之上形成保形导电衬里以使用作为在所述过孔的所述封闭端上的种子层的第一导电材料给所述过孔侧壁上的所述第二绝缘层加衬里并给所述过孔的所述封闭端表面加衬里。
然后这样填充所述过孔：通过在相对所述第一表面的所述半导体基板的所述第二表面上形成电接触，以及通过将镀敷电流施加到所述电接触进行所述电镀敷工艺以用铜材料从所述封闭端处的所述种子层开始填充所述过孔，其中所述第一和第二绝缘层分别地阻止镀敷电流从所述基板流动通过所述基板的所述第一表面和所述基板的侧壁。
在本发明的又一示例性实施例中，这样形成所述过孔：通过在所述半导体基板的所述第一表面中将封闭端过孔到所述基板的所述第一表面之下的深度d，其小于通过所述第一表面和相对所述第一表面的所述基板的第二表面所限定的所述基板的厚度，形成第一绝缘层以用第一绝缘材料覆盖所述基板的所述第一表面和所述过孔的侧壁和封闭端表面，在所述基板的所述第一表面之上形成保形导电衬里以给所述绝缘层和所述过孔的第二封闭端表面加衬里，用牺牲材料填充所述过孔，向下平坦化所述基板的所述第一表面到在所述基板的所述第一表面上的所述导电衬里层，在所述平坦化表面之上形成第二导电材料层，将载体基板接合到在所述半导体基板的所述第一表面上的所述第二导电材料，在所述载体基板之上淀积第三导电材料层与所述第二导电材料层电接触，向下凹入所述半导体基板的所述第二表面到所述过孔的所述封闭端以在凹入的第二表面上开放所述过孔并去除在所述过孔中的所述牺牲材料。
然后这样填充所述过孔：通过将所述镀敷电流施加到所述第三导电材料层进行所述电镀工艺以用铜材料在通过所述过孔暴露的所述第二导电材料层的一部分所限定的所述过孔的封闭端处的种子层处开始填充所述过孔，其中所述第一绝缘层阻止镀敷电流从所述载体基板流动通过所述半导体基板和所述基板中的所述过孔的所述侧壁。
在本发明的另一示例性实施例中，一种半导体器件包括：包括具有体半导体基板的第一与第二表面之间的厚度t的平面体基板的硅载体基板，以及通过在所述体基板的所述第一与第二表面之间的所述体半导体基板形成的导电通孔阵列。所述导电通孔具有无缝的内导体芯。在一个实施例中，所述导电通孔具有小于约8∶1的纵横比(过孔高度比直径)，其中所述导电通孔结构具有约0.5微米至约10微米的宽度或直径以及约10微米或更小的高度。在另一实施例中，所述导电通孔具有约30∶1或更大的纵横比，其中所述导电通孔结构具有约0.5微米至约10微米的宽度或直径以及约300微米或更大的高度。由给通过所述体基板形成的过孔加衬里的阻挡层和粘附层以及用导电材料填充的内芯形成所述导电通孔。
在其它实施例中，所述硅载体包括：包括在所述体基板的所述第一表面上形成的电耦合到所述导电通孔的第一端部分的一层或多层金属化的互连结构，以及在所述体基板的所述第二表面上的所述导电通孔的第二端部分上形成的多个电接触。一个或多个集成电路芯片被机械或电耦合到所述互连结构。
通过结合附图阅读的下列示例性实施例的详细的说明描述，本发明的这些或其它示例性实施例、方面、特征以及优点将被描述或变得显而易见。
附图说明
图1A-1J示意性地示例了根据本发明的示例性实施例的用于制造具有通孔互连的硅载体的方法；
图2A-2I示意性地示例了根据本发明的另一示例性实施例的用于制造具有通孔互连的硅载体的方法；
图3A-3H示意性地示例了根据本发明的另一示例性实施例的用于制造具有通孔互连的硅载体的方法；
图4A-4O示意性地示例了根据本发明的另一示例性实施例的用于制造具有通孔互连的硅载体的方法；
图5A-5H示意性地示例了根据本发明的另一示例性实施例的用于制造具有通孔互连的硅载体的方法；
图6A-6H示意性地示例了根据本发明的另一示例性实施例的用于制造具有通孔互连的硅载体的方法；以及
图7是根据本发明的另一示例性实施例的使用具有通孔互连的硅载体构建的芯片封装的示意性侧视图。
具体实施方式
现在参考附图更加充分地描述本发明的示例性实施例，其中应理解附图中为了清晰放大了层和区域的厚度和尺寸。还应该理解，当层被描述为在另一层或衬底“上”或“之上”时，这样的层可能直接在另一层或衬底上，或者还可能存在中间层。另外，在各个附图中所使用的相似的参考标号表示具有相同或相似功能的元件。
图7是具有硅载体的电子封装(10)的示意性侧视图，该硅载体具有使用这里描述的各种示例性方法中的一种制造的导电通孔。电子封装(10)通常包括电和机械地安装到电路板(30)的SOP(封装上系统)模块(20)。SOP模块(20)通常包括芯片级封装(40)和系统级封装(50)。芯片级封装(40)包括使用微C4(42)的高密度阵列倒装芯片安装到硅载体(43)的多个给IC芯片(41)。
硅载体(43)包括在硅基板(45)的顶表面上形成的多层金属化结构(44)包括硅基板(45)、在基板(45)的顶和底表面上暴露的多个导电通孔(45)、以及焊料球(例如，C4)阵列。金属化(44)和导电通孔(46)提供硅载体(43)的顶侧芯片接触(42)和底侧I/O接触(47)之间的空间转换互连。
系统级封装(50)包括例如在其上安装芯片级封装(40)的有机或陶瓷基板(51)。基板(51)包括在基板(51)的顶侧上的接触阵列(47)与在基板(51)的底侧上的接触阵列(53)之间提供空间转换互连的多层布线和互连。系统级封装(50)还包括热帽或散热器(54)和封装盖(55)。例如，在芯片(41)的背侧和封装盖(55)之间使用导热和机械柔性糊热耦合热帽(54)以从芯片去除热。封装盖(55)可能由金属材料(铜、铝)形成，其从热帽(54)汲取热。可以将热沉安装到封装盖(55)的顶部以能够高性能的冷却。
现在下面将更详细地讨论制造硅载体(例如图7的硅载体(43))的各种方法。示例性的方法能够制造用于低厚度垂直互连的无缺陷导电通孔，具有垂直导体的最小截面积和以支持非常厚的垂直连接的形成因子制造的过孔直径对高度的深高纵横比，以及耐受归因于导体和基板中的CTE失配的热机械和工艺应力。示例性的方法允许低缺陷密度地制造纵横比(高度比直径)小于8比1和大于30比1的小导体。
具体而言，下面更详细地描述的示例性制造技术能够制造具有通孔导体的硅载体，该通孔导体对于小于10微米或大于300微米的垂直厚度具有在约0.5微米到约10微米的范围内的导体宽度/直径，这能够显著地最小化在通孔导体结构的硅、绝缘体、衬里和导体材料之间的侧壁界面处的热/机械移动。
另外，本发明的示例性实施例允许以布线柱、环形柱、方形布线、矩形布线、多个布线例如柱、双环形、多个方形、多个矩形布线、槽或棒形的形式制造通孔导体，具有在硅通孔的顶部和/或底部上的单独或组合的电连接。形成多个通孔导体结构可以用于各种目的，例如信号I/O互连、地或电压连接器、同轴连接或电屏蔽。
图1A-1J示意性地示例了根据本发明的示例性实施例的用于制造具有通孔互连的硅载体的方法。通常，图1A-1J示例了一种方法，其中首先在硅晶片中形成硅通孔(封闭端过孔)，随后形成BEOL(后段制程)布线层以将连接形成到过孔的开放端，然后晶片减薄以暴露过孔的封闭端并形成底侧互连。在该示例性实施例中，利用使用完全填充过孔而不产生空隙或俘获痕量电解质的自底向上填充电镀敷方法的铜金属化填充过孔。如下面将解释的，通过在晶片的顶表面、以及镀敷的特征的侧壁和底之间的辨别，以便阻止电流流动到镀敷的过孔特征的顶表面和侧壁，从而迫使电流仅流动通过具有导电材料的过孔的底部，用该方法在镀敷期间在其上可以成核，从而实现穿掩模镀敷，可以制造具有高纵横比的深通孔的200-300微米厚度范围的自支撑(freestanding)硅载体。
更具体而言，图1A示例了示例性方法中的初始步骤，其中蚀刻半导体晶片(100)以将多个环形沟槽(101)(或环圈特征)形成到晶片(100)的正侧表面之下的厚度d。每个环形沟槽(101)环绕(围绕)衬底材料的内芯(或柱)(102)，并且被形成为具有外部直径D0，其表示产生的载体通孔的直径，内径Di表示内芯(102)的直径。晶片(100)由适用于给定应用的半导体材料例如，Si、Ge、GaAs、GaP、InAs、InP等形成。在本发明的一个示例性实施例中，晶片(100)由用n型掺杂剂(例如，As)背侧掺杂的硅形成。可以使用包括在晶片(100)的表面上形成蚀刻掩模和使用任意适宜的各向异性干法或湿法蚀刻方法蚀刻晶片(100)的常规方法形成环形沟槽(101)。在一个示例性实施例中，如本领域所公知，利用Bosch型深RIE，这样的蚀刻方法包括允许将具有平滑、直的侧壁的通孔形成到300μm的深度的交替淀积和钝化步骤。
如图1B中所描述的，在环形沟槽(101)的蚀刻之后，形成介质材料层(103)以覆盖晶片(100)的表面并回填充环形沟槽(101)。由一种或多种绝缘体材料例如氧化物和或氮化物形成介质层(103)。例如，介质层(103)是使用公知的技术例如，热氧化、CVD(化学气相淀积)生长或淀积的氧化物，或者是通过CVD形成的氮化物，等等。在另一实施例中，介质层(103)由具有增加的填充物材料例如多晶硅的其它材料的热氧化物形成，以便介质层(103)在提供足够的绝缘特性的同时形成具有更接近匹配基板(100)的硅材料的CTE的CTE的控制应力的绝缘体层。填充环形圈的介质提供了硅与随后形成的过孔的内导电芯之间的电绝缘。
在形成介质层(103)之后，在介质层(103)之上形成具有开口的蚀刻掩模以暴露对准到内芯特征(102)的部分介质层(103)。如图1C中所描述的，蚀刻介质层(103)以暴露内芯单元(102)的表面。在一个示例性的方法中，使用干法蚀刻方法进行蚀刻，干法蚀刻具有适用于蚀刻形成介质膜(103)的材料类型的蚀刻化学。
参考图1D，进行深Si蚀刻工艺以蚀刻掉内芯单元(102)至晶片(100)的表面之下的深度d以形成具有通过介质膜(103)的环形圈限定的侧壁表面的过孔(104)。可以使用介质层(103)作为蚀刻掩模并使用高选择性蚀刻化学进行深Si蚀刻工艺以蚀刻暴露的内芯单元(102)的硅材料。
参考图1E，形成阻挡/粘附层(105)(或衬里层)以给过孔(104)的暴露的绝缘侧壁和底表面加衬里。可以以一层或叠层的形式淀积衬里层(105)。例如，淀积第一层提供阻止材料迁徙到基板内的阻挡层。第二层可以是在阻挡层上形成的粘附层以便其形成对阻挡金属和对填充过孔的第三金属(例如，铜)的良好粘附。具体而言，可以通过使用PVD、CVD、ALD等淀积TaN、Ta、Ru、Ti、和/或TiN的一个或多个保形层来形成衬里层(105)。单层TiN既作为阻挡金属又作为粘附层。如果利用不是TiN的阻挡金属，可以淀积包括粘附金属例如铬、钛或钛钨的粘附层。使用溅射或蒸发淀积粘附层。在一个示例性实施例中，优选地(但不限于)以约10埃到约200埃的厚度淀积阻挡和粘附金属层。例如，在一个优选的示例性实施例中，阻挡层是以约10埃到约200埃的范围的厚度(优选，20埃)淀积的TaN层，或以约10埃到约200埃的范围的厚度(优选，50埃)淀积的Ta层，并且种子层是以约50埃到约300埃的范围的厚度(优选，100埃)淀积的Cu层。
在示例性方法中接下来的步骤是用导电材料例如铜填充过孔(104)。在一个示例性实施例中，利用自底(封闭端)向上填充孔(104)的穿掩模镀敷工艺使用铜填充过孔(104)。为有助于该工艺，如在图1E中进一步描述的，在晶片(100)的背侧上形成金属接触层(107)例如铝。将晶片(100)设置到将电接触制造到晶片(100)的背侧上的金属层(107)的适宜的铜电镀装置中。然后淀积铜以用铜材料自底向上填充过孔(104)以形成导电内芯(106)，如在图1F中示例的。在图1E的示例性实施例中，介质层(103)用于阻止电流流动到晶片(100)的顶表面和过孔特征的侧壁，从而迫使电流仅流动通过具有在过孔的底部作为种子层的衬里层(105)的过孔(104)的底部。穿掩模镀敷自底向上的填充孔(104)，从而排除镶嵌型工艺流程中遇到的夹断和电解质俘获的问题。另外，穿掩模镀敷消除了对铜的柱镀敷CMP的需要，因为铜没有淀积在基板的表面上。该工艺可以充分填充具有超过约25∶1的高纵横比的特征，其中较高的纵横比最小化了对CTE的影响并且允许每互连的多个过孔和为产量提高的冗余。
参考图1G，进行CMP工艺以去除在晶片(100)的上表面的衬里/阻挡层(105)并平坦化晶片(100)的表面，并且从晶片(100)的底表面去除背侧金属层(107)。该工艺产生多个封闭端过孔(150)，其每个包括绝缘材料(103)的环形圈、衬里(105)的环形圈和金属(例如，铜)的内导电芯(106)。在这点上，可以使用常规方法进行BEOL(后段制程)以在过孔(150)之上在晶片(100)的上表面上形成一层或多层互连，如在图1H中所示例的。示出了通过上述方法形成的通孔(150)以耐受标准BEOL处理、热循环以及电和机械应力。
接下来，使晶片(100)的背侧经受研磨和抛光工艺以暴露通孔(150)的底端，并且形成绝缘材料层(109)以绝缘晶片(100)的背表面，产生图1I的希望的厚度的具有导电通孔(150)的载体结构。可以使用常规研磨、抛光和/或化学蚀刻方法进行该工艺。例如，可以在晶片(100)的背表面进行背侧研磨和抛光以去除过孔(150)的底部的10-20微米范围内的硅材料。然后可以进行湿法蚀刻以暴露介质(103)、衬里(105)和导电芯(106)的底部分，凹入硅经过过孔(150)的底部。淀积并抛光(通过CMP)氧化物或其它绝缘材料的均厚(blanket)层(109)以暴露过孔(150)的底部，以便由此通过绝缘层(109)完全绝缘硅晶片(100)的背表面但使过孔(150)的底部暴露。
其后，可以在过孔(150)的暴露的底表面之上淀积金属衬垫(110)(例如，Cr/Cu BLM)和C4(111)焊料球(例如，Pb/Sn焊料)，产生在图1J中描述的硅载体结构。绝缘层(109)绝缘硅基板(100)与接触(110)。
图2A-2I示意性地示例了根据本发明的另一示例性实施例的用于制造具有通孔互连的硅载体的方法。图2A示例了示例性方法中的初始步骤，其中蚀刻半导体晶片(200)以将多个环形、封闭端过孔(201)形成到晶片(200)的正侧表面之下的厚度d。可以使用任何适宜的各向异性干法或湿法蚀刻方法形成过孔(201)。在一个示例性实施例中，如本领域所公知，利用Bosch型深RIE，这样的蚀刻方法包括将具有平滑、直的侧壁的通孔形成到300μm的深度的交替淀积和钝化步骤。
如在图2B中所描述的，在过孔(201)形成之后，淀积或生长绝缘或介质材料以形成绝缘层(202)以给过孔(201)的侧壁加衬里。由一个或多个绝缘体材料例如氧化物和或氮化物形成介质层(202)。例如，介质层(202)是使用公知的技术例如热氧化、CVD(化学气相淀积)生长或淀积的氧化物，或是通过CVD形成的氮化物，等等。在另一实施例中，绝缘层(202)由具有增加的填充物材料例如多晶硅的其它材料的热氧化物形成，以便介质层(202)提供足够的绝缘特性，同时形成具有更接近匹配基板(200)的硅材料的CTE的CTE的控制应力的绝缘体层。
接下来，将具有背侧掺杂剂注入的载体晶片(203)接合到第一晶片(200)的正侧，产生在图2C中所描述的结构。然后使第一晶片(200)的背侧经受研磨和抛光工艺以去除多余的基板材料并暴露通孔(201)，产生在图2D中所描述的结构。
参考图2E，形成阻挡/粘附层(204)(或衬里层)以该过孔(201)的暴露的绝缘侧壁和底表面加衬里。可以以一层或叠层的形式淀积衬里层(204)。例如，淀积第一层提供阻止材料迁徙到基板内的阻挡层。第二层可以是在阻挡层上形成的粘附层以形成对阻挡金属和对填充过孔的第三金属(例如，铜)的良好粘附。具体而言，可以通过使用PVD、CVD、ALD等淀积TaN、Ta、Ru、Ti、和/或TiN的一个或多个保形层来形成衬里层(204)。单层TiN既作为阻挡金属又作为粘附层。如果利用不是TiN的阻挡金属，可以使用公知的技术淀积包括粘附金属例如铬、钛或钛钨的粘附层。
在示例性方法中接下来的步骤使用导电材料例如铜填充过孔(201)。在一个示例性实施例中，使用自底(封闭端)向上填充孔(201)的穿掩模镀敷工艺使用铜填充过孔(201)。为有助于该工艺，如在图2E中进一步描述的，在载体晶片(203)的背侧上形成金属接触层(205)例如铝，其作为到铜电镀敷装置的电接触。然后进行铜电镀工艺以用铜材料自底向上填充过孔(201)以形成导电内芯(206)，如在图2F中所示例的。在图2E的示例性实施例中，绝缘层(202)用于阻止电流流动到晶片(200)的顶表面和过孔特征的侧壁，从而迫使电流仅流动通过具有衬里层(204)的过孔(201)的底部，在该过孔的底部上涂覆有作为种子层的衬里材料。
使图2F的结构经受CMP工艺以去除在晶片(200)的上表面的衬里层(204)并平坦化晶片(200)的表面，并且从载体晶片(203)的底表面去除背侧金属层(205)。该工艺产生多个封闭端过孔(250)，每个过孔包括环形圈的绝缘材料(202)、环形圈的衬里(204)和金属(例如，铜)的内部导电芯(206)。在这一点上，可以使用常规方法进行BEOL(后段制程)以在过孔(250)之上在晶片(200)的上表面上形成一层或多层互连，如在图2G中所示例的。示出了通过上述方法形成的通孔(250)以耐受标注BEOL处理、热循环以及电和机械应力。
接下来，使载体晶片(203)的背侧经受研磨/抛光和或干法/湿法蚀刻工艺以向下去除硅材料到绝缘层(202)从而暴露通孔(250)的底端，产生图2H的结构。可以使用常规方法进行该工艺。其后，可以在过孔(250)的暴露的底表面之上淀积金属衬垫(208)(例如，Cr/Cu BLM)和C4(209)焊料球(例如，Pb/Sn焊料)，产生在图2I中描述的硅载体结构。绝缘层(202)绝缘硅基板(200)与接触(208/209)。
图3A-3H示意性地示例了根据本发明的另一示例性实施例的用于制造具有通孔互连的硅载体的方法。图3A示例了示例性方法中的初始步骤，其中蚀刻具有第一绝缘层(301)的半导体晶片(300)以将多个环形、封闭端的过孔(302)形成到厚度d。第一绝缘层(301)是可以使用如上述的方法生长或淀积的氧化物或氮化物，等等。然后使绝缘层(301)经受蚀刻工艺以暴露在其中将要形成过孔(302)的晶片(300)的区域。如上所述，然后使用任何适宜的各向异性干法或湿法蚀刻方法，形成过孔(302)。
在过孔(302)形成之后，形成第二绝缘层(303)以给过孔(302)的侧壁加衬里，如在图3B中所描述的。由相似于第一绝缘层(301)的一个或多个绝缘体材料例如氧化物和或氮化物形成第二绝缘层(303)。然后以可控的方式进行各向异性蚀刻工艺(例如，无掩模RIE)以蚀刻掉在过孔(302)的底表面上和在结构的顶表面上的部分第二绝缘层(303)，而保持在过孔(302)的侧壁上的第二绝缘层(303)的材料。可以使用REI进行该蚀刻工艺。在图3C中描述了产生的结构。
其后，工艺步骤相似于参考图1E-1J的上述处理步骤。简而言之，参考图3D，使用如上讨论的方法，形成阻挡/粘附层(304)(或衬里层)以给过孔(302)的暴露的绝缘侧壁和底表面加衬里。例如，通过使用PVD、CVD、ALD等淀积TaN、Ta、Ru、Ti、和/或TiN的一个或多个保形层来形成衬里层(304)，具有通过铬、钛或钛钨形成的粘附层。在晶片(300)的背侧上形成金属接触层(305)例如铝，其作为到铜电镀装置的电接触。
使用穿掩模镀敷工艺用导电材料例如铜填充过孔(302)以自底(封闭端)向上填充孔(302)并形成内导电芯(306)，如在图3E中所示例的。在图3D的示例性实施例中，绝缘层(301)用于阻止电流流动到晶片(300)的顶表面以及绝缘层(303)用于阻挡电流流动到过孔特征侧壁，从而迫使电流仅流动通过使用在过孔的底部上的衬里层(304)作为种子层的过孔(302)的底部。进行CMP工艺以去除在晶片(300)的上表面上的衬里层(304)并平坦化晶片(300)的表面，并且从晶片(300)的底表面去除背侧金属层(305)。可以使用常规方法进行BEOL(后段制程)以在过孔(350)之上在晶片(300)的上表面上形成一层或多层互连，产生图3F的结构。示出了通过上述方法形成的通孔(350)耐受标准BEOL处理、热循环以及电和机械应力。
接下来，使载体晶片(300)的背侧经受研磨和抛光工艺以暴露通孔(350)的底端，产生图3G的结构。其后，可以在过孔(350)的暴露的底表面之上淀积金属衬垫(308)(例如，Cr/Cu BLM)和C4(309)焊料球(例如，Pb/Sn焊料)，产生在图3H中描述的硅载体结构。
图4A-4O示意性地示例了根据本发明的另一示例性实施例的用于制造具有通孔互连的硅载体的方法。图4A示例了示例性方法中的初始步骤，其中蚀刻半导体晶片(400)以将多个环形过孔(401)形成到晶片(400)的正侧表面之下的厚度d。如在图4B中说描述的，可以使用如上述的示例性各向异性干法蚀刻方法形成过孔(401)，其优选提供暴露的蚀刻表面的钝化。在基板的表面之上保形地形成绝缘层(402)以给环形过孔(401)的侧壁和底部加衬里。可以由如上述的示例性实施例中的绝缘材料和方法形成绝缘层(402)。
接下来，如图4C中示例的，在过孔(401)的暴露的绝缘侧壁和底表面上使用如上述的示例性实施例中的方法和材料形成阻挡/粘附层(403)(或衬里层)。例如，可以通过使用PVD、CVD、ALD等淀积TaN、Ta、Ru、Ti、和/或TiN的一个或多个保形层形成衬里层(403)，具有由铬、钛或钛钨形成的粘附层。
接下来，淀积牺牲材料层(404)(例如聚酰亚胺(polymide))以填充过孔(401)，产生图4D中描述的结构。例如，使用CMP回蚀刻在基板的表面上的牺牲材料层(404)以暴露衬里层(403)，而留下用牺牲材料(404)填充的过孔(401)，如在图4E中所示例的。
参考图4F，然后在基板的表面之上形成镀敷种子层(405)。为了随后的铜镀敷工艺铜能够成核，由铜、镍、钌或适于种子层的其它材料形成镀敷种子层(405)。接下来，参考图4G，直径略微小于基板晶片(400)的载体晶片(407)通过金属到金属接合或者用粘附层(406)附着到晶片(400)的上表面。然后，在载体晶片(407)的背侧和侧壁之上形成金属层(408)并接触在晶片(400)的表面上的金属种子层(405)的暴露的端部分，产生图4H的结构。与金属种子层(405)接触的金属层(408)导致围绕载体晶片(407)的连续导电膜的形成。
接下来，如图4I和4J中所示，通过研磨和蚀刻减薄晶片(400)的背侧以暴露过孔的封闭端并暴露过孔(401)中的牺牲材料(404)。从过孔(401)中去除牺牲材料(404)以暴露对准到过孔芯的一部分种子层(405)。将图4J中的结构设置到将电接触制造到载体晶片(407)的背侧上的导电层(408)的适宜的铜电镀敷装置中，使用种子层(405)的暴露的部分作为成核位置用铜从底向上填充环形过孔(401)。在图4J的示例性实施例中，由层408和405形成的连续导电膜作为到过孔(401)的底部的直接导电路径，用绝缘层(402)用于阻止电流流动到晶片(400)的顶表面和过孔特征的侧壁，从而迫使电流仅流动通过过孔(401)的底部，用在过孔(401)的底部上的金属种子层(405)的暴露的部分作为种子层。如在图4K中所描述的，穿掩模镀敷有效地自底向上填充了孔(401)以形成通孔的内导电芯(409)。
参考图4K和图4L，在形成导电通孔芯(409)的电镀敷工艺之后，可以轻微地平坦化晶片(400)以去除非均匀，随后的BEOL处理在基板(400)的平坦化表面上形成互连结构(410)。其后，参考图4M和4N，去除背侧载体晶片(407)以暴露种子层(405)，并进行抛光工艺以去除种子层(405)和衬里(403)向下到绝缘层(402)，由此形成多个电隔离的通孔(450)。其后，可以在过孔(450)的暴露的底表面之上淀积金属衬垫(411)(例如，Cr/Cu BLM)和C4(412)焊料球(例如，Pb/Sn焊料)，产生在图4O中描述的硅载体结构。
图5A-5H示意性地示例了根据本发明的另一示例性实施例的用于制造具有通孔互连的硅载体的方法。图5A示例了示例性方法中的初始步骤，其中蚀刻半导体晶片(500)以将多个环形过孔(501)形成到晶片(500)的正侧表面之下的厚度d。可以使用如上述的示例性各向异性干法蚀刻方法形成过孔(501)，其优选提供暴露的蚀刻的表面的钝化。如在图5B中说描述的，在基板的表面之上用绝缘材料保形地形成绝缘层(502)以给环形过孔(501)的侧壁和底加衬里。可以由如上述的示例性实施例中的绝缘材料和方法形成绝缘层(502)。
接下来，如图5C中示例的，使用如上述的示例性实施例中的方法和材料形成阻挡/粘附层(503)(或衬里层)以给在过孔(501)的暴露的绝缘侧壁和底表面上加衬里。例如，可以通过使用PVD、CVD、ALD等淀积TaN、Ta、Ru、Ti、和/或TiN的一个或多个保形层形成衬里层(503)，具有由铬、钛或钛钨形成的粘附层。
接下来，使用金属材料的保形层(504)例如CVD淀积的钨(W)或铜(Cu)、或ALD形成钌(RU)、或其组合来填充过孔(501)，产生在图5D中所描述的结构。其后，进行CMP工艺以平坦化晶片(500)的表面并去除在基板表面上金属层(504)和(503)。该工艺导致如图5E中描述的多个电隔离的通孔(550)的形成。
接下来，可以使用常规方法进行BEOL工艺以在过孔(550)之上在晶片(500)的上表面上形成互连结构(506)，产生图5F的结构。示出的通过上述方法形成的通孔(550)耐受标准BEOL处理、热循环以及电和机械应力。
接下来，使载体晶片(500)的背侧经受研磨和抛光工艺以暴露通孔(550)的底(封闭)端，产生图5G的结构。其后，可以在过孔(550)的暴露的底表面之上淀积金属衬垫(507)(例如，Cr/Cu BLM)和C4(508)焊料球(例如，Pb/Sn焊料)，产生在图5H中描述的硅载体结构。
图6A-6H示意性地示例了根据本发明的示例性实施例的用于制造具有通孔互连的载体的方法。图6A示例了示例性方法中的初始步骤，其中蚀刻半导体晶片(600)以将多个环形沟槽(601)形成到晶片(600)的正侧表面之下的厚度d。每个环形沟槽(601)环绕(围绕)衬底材料的内芯(或柱)(602)，并且被形成为具有外部直径D0，其表示产生的载体通孔的直径，内径Di表示内芯(602)的直径。例如，可以使用参考图1A的上述常规方法形成环形沟槽(601)。
如在图6B中所描述的，在环形沟槽(601)的蚀刻之后，形成绝缘材料层(603)以覆盖晶片(600)的表面并回填充环形沟槽(601)。可以使用如在上述示例性实施例中的方法和材料形成绝缘层(603)。
如在图6C中描述的，蚀刻绝缘层(603)以在绝缘层(603)中形成对准并暴露内芯特征(602)的开口(603a)。如在图6D中示出的，使用金属材料(例如，铜、钨)填充开口(603a)以形成金属衬垫(604)(使用适宜的衬里材料)。其后，参考图6E，进行BEOL工艺以形成具有与金属衬垫(604)接触的布线线路的互连结构(605)。
使用上述的方法背侧减薄晶片(600)，以向下去除晶片材料到绝缘材料的环形圈的底部，然后在晶片(600)的减薄的背侧上形成绝缘层(606)，产生在图6F中描述的结构。接下来，参考图6G，去除硅芯材料(602)以形成暴露金属衬垫(604)的过孔。其后，可以在过孔暴露的表面上形成衬里(608)，然后用导体材料(例如，Cu或W)填充过孔以形成导电内芯(607)。可以通过自底向上的铜填充镀敷方法或钨的CVD淀积进行该金属化工艺。如果需要，可以附着机械支持载体例如具有粘合剂的玻璃到BEOL(605)的顶表面。例如，如果采用电解铜镀敷，使用相似于在图4I中所描述的技术可以将表面导体加到载体以便通过使用导体例如在BEOL结构(604)的顶表面上的临时均厚金属以产生电的路径电路到过孔的底部上的金属衬垫(604)。
在金属化工艺以后，如果需要可以通过CMP抛光晶片表面，产生包括电隔离的通孔(650)的图6G的结构。其后，可以在过孔(650)的暴露的底表面之上淀积金属衬垫(609)(例如，Cr/Cu BLM)和C4(610)焊料球(例如，Pb/Sn焊料)，产生在图6H中描述的硅载体结构。依赖于这样的机械处理物可以通过激光释放粘合剂用适当的清洗或热释放或IR释放，来去除机械载体。
上述方法是用于从具有金属接触的盲过孔、通孔、或过孔构建具有高产量的电通孔互连的硅载体的本发明的示例性实施例的示例。以上讨论的示例性方法可以实施其它的制造步骤例如用于晶体管制造的FEOL处理、解耦电容器或有源和无源集成电路、元件连同布线的任何组合。具有接触金属特征并支持希望的垂直电集成的过孔的示例性载体结构可以最小化对有源电路的空间影响，并且可以支持增加布线沟道和/或无源密度例如解耦电容器。示例性方法可以支持具有通孔的坚固的机械载体结构的形成，其可以支持包括在晶片处理中至超过400度C的处理的晶片处理，支持铜与氧化硅、钨和氧化硅(或相似的导体、绝缘体、衬里和半导体，例如但不限于铜、镍、钼、金等，和氧化硅、氮化硅等，钽、氮化钽、钛、氮化钛、硅SiGe、GaAs等)之间的导体-介质热膨胀系数的失配，同时能够以低成本自始至终处理硅电结构。
虽然为了示例的目的，这里的参考附图已经描述了多个示例性实施例，但应该理解本发明不限于这些精确的实施例，并且本领域的技术人员可进行各种其它的改变和修改而不背离本发明的范围。

Claims (26)

1.一种用于在半导体基板中制造导电过孔结构的方法，包括以下步骤：
在半导体基板中形成过孔，其中所述过孔包括在所述半导体基板的第一表面上的开放端、具有在其上形成的绝缘层的内部侧壁表面、以及具有第一导电材料的封闭端，所述第一导电材料提供在所述过孔的所述封闭端的表面上形成的种子层；以及
进行电镀敷工艺以使用第二导电材料填充所述过孔从而使用电镀敷工艺形成导电过孔，其中迫使镀敷电流仅流动通过所述过孔的所述封闭端的所述表面以便镀敷从所述过孔的所述封闭端的所述表面上的所述种子层开始并向所述过孔的所述开放端前进；以及
将电接触形成到所述导电过孔的每一端。
2.根据权利要求1的方法，其中形成所述过孔包括以下步骤：
在所述半导体基板的所述第一表面中将环形沟槽蚀刻到所述基板的所述第一表面之下的深度d，其小于通过所述第一表面和相对所述第一表面的所述基板的第二表面所限定的所述基板的厚度，其中所述环形沟槽围绕基板材料的内芯；
形成第一绝缘层以使用第一绝缘材料填充所述环形沟槽并覆盖所述基板的所述第一表面；以及
构图在所述基板的所述第一表面上形成的所述第一绝缘层以暴露所述基板材料的内芯；以及
向下蚀刻所述基板材料的内芯到所述基板的所述第一表面之下的所述深度d以形成所述过孔，其中由所述第一绝缘材料形成所述侧壁表面上的所述绝缘层，并且其中由基板材料限定所述过孔的所述封闭端的表面。
3.根据权利要求2的方法，还包括在所述第一绝缘层和所述封闭端表面之上形成保形导电衬里，其中所述导电衬里包括作为所述种子层的所述第一导电材料。
4.根据权利要求3方法，其中填充所述过孔包括以下步骤：
在相对所述第一表面的所述半导体基板的所述第二表面上形成电接触；
通过将所述镀敷电流施加到所述电接触进行所述电镀敷工艺以用铜材料填充所述过孔，
其中所述第一绝缘层阻止镀敷电流从所述基板流动通过所述基板的所述第一表面和所述基板的侧壁。
5.根据权利要求4的方法，还包括：
凹入所述基板的所述第二表面以暴露在所述过孔的所述封闭端处形成的所述侧壁绝缘层和导电衬里层；以及
在所述基板的所述凹入的第二表面上形成第二绝缘层。
6.根据权利要求1的方法，其中形成所述过孔包括以下步骤：
在所述半导体基板的所述第一表面中将封闭端过孔蚀刻到所述基板的所述第一表面之下的深度d，其小于通过所述第一表面和相对所述第一表面的所述基板的第二表面所限定的所述基板的厚度；
形成第一绝缘层以用第一绝缘材料覆盖所述基板的所述第一表面和所述过孔的侧壁和封闭端表面；
将载体基板接合到接近所述过孔的开放端的所述半导体基板的所述第一表面；
向下凹入所述半导体基板的所述第二表面到所述过孔的所述封闭端以在凹入的第二表面上开放所述过孔；以及
在所述半导体基板的所述凹入的第二表面之上形成保形导电衬里以给所述绝缘层和通过所述载体基板材料的表面所限定的所述过孔的第二封闭端表面加衬里，其中所述导电衬里包括作为所述种子层的所述第一导电材料。
7.根据权利要求6的方法，其中填充所述过孔包括以下步骤：
在接合到所述半导体基板的相对所述载体基板的第一表面的所述载体基板的表面上形成电接触；
通过将镀敷电流施加到所述电接触进行所述电镀敷工艺以用铜材料在所述种子层处开始填充所述过孔，
其中所述第一绝缘层阻止镀敷电流从所述载体基板流动通过所述半导体基板和所述基板中的所述过孔的所述侧壁。
8.根据权利要求7的方法，还包括：
在所述半导体基板的凹入的第二表面上形成互连结构；以及
去除所述载体基板以暴露所述导电过孔的端。
9.根据权利要求1的方法，其中形成所述过孔包括以下步骤：
在所述半导体基板的所述第一表面之上形成第一绝缘层；
蚀刻所述第一绝缘层和半导体基板以在所述半导体基板的所述第一表面中将封闭端过孔形成到所述基板的所述第一表面之下的深度d，其小于通过所述第一表面和相对所述第一表面的所述基板的第二表面所限定的所述基板的厚度；
形成第二绝缘层以用第二绝缘材料覆盖所述基板的所述第一表面和所述过孔的侧壁和封闭端表面；
进行各向异性蚀刻以从所述过孔的所述封闭端表面去除所述第二绝缘材料；以及
在所述半导体基板的所述第一表面之上形成保形导电衬里以使用作为在所述过孔的所述封闭端上的种子层的第一导电材料给所述过孔侧壁上的所述第二绝缘层加衬里并给所述过孔的所述封闭端表面加衬里。
10.根据权利要求9的方法，其中填充所述过孔包括以下步骤：
在相对所述第一表面的所述半导体基板的所述第二表面上形成电接触；
通过将所述镀敷电流施加到所述电接触进行所述电镀敷工艺以用铜材料从所述封闭端处的所述种子层开始填充所述过孔；
其中所述第一和第二绝缘层分别地阻止镀敷电流从所述基板流动通过所述基板的所述第一表面和所述基板的侧壁。
11.根据权利要求10的方法，还包括：
在所述半导体基板的所述第一表面上形成互连结构；以及
凹入所述半导体基板的所述第二表面以暴露所述导电过孔的端。
12.根据权利要求1的方法，其中形成所述过孔包括以下步骤：
在所述半导体基板的所述第一表面中将封闭端过孔蚀刻到所述基板的所述第一表面之下的深度d，其小于通过所述第一表面和相对所述第一表面的所述基板的第二表面所限定的所述基板的厚度；
形成第一绝缘层以用第一绝缘材料覆盖所述基板的所述第一表面和所述过孔的侧壁和封闭端表面；
在所述基板的所述第一表面之上形成保形导电衬里以给所述绝缘层和所述过孔的第二封闭端表面加衬里；
用牺牲材料填充所述过孔；
向下平坦化所述基板的所述第一表面到在所述基板的所述第一表面上的所述导电衬里层；
在所述平坦化表面之上形成第二导电材料层；
将载体基板接合到在所述半导体基板的所述第一表面上的所述第二导电材料；
在所述载体基板之上淀积第三导电材料层与所述第二导电材料层电接触；
向下凹入所述半导体基板的所述第二表面到所述过孔的所述封闭端以在凹入的第二表面上开放所述过孔；以及
去除在所述过孔中的所述牺牲材料。
13.根据权利要求12的方法，其中填充所述过孔包括以下步骤：
通过施加所述镀敷电流到所述第三导电材料层进行所述电镀工艺以用铜材料在通过被所述过孔暴露的所述第二导电材料层的一部分所限定的在过孔的封闭端处的所述种子层处开始填充所述过孔；
其中所述第一绝缘层阻止镀敷电流从所述载体基板流动通过所述半导体基板和所述基板中的所述过孔的所述侧壁。
14.根据权利要求7的方法，还包括：
在所述半导体基板的所述凹入的第二表面上形成互连结构；以及
去除所述载体基板以暴露所述导电过孔的端。
15.根据权利要求1的方法，其中所述导电过孔是在所述第一表面和相对所述第一表面的所述基板的第二表面之间延伸的通孔结构，其中所述通孔结构的宽度或直径为约0.5微米到约10微米，并且其中所述通孔结构的高度小于约10微米。
16.根据权利要求1的方法，其中所述导电过孔是在所述第一表面和相对所述第一表面的所述基板的第二表面之间延伸的通孔结构，其中所述通孔结构的宽度或直径为约0.5微米到约10微米，并且其中所述通孔结构的高度大于约300微米。
17.根据权利要求1的方法，其中所述导电过孔是环形或矩形的。
18.根据权利要求1的方法，还包括形成保形阻挡层以给所述过孔的内表面加衬里。
19.根据权利要求18的方法，其中所述保形阻挡层包括通过PVD、CVD、或ALD形成的TaN。
20.根据权利要求18的方法，其中所述阻挡层和种子层包括用作阻挡层和粘附层的单层材料。
21.根据权利要求18的方法，其中所述种子层由具有约50到约300埃的厚度的铜形成，并且其中所述阻挡层由具有约10到约200埃的厚度的TaN层和具有约10埃到约200埃的厚度的Ta层形成。
22.一种半导体器件，包括：
硅载体基板，其包括具有在体半导体基板的第一与第二表面之间的厚度t的平面体基板，以及通过在所述体基板的所述第一与第二表面之间的所述体半导体基板而形成的导电通孔阵列，
其中所述导电通孔具有无缝的内导体芯，以及
其中所述导电通孔具有小于约8∶1的纵横比(过孔高度比直径)，其中所述导电通孔结构具有约0.5微米到约10微米的宽度或直径以及约10微米或更小的高度。
23.根据权利要求22的半导体器件，其中每个所述导电通孔包括给通过所述体基板形成的过孔加衬里的阻挡层和粘附层以及用导电材料填充的内芯。
24.根据权利要求22的半导体器件，还包括：
互连结构，其包括在所述体基板的所述第一表面上形成的电耦合到所述导电通孔的第一端部分的一层或多层金属化；
多个电接触，其形成在所述体基板的所述第二表面上的所述导电通孔的第二端部分上。
25.根据权利要求24的半导体器件，还包括机械或电耦合到所述互连结构的一个或多个集成电路芯片。
26.一种半导体器件，包括：
硅载体基板，其包括具有在体半导体基板的第一与第二表面之间的厚度t的平面体基板，以及通过在所述体基板的所述第一与第二表面之间的所述体半导体基板而形成的导电通孔阵列，
其中所述导电通孔具有无缝的内导体芯，以及
其中所述导电通孔具有约30∶1或更大的纵横比，其中所述导电通孔结构具有约0.5微米到约10微米的宽度或直径以及约300微米或更大的高度。
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