CN101162716A - 具有内置式电子元件的基板及其制造方法 - Google Patents

具有内置式电子元件的基板及其制造方法 Download PDF

Info

Publication number
CN101162716A
CN101162716A CNA2007101525666A CN200710152566A CN101162716A CN 101162716 A CN101162716 A CN 101162716A CN A2007101525666 A CNA2007101525666 A CN A2007101525666A CN 200710152566 A CN200710152566 A CN 200710152566A CN 101162716 A CN101162716 A CN 101162716A
Authority
CN
China
Prior art keywords
resin bed
electronic component
substrate
conductive pattern
built
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101525666A
Other languages
English (en)
Inventor
山野孝治
町田洋弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Co Ltd filed Critical Shinko Electric Co Ltd
Publication of CN101162716A publication Critical patent/CN101162716A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0191—Dielectric layers wherein the thickness of the dielectric plays an important role
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0206—Materials
    • H05K2201/0209—Inorganic, non-metallic particles
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

本发明公开一种具有内置式电子元件的基板，该基板包括：基板，其上形成有第一导电图案；电子元件，其安装在所述基板上；绝缘层，其通过堆叠多个树脂层而形成，所述多个树脂层包括用于调整硬度的不同添加比例的添加材料；第二导电图案，其形成于所述绝缘层上；以及导电柱极，其用于将所述第一导电图案与所述第二导电图案连接。

Description

具有内置式电子元件的基板及其制造方法
技术领域
本发明涉及具有内置式电子元件的基板(以下简称为“电子元件内置式基板”)以及用于制造具有内置式电子元件的基板的方法，该内置式电子元件包括半导体芯片或例如电容器、电阻器和电感器等无源元件。
背景技术
例如，关于包括例如半导体芯片等电子元件的所谓电子元件内置式基板，已经提出了各种结构。例如，通常使用例如环氧基树脂材料或聚酰亚胺基树脂材料等树脂材料作为其中嵌入电子元件(半导体芯片)的绝缘层的材料。
例如，电子元件内置式基板大致具有这样的结构，即：安装在基板(其上形成导电图案)上的电子元件嵌入由树脂材料形成的绝缘层中，并且例如电极片和配线等导电图案形成于绝缘层上。
作为电子元件下层的在基板上形成的导电图案和作为电子元件上层的在绝缘层上形成的导电图案借助于在绝缘层中形成的预定导电材料连接在一起。
参考专利文献1(未经审查的日本专利公开No.2006-195918)的内容，在此以引用的方式并入本文。
然而，在上述电子元件内置式基板中，嵌入电子元件的绝缘层必须形成为较厚。因此，会存在这样的情况，即：出现电子元件内置式基板的可靠性降低的问题。
例如，当仅在基板的安装电子元件的一侧形成用于嵌入电子元件的厚绝缘层时，作用于基板上的应力在基板的前侧和后侧之间变得不平衡，从而导致基板翘曲。这样，在形成于基板上的导电图案或形成于绝缘层上的导电图案中会出现问题，而这又会导致电子元件内置式基板的可靠性降低。
如同半导体芯片的情况一样，某些电子元件由于工作而产生热量。因此，在嵌入这种电子元件的绝缘层中出现热循环。当绝缘层由于这种热循环而重复膨胀和收缩时，在形成于基板上的导电图案或形成于绝缘层上的导电图案中会出现问题，而这又会导致电子元件内置式基板的可靠性降低。
发明内容
本发明的示例性实施例提供一种具有内置式电子元件的基板及用于制造这种具有内置式电子元件的基板的方法。
本发明的示例性实施例提供一种具有内置式电子元件的基板以及用于制造具有这种内置式电子元件的基板的方法，该基板具有优良的可靠性，并且其中电子元件嵌入绝缘层中。
根据本发明的第一方面，一种具有内置式电子元件的基板包括：基板，其上形成有第一导电图案；
电子元件，其安装在所述基板上；
绝缘层，其通过堆叠多个树脂层而形成，所述多个树脂层包括用于调整硬度的不同添加比例的添加材料；
第二导电图案，其形成于所述绝缘层上；以及
柱状导电电极，其用于将所述第一导电图案与所述第二导电图案连接。
根据本发明，可以提高通过将电子元件嵌入绝缘层中而形成的具有内置式电子元件的基板的可靠性。
根据本发明的第二方面，一种用于制造具有内置式电子元件的基板的方法包括：
第一步骤，即：将电子元件安装在基板上，在所述基板上形成有第一导电图案；
第二步骤，即：由多个树脂层形成绝缘层，并形成与所述第一导电图案连接的柱状导电电极，所述多个树脂层包括不同添加比例的添加材料；以及
第三步骤，即：在所述绝缘层上形成与所述柱状电极连接的第二导电图案。
根据本发明，可以制造出具有内置式电子元件的基板，该基板表现出优良的可靠性，并且其中电子元件嵌入绝缘层中。
本发明可以提供一种具有内置式电子元件的基板以及用于制造这种具有内置式电子元件的基板的方法，该基板具有优良的可靠性，并且其中电子元件嵌入绝缘层中。
可以从以下详细说明、附图和权利要求书中明显看出其它特征和优点。
附图说明
图1是示出本发明第一实施例的具有内置式电子元件的基板的视图；
图2A是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤1)；
图2B是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤2)；
图2C是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤3)；
图2D是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤4)；
图2E是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤5)；
图2F是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤6)；
图2G是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤7)；
图2H是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤8)；
图2I是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤9)；
图2J是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤10)；
图2K是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤11)；
图2L是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤12)；
图2M是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤13)；
图2N是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤14)；以及
图2O是示出用于制造第一实施例的具有内置式电子元件的基板的方法的视图(步骤15)。
具体实施方式
本发明的具有内置式电子元件的基板(以下简称为“电子元件内置式基板”)包括：基板，其上形成有第一导电图案；电子元件，其安装在该基板上；绝缘层，其中嵌入该电子元件，并且该绝缘层通过堆叠多个树脂层而形成，该多个树脂层包括用于调整硬度的不同添加比例(添加率)的添加材料；第二导电图案，其形成于该绝缘层上；以及柱状导电电极，其用于将该第一导电图案与该第二导电图案连接。
具体来说，上述电子元件内置式基板的特征在于，嵌入电子元件的绝缘层通过堆叠多个树脂层而形成，该多个树脂层包括用于调整硬度的不同添加比例的添加材料。这样，由于堆叠包括不同添加比例的添加材料的多个树脂层，而不是仅仅增加向树脂层添加的添加材料的量，因此防止了绝缘层的翘曲和膨胀/收缩，从而提高了电子元件内置式基板的可靠性。此外，如下所述，可以产生这样的优点，即：便于形成导电图案和柱状导电电极。
例如，通常使用称为填料的添加材料作为用于控制树脂层硬度的添加材料。填料通常由包含称为硅石的SiO2作为主要成份的颗粒形成。例如树脂的纵向弹性模量(以下称为“弹性模量”)  等硬度或热膨胀系数根据树脂中填料的添加比例来调整。
可以使用通过增大例如填料等添加材料的添加比例以使树脂层变硬的方法来防止树脂层的翘曲或变形。然而，当增大填料含量的添加比例时，树脂层的弹性模量变大，热膨胀系数变小。
然而，当树脂层中添加材料的添加比例变得过大时，可以防止翘曲或变形，但是会存在这样的情况，即：添加材料造成与导电图案或柱状导电电极的形成有关的问题。例如，当树脂层中添加材料的添加比例变得过大时，在对树脂层进行非电解镀的过程中会遇到困难。因此，利用非电解镀的半加成法产生这样的问题，即：在形成导电图案或柱状导电电极的过程中会遇到困难。
半加成法是这样的方法，其借助于例如非电解镀法形成种晶层并且随后把该种晶层作为供电层借助于电解镀在该种晶层上形成导电图案或柱状导电电极。为了进行导电图案的图案化，基本要求是在种晶层上形成抗蚀图案并进行电解镀。
例如，当形成种晶层时，使用溅射技术也是可行的。由于溅射技术需要用于在内部产生减压的处理容器或具有等离子体产生部件的昂贵装置，而这又增加了制造电子元件内置式基板的成本，因而这种方法不现实。
因此，在本发明中，嵌入电子元件的绝缘层通过堆叠多个树脂层而形成，该多个树脂层包括用于调整硬度的不同添加比例的添加材料。因此，例如，绝缘层可以形成为多层结构，该多层结构由包括高添加比例的添加材料的硬树脂层和包括低添加比例的添加材料并能够进行非电解镀的树脂层构成。
例如，首先，在第一导电图案上较薄地形成包括低添加比例的添加材料的第一树脂层，从而能够借助于半加成法在该第一树脂层上形成柱状导电电极。该柱状电极用于将电子元件的下部导电图案(第一导电图案)与电子元件的上部导电图案(第二导电图案)连接。
在第一树脂层上较厚地形成其中嵌入柱状电极并具有高添加比例的添加材料的第二树脂层，这能够防止绝缘层的翘曲或变形。
在第二树脂层上(在第二导电图案一侧)较薄地形成包括低添加比例的添加材料的第三树脂层，从而能够借助于半加成法在该第三树脂层上形成与柱状电极连接的第二导电图案。
添加材料不限于填料。例如，也可以使用玻璃织物纤维(包含SiO2作为主要成份)。
下面将参照附图说明电子元件内置式基板的构造和用于制造该基板的实例方法。
[第一实施例]
图1是示意性示出本发明第一实施例的具有内置式电子元件的基板(以下称为“电子元件内置式基板”)的横截面视图。参照图1，本发明的电子元件内置式基板400一般具有这样的结构，即：在配线板100上安装有多个电子元件(例如半导体芯片)301，并且电子元件301嵌入绝缘层200中。
此外，在该结构中，在配线板100中以及在绝缘层200下方形成的导电图案(第一导电图案)106和在绝缘层200上形成的导电图案(第二导电图案)202借助于绝缘层200中由导电材料形成的柱极(柱状电极)201电连接。此外，在导电图案202上(在绝缘层200上方的层中)安装有多个电子元件305。
在上述构造中，首先描述配线板100。配线板100具有这样的结构，即：在芯部基板101的两侧形成有多层配线。在芯部基板101的后侧(与安装电子元件的一侧相反的一侧)形成有与穿透芯部基板101的导通塞102连接的导电图案109。
此外，绝缘层108A形成为覆盖导电图案109。与导电图案109连接的导电图案110形成为这样，即：导电图案110的一部分(导通塞)被绝缘层108A覆盖，并且导电图案110的其它部分(图案化配线)通过绝缘层108A露出。
同样，绝缘层108B形成为覆盖通过绝缘层108A露出的导电图案110。与导电图案110连接的导电图案111形成为这样，即：导电图案111的一部分(导通塞)被绝缘层108B覆盖，并且导电图案111的其它部分(图案化配线)通过绝缘层108B露出。
在绝缘层108上依次堆叠有全部具有开口部分的阻焊层112、绝缘层113和阻焊层114，并且在通过开口部分露出的导电图案111上形成有焊料凸点115。由于形成有焊料凸点115，电子元件内置式基板400与例如母板等连接对象的连接变得容易。
在芯部基板101的前侧(安装电子元件的一侧)形成有与导通塞102连接的导电图案104。
此外，绝缘层103A形成为覆盖导电图案104。与导电图案104连接的导电图案105形成为这样，即：导电图案105的一部分(导通塞)被绝缘层103A覆盖，并且导电图案105的其它部分(图案化配线)通过绝缘层103A露出。
同样，绝缘层103B形成为覆盖通过绝缘层103A露出的导电图案105。与导电图案105连接的导电图案106形成为这样，即：导电图案106的一部分(导通塞)被绝缘层103B覆盖，并且导电图案106的其它部分(图案化配线)通过绝缘层103B露出。
此外，在绝缘层103上堆叠有具有多个开口部分的阻焊层107。由导电材料形成的柱极201和电子元件301与通过开口部分露出的导电图案106连接。在这种情况下，电子元件301通过倒装结合方法经由凸点302和焊料层303与导电图案106连接。
电子元件301和柱极201嵌入绝缘层200中。此外，与柱极201连接的导电图案202形成为这样，即：导电图案202的一部分嵌入绝缘层200中，并且导电图案202的另一部分在绝缘层200上露出。具体来说，导电图案202形成为具有以嵌入方式形成于绝缘层200中的导通塞202A和形成于绝缘层200上的图案化配线202B。
此外，绝缘层204和阻焊层205堆叠为覆盖导电图案202。此外，与导电图案202连接的导电图案203形成为这样，即：导电图案203的一部分嵌入绝缘层204中，并且导电图案203的另一部分在绝缘层204上露出。具体来说，导电图案203形成为具有以嵌入方式形成于绝缘层204中的导通塞203A和形成于绝缘层204上的图案化配线203B。
此外，阻焊层205形成为具有多个开口部分。多个电子元件305(例如半导体芯片或诸如电容器、电阻器和电感器等无源元件)借助于凸点306安装在通过多个开口部分露出的导电图案203上。
本实施例的电子元件内置式基板400的特征在于，其中嵌入电子元件301和柱极201的绝缘层200通过堆叠多个树脂层而形成，该多个树脂层包括用于调整硬度的不同添加比例的添加材料(以下将“添加材料的添加比例”简述为“添加比例”)。
例如，绝缘层200具有这样的结构，即：树脂层200A、200B和200C依次堆叠。具体来说，绝缘层200作为树脂层200B形成于树脂层200A和树脂层200C之间的结果而形成，树脂层200A形成于导电图案(第一导电图案)106上，导电图案(第二导电图案)202形成于树脂层200C上。树脂层200B的添加比例高于树脂层200A和树脂层200C的添加比例。
绝缘层200具有这样的多层结构，即：具有较高添加比例的硬树脂层200B夹在具有较低添加比例并能够进行非电解镀的树脂层200A和200C之间。
在上述结构中，作为绝缘层200的多层结构的芯部，树脂层200B的添加比例高于树脂层200A和200C的添加比例。因此，树脂层200B的弹性模量高于树脂层200A和200C的弹性模量，但是树脂层200B的热膨胀系数小于树脂层200A和200C的热膨胀系数。因此，由于形成树脂层200B，防止了绝缘层200的翘曲以及由热膨胀或收缩而导致的变形，并且提高了电子元件内置式基板的可靠性。
分别形成于树脂层200B上面和下面的树脂层200A和200C的添加比例小于树脂层200B的添加比例。因此，树脂层200A和200C的弹性模量小于树脂层200B的弹性模量，但是树脂层200A和200C的热膨胀系数大于树脂层200B的热膨胀系数。树脂层200A和200C能够进行非电解镀，并且对于树脂层200A和200C来说，通过结合采用非电解镀和电解镀的半加成法，便于形成导电柱极和导电图案。
例如，在形成其中嵌入电子元件301的绝缘层200时，较薄地形成具有低添加比例的树脂层200A。结果，可以借助于半加成法在树脂层200A上形成导电柱极201。
接下来，在树脂层200A上较厚地形成其中嵌入柱极201并具有高添加比例的树脂层200B。树脂层200B具有防止整个绝缘层200翘曲或变形的功能。因而，防止发生柱极201的断裂，而这又提高了柱极201的电连接的可靠性。
在树脂层200B上较薄地形成具有低添加比例的树脂层200C。结果，能够通过半加成法在树脂层200C上形成与柱极201连接的导电图案202。
例如，称为填料的基于二氧化硅的物质(包含SiO2作为主要成份)用作添加材料。然而，添加材料不限于上述填料，而是可以使用各种物质。例如，还可以使用包括氧化铝(Al2O3)作为主要成份的填料或包括树脂作为主要成份的填料，该树脂在例如弹性模量等特性方面与构成绝缘层的树脂不同。玻璃织物纤维(包括SiO2作为主要成份)也可以用作添加材料。
树脂层200A形成为覆盖电子元件301(例如利用硅形成的半导体芯片)。因此，表现出对硅的优良附着力的树脂层200A是优选的。优选的是，树脂层200A的添加比例比树脂层200C的添加比例高，从而使得能够进行非电解镀，并且对硅的附着力适当。
通过使用玻璃织物纤维作为树脂层200A的添加材料来减小基板的热膨胀系数，从而增强硅和树脂层200A之间的附着力。因此，优选的是，使用玻璃织物纤维作为树脂层200A的添加材料。
在绝缘层200中，树脂层200B优选形成为厚于树脂层200A和200C。在这种情况下，可以有效地防止绝缘层200的翘曲和变形。
例如，作为绝缘层200的构造实例，下列构造是优选的。下面提供的数值仅仅是实例，本发明不限于这些数值。树脂层200A由环氧树脂形成，以便具有约40％到60％的添加比例(玻璃织物纤维)、约10GPa到15GPa的弹性模量和约15ppm到30ppm的热膨胀系数。
树脂层200B由环氧树脂形成，以便具有100μm到150μm的厚度、约80％到90％的添加比例(基于二氧化硅的填料)、约15GPa到20GPa的弹性模量和约7ppm到12ppm的热膨胀系数。
树脂层200C由环氧树脂形成，以便具有30μm到40μm的厚度、约20％到35％的添加比例(基于二氧化硅的填料)、约2GPa到5GPa的弹性模量和约30ppm到50ppm的热膨胀系数。
现在，将参照图2A至2O说明用于制造电子元件内置式基板400的方法实例。在附图中，给前面已描述的部件指定相同的附图标记，并且省略对这些部件的重复说明。
在图2A所示步骤中，制备已经参照图1说明的配线板100，其中形成有芯部基板101、导通塞102、导电图案104、105、106、109、110和111、绝缘层103和108以及阻焊层107和112。已经预先在阻焊层107中形成了多个开口部分107A，从而使导电图案106的一部分露出。
可以借助于已知的增层法制造配线板100。此外，该基板不限于增层基板，也可以使用另外的印刷配线板。
在图2B所示步骤中，在导电图案106的通过开口部分107A露出的部分上形成初始焊料层(焊料凸点)303。
接下来，在图2C所示步骤中，通过倒装结合方法，将其上由例如由金形成的凸点302的电子元件301与导电图案106连接。在这种情况下，利用例如加热法、超声波法等方法，借助于焊料层303将凸点302与导电图案106电连接。此外，将由液态树脂材料形成的底部填料304填充在电子元件301和阻焊层107之间。在这种情况下，也可以安装例如电容器、电阻器或电感器等电子元件，以便与导电图案106连接。
在图2D所示步骤中，利用例如CO2激光器或UV-YAG激光器，在阻焊层107中形成开口部分107B，从而露出导电图案106的一部分。在图2A所示步骤中，也可以与开口部分107A同时形成开口部分107B。
在图2E所示步骤中，通过例如层压树脂膜或涂抹液态树脂，使前述树脂层200A形成为覆盖阻焊层107和电子元件301。优选这样选择树脂层200A的添加比例，即：使得能够在随后的步骤中进行与半加成法有关的处理(非电解镀)，并增强树脂层200A对电子元件301的附着力。使用填料作为添加材料也是可行的，但是使用玻璃织物纤维是优选的，因为这可以增强树脂层200A对电子元件301的附着力。
在这一步骤中形成的树脂层200A的添加比例小于在随后的步骤中形成的树脂层200B的添加比例，但是大于树脂层200C的添加比例。因此，树脂层200A的弹性模量小于树脂层200B的弹性模量，但是大于树脂层200C的弹性模量。此外，树脂层200A的热膨胀系数大于树脂层200B的热膨胀系数，但是小于树脂层200C的热膨胀系数。
在图2F所示步骤中，利用例如CO2激光器或UV-YAG激光器，在树脂层200A中形成开口部分107C，从而使导电图案106的一部分露出。也可以在前述图2D所示步骤中不形成开口部分107B，而在图2F所示步骤中形成穿透阻焊层107和树脂层200A的开口部分107C。
在图2G所示步骤中，对基板进行用于粗化树脂层200A的表面的化学处理(去污处理)，以便便于进行非电解镀。由于在湿法处理时，树脂层200A保护电子元件301，因而可以防止由例如基于高锰酸盐的化学制品对电子元件301的损坏所带来的影响。具体来说，树脂层200A还具有保护电子元件301的功能。
借助于非电解镀，在通过去污处理而粗化的树脂层200A的表面上形成由铜构成的种晶层201a。在这一步骤中，树脂层200A的添加比例选择为使得可以在树脂层200A上进行非电解镀。此外，对树脂层200A进行了去污处理，从而可以容易地形成种晶层201a。在这一步骤中，由于用树脂层200A覆盖电子元件301，因而防止电子元件301暴露于电镀液。
接下来，在图2H所示步骤中，通过层压树脂膜或涂抹液态树脂形成抗蚀层。通过光刻使抗蚀层图案化，从而形成抗蚀图案201b，该抗蚀图案具有与开口部分107C对应的开口部分201c。
在图2I所示步骤中，通过电解镀(半加成法)形成由铜构成的柱极201，以填充开口部分201c，在电解镀过程中，把前面形成的种晶层201a作为供电层。在这一步骤中形成的柱极201的特征在于，与通过共形电镀和生长由现有技术导通孔的内壁面形成的导通塞相比，其具有更高的硬度和更高的连接可靠性。
在形成柱极201之后去除抗蚀图案201b，并通过蚀刻去除露出的种晶层201a。
在图2J所示步骤中，通过例如层压树脂膜或涂抹液态树脂，在树脂层200A上形成前述树脂层200B。优选使树脂层200B的添加比例较大，以便防止绝缘层200的翘曲或变形。此外，基于二氧化硅的填料可以用作添加材料。
使在这一步骤中形成的树脂层200B在添加比例方面大于在随后的步骤中形成的树脂层200C以及树脂层200A。树脂层200B在弹性模量方面大于树脂层200A和200C，但是在热膨胀系数方面小于树脂层200A和200C。树脂层200B优选在厚度方面大于树脂层200A和200C。根据需要，也可以通过研磨来使树脂层200B的表面平坦化，从而使各个柱极201的末端露出。
在图2K所示步骤中，通过例如层压树脂膜或涂抹液态树脂，在树脂层200B上形成前述树脂层200C。优选的是，选择树脂层200C的添加比例使得在随后的步骤中可以进行与半加成法有关的处理(非电解镀)。此外，基于二氧化硅的填料可以用作添加材料。
使在这一步骤中形成的树脂层200C在添加比例方面小于树脂层200A和200B。此外，树脂层200C在弹性模量方面小于树脂层200A和200B，但是在热膨胀系数方面大于树脂层200A和200B。
具体来说，在这一步骤中形成的树脂层200C以这样的方式形成，即：使得容易进行预期作为与半加成法有关的处理的非电解镀。
接下来，利用例如CO2激光器或UV-YAG激光器，在树脂层200C中形成开口部分200d，从而使柱极201的末端的一部分露出。
接下来，在图2L所示步骤中，根据需要，进行用于粗化树脂层200C的表面的去污处理。在粗化的树脂层200C的表面上形成由铜构成的种晶层202c。在这一步骤中，树脂层200C的添加比例选择为使得可以进行非电解镀。此外，可以通过去污处理容易地形成种晶层202c。
在图2M所示步骤中，通过电解镀(半加成法)，由导通塞202A和图案化配线202B形成导电图案202，在电解镀过程中，把前面形成的种晶层202c作为供电层。
在形成导电图案202时，通过光刻在种晶层202c上形成抗蚀图案。接下来，通过电解镀形成与柱极201连接的导通塞202A和与导通塞202A连接的图案化配线202B，在电解镀过程中，把该抗蚀图案作为掩模。在电解镀之后去除抗蚀图案，并通过蚀刻去除因此而露出的种晶层202c，从而形成图2M所示的结构。
在图2N所示步骤中，重复与图2L至2M所示步骤有关的处理，从而形成绝缘层204和导电图案203，绝缘层204覆盖导电图案202，导电图案203与导电图案202连接，并由导通塞203A和图案化配线203B形成。即使在这一步骤中，如同在图2L至2M所示步骤中一样，也可以采用半加成法，半加成法是通过非电解镀形成种晶层的步骤与将该种晶层作为供电层进行电解镀的步骤的组合。
此外，除了绝缘层204之外，还可以形成绝缘层113，绝缘层113堆叠在阻焊层112上，并具有与阻焊层112的开口部分对应的开口部分。
在图2O所示步骤中，在绝缘层204上形成具有开口部分205A的阻焊层205。开口部分205A形成为使导电图案203的一部分露出。
此外，除了阻焊层205之外，还可以形成阻焊层114，阻焊层114堆叠在绝缘层113上，并具有与绝缘层113的开口部分对应的开口部分。
此外，如图1所示，通过倒装结合方法，经由焊料形成的凸点306，将电子元件305与导电图案203连接。根据需要，在露出的导电图案111中形成焊料凸点115，从而能够制造出图1所示的电子元件内置式基板400。
在电子元件内置式基板的实际制造过程中，利用单个基板形成多个电子元件内置式基板(即图1中示意性示出的结构)，并在随后的步骤中将该基板切割成小块。在本实施例(如图2A至2O所示)中，通过以形成一个电子元件内置式基板的区域为例，用图示法示出并说明形成多个电子元件内置式基板的基板。
上述制造方法的特征在于，通过依次堆叠多个树脂层200A、200B和200C来形成其中嵌入电子元件301的绝缘层200，该多个树脂层包括用于调整硬度的不同添加比例的添加材料。因此，可以利用半加成法(包括非电解镀)制造电子元件内置式基板，该电子元件内置式基板可以防止由于热循环而产生的翘曲或变形的影响，并表现出优良的可靠性。
已经参照优选实施例对本发明进行了说明。然而，本发明不限于上述具体实施例，而是容许在所附权利要求所限定的要旨范围内进行各种修改或变化。
例如，其上安装电子元件301的配线板不限于增层配线板，也可以使用另外的印刷配线板。此外，在电子元件301上方形成的配线层的数目也可以进行各种变化。
根据本发明，可以提供一种电子元件内置式基板以及用于制造该电子元件内置式基板的方法，该基板表现出优良的可靠性，并且其中借助于绝缘层嵌入电子元件。
本申请要求2006年10月11日向日本专利局提交的日本专利申请No.2006-277896的优先权。该优先权申请通过引用的方式整体并入本文。

Claims (10)

1.一种具有内置式电子元件的基板，包括：
基板，其上形成有第一导电图案；
电子元件，其安装在所述基板上；
绝缘层，其通过堆叠多个树脂层而形成，所述多个树脂层包括不同添加比例的添加材料；
第二导电图案，其形成于所述绝缘层上；以及
柱状导电电极，其用于将所述第一导电图案与所述第二导电图案连接。
2.根据权利要求1所述的具有内置式电子元件的基板，其中，
所述添加材料包括SiO2作为主要成份。
3.根据权利要求1或2所述的具有内置式电子元件的基板，其中，
所述绝缘层包括：
第一树脂层，其形成于所述第一导电图案上；
第三树脂层，其上形成有所述第二导电图案；以及
第二树脂层，其形成于所述第一树脂层和所述第三树脂层之间，
并且，在所述添加材料的添加比例方面，所述第二树脂层大于所述第一树脂层和所述第三树脂层。
4.根据权利要求3所述的具有内置式电子元件的基板，其中，
在所述添加材料的添加比例方面，所述第一树脂层大于所述第三树脂层。
5.根据权利要求3所述的具有内置式电子元件的基板，其中，
添加到所述第一树脂层中的添加材料包括玻璃织物纤维。
6.一种用于制造具有内置式电子元件的基板的方法，包括：
第一步骤，其将电子元件安装在基板上，在所述基板上形成有第一导电图案；
第二步骤，其由多个树脂层形成绝缘层，并形成与所述第一导电图案连接的柱状导电电极，所述多个树脂层包括不同添加比例的添加材料；以及
第三步骤，其在所述绝缘层上形成与所述柱状电极连接的第二导电图案。
7.根据权利要求6所述的用于制造具有内置式电子元件的基板的方法，其中，
所述添加材料包括SiO2作为主要成份。
8.根据权利要求6或7所述的用于制造具有内置式电子元件的基板的方法，其中，
通过以下方式形成所述绝缘层：
形成第一树脂层，其形成于所述第一导电图案上；
形成第二树脂层，其形成于所述第一树脂层上；以及
形成第三树脂层，其形成于所述第二树脂层上，
并且，在所述添加材料的添加比例方面，所述第二树脂层大于所述第一树脂层和所述第三树脂层。
9.根据权利要求8所述的用于制造具有内置式电子元件的基板的方法，其中，
所述第二步骤包括如下步骤：
形成所述第一树脂层，并通过半加成法在所述第一树脂层上形成所述柱状电极；
形成其中嵌入所述柱状电极的所述第二树脂层；以及
形成所述第三树脂层，
并且，所述第三步骤包括通过半加成法在所述第三树脂层上形成所述第二导电图案。
10.根据权利要求8所述的用于制造具有内置式电子元件的基板的方法，其中，
添加到所述第一树脂层中的添加材料包括玻璃织物纤维。
CNA2007101525666A 2006-10-11 2007-10-11 具有内置式电子元件的基板及其制造方法 Pending CN101162716A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006277896A JP4906462B2 (ja) 2006-10-11 2006-10-11 電子部品内蔵基板および電子部品内蔵基板の製造方法
JP2006277896 2006-10-11

Publications (1)

Publication Number Publication Date
CN101162716A true CN101162716A (zh) 2008-04-16

Family

ID=39297600

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007101525666A Pending CN101162716A (zh) 2006-10-11 2007-10-11 具有内置式电子元件的基板及其制造方法

Country Status (5)

Country Link
US (1) US7994431B2 (zh)
JP (1) JP4906462B2 (zh)
KR (1) KR20080033069A (zh)
CN (1) CN101162716A (zh)
TW (1) TW200818440A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367321A (zh) * 2012-03-27 2013-10-23 英飞凌科技股份有限公司 芯片装置及形成芯片装置的方法
CN103681397A (zh) * 2012-09-14 2014-03-26 新科金朋有限公司 在载体上形成累积式互连结构用于在中间阶段的测试的半导体装置及方法
CN104105332A (zh) * 2013-04-12 2014-10-15 太阳诱电株式会社 电子元件内置基板
CN109073680A (zh) * 2016-05-06 2018-12-21 日本麦可罗尼克斯股份有限公司 多层布线基板和使用该多层布线基板的探针卡

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759212B2 (en) * 2007-12-26 2010-07-20 Stats Chippac, Ltd. System-in-package having integrated passive devices and method therefor
US8217514B2 (en) * 2008-04-07 2012-07-10 Stats Chippac Ltd. Integrated circuit packaging system with warpage control system and method of manufacture thereof
KR101009158B1 (ko) * 2008-07-03 2011-01-18 삼성전기주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
US8298914B2 (en) * 2008-08-19 2012-10-30 International Business Machines Corporation 3D integrated circuit device fabrication using interface wafer as permanent carrier
JP5477372B2 (ja) * 2009-03-11 2014-04-23 日本電気株式会社 機能素子内蔵基板、及びその製造方法、並びに電子機器
JP5483921B2 (ja) * 2009-04-22 2014-05-07 株式会社メイコー プリント基板の製造方法
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8786062B2 (en) 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
WO2011132274A1 (ja) * 2010-04-21 2011-10-27 株式会社メイコー 部品内蔵基板及びこれを用いた多層基板並びに部品内蔵基板の製造方法
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
CN103579128B (zh) * 2012-07-26 2016-12-21 碁鼎科技秦皇岛有限公司 芯片封装基板、芯片封装结构及其制作方法
US9443797B2 (en) 2012-09-14 2016-09-13 STATS ChipPAC Pte. Ltd. Semiconductor device having wire studs as vertical interconnect in FO-WLP
US9818734B2 (en) 2012-09-14 2017-11-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over a temporary substrate
KR20140078291A (ko) * 2012-12-17 2014-06-25 삼성전기주식회사 인쇄회로기판
JP2015028986A (ja) * 2013-07-30 2015-02-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US9893017B2 (en) 2015-04-09 2018-02-13 STATS ChipPAC Pte. Ltd. Double-sided semiconductor package and dual-mold method of making same
US10600748B2 (en) 2016-06-20 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US11211341B2 (en) * 2019-12-19 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabrcating the same
KR20220020018A (ko) 2020-08-11 2022-02-18 삼성전기주식회사 부품 패키지 및 이에 이용되는 인쇄회로기판

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61133696A (ja) * 1984-12-03 1986-06-20 日立化成工業株式会社 配線板の製造法
JPH01225196A (ja) * 1988-03-03 1989-09-08 Marcon Electron Co Ltd 積層混成集積回路の製造方法
JPH0486833A (ja) * 1990-07-31 1992-03-19 Toshiba Corp 画像形成装置
JP2000301534A (ja) * 1999-02-19 2000-10-31 Hitachi Chem Co Ltd プリプレグ、金属張積層板及びこれらを用いた印刷配線板
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
US6855892B2 (en) * 2001-09-27 2005-02-15 Matsushita Electric Industrial Co., Ltd. Insulation sheet, multi-layer wiring substrate and production processes thereof
JP2004221417A (ja) * 2003-01-16 2004-08-05 Casio Comput Co Ltd 半導体装置およびその製造方法
WO2004086833A1 (ja) * 2003-03-27 2004-10-07 Zeon Corporation プリント配線板、その製造方法及び支持体付き硬化性樹脂成形体
JP2006041438A (ja) * 2004-07-30 2006-02-09 Shinko Electric Ind Co Ltd 半導体チップ内蔵基板及びその製造方法
JP4792749B2 (ja) * 2005-01-14 2011-10-12 大日本印刷株式会社 電子部品内蔵プリント配線板の製造方法
JP4718192B2 (ja) 2005-01-17 2011-07-06 新光電気工業株式会社 リーダ／ライタ
JP3914239B2 (ja) * 2005-03-15 2007-05-16 新光電気工業株式会社 配線基板および配線基板の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367321A (zh) * 2012-03-27 2013-10-23 英飞凌科技股份有限公司 芯片装置及形成芯片装置的方法
CN103367321B (zh) * 2012-03-27 2016-02-10 英飞凌科技股份有限公司 芯片装置及形成芯片装置的方法
US9607966B2 (en) 2012-03-27 2017-03-28 Infineon Technologies Ag Chip arrangement
CN103681397A (zh) * 2012-09-14 2014-03-26 新科金朋有限公司 在载体上形成累积式互连结构用于在中间阶段的测试的半导体装置及方法
CN103681397B (zh) * 2012-09-14 2018-09-04 新科金朋有限公司 在载体上形成累积式互连结构用于在中间阶段的测试的半导体装置及方法
US11569136B2 (en) 2012-09-14 2023-01-31 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual-sided interconnect structures in FO-WLCSP
CN104105332A (zh) * 2013-04-12 2014-10-15 太阳诱电株式会社 电子元件内置基板
CN104105332B (zh) * 2013-04-12 2018-05-29 太阳诱电株式会社 电子元件内置基板
CN109073680A (zh) * 2016-05-06 2018-12-21 日本麦可罗尼克斯股份有限公司 多层布线基板和使用该多层布线基板的探针卡
CN109073680B (zh) * 2016-05-06 2021-01-05 日本麦可罗尼克斯股份有限公司 多层布线基板和使用该多层布线基板的探针卡

Also Published As

Publication number Publication date
TW200818440A (en) 2008-04-16
US20080089048A1 (en) 2008-04-17
JP2008098366A (ja) 2008-04-24
US7994431B2 (en) 2011-08-09
KR20080033069A (ko) 2008-04-16
JP4906462B2 (ja) 2012-03-28

Similar Documents

Publication Publication Date Title
CN101162716A (zh) 具有内置式电子元件的基板及其制造方法
TWI316836B (en) Power core devices and methods of making thereof
CN101128091B (zh) 元件嵌入式多层印刷线路板及其制造方法
US7102085B2 (en) Wiring substrate
US6764931B2 (en) Semiconductor package, method of manufacturing the same, and semiconductor device
CN102106198B (zh) 半导体装置及其制造方法
CN1882224B (zh) 配线基板及其制造方法
CN102037797B (zh) 印刷电路板及其制造方法
CN102026480A (zh) 刚挠性电路板及其制造方法
JP2008177554A (ja) 多層配線基板、及び多層配線基板埋込用の給電構造体
JP2008198999A (ja) 電子素子内蔵印刷回路基板及びその製造方法
KR101613388B1 (ko) 다층 배선판
CN102845141A (zh) 电路板以及电路板的制造方法
CN1976560B (zh) 使用焊膏凸块的基板和多层印刷电路板及其制造方法
KR101233047B1 (ko) 빌드업 기판
CN103167733B (zh) 印刷线路板及其制造方法
TW200304346A (en) Wiring board and method for producing the same
CN102598886A (zh) 电路板及其制造方法
KR100704922B1 (ko) 페이스트 범프를 이용한 인쇄회로기판 및 그 제조방법
JP2004095854A (ja) 多層配線基板
CN102281711A (zh) 叠层电路基板以及基板制造方法
US8354600B2 (en) Printed wiring board and electronic device
JP2008078573A (ja) 部品内蔵型多層プリント配線板
KR100657419B1 (ko) 인쇄회로기판 및 그 제조방법
JP2004228521A (ja) 配線基板およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20080416