KR20080033069A - 전자 부품 내장 기판 및 그 제조 방법 - Google Patents

전자 부품 내장 기판 및 그 제조 방법 Download PDF

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KR20080033069A
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다카하루 야마노
요시히로 마치다
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신꼬오덴기 고교 가부시키가이샤
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Abstract

전자 부품 내장 기판은 제 1 도전 패턴이 형성된 기판과, 기판에 실장된 전자 부품과, 경도(硬度)를 조정하기 위한 첨가제의 첨가율이 상이한 복수의 수지층이 적층되어 형성되는 절연층과, 절연층 상에 형성된 제 2 도전 패턴과, 제 2 도전 패턴에 제 1 도전 패턴을 접속시키는 도전성 포스트를 포함한다.
포스트(post), 비아, 시드층

Description

전자 부품 내장 기판 및 그 제조 방법{SUBSTRATE WITH BUILT-IN ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 칩 또는 커패시터, 저항, 및 인덕터 등의 수동 소자를 포함하는 전자 부품이 내장된 기판(이하, 간단하게 "전자 부품 내장 기판"이라 함)뿐만 아니라, 전자 부품이 내장된 기판의 제조 방법에 관한 것이다.
예를 들면, 반도체 칩 등의 전자 부품이 내장된 이른바 전자 부품 내장 기판과 관련하여, 이미 다양한 구조가 제안되었다. 예를 들면, 에폭시계 수지 재료 또는 폴리이미드계 수지 재료 등의 수지 재료가 전자 부품(반도체 칩)이 매설되는 절열층의 재료로서 일반적으로 이용된다.
예를 들면, 전자 부품 내장 기판은 개략적으로 도전 패턴이 형성된 기판 상에 실장된 전자 부품이 수지 재료로 형성된 절연층에 매설되고, 절연층 상에 전극 패드 및 배선 등의 도전 패턴이 형성되는 구조를 가진다.
전자 부품에 대해서 하부 층으로 역할하는 기판 상에 형성된 도전 패턴과, 전자 부품에 대해서 상부 층으로 역할하는 절연층 상에 형성된 도전 패턴은 절연층에 형성된 소정의 도전성 재료에 의해서 서로 접속된다.
[특허 문헌 1] 일본국 특허 공개 공보 제 2006-195918호
그러나, 상술한 전자 부품 내장 기판에서는, 전자 부품이 매설되는 절연층은 두껍께 형성되어야만 한다. 따라서, 전자 부품 내장 기판의 신뢰성이 저하되는 문제가 발생하는 경우가 있을 수 있다.
예를 들면, 전자 부품이 실장되는 기판의 한 측에만 전자 부품을 매설하는데 이용되는 두꺼운 절연층이 형성되면, 기판에 작용하는 응력이 기판의 전면측과 이면측 사이에서 불균형하게 되어서, 기판의 휨을 초래한다. 이로써, 기판 상에 형성된 도전 패턴 또는 절연층 상에 형성된 도전 패턴에 문제가 발생하여서, 전자 부품 내장 기판의 신뢰성이 저하되는 결과를 초래할 수 있다.
일부 전자 부품은 반도체 칩의 경우와 같이 동작으로 인해서 발열한다. 따라서, 이러한 전자 부품이 매설되는 절연층에는 열 사이클이 발생한다. 이러한 열 사이클로 인해서, 절연층이 팽창과 수축을 반복하면, 기판 상에 형성된 도전 패턴 또는 절연층 상에 형성된 도전 패턴에 문제가 발생하여서, 전자 부품 내장 기판의 신뢰성이 저하되는 결과를 초래할 수 있다.
본 발명의 예시적인 실시예는 전자 부품 내장 기판 및 전자 부품 내장 기판의 제조 방법을 제공한다.
본 발명의 예시적인 실시예는 양호한 신뢰성을 가지며 전자 부품이 절연층에 매설되는 전자 부품 내장 기판뿐만 아니라, 전자 부품 내장 기판의 제조 방법을 제공한다.
본 발명의 제 1 측면에 따르면, 전자 부품 내장 기판은 제 1 도전 패턴이 형성되는 기판과, 이 기판 상에 실장된 전자 부품과, 첨가제의 첨가율이 상이한 복수의 수지층을 적층하여서 형성된 절연층과, 절연층 상에 형성된 제 2 도전 패턴과, 제 1 도전 패턴을 제 2 도전 패턴에 접속시키는 도전성 원주형 전극을 포함한다.
본 발명에 따르면, 절연층에 전자 부품을 매설하여서 형성된 전자 부품 내장 기판의 신뢰성은 향상될 수 있다.
본 발명의 제 2 측면에 따르면, 전자 부품 내장 기판의 제조 방법은 제 1 도전 패턴이 형성된 기판 상에 전자 부품을 실장하는 제 1 공정과, 첨가제의 첨가율이 상이한 복수의 수지층으로 절연층을 형성하고 제 1 도전 패턴에 접속되는 도전성 원주형 전극을 형성하는 제 2 공정과, 절연층 상에 원주형 전극에 접속되는 제 2 도전 패턴을 형성하는 제 3 공정을 포함한다.
본 발명에 따르면, 양호한 신뢰성을 나타내며, 전자 부품이 절연층에 매설되는 전자 부품 내장 기판을 제조할 수 있다.
본 발명은 양호한 신뢰성을 가지며, 전자 부품이 절연층에 매설될 수 있는 전자 부품 내장 기판뿐만 아니라 전자 부품 내장 기판의 제조 방법을 제공할 수 있다.
다른 특징과 이점은 다음의 상세한 설명과, 첨부된 도면 및 특허청구범위에 서 분명해진다.
본 발명의 내장된 전자 부품을 가지는 기판(이하, 간단하게 "전자 부품 내장 기판"이라 함)은 제 1 도전 패턴이 형성된 기판과, 기판 상에 실장된 전자 부품과, 경도(硬度)를 조정하기 위한 첨가제의 첨가율이 상이한 복수의 수지층을 적층하여서 형성되고 전자 부품이 매설되는 절연층과, 제 1 도전 패턴을 제 2 도전 패턴에 접속시키는 도전성 원주형 전극을 가진다.
구체적으로, 상술한 전자 부품 내장 기판은 전자 부품이 매설되는 절열층이 경도를 조정하기 위한 첨가제의 첨가율이 상이한 복수의 수지층을 적층하여서 형성되는 것을 특징으로 한다. 이로써, 수지층에 첨가되는 첨가제의 단순한 증가보다 첨가제의 첨가율이 상이한 복수의 수지층을 적층한 결과로서, 절연층의 휨 및 팽창/수축을 방지함으로써, 전자 부품 내장 기판의 신뢰성을 향상시킬 수 있다. 또한, 후술하는 바와 같이 도전 패턴 및 도전성 원주형 전극의 형성이 용이해지는 이점이 있다.
예를 들면, 필러(filler)라 불리는 첨가제는 수지층의 경도를 조정하는데 통상적으로 이용되는 첨가제이다. 필러는 일반적으로 주성분으로 실리카라 불리는 SiO2를 포함하는 입자로 형성된다. 수지의 경도, 예를 들면 종(縱) 탄성 계수(이하, 다음의 기재에서는 "탄성 계수"라 함) 또는 열 팽창 계수는 수지 내의 필러의 첨가율에 따라서 조정된다.
필러 등의 첨가제의 첨가율의 증가에 의해서 수지층을 경화시키는 방법은 수 지층의 휨 또는 변형을 억제하는데 이용될 수 있다. 그러나, 필러 재료의 첨가율이 증가되면, 수지층의 탄성 계수는 커지고, 열 팽창 계수는 작아진다.
그러나, 수지층의 첨가제의 첨가율이 크게 초과하는 경우에, 휨 또는 변형이 억제되지만, 첨가제는 도전 패턴 또는 도전성 원주형 전극의 형성에 문제를 일으키는 경우가 또한 있을 수 있다. 예를 들면, 수지층의 첨가제의 첨가율이 크게 초과하는 경우에, 수지층에 무전해 도금을 실시하는 경우 곤란해진다. 따라서, 무전해 도금을 사용하는 세미애디티브법(semi-additive method)에 의해 도전 패턴 또는 도전성 원주형 전극을 형성하는 것이 곤란해지는 문제가 발생한다.
세미애디티브법은, 예를 들어 무전해 도금법에 의해서 시드층을 형성한 후, 전해 도금법에 의해서 시드층을 급전층으로 하면서, 시드층 상에 도전 패턴 또는 도전 원주형 전극을 형성하는 방법이다. 도전 패턴의 패터닝을 수행하기 위해서, 필수 요구 조건은 시드층 상에 레지스트 패턴을 형성하고, 전해 도금을 하는 것이다.
예를 들면, 시드층을 형성하는 경우에, 스퍼터링 기술의 이용이 역시 가능하다. 스퍼터링 기술은 내부를 감압시키는 처리 용기 또는 플라즈마 발생 수단을 가지는 고가의 장치를 필요로 하기 때문에, 전자 부품 내장 기판을 제조하는 비용이 추가된다. 그러므로, 이 방법은 현실적이지 않다.
따라서, 본 발명에서, 전자 부품이 매설되는 절연층은 경도를 조정하기 위한 첨가제의 첨가율이 상이한 복수의 수지층을 적층함으로써 형성된다. 따라서, 예를 들면 절연층은 첨가제의 첨가율이 큰 경화 수지층과, 무전해 도금이 가능하고 첨가 제의 첨가율이 작은 수지층으로 구성되는 다층 구조로 형성될 수 있다.
우선, 예를 들면, 제 1 도전 패턴 상에 첨가제의 첨가율이 작은 제 1 수지층을 박형으로 형성하여서, 제 1 수지층 상에 세미애디티브법에 의해서 도전성 원주형 전극을 형성할 수 있다. 원주형 전극은 전자 부품의 하부 도전 패턴(제 1 도전 패턴)을 전자 부품의 상부 도전 패턴(제 2 도전 패턴)에 접속하기 위함이다.
제 1 수지층 상에, 원주형 전극이 매설되고 첨가제의 첨가율의 큰 제 2 수지층을 두껍게 형성하게 되면, 절연층의 휨 또는 변형을 방지할 수 있다.
제 2 수지층 상에(제 2 도전 패턴 측에), 첨가제의 첨가율이 낮은 제 3 수지층을 박형으로 형성하게 되면, 이 제 3 수지층 상에 세미애디티브법에 의해서 원주형 전극에 접속되는 제 2 도전 패턴을 형성하는 것이 가능해진다.
첨가제는 필러로 한정되지 않는다. 예를 들면, 유리 섬유(주성분으로 SiO2를 포함)가 또한 이용될 수 있다.
이하, 전자 부품 내장 기판의 구성 및 그 제조의 예시적 방법을 도면을 참조하여 기술한다.
[제 1 실시예]
도 1은 본 발명의 제 1 실시예의 내장된 전자 부품을 가지는 기판(이하, '전자 부품 내장 기판"이라 함)을 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 본 발명의 전자 부품 내장 기판(400)은 대략 배선 기판(100) 상에 복수의 전자 부품(예를 들면, 반도체 칩)(301)이 실장되고, 전자 부품(301)이 절연층(200)에 매 설된 구조를 가진다.
또한, 이 구조에서, 절연층(200) 아래 및 배선 기판(100)에 형성된 도전 패턴(106)(제 1 도전 패턴)과, 절연층(200) 상에 형성된 도전 패턴(202)(제 2 도전 패턴)은 절연층(200)에 도전성 재료로 형성된 포스트(원주형 전극)(201)에 의해서 전기적으로 접속된다. 또한, 도전 패턴(202) 상(절연층(200)의 상층)에 복수의 전자 부품(305)이 실장된다.
상기 구성에서, 우선 배선 기판(100)에 대해서 고려하면, 배선 기판(100)은 코어 기판(101)의 양면에 다층 배선이 형성되는 구조를 가진다. 코어 기판(101)의 이면(전자 부품이 실장되는 측의 반대측) 상에는, 코어 기판(101)을 관통하는 비아 플러그(102)에 접속되는 도전 패턴(109)이 형성된다.
또한, 절연층(108A)은 도전 패턴(109)을 덮도록 형성된다. 도전 패턴(109)에 접속된 도전 패턴(110)은, 패턴(110)의 일부분(비아 플러그)이 절연층(108A)으로 덮이고, 패턴(110)의 다른 부분(패터닝된 배선)이 절연층(108A)으로부터 노출되도록 형성된다.
이와 마찬가지로, 절연층(108B)은 절연층(108A)을 통해 노출된 도전 패턴(110)을 덮도록 형성된다. 도전 패턴(110)에 접속되는 도전 패턴(111)은, 패턴(111)의 일부분(비아 플러그)이 절연층(108B)으로 덮이고, 패턴(111)의 다른 부분(패터닝된 배선)이 절연층(108B)을 통해 노출되도록 형성된다.
개구부를 가지는 솔더 레지스트층(112), 절연층(113), 및 솔더 레지스트층(114)은 절연층(108) 상에 차례로 적층되고, 솔더 범프(115)는 개구부를 통해서 노출된 도전 패턴(111) 상에 형성된다. 솔더 범프(115)의 형성 결과로서, 마더 보드 등의 접속 대상에 전자 부품 내장 기판(400)의 접속이 용이해진다.
비아 플러그(102)에 접속되는 도전 패턴(104)은 코어 기판(101)의 전면 측(전자 부품이 실장되는 측) 상에 형성된다.
또한, 절연층(103A)은 도전 패턴(104)을 덮도록 형성된다. 도전 패턴(104)에 접속되는 도전 패턴(105)은, 패턴(105)의 일부분(비아 플러그)이 절연층(103A)으로 덮이고, 패턴(105)의 다른 부분(패터닝된 배선)이 절연층(103A)을 통해 노출되도록 형성된다.
이와 마찬가지로, 절연층(103B)은 절연층(103A)으로부터 노출된 도전 패턴(105)을 덮도록 형성된다. 도전 패턴(105)에 접속되는 도전 패턴(106)은, 패턴(106)의 일부분(비아 플러그)이 절연층(103B)으로 덮이고, 패턴(106)의 다른 부분(패터닝된 배선)이 절연층(103B)으로부터 노출되도록 형성된다.
또한, 복수의 개구부를 가지는 솔더 레지스트층(107)은 절연층(103) 상에 적층된다. 도전성 재료로 형성된 포스트(201) 및 전자 부품(301)은 개구부를 통해서 노출된 도전 패턴(106)에 접속된다. 이 경우에, 전자 부품(301)은 플립 칩 본딩에 의해서 범프(302) 및 솔더층(303)을 통해서 도전 패턴(106)에 접속된다. 언더필(304)은 전자 부품(301)과 솔더 레지스트층(107) 사이에 충전된다.
전자 부품(301) 및 포스트(201)는 절연층(200)에 매설된다. 또한, 포스트(201)에 접속되는 도전 패턴(202)은, 도전 패턴(202)의 일부분이 절연층(200)에 매설되고, 그 다른 부분이 절연층(200) 상에 노출되도록 형성된다. 구체적으로, 도전 패턴(202)은 비아 플러그(202A)가 매설되는 방식으로 절연층(200)에 형성되고, 패터닝된 배선(202B)이 절연층(200) 상에 형성되도록 형성된다.
또한, 절연층(204)과 솔더 레지스트층(205)은 도전 패턴(202)을 덮도록 적층된다. 또한, 도전 패턴(202)에 접속되는 도전 패턴(203)에서는, 도전 패턴(203)의 일부분이 절연층(204)에 매설되고, 다른 부분이 절연층(204)으로부터 노출되도록 형성된다. 구체적으로, 도전 패턴(203)은 비아 플러그(203A)가 매설되는 방식으로 절연층(204)에 형성되고, 패터닝된 배선(203B)이 절연층(204) 상에 형성되도록 형성된다.
또한, 솔더 레지스트층(205)은 복수의 개구부를 가지도록 형성된다. 복수의 전자 부품(305)(예를 들면, 반도체 칩, 또는 커패시터, 저항, 또는 인덕터 등의 수동 소자)은 범프(306)를 거쳐서 복수의 개구부를 통해 노출되는 도전 패턴(203) 상에 실장된다.
실시예의 전자 부품 내장 기판(400)에서는, 전자 부품(301) 및 포스트(201)가 매설된 절연층(200)이 경도를 조정하기 위한 첨가제의 첨가율(이하, 간략하게 "첨가제의 첨가율은 첨가율"이라 함)이 상이한 복수의 수지층을 적층하여서 형성되는 특징이 있다.
예를 들면, 절연층(200)은 수지층(200A, 200B, 및 200C)이 차례로 적층되는 구조를 가진다. 구체적으로, 도전 패턴(106)(제 1 도전 패턴) 상에 형성되는 수지층(200A)과 도전 패턴(202)(제 2 도전 패턴)이 형성되는 수지층(200C) 사이에 수지층(200B)이 형성되는 결과로서 절연층(200)이 형성된다. 수지층(200B)은 첨가율과 관련하여서 수지층(200A) 및 수지층(200C)보다 크다.
절연층(200)은 첨가율이 큰 경화 수지층(200B)이 무전해 도금이 가능하고 더 작은 첨가율을 가지는 수지층(200A, 200C) 사이에서 샌드위치되는 다층 구조를 가진다.
상술한 구조에서, 절연층(200)의 다층 구조의 중심으로서 역할하는 수지층(200B)은 수지층(200A, 200C)보다 첨가율이 크다. 따라서, 수지층(200B)은 수지층(200A, 200C)보다 탄성 계수와 관련해서는 더 크지만, 열 팽창 계수에 관련해서는 더 작다. 따라서, 수지층(200B)이 형성되는 결과로서, 열팽창 또는 수축에 의한 절연층(200)의 휨 및 변형을 억제할 수 있고, 전자 부품 내장 기판의 신뢰성은 향상된다.
수지층(200B) 상하에 형성된 수지층(200A, 200C)은 첨가율에 있어서, 수지층(200B)보다 작다. 따라서, 수지층(200A, 200C)은 수지층(200B)보다 탄성 계수에 있어서는 작지만, 열 팽창 계수에 있어서는 더 크다. 수지층(200A, 200C)은 무전해 도금이 가능하고, 무전해 도금과 전해 도금을 함께 채용하는 세미애디티브법에 의해서, 수지층(200A, 200C)에 대하여, 도전성 포스트 및 도전 패턴의 형성이 용이해진다.
예를 들면, 전자 부품(301)이 매설되는 절연층(200)의 형성시에, 첨가율이 작은 수지층(200A)은 박형으로 형성된다. 결과적으로, 도전성 포스트(201)는 세미애디티브법에 의해서 수지층(200A) 상에 형성될 수 있다.
이어서, 수지층(200A) 상에, 포스트(201)를 매설하는 첨가율이 큰 수지 층(200B)을 두껍게 형성한다. 수지층(200B)은 전체 절연층(200)의 휨 또는 변형을 억제하는 기능을 가진다. 결과적으로, 포스트(201)의 단선의 발생을 억제하여서, 포스트(201)의 전기적인 접속의 신뢰성을 향상시킨다.
첨가율이 작은 수지층(200C)은 수지층(200B) 상에 박형으로 형성된다. 결과적으로, 수지층(200C) 상의 포스트(201)에 접속되는 도전 패턴(202)의 형성은 세미애디티브법에 의해서 가능하다.
예를 들면, 필러라 불리는 실리카계 물질(주성분으로 SiO2를 포함)이 첨가제로서 이용된다. 그러나, 첨가제는 필러에 한정되지 않고, 다양한 물질이 또한 이용될 수 있다. 예를 들면, 주성분으로서 알루미나(Al2O3)를 포함하는 필러 또는 주성분으로서 탄성 계수 등의 특성과 관련하여 절연층을 구성하는 수지와 상이한 수지를 포함하는 필러가 이용될 수 있다. 유리 섬유(주성분으로서 SiO2를 포함)는 또한 첨가제로서 이용될 수 있다.
수지층(200A)은 전자 부품(301)(예를 들면, 실리콘을 이용하여 형성된 반도체 칩)을 덮도록 형성된다. 따라서, 실리콘에 대한 밀착력이 양호한 수지층(200A)이 바람직하다. 무전해 도금이 가능하고, 실리콘에 대한 밀착력이 양호한 범위로, 수지층(200A)의 첨가율이 수지층(200C)의 첨가율보다 큰 것이 바람직하다.
기판의 열 팽창 계수는 유리 섬유를 수지층(200A)의 첨가제로서 이용함으로써 줄어들 수 있기 때문에, 실리콘과 수지층(200A) 사이의 밀착력이 향상된다. 따라서, 유리 섬유는 수지층(200A)의 첨가제로서 포함되는 것이 바람직하다.
절연층(200)에서, 수지층(200B)을 수지층(200A, 200C)보다 더 두꺼워지도록 형성하는 것이 바람직하다. 이 경우에, 절연층(200)의 휨과 변형이 효과적으로 억제될 수 있다.
예를 들면, 다음은 절연층(200)의 일례의 구성으로서 바람직하다. 이하에 제공된 수치는 단순한 예이고, 본 발명은 그에 한정되지 않는다. 수지층(200A)은 약 40 ~ 60%(유리 섬유)의 첨가율과, 약 10 ~ 15 GPa의 탄성계수, 및 약 15~30 ppm의 열 팽창 계수를 가지도록 에폭시 수지로 형성된다.
수지층(200B)은 100 ~ 150㎛의 두께, 약 80 ~ 90%의 첨가율(실리카계 필러), 약 15 ~ 20GPa의 탄성계수, 및 약 7 ~ 12ppm의 열 팽창 계수를 가지도록 에폭시 수지로 형성된다.
수지층(200C)은 30 ~ 40㎛의 두께, 약 20 ~ 35%의 첨가율(실리카계 필러), 약 2 ~ 5GPa의 탄성계수, 및 약 30 ~ 50ppm의 열 팽창 계수를 가지도록 에폭시 수지로 형성된다.
이하, 전자 부품 내장 기판(400)을 제조하는 예시적 방법을 도 2a ~ 도 2o를 참조하여 기술한다. 도면에서, 앞서 기술된 부분에는 동일 참조 부호가 부가되고, 그들의 반복된 설명은 생략하는 경우가 있을 수 있다.
도 2a에 나타낸 공정에서, 코어 기판(101), 비아 플러그(102), 도전 패턴(104, 105, 106, 109, 110 및 111), 절연층(103, 108), 및 솔더 레지스트층(107, 112)이 형성된, 도 1을 참조하여 이미 기술한, 배선 기판(100)을 준비한다. 우선, 복수의 개구부(107A)를 솔더 레지스트층(107)에 형성하여, 도전 패턴(106)의 일부 분을 노출하여 둔다.
배선 기판(100)은 공지되어 있는 빌드 업(build-up) 방법에 의해서 제조될 수 있다. 또한, 기판은 빌드 업 기판에 한정되지 않으며, 다른 인쇄 배선 기판이 또한 이용될 수 있다.
도 2b에 나타낸 공정에서, 예비 솔더층(솔더 범프)(303)은 개구부(107A)를 통해서 노출되는 부분의 도전 패턴(106) 상에 형성된다.
이어서, 도 2c에 나타낸 공정에서, 예를 들면 Au로 범프가 형성된 전자 부품(301)은 플립 칩 본딩에 의해서 도전 패턴(106)에 접속된다. 이 경우에, 예를 들면 가열법, 초음파법 등의 방법을 이용하여서, 범프(302)는 솔더층(303)을 거쳐서 도전 패턴(106)에 전기적으로 접속된다. 또한, 액상 수지 재료로 형성된 언더필(304)은 전자 부품(301)과 솔더 레지스트층(107) 사이에 충전된다. 또한, 이 경우에, 예를 들면 커패시터, 저항, 또는 인덕터 등의 전자 부품은 도전 패턴(106)에 접속되도록 실장된다.
도 2d에 나타낸 공정에서, 예를 들면 CO2 레이저 또는 UV-YAG 레이저를 이용하여서 솔더 레지스트층(107)에 개구부(107B)를 형성함으로써, 도전 패턴(106)의 일부분을 노출시킨다. 또한, 도 2a에 나타낸 공정에서, 개구부(107B)는 개구부(107A)와 동시에 형성될 수 있다.
도 2e에 나타낸 공정에서, 솔더 레지스트층(107) 및 전자 부품(301)을 덮도록 전술한 수지층(200A)을, 예를 들면 수지막의 적층에 의해서 또는 액상 수지의 도포에 의해서 형성한다. 수지층(200A)의 첨가율은 다음 공정에서 세미애디티브법(무전해 도금법)과 관련된 처리를 가능하게 하고, 전자 부품(301)에 대한 수지층(200A)의 밀착성을 강화하도록 선택하는 것이 바람직하다. 첨가제로서 필러의 사용이 또한 가능하지만, 유리 섬유의 사용은 전자 부품(301)에 대한 수지층(200A)의 밀착성을 양호하게 하기 때문에 바람직하다.
이 공정에서 형성되는 수지층(200A)의 첨가율은 다음 공정에서 형성되는 수지층(200B)의 첨가율보다 작지만, 수지층(200C)의 첨가율보다는 크다. 결과적으로, 수지층(200A)의 탄성 계수는 수지층(200B)의 탄성 계수보다 작게 되지만, 수지층(200C)의 탄성 계수보다는 크다. 또한, 수지층(200A)의 열 팽창 계수는 수지층(200B)의 열 팽창 계수보다 크지만, 수지층(200C)의 열 팽창 계수보다는 작다.
도 2f에 나타낸 공정에서, 예를 들면 CO2 레이저 또는 UV-YAG 레이저를 사용하여서 수지층(200A)에 개구부(107C)를 형성함으로써, 도전 패턴(106)의 일부분을 노출하여 둔다. 또한, 솔더 레지스트층(107) 및 수지층(200A)을 관통하는 개구부(107C)를, 도 2d의 상술한 공정에서 개구부(107B)를 형성하지 않고, 도 2f에 나타낸 공정에서 형성할 수 있다.
도 2g에 나타낸 공정에서, 기판은 무전해 도금이 용이하도록 수지층(200A)의 표면을 조화(roughening) 처리하는 약품 처리(디스미어(desmear) 처리)가 수행된다. 전자 부품(301)은 습식 에칭 시에 수지층(200A)에 의해서 보호되기 때문에, 예를 들면 과망간산염계 약품에 의해서 가해진 전자 부품(301) 상의 손상의 영향은 억제된다. 구체적으로, 수지층(200A)은 또한 전자 부품(301)을 보호하는 기능을 가진다.
디스미어 처리에 의해서 조화 처리된 수지층(200A)의 표면 상에, 무전해 도금에 의해서 Cu로 시드층(201a)을 형성한다. 이 공정에서, 수지층(200A)의 첨가율은 수지층(200A) 상에 무전해 도금을 실행 가능한 범위로 선택된다. 또한, 수지층(200A)이 디스미어 처리가 됨으로써, 시드층(201a)은 용이하게 형성될 수 있다. 이 공정에서, 전자 부품(301)은 수지층(200A)으로 코팅되고, 전자 부품이 도금액에 노출되는 것을 방지한다.
이어서, 도 2h에 나타낸 공정에서, 수지막 적층 또는 액상 수지의 도포에 의해서 레지스트층을 형성한다. 포토리소그래피에 의해서 수지층이 패터닝됨으로써, 개구부(107C)에 대응하는 개구부(201c)를 가지는 레지스트 패턴(201b)을 형성한다.
도 2i에 나타낸 공정에서, 앞서 형성된 시드층(201a)을 급전층으로 하는 전해 도금(세미애디티브법)에 의해서 개구부(201c)를 매설하도록 Cu로 포스트(201)를 형성한다. 이 공정에서 형성된 포스트(201)는 컨포멀(conformal) 도금 및 성장을 통해서 종래의 내벽 표면으로부터 형성되는 비아 플러그보다 강도가 높고 신뢰성이 높은 것이 특징이다.
포스트(201)의 형성 후에 레지스트 패턴(201b)을 박리하고, 노출된 시드층(201a)을 에칭하여서 제거한다.
도 2j에 나타낸 공정에서, 전술한 수지층(200B)을, 예를 들면 수지막 적층과 액상 수지 도포에 의해서 수지층(200A) 상에 형성한다. 수지층(200B)의 첨가율은 절연층(200)의 휨 또는 변형을 억제하도록 크게 되는 것이 바람직하다. 또한, 첨가제로서 실리카계 필러를 이용할 수 있다.
이 공정에서 형성된 수지층(200B)은 첨가율과 관련해서 다음 공정에서 형성된 수지층(200C) 및 수지층(200A)보다 크다. 수지층(200B)은 탄성 계수와 관련하여 수지층(200A, 200C)보다 크지만, 열 팽창 계수와 관련하여서는 수지층(200A, 200C)보다 작다. 수지층(200B)은 두께와 관련하여 수지층(200A, 200C)보다 큰 것이 바람직하다. 또한, 필요에 따라, 수지층(200B)의 표면을 연삭에 의해서 평탄화하여, 각각의 포스트(201)의 선단을 노출시킬 수 있다.
도 2k에 나타낸 공정에서, 수지층(200B) 상에 전술한 수지층(200C)을, 예를 들면 수지막의 적층 또는 액상 수지의 도포에 의해서 형성한다. 수지층(200C)의 첨가율은 다음 공정에서의 새미애디티브법(무전해 도금)과 관련된 처리가 실행할 수 있는 범위로 선택되는 것이 바람직하다. 또한, 첨가제로서 실리카계 필러를 이용할 수 있다.
이 공정에서 형성된 첨가제(200C)는 첨가율과 관련하여 수지층(200A, 200B)의 첨가율보다 작다. 또한, 수지층(200C)은 탄성 계수와 관련하여 수지층(200A, 200B)보다 작지만, 열 팽창 계수와 관련하여 수지층(200A, 200B)보다 크다.
구체적으로, 이 공정에서 형성된 수지층(200C)은 세미애디티브법에 속하는 처리인 무전해 도금법을 용이하게 수행하는 방식으로 형성된다.
이어서, 예를 들면 CO2 레이저 또는 UV-YAG 레이저를 이용하여서 수지 층(200C)에 개구부(200d)를 형성함으로써, 포스트(201)의 선단 부분을 노출시킨다.
이어서, 도 2l의 공정에서, 필요에 따라, 수지층(200C)의 표면을 조화 처리하는 디스미어 처리를 수행한다. 조화처리된 수지층(200C)의 표면 상에 Cu로 이루어진 시드층(202c)을 형성한다. 이 공정에서, 수지층(200C)의 첨가율은 무전해 도금을 실행가능한 범위로 선택된다. 또한, 디스미어 처리에 의해서 시드층(202c)을 용이하게 형성할 수 있다.
도 2m에 나타낸 공정에서, 앞서 형성된 시드층(202c)을 급전층으로 하는 전해 도금법(새미애디티브법)에 의해서 비아 플러그(202A) 및 패턴 배선(202B)으로 도전 패턴(202)을 형성된다.
도전 패턴(202)의 형성 시에, 포토리소그래피법에 의해서 시드층(202c) 상에 레지스트 패턴을 형성한다. 이어서, 레지스트 패턴을 마스크로 하는 전해 도금에 의해서, 포스트(201)에 접속되는 비아 플러그(202A) 및 비아 플러그(202A)에 접속되는 패턴 배선(202B)을 형성한다. 전해 도금 후에 레지스트 패턴을 박리하고, 이 결과로 노출된 시드층(202c)을 에칭에 의해 제거함으로써, 도 2m에 나타낸 구조를 형성한다.
도 2n에 나타낸 공정에서는, 도 2l ~ 도 2m에 나타낸 공정과 동일한 처리가 반복되어서, 도전 패턴(202)을 덮는 절연층(204)과, 도전 패턴(202)에 접속되고 비아 플러그(203A) 및 패턴 배선(203B)으로 형성되는 도전 패턴(203)을 형성한다. 이 공정에서도, 도 2l ~ 도 2m에 나타낸 공정과 동일하게, 무전해 도금을 통한 시드층의 형성과 이 시드층을 급전층으로 하는 전해 도금을 조합시킨 세미애디티브법 을 채용할 수 있다.
또한, 절연층(204) 이외에 솔더 레지스트층(112) 상에 적층되고, 솔더 레지스트층(112)의 개구부에 대응하는 개구부를 가지는 절연층(113)을 형성할 수도 있다.
도 2o에 나타낸 공정에서, 절연층(204) 상에 개구부(205A)를 가지는 솔더 레지스트(205)를 형성한다. 개구부(205A)는 도전 패턴(203)의 일부를 노출하도록 형성된다.
또한, 솔더 레지스트층(205) 이외에, 절연층(113) 상에 적층되고, 절연층(113)의 개구부에 대응하는 개구부를 가지는 솔더 레지스트 층(114)이 형성될 수도 있다.
또한, 도 1에 나타낸 바와 같이, 솔더로 형성되는 범프(306)를 통해서, 전자 부품(305)을 도전 패턴(203)에 플립 칩 본딩에 의해서 접속한다. 필요에 따라, 노출된 도전 패턴(111)에 솔더 범프(115)를 형성함으로써, 도 1에 나타낸 전자 부품 내장 기판(400)을 제조할 수 있다.
전자 부품 내장 기판의 실제 제조에 있어서, 하나의 기판을 이용하여서 복수의 전자 부품 내장 기판(즉, 도 1에 개략적으로 나타낸 구조)을 형성하고, 이 기판은 다음 공정에서 절단하여 개별화한다. 실시예(도 2a ~ 도 2o)에서는, 복수의 전자 부품 내장 기판을 형성하는 기판을, 예를 들어 하나의 전자 부품 내장 기판이 형성되는 영역을 취해서 개략적으로 묘사 및 기술하였다.
상술한 제조 방법은 전자 부품(301)이 매설되는 절연층(200)이 경도를 조정 하기 위한 첨가제의 첨가율이 상이한 복수의 수지층(200A, 200B, 및 200C)을 순차적으로 적층하여서 형성되는 것이 특징이다. 따라서, 열 사이클로 인한 휨 또는 변형의 영향을 억제하여 양호한 신뢰성을 나타내는 전자 부품 내장 기판을, 세미애디티브법(무전해 도금을 포함)을 이용하여서 제조할 수 있다.
본 발명은 바람직한 실시예를 참조하여서 기술되었다. 그러나, 본 발명은 상기 특정 실시예에 한정되지 않으며, 첨부된 특허청구범위에 기술된 요지의 범주 내에서 다양한 변형 및 변경이 가능하다.
예를 들면, 전자 부품(301)이 실장되는 배선 기판은 빌드업 배선 기판에 한정되지 않고, 다른 인쇄 배선 기판이 또한 이용될 수 있다. 또한, 전자 부품(301) 위에 형성된 배선층의 수는 다양하게 변경될 수 있다.
본 발명에 따르면, 신뢰성이 양호하고 전자 부품이 절연층으로 매설되는 전자 부품 내장 기판뿐만 아니라, 전자 부품 내장 기판의 제조 방법을 또한 제공할 수 있다.
도 1은 본 발명의 제 1 실시예의 전자 부품 내장 기판을 나타내는 도면.
도 2a는 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 1).
도 2b는 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 2).
도 2c는 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 3).
도 2d는 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 4).
도 2e는 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 5).
도 2f는 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 6).
도 2g는 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 7).
도 2h는 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 8).
도 2i는 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 9).
도 2j는 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 10).
도 2k는 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 11).
도 2l은 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 12).
도 2m은 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 13).
도 2n은 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 14).
도 2o는 제 1 실시예의 전자 부품 내장 기판의 제조 방법을 나타내는 도면(부분 15).
* 도면의 주요 부분에 대한 부호의 간단한 설명 *
100 : 배선 기판
101 : 코어 기판
102 : 비아 플러그
103A, 104B, 108, 113 : 절연층
104, 105, 106, 109, 110, 111, 112 :도전 패턴
115 : 솔더 범프
200 : 절연층
200A, 200B, 200C : 수지층
201 : 포스트
201a, 202c : 시트층
202, 203 : 도전 패턴
202A, 203A : 비아 플러그
202B, 203B : 패턴 배선
301 : 전자 부품
302 : 범프
303 : 솔더층
304 : 언더필
305 : 전자 부품
306 : 범프
400 : 전자 부품 내장 기판

Claims (10)

  1. 제 1 도전 패턴이 형성된 기판과;
    상기 기판 상에 실장된 전자 부품과;
    첨가제의 첨가율이 상이한 복수의 수지층을 적층하여서 형성된 절연층과;
    상기 절연층 상에 형성된 제 2 도전 패턴과;
    상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 접속시키는 도전성 원주형 전극(conductive columnar electrode)을 포함하는 전자 부품 내장 기판.
  2. 제 1 항에 있어서,
    상기 첨가제는 주성분으로서 SiO2를 포함하는 것을 특징으로 하는 전자 부품 내장 기판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연층은 상기 제 1 도전 패턴 상에 형성된 제 1 수지층과, 제 2 도전층이 형성되는 제 3 수지층과, 상기 제 1 수지층과 상기 제 3 수지층 사이에 형성된 제 2 수지층을 포함하고, 상기 제 2 수지층의 상기 첨가제의 첨가율은 상기 제 1 수지층 및 상기 제 3 수지층의 첨가율보다 큰 것을 특징으로 하는 전자 부품 내장 기판.
  4. 제 3 항에 있어서,
    상기 제 1 수지층의 상기 첨가제의 첨가율은 상기 제 3 수지층의 첨가율보다 큰 것을 특징으로 하는 전자 부품 내장 기판.
  5. 제 3 항에 있어서,
    상기 제 1 수지층에 첨가되는 상기 첨가제는 유리 섬유를 포함하는 것을 특징으로 하는 전자 부품 내장 기판.
  6. 제 1 도전 패턴이 형성된 기판 상에 전자 부품을 실장하는 제 1 공정과;
    첨가제의 첨가율이 상이한 복수의 수지층으로 절연층을 형성하고, 상기 제 1 도전 패턴에 접속되는 도전성 원주형 전극을 형성하는 제 2 공정과;
    상기 절연층 상에 상기 원주형 전극에 접속되는 제 2 도전 패턴을 형성하는 제 3 공정을 포함하는 전자 부품 내장 기판의 제조 방법.
  7. 제 6 항에 있어서,
    상기 첨가제는 주성분으로서 SiO2를 포함하는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 절연층은, 상기 제 1 도전 패턴 상에 형성되는 제 1 수지층, 상기 제 1 수지층 상에 형성되는 제 2 수지층, 및 상기 제 2 수지층 상에 형성되는 제 3 수지층을 형성함으로써 형성되고, 상기 제 2 수지층의 상기 첨가제의 첨가율은 상기 제 1 수지층 및 상기 제 3 수지층의 첨가율보다 큰 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 공정은,
    상기 제 1 수지층을 형성하고, 상기 제 1 수지층 상에 세미애디티브법(semi-additive method)에 의해서 원주형 전극을 형성하는 공정과;
    상기 원주형 전극이 매설되는 상기 제 2 수지층을 형성하는 공정과;
    상기 제 3 수지층을 형성하는 공정을 포함하고,
    상기 제 3 공정은,
    상기 제 3 수지층 상에 세미애디티브법에 의해서 상기 제 2 도전 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 1 수지층에 첨가되는 상기 첨가제는 유리 섬유를 포함하는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
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