CN101149969A - 半导体存储器和存储器系统 - Google Patents

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Abstract

本发明提供了一种半导体存储器和存储器系统。每个存储器模块具有多个存储器单元，以及连接到存储器单元上的字线和位线。预充电开关将位线连接到预充电线上。开关控制电路控制预充电开关的操作，并且设置切断功能，该切断功能在不执行存储器单元的存取操作的待机周期关断连接开关。因为在待机周期切断位线与预充电开关之间的连接，病切断位线与灵敏放大器之间的连接，所以如果在字线和位线之间存在短路故障，则可以防止泄漏电流从字线流向预充电电压线等。

Description

半导体存储器和存储器系统
技术领域
本发明涉及具有存储器单元的半导体存储器，以及具有半导体存储器和控制器的存储器系统。
背景技术
在半导体存储器比如DRAM中，将存储器单元通过根据字线的电压进行操作的传送门，连接到一对互补位线的一条线上。在读操作中，将保存在存储器单元中的数据输出到一对位线的一条线上。将其中另一条位线设置成读操作之前的预充电电压。接着，在该对位线之间的电压差由灵敏放大器进行放大，并且作为读数据输出。通常，在DRAM的待机(standby)期间，将位线设置成预充电电压，并将字线设置成地电压等。
比如，当由于字线和位线之间的短路出现故障时，由冗余的字线替代出故障的字线。可替换地，由冗余的位线对替代出故障的位线对。然而，即使在救济故障之后，在字线和位线之间的短路在物理上仍然是存在的。这样，在救济故障之后，泄漏电流仍然通过短路部分从预充电电压线流到地线。如果泄漏电流在DRAM中非常大，则会将DRAM作为有故障的组件移除。
为了减少伴随字线和位线之间短路而产生的待机电流故障，已经提出一项在预充电电压线和位线之间安置电阻器元件的技术(比如，日本未审专利申请，公开号No.Hei 8-263983)。还提出了一项在预充电电压线和灵敏放大器之间安置电阻器元件的技术(比如，日本未审专利申请，公开号No.Hei 11-149793)。此外，提出了一项仅仅在激活字线前的一段定时将预充电电压线连接到位线和灵敏放大器的技术(比如，日本未审专利申请，公开号No.Hei4-47588和日本未审专利申请，公开号No.Hei 6-52681)。
然而，当在预充电电压线和位线之间或者在预充电电压线和灵敏放大器之间安置电阻器元件的时候，由于提高了电阻值以减小泄漏电流，因此预充电操作将会变慢，并且存取周期定时将会变得更长。
此外，在半导体存储器比如DRAM中，通过使相互邻接的存储器模块共享灵敏放大器，来减少灵敏放大器的数目，以减小芯片尺寸。然而，在共享灵敏放大器类型的半导体存储器中，没有提出减少伴随字线和位线之间短路而产生的泄漏电流的方法。
发明内容
本发明的一个目的是为了减少在共享灵敏放大器类型的半导体存储器中、伴随字线和位线之间短路而产生的泄漏电流的方法。本发明的另一个目的是容易地识别在字线和位线之间具有泄漏故障的故障存储器模块。
在本发明的一个实施例中，半导体存储器具有一对存储器模块、由这些存储器模块共享的灵敏放大器、以及用于将灵敏放大器连接到每个存储器模块的位线的连接开关。每个存储器模块具有多个存储器单元、和连接到存储器单元的字线和位线。预充电开关将位线连接到预充电线上。开关控制电路控制预充电开关的操作，并且设置切断功能来在待机期间关断连接开关，在所述待机期间，不执行存储器单元的获取操作。因为在待机期间关断在位线和预充电开关、以及位线和灵敏放大器之间的连接，所以当在字线和位线之间存在短路故障时，可以防止泄漏电流从字线流向预充电电压线等。
在本发明的另一个优选实施例中，半导体存储器具有泄漏存储器单元，其用于存储与在字线和位线之间具有泄漏故障的故障存储器模块相关的信息。基于存储在泄漏存储器单元中的信息，对与故障存储器模块相对应的连接开关设置切断功能，而对于与没有泄漏故障的良好存储器模块相对应的连接开关，则解除切断功能。通过仅对故障存储器模块执行切断设定所涉及的连接开关的操作，可以防止连接开关的浪费操作以减少待机电流。
在本发明的另一个优选实施例中，待机周期是由外部待机周期和内部待机周期构成的，在外部待机周期中，可以接收外部存取请求和内部存取请求，在内部待机周期中，禁止接收外部存取请求，只能接收内部存取请求。对内部待机周期设置切断功能，以及对外部待机周期解除切断功能。这可以减少在内部待机周期中的待机电流，其中在内部待机周期中，要求低电流消耗。
在本发明的另一个优选实施例中，响应于测试请求，测试电路控制开关控制电路的操作，用于开通所有存储器模块的连接开关，以及此后关断每个存储器模块的连接开关。可替代地，响应于测试请求，测试电路控制开关控制电路的操作，用于关断所有存储器模块的连接开关，以及此后开通每个存储器模块的连接开关。在这个例子中，基于待机电流值的差异，可以很容易地识别在字线和位线之间具有泄漏故障的故障存储器模块，其中的待机电流值是对连接开关的每个操作进行测量的。
在本发明的另一个优选实施例中，操作控制电路控制预充电开关的操作定时和字线的激活定时。测试电路控制操作控制电路的操作，以便设置开关控制电路响应于存取请求而关断预充电开关时与激活字线时之间的时间周期，使测试模式中的该时间周期比普通操作模式中的长。可替代地，测试电路控制操作控制电路的操作，以便在开关控制电路响应于存取请求而关断预充电开关之后，操作控制电路顺序地激活字线和灵敏放大器，并且设置激活字线时与激活灵敏放大器时之间的时间周期，使测试模式中的该时间周期比普通操作模式中的长。上述操作使得具有与字线之间的泄漏故障的位线的电压改变较大。由此，可以容易的识别在字线和位线之间具有泄漏故障的故障存储器模块。
附图说明
当结合阅读附图，从下面的具体实施方式中，本发明的本质、原理和效用将变得更加清楚，在附图中，相似的部分使用相同的附图标记进行表示，其中：
图1是示出本发明第一实施例的框图；
图2是示出图1中所示的存储器核心概况的框图；
图3是示出由图2中的虚线框所指示区域的细节的电路图；
图4是示出在第一实施例中的存储器系统的框图；
图5是示出第一实施例的操作的时序图；
图6是示出由图5中的虚线框所指示的区域的详细操作的时序图；
图7是示出本发明第二实施例的框图；
图8是示出第二实施例的操作的时序图；
图9是示出第三实施例的操作的时序图；
图10是示出本发明第四实施例的框图；
图11是示出第四实施例的操作的时序图；
图12是示出第五实施例的操作的时序图；
图13是示出本发明的第六实施例的框图；
图14是示出第六实施例的操作的时序图；
图15是示出第七实施例的操作的时序图；
图16是示出第八实施例的操作的时序图；
图17是示出第九实施例的操作的时序图；
图18是示出本发明的第十实施例的框图；
图19是示出第十实施例的操作的时序图；
图20是示出本发明的第十一实施例的框图；
图21是示出第十一实施例的操作的时序图；
图22是示出本发明的第十二实施例的框图；
图23是示出第十二实施例的操作的时序图；
图24是示出第十三实施例的操作的时序图；
图25是示出本发明的第十四实施例的框图；
图26是示出在第十四实施例中的刷新周期期间的操作的时序图；
图27是示出本发明的第十五实施例的框图；
图28是示出本发明的第十六实施例的框图；
图29是示出本发明的第十七实施例的框图；
图30是示出本发明的第十八实施例的框图；
图31是示出本发明的第十九实施例的框图；
图32是示出图31中所示的存储器核心的主体部分详细信息的电路图；
图33是示出第十九实施例的操作的时序图；
图34是示出本发明的第二十实施例中的存储器核心的主体部分详细信息的电路图；
图35是示出本发明的第二十一实施例的框图；
图36是示出图35中所示的操作控制电路和开关控制电路的操作的流程图；
图37是示出图35中所示的操作控制电路和开关控制电路的其它操作的流程图；
图38是示出本发明的第二十二实施例的框图；
图39是示出第二十二实施例的操作概要的时序图；
图40是示出存储器核心的存储器模块的详细信息的框图；
图41是示出本发明的第二十三实施例的框图；
图42是示出在第二十三实施例中的存储器系统的框图；
图43是另一个存储器核心示例的电路图；
图44是另一个存储器核心示例的电路图；
图45是另一个存储器核心示例的电路图；
图46是另一个存储器核心示例的电路图；
图47是另一个存储器核心示例的电路图；
图48是示出本发明的第二十四实施例的框图；
图49是示出图48中的振荡控制电路和请求控制电路细节的电路图；
图50是示出第二十四实施例的操作的时序图；
图51是示出在第二十四实施例的自刷新模式下的操作的时序图；
图52是示出在第二十四实施例的低功率模式下的操作的时序图；
图53是示出本发明的第二十五实施例的框图；
图54是示出在第二十五实施例的自刷新模式下的操作的时序图；
图55是示出在第二十五实施例的低功率模式下的操作的时序图；
图56是示出第二十六实施例中的振荡控制电路和请求控制电路细节的电路图；
图57是示出第二十六实施例的操作的时序图；
图58是示出本发明的第二十七实施例的框图；
图59是示出在第二十七实施例的自刷新模式下的操作的时序图；
图60是示出第二十八实施例的操作的框图；
图61是示出第二十九实施例的操作的框图；
图62是示出第三十实施例的操作的框图；
图63是示出图62中的请求控制电路细节的电路图；
图64是示出第三十一实施例的操作的框图；
图65是示出第三十一实施例中的部分刷新区域的示意图；
图66是示出在第三十一实施例的自刷新模式下的操作的时序图；
图67是示出在第三十一实施例的自刷新模式下的操作的时序图；
图68是示出在第三十二实施例的自刷新模式下的操作的时序图；
图69是示出在自刷新模式下的另一个操作示例的时序图；
图70是示出在低功率模式下的另一个操作示例的时序图；
图71是示出在自刷新模式下的另一个操作示例的时序图。
具体实施方式
下面将参考附图描述本发明的实施例。在图中作为粗线示出的信号线包括多条线。并且，与粗线连接的模块的部分包括多个电路。对信号的传送所通过的信号线使用与信号名相同的符号。以“/”开始的信号表示负逻辑。以“Z”结束的信号表示正逻辑。在图中的双圆圈表示外部端子。
图1示出本发明的第一实施例。半导体存储器MEM例如是FCRAM(高速周期RAM)。FCRAM是具有DRAM的存储器单元和SRAM接口的伪SRAM。存储器MEM具有指令译码器10，刷新定时器12，刷新请求产生电路14，刷新地址计数器16，地址缓冲器18，数据输入/输出缓冲器20，选址电路22，操作控制电路24，开关控制电路26，以及存储器核心28。如后面描述的图4所示，存储器MEM与CPU一起构成存储器系统。
指令译码器10输出根据芯片使能信号CE1和指令信号CMD的逻辑电平识别的指令，作为用于执行存储器核心28的存取操作的读指令RD、写指令WR或者类似的指令。读指令RD和写指令WR是用于执行对存储器核心28的存取操作的外部存取请求。例如，指令信号CMD包括写使能信号/WE和输出使能信号/OE。
刷新定时器12具有输出预定周期的振荡信号OSC的振荡器。刷新请求产生电路14分割振荡信号OSC的频率以产生刷新请求RREQ(内部存取请求)。刷新地址计数器16顺序地产生与刷新请求RREQ同步的刷新地址信号RRAD。刷新地址信号RRAD是用于选择字线WL的行地址信号，这将在下面进行描述。
地址缓冲器18接收地址信号AD并输出接收的地址，作为行地址信号RAD和列地址信号CAD。提供列地址信号CAD以选择位线BL和/BL。数据输入/输出缓冲器20通过数据端子DQ接收写数据信号并输出接收的数据信号到数据总线DB。数据输入/输出缓冲器20还通过数据总线DB接收来自存储器单元MC的读数据信号，并输出接收的数据信号给数据端子DQ。
选址电路22当应执行刷新操作时选择刷新地址信号RRAD(REFZ＝H)，当不应执行刷新操作时选择行地址信号RAD(REFZ＝L)，接着将选择的信号输出到存储器核心28作为内部行地址信号IRAD。
操作控制电路24输出字线激活信号WLZ，灵敏放大器激活信号LEZ，开关控制信号BT0，以及预充电控制信号BRS0，以响应于读指令RD，写指令WR，或者刷新请求RREQ而导致存储器核心28执行读操作，写操作，或者刷新操作。字线激活信号WLZ控制字线WL的激活定时以及灵敏放大器激活信号LEZ和灵敏放大器SA的激活定时。开关控制信号BT0是用于控制连接开关BT开通/关断的基本定时信号，将在后面描述连接开关BT。预充电控制信号BRS0是用于控制预充电电路PRE开通/关断的基本定时信号，将在后面描述预充电电路PRE。
操作控制电路24当执行刷新操作时、将刷新信号REFZ变成高逻辑电平(H)，以及当不执行刷新操作时、将刷新信号REFZ变成低逻辑电平(L)。操作控制电路24具有仲裁器(未示出)，用于确定读指令RD、写指令WR和刷新请求RREQ的优先次序。例如，当操作控制电路24同时接收读指令RD和刷新请求RREQ的时候，将优先权赋予刷新请求RREQ。暂停响应于读指令RD的读操作，直到完成刷新操作。相反的，当在读操作期间提供刷新请求RREQ时，暂时中止响应于刷新请求RREQ的刷新操作。
开关控制电路26基于开关控制信号BT0和预充电控制信号BRS0，输出开关控制信号BT和预充电控制信号BRS。与后面将要描述的图2所示，开关控制信号BT由BT0L-BT3L和BT0R-BT3R构成，预充电控制信号BRS由BRS0L-BRS3L和BRS0R-BRS3R构成。参考下面将要描述的图5和6，描述开关控制电路26的操作。
存储器核心28具有行译码器RDEC，列译码器CDEC，预充电电路PRE(预充电开关)，连接开关BT，灵敏放大器SA，列开关CSW，读取放大器RA，写入放大器WA，以及多个存储器模块RBLK。例如形成四个存储器模块RBLK。每个存储器模块RBLK具有多个存储器单元MC，连接到存储器单元MC并沿一个方向排列的字线WL，以及连接到存储器单元MC并沿与所述那一个方向垂直的方向排列的位线BL和/BL。存储器单元MC具有电容器和传送晶体管，所述电容器用于将数据作为电荷而保存，所述传送晶体管用于将电容器的一端连接到位线BL(或/BL)上。将电容器的另外一端连接到预充电电压线VPR。代替预充电电压线VPR，可以将电容器的另外一端连接到单元极板电压线VCP(未示出)。将传送晶体管的栅极连接到字线WL。根据字线WL的选择，执行读操作，写操作，以及刷新操作其中之一。行地址译码器RDEC译码内部行地址信号IRAD以选择字线WL之一。列地址译码器CDEC译码列地址信号CAD以选择位线对BL和/BL，对的数目与数据端子DQ的位的数目相对应。灵敏放大器SA放大通过位线对BL和/BL读取的数据信号的信号量的差异。列开关CSW将与列地址信号CAD相对应的位线BL和/BL连接到读取放大器RA和写入放大器WA。读取放大器RA在读存取操作期间，放大通过列开关CSW输出的互补读取数据。写入放大器WA在写存取操作期间，放大通过数据总线DB提供的互补写入数据，以及提供放大后的数据给位线对BL和/BL。
图2示出了图1中所示的存储器核心28的概况。将预充电电路PRE、连接开关BT、列开关CSW，以及灵敏放大器SA排列在每个存储器模块RBLK0-3的两侧。也就是，在相邻的一对存储器模块RBLK(比如，RBLK0-1)之间排列的读取放大器SA由该对存储器模块RBLK共享(共享灵敏放大器型)。
每个灵敏放大器SA与灵敏放大器激活信号PSA和NSA(PSA0-4，NSA0-4)同步地工作。灵敏放大器激活信号PSA和NSA是与灵敏放大器激活信号LEZ同步的信号，其中灵敏放大器激活信号LEZ是从图1所示的操作控制电路24中输出的。灵敏放大器激活信号PSA和NSA的信号线对于每个灵敏放大器SA的模块进行接线。每个列开关CSW与列开关信号CL(CL0-CL4)同步地将灵敏放大器SA的互补输出连接到数据线DT和/DT。列开关信号CL的信号线对于与数据端子DQ的位的数目相对应的每组列开关CSW进行接线。
每个连接开关BT与开关控制信号BT(BT0L-BT3L，BT0R-BT3R)同步地工作。开关控制信号BT的信号线对于每个连接开关BT的模块进行接线。每个预充电电路PRE与预充电控制信号BRS(BRS0L-BRS3L，BRS0R-BRS3R)同步地将位线BL和/BL连接到预充电电压VPR。预充电控制信号BRS的信号线对于预充电电路PRE的每个模块进行接线。
在存储器模块RBLK0-3中所示的圆形标记和X标记表示在字线WL和位线BL(或者/BL)之间是否存在泄漏故障。例如在本实施例中，存储器模块RBLK0/2(故障存储器模块)具有泄漏故障，以及存储器模块RBLK1/3(良好存储器模块)没有泄漏故障。
图3示出图2中的虚线框所指示区域的细节。为了方便起见，在图3中将通过连接开关BT连接到位线BL或/BL的数据线也称作位线BL或/BL。存储器模块RBLK2的存储器单元MC中的箭头表示在存储器单元MC的字线和位线之间存在泄漏故障。将连接到字线WL的存储器单元MC连接到位线BL和/BL之一。因此，比如，当对连接到位线BL的存储器单元MC进行存取时，位线/BL作为参考电压线(预充电电压)。
连接开关BT由nMOS晶体管构成。将nMOS晶体管的源极/漏极之一连接到位线BL(或者/BL)，并且将nMOS晶体管的源极/漏极中的另一个连接到灵敏放大器SA。nMOS晶体管的栅极接收开关控制信号BT(BT1R，BT2L)。当接收高逻辑电平的开关控制信号BT时，连接开关BT将存储器模块RBLK的位线BL和/BL连接到灵敏放大器SA。
每个预充电电路PRE由用于将互补的位线BL和/BL中的每一条连接到预充电电压线VPR的一对nMOS晶体管和用于将位线BL和/BL彼此连接的nMOS晶体管构成。预充电电路PRE的nMOS晶体管的栅极接收预充电控制信号BRS(BRS1R，BRS2L)。当预充电电路PRE接收高逻辑电平的预充电控制信号BRS时，提供预充电电压VPR给位线BL和/BL，并且均衡位线BL和/BL的电压。
灵敏放大器SA由一对CMOS反相器构成，所述CMOS反相器的输入和输出是互连的。将每个CMOS反相器的输入(晶体管栅极)连接到位线BL(或/BL)。每个CMOS反相器由在图中的横向方向上并排排列的nMOS晶体管和pMOS晶体管构成。每个CMOS反相器的pMOS晶体管的源极接收灵敏放大器激活信号PSA(PSA2)。每个CMOS反相器的nMOS晶体管的源极接收灵敏放大器激活信号NSA(NSA2)。当灵敏放大器SA工作时，将灵敏放大器激活信号PSA设置成高电平电压，以及当灵敏放大器SA不工作时，将灵敏放大器激活信号PSA设置成预充电电压VPR。当灵敏放大器SA工作时，将灵敏放大器激活信号NSA设置成低电平电压(比如，地电压)，以及当灵敏放大器SA不工作时，将灵敏放大器激活信号NSA设置成预充电电压VPR。
列开关CSW由将位线BL连接到数据线DT的nMOS晶体管，以及将位线/BL连接到数据线/DT的nMOS晶体管构成。每个nMOS晶体管的栅极接收列开关信号CL(CL2)。将位于位线BL或/BL中的读数据信号通过列开关CSW传送到数据线DT或/DT，其中的读数据信号是在读操作期间由灵敏放大器SA放大的。将写数据信号通过位线BL或/BL写入存储器单元MC，其中的写数据信号是在写操作期间通过数据线DT或/DT提供的。将数据线DT或/DT连接到读取放大器RA和写入放大器WA。
图4示出第一实施例中的存储器系统。与图4中所示的相同的存储器系统在后面将要描述的第二到第二十二实施例中进行构造。存储器系统作为集成在硅衬底上的系统封装(SIP)而形成。SIP具有图1中所示的存储器MEM，闪存存储器FLASH，用于存取闪存存储器FLASH的存储器控制器MCNT，以及用于控制整个系统的CPU(控制器)。CPU、存储器MEM、以及存储器控制器MCNT是通过系统总线SBUS进行互连的。将SIP通过外部总线连接到系统SYS。CPU输出芯片使能信号CE1，存取指令CMD，地址信号AD，以及写数据信号DQ，以存取存储器MEM，并且CPU接收来自存储器MEM的读数据信号DQ。
图5示出第一实施例的操作。在这个例子中，外部存取操作(读操作RD或者写操作WR)或者自刷新操作SREF响应于在激活周期ACTP中的外部存取请求(读指令RD或者写指令WR)或者内部存取请求(刷新请求RREQ)，在良好存储器模块RBLK1和故障存储器模块RBLK2中顺序执行，其中在激活周期ACTP中，激活芯片使能信号CE1。然而，在图中，没有示出在激活周期ACTP产生的刷新请求RREQ。并且，内部存取操作(自刷新操作SREF)响应于在自刷新周期SREFP(自刷新模式)中的内部存取请求(刷新请求RREQ)，在良好存储器模块RBLK1和故障存储器模块RBLK2中顺序执行，其中在自刷新周期SREFP中，禁止芯片使能信号CE1。比如，读指令RD或者写指令WR的最小供给间隔是80ns，以及刷新请求RREQ的供给间隔是16μs。
激活周期ACTP是外部待机周期，在外部待机周期中，可以接收外部存取请求RD和WR，以及自刷新周期SREFP是内部待机周期，在内部待机周期中，禁止外部存取请求RD和WR的接收，仅仅接收内部存取请求RREQ。如后面所示的图6所述，在本实施例中，在激活周期ACTP和自刷新周期SREFP中对所有存储器模块RBLK0-3设置切断功能(cutoff function)。切断功能是在没有执行存储器MEM的RD、WR或者SREF的存取操作时，关断连接开关BT和预充电电路PRE的功能，并由图1中所示的开关控制电路26设置所述切断功能。通过在激活周期ACTP和自刷新周期SREFP中既没有执行存取操作RD或者WR，也没有执行自刷新操作SREF的周期中，对所有的存储器模块RBLK设置切断功能，开关控制电路26消除了用于识别故障存储器模块RBLK的需要。因此，开关控制电路26的电路规模可以做得更小。并且，用于存储有关故障存储器模块RBLK的信息的电路也不是必须的。
图6示出图5中的存取操作的细节。此处，存取操作是读操作RD、写操作WR和自刷新操作SREF中的一个。作为一个例子，图6示出由图5中的虚线框表示的存储器模块RBLK2的存取操作。
在执行存取操作期间，图1中所示的操作控制电路24将预充电控制信号BRS0保持在低逻辑电平，以在执行存取操作的存储器模块RBLK中，解除位线BL和/BL与预充电电压线VPR之间的连接(图6(a))。在执行存取操作期间，操作控制电路24还将开关控制信号BT0保持在低逻辑电平，以关断共享灵敏放大器SA的一对存储器模块RBLK中没有执行存取操作的存储器模块RBLK的连接开关BT(图6(b))。
图1中所示的开关控制电路26在不执行存取操作的待机周期中，设置切断功能，并且根据预充电控制信号BRS0，将所有的预充电控制信号BRS设置到低逻辑电平(图6(c))。这防止了经过预充电电路PRE的位线BL和/BL与预充电电压线VPR的连接。因此，即使在待机周期期间，在字线WL和位线BL或/BL之间存在泄漏故障，并且位线BL或/BL的电压降低到低于预充电电压VPR，也可以防止在字线WL和预充电电压线VPR之间流动的泄漏电流。
开关控制电路26在不执行存取操作的待机周期中，还设置切断功能，并且根据开关控制信号BT，将所有的开关控制信号BTZ设置到低逻辑电平(图6(d))。这防止了灵敏放大器激活信号线PSA或者NSA通过灵敏放大器SA与位线BL或/BL之间的连接，其中在待机周期期间将灵敏放大器激活信号线PSA或者NSA设置成预充电电压VPR。因此，可以防止待机电流的增加。
更具体而言，如果字线WL的禁止电平是负电压，并且在字线WL和位线BL或/BL之间存在泄漏故障，则位线BL或/BL的电压可以在待机周期变成负值。如果图3中所示的灵敏放大器SA的pMOS晶体管的栅极电压变成负值，则开通pMOS晶体管，并且电流从灵敏放大器激活信号线PSA和NSA(电压VPR)流向位线BL或/BL(负电压)。或者，如果位线BL和/BL中的一条变成负电压，并且另一条变成等于预充电电压VPR，则灵敏放大器SA中的一个nMOS晶体管的源极变成负电压，并且开通该nMOS晶体管。这导致电流从灵敏放大器激活信号线PSA和NSA(电压VPR)流向位线BL和/BL(负电压)。通过在待机周期关断连接开关BT，可以防止这种不正确电流的流动。
另一方面，开关控制电路26与存取操作的开始同步地解除切断功能，并且仅将与执行存取操作的存储器模块RBLK2相对应的预充电控制信号BRS2L和BRS2R暂时设置到高逻辑电平，直到激活字线WL(图6(e))。这样当位线电压由于泄漏故障而低于预充电电压VPR的时候，也在存取操作之前将与存取操作有关的位线BL或/BL的电压设置到预充电电压VPR。
此外，开关控制电路26与存取操作的开始同步地解除切断功能，并且在激活字线WL之前，仅将与执行存取操作的存储器模块RBLK2相对应的开关控制信号BT2L和BT2R设置到高逻辑电平(图6(f))。这将与存取操作相关的位线BL或/BL连接到灵敏放大器SA。
接着，激活字线WL(图6(g))，并且将数据从存储器单元MC读出到位线BL和/BL中的一个(图6(h))。接下来，激活灵敏放大器激活信号PSA2和NSA2，以及放大在位线BL和/BL之间的电压差(图6(i))。当灵敏放大器SA工作的时候，列开关信号CL2变到高逻辑电平，并且将位线BL和/BL中的数据读出到数据线DT和/DT(图6(j))。
接着，禁止字线WL以及禁止灵敏放大器激活信号PSA2和NSA2(图6(k))。在灵敏放大器SA停止它的操作以后，开关控制电路26将预充电控制信号BRS2L和BRS2R暂时设置到高逻辑电平(图6(1))。这将位线BL和/BL的电压重置到预充电电压VPR(图6(m))。并且，在灵敏放大器SA停止它的操作以后，开关控制电路26将开关控制信号BT2L和BT2R禁止到低逻辑电平(图6(n))。然后，存取操作完成。在存取操作之后的待机周期中，开关控制电路26设置切断功能，并将所有的预充电控制信号BRS和开关控制信号BTZ设置到低逻辑电平(图6(o))。这关断了所有的预充电电路PRE和连接开关BT，以减少待机电流。
在上述的第一实施例中，因为在没有执行存取操作RD、WR或者SREF的待机期间，关断了连接开关BT和预充电电路PRE，所以即使在字线WL和位线BL或/BL之间存在短路故障，也可以防止泄漏电流从字线WL流向预充电电压线VPR。因此，可以减少存储器MEM的电流消耗，特别可以减少待机电流。
图7示出本发明的第二实施例。对于相同的组件，使用与第一实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成开关控制电路26A，而不是第一实施例中的开关控制电路26。并且，新形成熔丝电路30(泄漏存储器单元)。其它的组件与第一实施例中的其它组件是相同的。
熔丝电路30使用内置熔丝程序，存储在字线WL和位线BL(或/BL)之间具有泄漏故障的故障存储器模块RBLK的位置信息。熔丝电路30输出存储的位置信息，以作为模块地址FAD。熔丝电路30可以使用冗余的熔丝电路，用于存储故障存储器模块RBLK的模块地址，以利用冗余存储器模块RBLK(未示出)来替代故障存储器模块RBLK，或者与冗余的熔丝电路分开地形成电路。
开关控制电路26A仅仅对由故障模块地址FAD表示的故障存储器模块RBLK设置切断功能，并且对于良好存储器模块RBLK解除切断功能。本质上，仅仅需要对故障存储器模块设置切断功能。开关控制电路26A监控行地址信号RAD，并且，当对故障存储器模块RBLK执行存取操作RD、WR或者SREF时，与第一实施例中相似地解除切断功能。当对良好存储器模块RBLK执行存取操作RD、WR或者SREF时，如前所述，开关控制电路26A控制预充电电路PRE和连接开关BT的操作。
图8示出第二实施例的操作。故障存储器模块RBLK的位置和存取操作RD、WR和SREF的序列与第一实施例中是相同的。省略与第一实施例中相同操作的详细描述。故障存储器模块RBLK0和2的操作与第一实施例中是相同的。
在良好存储器模块RBLK1和3中，在不执行存取操作的待机周期中，将预充电控制信号BRS(BRS1L，1R，3L和3R)和开关控制信号BT(BT1L，1R，3L和3R)设置成高逻辑电平(图8(a，b))。预充电控制信号BRS仅仅在存取操作期间改变成低逻辑电平(图8(c))。当在相邻的存储器模块RBLK中执行存取操作时，开关控制信号BT(BT1R，BT3L)改变到低逻辑电平，以关断连接到灵敏放大器SA上的连接开关BT，其中在灵敏放大器SA中，执行放大操作(图8(d，e))。
并且在上述的第二实施例中，也可以获得与上述的第一实施例中相同的优点。进一步的，在本实施例中，通过仅仅对故障存储器模块RBLK设置切断功能，可以防止连接开关BT的浪费操作，来进一步减少待机电流。
图9示出第三实施例的操作。对于相同的组件，使用与第一和第二实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，在没有执行存取操作RD、WR或者SREF的周期，也对良好存储器模块RBLK设置用于关断连接开关BT的切断功能。其它的组件与第二实施例中的其它组件是相同的(图8)。在良好存储器模块RBLK1和3中的预充电控制信号BRS在设置了切断功能时，也保持高逻辑电平。除了开关控制电路26A的操作是不同的以外，在本实施例中的存储器MEM也与第二实施例中(图7)的存储器MEM是相同的。
并且在上述的第三实施例中，也可以获得与上述的第一和第二实施例中相同的优点。进一步的，在本实施例中，因为良好存储器模块RBLK1和3的连接开关BT，与故障存储器模块RBLK0和2的连接开关BT，可以进行同样的操作，开关控制电路的逻辑可以变得更加简单。
图10示出本发明的第四实施例。对于相同的组件，使用与第一和第二实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成开关控制电路26C，而不是第一实施例中的开关控制电路26。其它的组件与第一实施例中的那些组件是相同的。
开关控制电路26C仅仅在自刷新周期SREFP中设置切断功能，并且在激活周期ACTP中解除切断功能，其中在自刷新周期SREFP中，禁止芯片使能信号CE1，并且在激活周期ACTP中，激活芯片使能信号CE1。自刷新周期SREFP是内部待机周期，在该周期中，禁止外部存取请求RD和WR的接收，并且仅能接收内部存取请求SREF。激活周期ACTP是外部待机周期，在该周期中，可以接收外部存取请求RD和WR以及内部存取请求SREF。
图11示出第四实施例的操作。故障存储器模块RBLK的位置和存取操作RD、WR和SREF的序列与第一实施例中的是相同的。省略了与第一实施例中相同操作的详细描述。在自刷新周期SREFP中的操作与第一实施例中(图5)的操作是相同的。在激活周期ACTP中的操作与第二实施例中(图8)的良好存储器模块RBLK中的操作是相同的。也就是，在激活周期ACTP，预充电控制信号BRS仅仅在存取操作周期变化到低逻辑电平。当在相邻存储器模块RBLK中执行存取操作时，与连接到执行放大操作的灵敏放大器SA上的连接开关BT相对应的开关控制信号BT改变到低逻辑电平。
并且在上述的第四实施例中，也可以获得与上述的第一和第二实施例中相同的优点。进一步的，在本实施例中，因为在激活周期ACTP可以很容易的执行开关控制电路26的开关控制，通过开关控制电路26的开关控制，可以防止长的存取时间。附带提及，在激活周期ACTP中，在大多数情况下，频繁地执行读操作RD和写操作WR，因此电流消耗相对较大。因此，伴随在字线WL和位线BL或/BL之间的泄漏故障而产生的泄漏电流的影响是非常小的。另一方面，在自刷新周期SREFP中，大约每16μs提供一个刷新请求RREQ，因此，仅仅每16μs执行一次自刷新操作SREF。因此，如果在字线WL和位线BL或/BL之间存在泄漏故障，其泄漏电流就会相当可观地影响到待机电流。
图12示出第五实施例的操作。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，在激活周期ACTP中、在没有执行存取操作RD或WR的周期，设置用于关断连接开关BT的切断功能。其它的组件，与第四实施例中的那些组件是相同的(图11)。除了开关控制电路26C的操作是不同的以外，在本实施例中的存储器MEM，与第四实施例中的(图10)是相同的。并且在上述的第五实施例中，也可以获得与上述的那些实施例中相同的优点。
图13示出本发明的第六实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成开关控制电路26E，而非第四实施例中的开关控制电路26C。并且，形成与第二实施例中相同的熔丝电路30。其它的组件，与第四实施例中的那些组件是相同的。
开关控制电路26E仅仅在自刷新周期SREFP(内部待机周期)中，对故障存储器模块RBLK0和2设置切断功能，其中在自刷新周期SREFP中，禁止芯片使能信号CE1。开关控制电路26E对于良好存储器模块RBLK解除切断功能，并且也在激活周期ACTP(外部待机周期)解除切断功能，其中在激活周期ACTP中，激活芯片使能信号CE1。
图14示出第六实施例的操作。故障存储器模块RBLK的位置和存取操作RD、WR和SREF的序列与第一实施例中是相同的。省略了对第一实施例中相同操作的详细描述。在激活周期ACTP中的操作与第四实施例中的操作(图11)是相同的。
在本实施例中，当在故障存储器模块RBLK2中执行自刷新操作SREF时，不仅仅对故障存储器模块RBLK2，而且也对其它的故障存储器模块RBLK0解除切断功能。这可以使得开关控制电路26E的逻辑变得更加简单。进一步的，因为刷新请求RREQ相对地不是经常发生，所以如果在字线WL和位线BL之间存在泄漏故障，那么在待机期间的位线BL和/BL的电压降低到预充电电压VPR之下。通过对每个刷新请求RREQ，暂时执行预充电操作，可以使位线BL和/BL的电压与预充电电压VPR之间的偏差最小化。因此，可以使在开始自刷新操作时暂时执行的预充电操作更短，并且可以使自刷新操作时间变得等于读操作时间和写操作时间。也就是，可以防止由操作控制电路24执行的定时控制变得更加复杂。
并且在上述的第六实施例中，也可以获得与上述的那些实施例中相同的优点。进一步地，在本实施例中，通过对每个刷新请求RREQ解除所有故障存储器模块RBLK0和2的切断功能，对在所有故障存储器模块RBLK0和2中的每个刷新请求RREQ，可以执行位线BL和/BL的预充电操作。这可以减少在自刷新周期SREFP中的位线BL和/BL的偏差。
图15示出第七实施例的操作。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，在激活周期ACTP中，在没有执行存取操作RD或WR的周期，设置用于关断连接开关BT的切断功能。其它的组件，与第六实施例中的那些组件是相同的(图14)。除了开关控制电路26E的操作是不同的以外，在本实施例中的存储器MEM，与第六实施例中的(图13)是相同的。并且在上述的第七实施例中，也可以获得与上述的那些实施例中相同的优点。
图16示出第八实施例的操作。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，在自刷新周期SREFP中，仅仅对执行自刷新操作SREF的故障存储器模块RBLK0和2，解除切断功能。对于故障存储器模块RBLK0和2，当不执行自刷新操作时，保持切断功能的设置，并且保持连接开关BT和预充电电路PRE的关断状态(off state)。其它的组件，与第六实施例中的那些组件是相同的(图14)。除了开关控制电路26E的操作是不同的以外，在本实施例中的存储器MEM，与第六实施例中的(图13)是相同的。并且在上述的第八实施例中，也可以获得与上述的那些实施例中相同的优点。
图17示出第九实施例的操作。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，在自刷新周期SREFP中，仅仅对执行自刷新操作SREF的故障存储器模块RBLK0和2，解除切断功能。对于故障存储器模块RBLK0和2，当不执行自刷新操作时，保持切断功能的设置，并保持连接开关BT和预充电电路PRE的关断状态。其它的组件，与第七实施例中的那些组件是相同的(图15)。除了开关控制电路26E的操作是不同的以外，在本实施例中的存储器MEM，与第六实施例中的(图13)是相同的。并且在上述的第九实施例中，也可以获得与上述的那些实施例中相同的优点。
图18示出本发明的第十实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成开关控制电路26F，而非第四实施例中的开关控制电路26C(图10)。并且，新形成模式寄存器32(设置电路)。其它的组件，与第四实施例中的那些组件是相同的。
模式寄存器32存储从自刷新周期SREFP开始时至设置切断功能时之间的自刷新请求RREQ的次数，并且输出存储的次数，作为数字信号SN。比如，当通过指令译码器10接收模式寄存器设置指令MRS时，模式寄存器32例如存储地址信号AD的值，作为上述的次数。
开关控制电路26F具有计数器COUNT，用于对刷新请求RREQ的次数进行计数。当开始自刷新周期SREFP时，重置计数器COUNT，并且执行计数操作直到刷新请求RREQ的次数变得等于由数字信号SN表示的值。当计数器COUNT的计数值变得等于由数字信号SN表示的值的时候，开关控制电路26F设置切断功能。
图19示出第十实施例的操作。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。除了在自刷新周期SREFP中出现第二刷新请求RREQ之后设置切断功能以外，本实施例中的操作与第四实施例中的操作(图11)是相同的。也就是，模式寄存器32输出表示“二次”的数字信号SN。
并且在上述的第十实施例中，也可以获得与上述的那些实施例中相同的优点。进一步地，在本实施例中，当暂时激活芯片使能信号CE1的时候，可以防止切断功能在设置以后的立即解除。换句话说，可以通过在设置切断功能之前进行等待直到刷新请求RREQ发生预定的次数，从而在可靠地进入自刷新模式之后，才设置切断功能。因此，可以防止开关控制电路26F浪费地重复设置/解除切断功能，因此，可以减少存储器MEM的电流消耗。
图20示出本发明的第十一实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成开关控制电路26G，而非第四实施例中的开关控制电路26C(图10)。其它的组件，与第四实施例中的那些组件是相同的。
开关控制电路26G在从激活周期ACTP切换到自刷新周期SREFP之后，在响应于刷新请求RREQ执行第一次刷新操作SREF之后，设置切断功能。开关控制电路26G还在从自刷新周期SREFP切换到激活周期ACTP之后，响应于第一次存取请求RD、WR或者SREF而解除切断功能。开关控制电路26G接收内部行地址信号IRAD，以对每个存储器模块RBLK0-3设置和解除切断功能。
图21示出第十一实施例的操作。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。基本操作与第四实施例中的那些操作(图11)是相同的。然而，在本实施例中，在激活周期ACTP，响应于第一次存取请求RD或者WR而解除切断功能(图21(a，b))。并且，与在自刷新周期SREFP中的第一次自刷新操作SREF相同步地设置切断功能(图21(c，d))。对于每个存储器模块RBLK0-3，设置和解除切断功能。
并且在上述的第十一实施例中，也可以获得与上述的那些实施例中相同的优点。进一步地，在本实施例中，通过仅仅对执行存取操作RD、WR或者SREF的存储器模块RBLK设置和解除切断功能，可以防止开关控制电路26G的浪费操作，以减少电流消耗。
图22示出本发明的第十二实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本发明中，形成开关控制电路26H，而非第六实施例中的开关控制电路26E(图13)。其它的组件，与第六实施例中的那些组件是相同的。
开关控制电路26H在自刷新周期SREFP中，响应于刷新请求RREQ而解除执行自刷新操作SREF的存储器模块RBLK的切断功能，并响应于下一个刷新请求RREQ而设置执行自刷新操作SREF的存储器模块RBLK的切断功能。
图23示出第十二实施例的操作。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。基本的操作与第八实施例(图16)中的那些操作是相同的。然而，在本实施例中，在自刷新周期SREFP中响应于与存储器模块RBLK2相对应的刷新请求RREQ，解除用于存储器模块RBLK2的切断功能(图23(a))。响应于下一个刷新请求RREQ(对应于存储器模块RBLK3)，设置用于存储器模块RBLK2的切断功能(图23(b))。因为存储器模块RBLK3是良好存储器模块，所以既不设置切断功能，也不解除切断功能(图23(c))。
并且在上述的第十二实施例中，也可以获得与上述的那些实施例中相同的优点。进一步地，在本实施例中，可以通过减少响应于刷新请求RREQ对一个存储器模块RBLK解除切断功能，而对另外一个存储器模块RBLK设置切断功能，从而防止开关控制电路26H的浪费操作，以减小电流消耗。
图24示出第十三实施例的操作。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。基本的操作与第十二实施例(图23)中的那些操作是相同的。然而，在本实施例中，在激活周期ACTP中，在没有执行存取操作RD、WR或者SREF的周期，设置连接开关BT的切断功能。在激活周期ACTP的操作与第五实施例中的那些操作(图12)是相同的。并且在上述的第十三实施例中，也可以获得与上述的那些实施例中相同的优点。
图25示出本发明的第十四实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成刷新地址计数器16I和开关控制电路26I，而非刷新地址计数器16和开关控制电路26H。其它的组件，与第十二实施例中的那些组件是相同的。
刷新地址计数器16I将用于指定存储器模块RBLK的模块地址位设置成计数器的高位，以对每个存储器模块RBLK集中地执行自刷新操作SREF。
图26示出第十四实施例中的自刷新周期SREFP中的操作。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。除了切断功能的设置定时和解除定时不同以外，本发明实施例的操作与第十二实施例中的那些操作(图23)是相同的。
开关控制电路26I对每个故障存储器模块RBLK0和2，响应于第一刷新请求RREQ，解除(REL)切断功能，并且在完成最后的刷新操作以后，设置(SET)切断功能。开关控制电路26I对于良好存储器模块RBLK1和3，总是解除(REL)切断功能。可以响应于在相应存储器模块RBLK中的所有刷新操作的完成，或者响应于在下一个存储器模块RBLK中的第一刷新请求RREQ，设置切断功能。并且在上述的第十四实施例中，也可以获得与上述的那些实施例中相同的优点。
图27示出本发明的第十五实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。通过将负电压产生电路34加到第一实施例上(图1)，可以构建本实施例。其它的组件，与第一实施例中的那些组件是相同的。
负电压产生电路34产生负电压VNEG，该电压是处于字线WL的禁止电平的电压。当关断图3中所示的连接开关BT时，开关控制电路26提供负电压VNEG给连接开关BT的栅极。并且在上述的第十五实施例中，也可以获得与上述的那些实施例中相同的优点。进一步地，当通过使用负电压VNEG来设置切断功能的时候，可以可靠地关断连接开关BT，其中负电压VNEG作为关断连接开关BT时的栅极电压。因此，可以减少存储器MEM的电流消耗，特别是待机电流。
图28示出本发明的第十六实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成开关控制电路26J，而不是第十五实施例中的开关控制电路26(图27)。并且，新加入模式寄存器32J。其它的组件，与第十五实施例中的那些组件是相同的。模式寄存器32J的基本规格与第十实施例中的那些模式寄存器(图18)是相同的。
比如，模式寄存器32J具有根据地址信号AD的值进行设置的选择位SEL，其中的地址信号AD与模式寄存器设置指令MRS一起提供。模式寄存器32J输出选择信号SEL，该选择信号具有被设置到选择位SEL的逻辑值。当选择位SEL位于低逻辑电平的时候，开关控制电路26J将提供给连接开关BT的栅极的电压设置到地电压，以关断连接开关BT。当选择位SEL位于高逻辑电平的时候，开关控制电路26J将提供给连接开关BT的栅极的电压设置到负电压VNEG，以关断连接开关BT。并且在上述的第十六实施例中，也可以获得与上述的那些实施例中相同的优点。进一步地，可以从多个电压值中选择提供给连接开关BT的栅极的电压值。因此，当在字线WL和位线BL之间存在泄漏故障时，可以详细分析故障的起因。
图29示出本发明的第十七实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。通过新将模式寄存器32K(寄存器电路)加到第二实施例上(图7)，可以构建本实施例。其它的组件，与第二实施例中的那些组件是相同的。
比如，模式寄存器32K具有根据地址信号AD的值设置的故障地址位，将地址信号AD与模式寄存器设置指令MRS一起进行提供。当在故障地址位中存储故障地址时，模式寄存器32K输出设置的故障地址，作为暂时故障地址FAD2。当在故障地址位中没有存储故障地址时，模式寄存器32K输出在熔丝电路30中编程的故障地址FAD，作为故障地址FAD2。开关控制电路26A的操作，与第一实施例中的那些操作是相同的。
并且在上述的第十七实施例中，也可以获得与上述的那些实施例中相同的优点。进一步地，通过重写模式寄存器32K，可以使任何存储器模块RBLK充当故障存储器模块，而不论在熔丝电路30中的编程值如何。因此，当在字线WL和位线BL之间存在泄漏故障时，可以详细的分析故障的起因。特别的，通过在对熔丝电路30进行编程之后，屏蔽熔丝电路30的信息，可以详细的分析故障的起因。
图30示出本发明的第十八实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成开关控制电路26L，而不是第一实施例中的开关控制电路26(图1)。其它的组件，与第一实施例中的这些组件是相同的。
开关控制电路26L具有移位寄存器，其执行与振荡信号OSC(定时信号)同步的移位操作。移位寄存器SFTR具有与每个存储器模块RBLK0-3相对应的四个存储器级(memory stage)。每个存储器级输出存储的逻辑值。例如，在存储器MEM通电时，将一个存储器级设置到高逻辑电平，并将其余的存储器级设置到低逻辑电平。将最后一个存储器级的输出连接到第一存储器级的输入。接着，移位寄存器SFTR执行移位操作，比如，与振荡信号OSC的上升沿相同步，一个接一个的对输出高逻辑电平的存储器级进行移位。
开关控制电路26L与移位寄存器SFTR的移位操作相同步地对与输出高逻辑电平的存储器级相对应的存储器模块RBLK执行预充电操作。这使得预充电电路PRE通过设置切断功能，除了存取操作以外，即使在预充电电路PRE关断时，也能周期性的执行预充电操作。
附带提及，例如，可以在存储器MEM中形成熔丝电路30，以仅对故障存储器模块RBLK周期的执行预充电操作。或者，可以与振荡信号OSC相同步地对所有的存储器模块RBLK执行预充电操作，而不用在开关控制电路26L中形成移位寄存器SFTR。还可以响应于刷新请求RREQ而不是振荡信号OSC而执行预充电操作。并且，在存储器MEM中可以形成用于执行预充电操作的专用振荡器。
并且在上述的第十八实施例中，也可以获得与上述的那些实施例中相同的优点。进一步的，通过周期性的执行预充电操作，可以最小化位线BL和/BL的电压相对于预充电电压VPR的偏移。因此，可以使开始自刷新操作时暂时执行的预充电操作变短，并可以使自刷新操作时间等于读操作时间和写操作时间。也就是说，可以防止操作控制电路24的定时控制变得更加复杂。
图31示出本发明的第十九实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成开关控制电路26M和存储器核心28M，而不是第一实施例中的开关控制电路26和存储器核心28(图1)。其它的组件，与第一实施例中的这些组件是相同的。
通过将副预充电电路SPRE(副预充电开关)加到第一实施例中的存储器核心28中，构建存储器核心28M。除了开关控制电路26M输出副预充电控制信号SBRS以用于操作副预充电电路SPRE之外，开关控制电路26M与第一实施例中的开关控制电路26是相同的。
图32示出了图31中所示的存储器核心28M的主体部分的细节。除了副预充电电路SPRE之外的结构与第一实施例中的(图3)是相同的。将副预充电电路SPRE与灵敏放大器SA和列开关CSW一起设置在夹在两个连接开关BT之间的位置上。副预充电电路SPRE具有一对nMOS晶体管，该nMOS晶体管将互补位线BL和/BL中的每一条连接到预充电电压线VPR。nMOS晶体管的栅极接收副预充电控制信号SBRS(BRS2)。副预充电电路SPRE在接收高逻辑电平的副预充电控制信号SBRS的同时，提供预充电电压VPR给位线BL和/BL。
图33示出第十九实施例的操作。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。基本操作与第一实施例中的操作(图5)是相同的。然而，除了相应的灵敏放大器SA正在工作的时候以外，将副预充电控制信号SBRS保持在高逻辑电平。因此，除了相应的灵敏放大器SA工作的周期以外，开通副预充电电路SPRE，从而提供预充电电压VPR给位线BL和/BL，其中位线BL和/BL夹在连接开关BT之间。附带提及，副预充电控制信号SBRS的波形具有开关控制信号BT的反相逻辑。
并且在上述的第十九实施例中，也可以获得与上述的那些实施例中相同的优点。进一步地，通过副预充电电路SPRE，即使设置切断功能，也可以防止连接到灵敏放大器SA和列开关CSW的位线BL和/BL变成漂浮(floating)状态。因此，可以使在开始存取操作RD、WR或者SREF时暂时执行的预充电操作更短。具体地，这对于不经常执行存取操作SREF的自刷新周期SREFP是有效的。因此，可以将自刷新操作时间设置成等于读操作时间和写操作时间。也就是，可以防止操作控制电路24的定时控制变得更加复杂。
图34示出本发明的第二十实施例中的存储器核心的主体部分的细节。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。本发明的预充电控制电路PRE不同于第一实施例(图3)。其它的组件，与第一实施例中的那些组件是相同的。
在预充电电路PRE中，将用于抑制电流的电流抑制元件ICNT设置在用于提供预充电电压VPR给位线BL和/BL的nMOS晶体管与预充电电压线VPR之间。电流抑制单元ICNT比如是高电阻元件或者晶体管。使用栅极宽度W和沟道长度L的比率W/L小的晶体管。所述晶体管比如是耗尽型的。当使用增强型晶体管时，将阈值电压设置得较低。
并且在上述的第二十实施例中，也可以获得与上述的那些实施例中相同的优点。进一步的，通过在预充电电压线VPR和位线BL和/BL之间插入电流抑制元件ICNT，当在字线WL和位线BL之间存在泄漏故障，并且将位线BL(或/BL)连接到预充电电压VPR的时候可以减少泄漏量。
图35示出第二十一实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成操作控制电路24N和开关控制电路26N，而非第一实施例中的操作控制电路24和开关控制电路26(图1)。并且加入模式寄存器32N和测试电路36N。其它的组件，与第一实施例中的那些组件是相同的。模式寄存器32N的基本规格与第十实施例中的规格(图18)是相同的。
比如，模式寄存器32N具有测试位TS1-2，其中的测试位是根据与模式寄存器设置指令MRS(测试请求)一起提供的地址信号AD的值进行设置的。模式寄存器32N将设置给测试位TS1-2的逻辑值作为测试信号TS1-2而输出。当执行第一测试的时候，设置测试位TS1，并且当执行第二测试的时候，设置测试位TS2。比如，通过测试存储器MEM的LSI测试器，提供模式寄存器设置指令MR。
测试电路36N根据测试信号TS1-2，将测试控制信号TCNT输出到操作控制电路24N和开关控制电路26N。操作控制电路24N响应于存取请求RD，WR和RREQ，并且响应于测试控制信号TCNT，来进行操作。开关控制电路26N在不执行存取操作的周期，设置切断功能，并且当接收测试控制信号TCNT的时候，根据测试控制信号TCNT来设置/解除切断功能。
图36示出图35中所示的开关控制电路26N的操作流程。在这个例子中，仅仅设置模式寄存器32N中的测试位TS1，并且执行第一测试。根据测试信号TS1(测试请求)，测试电路36N将用于执行第一测试的测试控制信号TCNT输出到操作控制电路24N和开关控制电路26N。
首先在步骤S10中，开关控制电路26N对所有的存储器模块RBLK解除切断功能。在这个状态中，用于测试存储器MEM的LSI测试器测量待机电流(供电电流)。如果在字线WL和位线BL之间存在泄漏故障，则待机电流大。操作控制电路24N在执行第一测试的时候，屏蔽了刷新请求RREQ。顺便说一下，可以响应于刷新请求RREQ，执行自刷新操作SREF。
接下来，在步骤S12、S14、S16和S18中，开关控制电路26N分别在存储器模块RBLK0-3中设置切断功能。也就是说，在每个存储器模块RBLK中关断连接开关BT。在S12到S18的每个步骤中，LSI测试器测量待机电流。如果存储器模块RBLK在字线WL和位线BL之间存在泄漏故障，则如果对存储器模块RBLK设置切断功能，那么待机电流变得很小。
接下来，比如使用LSI测试器，来确定在步骤S10中测量的待机电流与在步骤S12到S18中测量的待机电流之间的差。如果电流差大于预定值(判决值)，那么确定存储器模块RBLK在字线WL和位线BL之间存在故障。在这种情况下，执行详细的测试，或者执行对故障的救济操作。
图37示出图35中所示的操作控制电路24N和开关控制电路26N的另外一个操作流程。在这个例子中，仅仅设置模式寄存器32N中的测试位TS2，并且执行第二测试。根据测试信号TS2(测试请求)，测试电路36N将用于执行第二测试的测试控制信号TCNT输出到操作控制电路24N和开关控制电路26N。
首先，在步骤S20中，开关控制电路26N对所有的存储器模块RBLK设置切断功能。在这种状态下，用于测试存储器MEM的LSI测试器测量待机电流(供电电流)。因为关断了所有的连接开关BT，所以即使在字线WL和位线BL之间存在泄漏故障，待机电流也不大。操作控制电路24N在执行第二测试的时候，屏蔽了刷新请求RREQ。顺便说一下，可以响应于刷新请求RREQ，执行自刷新操作SREF。
接下来，在步骤S22、S24、S26和S28中，开关控制电路26N分别解除存储器模块RBLK0-3中的切断功能。也就是说，在每个存储器模块RBLK0-3中开通连接开关BT。在S22到S28的每个步骤中，LSI测试器测量待机电流。如果存储器模块RBLK在字线WL和位线BL之间存在泄漏故障，则如果对存储器模块RBLK解除切断功能，那么待机电流变大。
接下来，比如使用LSI测试器，来确定在步骤S20中测量的待机电流与在步骤S22到S28中测量的待机电流之间的差。如果电流差大于预定值(判决值)，那么确定存储器模块RBLK在字线WL和位线BL之间存在故障。在这种情况下，执行详细的测试，或者执行对故障的救济操作。
并且在上述的第二十一实施例中，也可以获得与上述的那些实施例中相同的优点。进一步的，通过测试电路36N，可以很容易的检测在字线WL和位线BL之间存在具有泄漏故障的存储器模块RBLK。
图38示出第二十二实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成测试电路36P，操作控制电路24P以及开关控制电路26P，而非在第二十一实施例中的测试电路36N，操作控制电路24N以及开关控制电路26N(图35)。其它的组件，与第二十一实施例中的那些组件是相同的。
当接收测试信号TS1-2时，测试电路36P输出用于执行第三测试或者第四测试的测试控制信号TCNT。响应于存取请求RD、WR或者RREQ，并且也响应于测试控制信号TCNT，操作控制电路24P执行操作。当接收到用于执行第三测试的测试控制信号TCNT时，操作控制电路24P从普通操作模式改变到测试模式，并将从响应于存取请求RD、WR或者RREQ关断预充电开关PRE时到激活字线WL时之间的时间周期设置得长于不执行测试的普通操作模式中的时间。也就是说，当执行第三测试时，将从预充电控制信号BRS0改变到低逻辑电平时到字线激活信号WLZ改变到高逻辑电平时之间的时间周期设置得长于在普通操作模式下的时间。
当接收到用于执行第四测试的测试控制信号TCNT时，操作控制电路24P从普通操作模式改变到测试模式，并且将从响应于存取请求RD、WR或者RREQ激活字线WL时到激活灵敏放大器SA时之间的时间周期设置得更长。也就是说，当执行第四测试时，将从字线激活信号WLZ改变到高逻辑电平时到灵敏放大器激活信号LEZ改变到高逻辑电平时之间的时间周期设置得长于普通操作模式下的时间。比如，当接收到用于执行第三或者第四测试的测试控制信号TCNT时，解除切断功能。顺便说一句，也可以不解除切断功能。
图39示出第二十二实施例的操作的概要。在普通操作模式NRML中的波形和第一实施例中的(图6)是一样的。在第三测试TEST3中，从预充电控制信号BRS改变到低逻辑电平时到激活字线WL时之间的时间T1长于普通操作模式NRML中的时间。因此，例如，如果在字线WL和位线BL之间存在泄漏故障，则在预充电控制信号BRS变到低逻辑电平之后，位线BL的电压从预充电电压VPR降到字线WL的复位电压(比如，地电压)。因此，当激活字线WL并从存储器单元MC读取数据到位线BL的时候，位线BL的电压低于位线/BL的电压(＝VPR)。因此，在读操作RD中没有放大正确的数据信号，并且可以检测到字线WL和位线BL之间的泄漏故障。
以同样的方式，在第四测试TEST4中，从激活字线WL时到灵敏放大器激活信号LEZ改变到高逻辑电平时之间的时间T2长于普通操作模式NRML下的时间。因此，例如，如果在字线WL和位线BL之间存在泄漏故障，则在激活字线WL之后，从存储器单元MC中读入位线BL的数据的电压降到字线WL的复位电压(比如，地电压)。因此，当激活灵敏放大器激活信号LEZ并且灵敏放大器SA开始放大操作的时候，位线BL的电压低于位线/BL的电压(＝VPR)。因此，在读操作RD中，没有放大正确的数据信号，并且可以检测到在字线WL和位线BL之间的泄漏故障。
如果没有解除切断功能，则在第三和第四测试TEST3-4中，预充电控制信号BRS和开关控制信号BT具有与普通操作模式NRML中相同的波形。
图40示出了存储器核心28的存储器模块RBLK的细节。比如，每个存储器模块RBLK具有256个字线WL0-255，两个冗余字线RWL0-1，1024对位线对BL和/BL，以及一对冗余的位线RBL和/RBL。在字线WL和位线BL或/BL的交点处的圆表示存储器单元MC。在执行第三测试TEST3和第四测试TEST4之前，将逻辑1数据写入所有的存储器单元MC中。
比如，如果在连接到图中的黑圆圈表示的存储器单元MC上的字线WL3和位线BL2之间存在泄漏故障，则当激活字线WL0、WL3、WL4、WL7等以存取连接到位线BL2的存储器单元MC时，检测到故障。相反地，当存取连接到位线/BL2的存储器单元MC的时候，因为在放大操作期间，位线BL2作为参考位线，并且改变到低逻辑电平，所以没有检测到故障。
如果在字线WL和位线BL之间存在泄漏故障，则必须提供通过冗余位线对RBL和/RBL的救济(列救济)，而不是通过冗余字线RWL0-1的救济(行救济)。这是因为读取故障(重写故障)是发生在连接到具有泄漏故障的位线BL2上的所有存储器单元MC中的。为了执行列救济，仅仅需要引起比冗余字线RWL0-1的数目更多的字线故障。更具体而言，通过存储器单元MC连接到位线BL2的字线WL(WL0，WL3，WL4等)需要被存取三次或者更多次。如果顺序地存取字线WL，则通过顺序地对“冗余字线RWL数目+2”的两倍以上数目的字线WL进行存取，可以强制地提供列救济。
并且在上述的第二十二实施例中，也可以获得与上述的那些实施例中相同的优点。进一步地，当在字线WL和位线BL之间存在泄漏故障时，可以强制地提供列救济。这可以提高救济效率以及存储器MEM的产量(yield)。
图41示出第二十三实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成测试电路36Q，而不是在第二十二实施例中的测试电路36P(图38)。并且，新形成测试输出端子TOUT。其它的组件，与第二十二实施例中的那些组件是相同的。
测试电路36Q具有如下功能：通过输出测试存取请求到操作控制电路24P以存取多个字线WL，来执行第三测试TEST3和第四测试TEST4。测试电路36Q还具有如下功能：通过在执行第二十二实施例中所述的第三测试TEST3或者第四测试TEST4时通过数据总线DB接收读取数据，来检测故障的发生。进一步的，测试电路36Q具有如下功能：当在字线WL和位线BL之间检测到泄漏故障时，输出故障检测信号TOUT到测试输出端子TOUT。也就是说，测试电路36Q具有BIST(内置自测试)电路的功能。
图42示出第二十三实施例中的存储器系统。省略与图4中所示的那些相同组件的详细描述。在本发明中，安装在存储器系统中的CPU具有将存取请求和测试请求输出到存储器MEM、以及接收来自存储器MEM的故障检测信号TOUT(测试结果)的功能。例如，通过模式寄存器设置指令MRS重写模式寄存器32N的测试位TS1-2，从而通过存储器MEM识别测试请求。当存储器MEM识别测试请求的时候，存储器MEM通过测试电路36Q执行自测试。
同样在上述的第二十三实施例中，也可以获得与上述的那些实施例中相同的优点。进一步地，通过具有BIST功能的测试电路36Q，自动地执行第三测试TEST3和第四测试TEST4，并且将测试结果通过测试输出端子TOUT输出给存储器系统中的CPU(控制器)，以便在没有使用高价格设备比如LSI测试器的情况下，可以检测到在字线WL和位线BL之间存在泄漏故障的存储器模块RBLK。因此，可以减少测试费用。
在上述的第二十实施例(图34)中，描述了通过在预充电电路PRE中设置电流抑制元件ICNT，来构建存储器核心的例子。然而，本发明不限于这个实施例。比如，如图43所示，可以将在第十九实施例(图32)中的使用的副预充电电路SPRE，加入到图34所示的存储器核心中。并且也如图44所示，可以将副预充电电路PRE从第十九实施例(图32)中的存储器核心中移除。进一步地，如图45所示，可以将电流抑制元件ICNT设置在图44中的存储器核心中的副预充电电路SPRE中。并且，如图46所示，可以将相互连接位线BL和/BL的nMOS晶体管加入到图44中的副预充电电路SPRE中。并且，如图47所示，可以将相互连接位线BL和/BL的nMOS晶体管加入到图45中的存储器核心中的副预充电电路SPRE中。此外，可以将副预充电电路SPRE和电流抑制元件ICNT加入到每个实施例中。如果加入了副预充电电路SPRE，则可以移除预充电电路PRE。
在上述实施例中，已经描述了本发明应用到FCRAM(伪SRAM)中的例子。然而，本发明并不局限于这些实施例。比如，本发明可以应用到DRAM或者SDRAM。在这些例子中，将响应于外部刷新请求的外部刷新操作作为外部存取操作进行执行。此外，本发明可以应用到SRAM、非易失性存储器，等等。
图48示出了本发明的第二十四实施例。对于相同的组件，使用与上述实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本发明中，半导体存储器MEM例如是SDRAM。存储器MEM包括时钟缓冲器40R、指令译码器10R、振荡控制电路42R、刷新定时器12R、刷新请求生成电路14、请求控制电路44R、刷新地址计数器16、地址缓冲器18、数据输入/输出缓冲器20、地址选择电路22、操作控制电路24R、开关控制电路26R、以及存储器核心28。如图4中所示，存储器MEM与CPU一起构成存储器系统。
当时钟使能信号CKE位于高逻辑电平时，时钟缓冲器40R输出时钟信号CLK，作为内部时钟信号ICLK。将内部时钟信号ICLK提供给与时钟信号CLK同步操作的电路，这些电路比如是指令译码器10R、地址缓冲器18、数据输入/输出缓冲器20和操作控制电路24R。当时钟使能信号CKE位于低逻辑电平时，时钟缓冲器40R停止输出内部时钟信号ICLK。当内部时钟信号ICLK停止时，存储器MEM进入低功率(power-down)模式，在该模式中，将接收外部存取请求等的输入电路(比如指令译码器10R、地址缓冲器18和数据输入/输出缓冲器20)禁止。在禁止了输入电路的情况下，减少了输入电路中的供电电流，这导致大大降低了存储器MEM的功耗。随着时钟使能信号CKE从低逻辑电平变化到高逻辑电平，存储器MEM从低功率模式退出，以返回普通操作模式。
指令译码器10R输出根据指令信号CMD的逻辑电平识别的指令，作为用于执行存储器核心28的存取操作的读指令RD、写指令WR、刷新指令REF等。并且，当指令信号CMD指示自刷新指令的进入的时候，指令译码器10R激活自刷新模式信号SELFZ，并且当指令信号CMD指示自刷新指令的退出的时候，指令译码器10R禁止自刷新模式信号SELF。当提供内部时钟信号ICLK的时候，指令译码器10R禁止低功率模式信号PDZ，并且当停止提供内部时钟信号ICLK的时候，指令译码器10R激活低功率模式信号PDZ。指令RD、WR和PDZ是用于执行存储器核心28的存取操作的外部存取请求。比如，指令信号CMD包括芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS，以及写入使能信号/WE。
当激活自刷新模式信号SELFZ或者低功率模式信号PDZ的时候，振荡控制电路42R激活振荡使能信号OENZ。当激活振荡使能信号OENZ的时候，刷新定时器12R(信号生成电路)进行操作以输出振荡信号OSC(定时信号)，并且当禁止振荡使能信号OENZ的时候，刷新定时器12R停止它的操作。请求控制电路44R与刷新请求信号RREQ同步地输出刷新请求信号RREQZ或者预充电请求信号PREQZ。如图49所示，用低功率模式信号PDZ来屏蔽刷新请求信号RREQZ的输出。
刷新地址计数器16执行与刷新终止信号RENDZ同步的计数操作，并且更新刷新地址信号RRAD，其中刷新终止信号RENDZ是与刷新操作的完成相同步地产生的。通过操作控制电路24R生成刷新终止信号RENDZ。地址选择电路22将刷新地址信号RRAD作为内部行地址信号IRAD输出给存储器核心28，以响应于刷新请求信号RREQZ的激活而执行刷新操作。操作控制电路24R输出控制信号WLZ、LEZ、BT0和BRS0，其中这些信号可以导致存储器核心28执行响应于读指令RD、写指令WR、刷新指令REF(外部存取请求)或者刷新请求信号RREQZ(内部存取请求)的读操作、写操作、或者刷新操作。进一步地，操作控制电路24R响应于预充电请求信号RREQZ，输出用于对位线BL和/BL进行预充电的预充电控制信号BRS0。
在普通操作模式中提供读指令RD、写指令WR和刷新指令REF。在自刷新模式中生成刷新请求信号RREQZ。在自刷新模式和低功率模式中生成预充电请求信号PREQZ。
开关控制电路26R仅在预定周期期间，响应于预充电控制信号BRS0，将在自刷新模式中不执行自刷新操作的存储器模块RBLK的预充电控制信号BRS(来自BRS0L/0R，BRS1L/1R，BRS2L/2R和BRS3L/3R的三对)设置到高逻辑电平。并且，开关控制电路26R仅在预定周期期间，响应于预充电控制信号BRS0，将所有存储器模块RBLK的预充电控制信号BRS设置到高逻辑电平。执行自刷新操作存储器模块RBLK的预充电控制信号BRS的波形与图6中的BRS2L和BRS2R的波形是相同的。在普通操作模式中的开关控制电路26R的操作与图5中的激活周期ACT的操作和图6中的操作是相同的。
图49示出了图48中的振荡控制电路42R和请求控制电路44R的细节。振荡控制电路42R利用OR电路构成。请求控制电路44R具有AND电路，该AND电路接收低功率信号PDZ的反相逻辑和刷新请求信号RREQ。请求控制电路44R输出刷新请求信号RREQ作为预充电请求信号PREQZ，并且在没有激活低功率信号PDZ的时候，输出与刷新请求信号RREQ同步的刷新请求信号RREQZ。也就是说，如图50中所示，在自刷新模式和低功率模式下，与刷新请求信号RREQ同步地生成预充电请求信号PREQZ。仅仅在自刷新模式下，与刷新请求信号RREQ同步地生成刷新请求信号RREQZ，并且在低功率模式下，禁止其生成。
图50示出第二十四实施例的操作。仅仅在自刷新周期SELFP中激活自刷新模式信号SELFZ。仅仅在低功率周期PDP中激活低功率模式信号PDZ。因此，仅仅在自刷新周期SELFP和低功率周期PDP中输出振荡信号OSC，并且在普通操作模式周期NRMP中不输出振荡信号OSC。换句话说，与伪SRAM形成对照的是，仅仅响应于外部刷新请求REF，在SDRAM中执行在普通操作模式中的自刷新操作。仅仅在自刷新周期SELFP中，响应于刷新请求信号RREQZ(内部存取请求)，执行自刷新操作，其中刷新请求信号RREQZ在存储器MEM中周期性地生成。
在自刷新周期SELFP中，请求控制电路44R响应于刷新请求信号RREQ，输出刷新请求信号RREQZ和预充电请求信号PREQZ。在低功率周期PDP中，请求控制电路44R仅响应于刷新请求信号RREQ而输出预充电请求信号PREQZ，并且禁止刷新请求信号RREQZ的生成。顺便说一句，在本实施例中，切断功能不依赖于操作模式，并且对所有的存储器模块RBLK0-3设置切断功能。
普通操作模式是允许接收外部存取请求RD、WR和REF的外部操作模式。自刷新模式和低功率模式是禁止接收外部存取请求RD、WR和REF的内部操作模式。
图51示出第二十四实施例的自刷新模式下的操作。省略了与上述的图5中的相同的操作的详细描述。与上述的实施例相类似，在图51中由X标记表示的故障存储器模块用冗余电路(冗余字线或者冗余位线)来替代具有泄漏故障的字线WL或位线BL和/BL。响应于为每个刷新请求信号RREQZ生成的刷新地址信号RRAD，顺序地切换执行自刷新操作SREF的存储器模块RBLK。自刷新操作SREF的波形与图5中的是相同的。
此外，在本实施例中，不执行自刷新操作SREF的存储器模块RBLK接收预充电控制信号BRS，该预充电控制信号BRS响应于预充电请求信号PREQZ，暂时改变成高逻辑电平。因此执行位线BL和/BL的预充电操作。在每个存储器模块RBLK中，在自刷新模式下较不经常执行自刷新操作SREF。因此，如果设置切断功能，则在很长时间里将预充电控制信号BRS设置成低电平。通常，不影响通常操作的微小泄漏路径存在于位线BL和/BL与地线VSS之间。由于该泄漏路径，处于漂浮状态的位线BL和/BL的电压电平从预充电电平VPR开始随时间流逝逐渐降低。
然而，在本实施例中，周期性地执行预充电操作。因此，在字线WL和位线BL(或/BL)之间的短路是物理上存在的，即使设置切断功能，也将位线BL和/BL的电压电平保持在预充电电平VPR。换句话说，即使字线WL和位线BL(或/BL)之间的短路是物理上存在的，也可以通过切断功能使泄漏电流最小化，并且可以将位线BL和/BL的电压电平保持在预充电电平VPR。因此，可以防止在从自刷新模式返回到普通操作模式之后，灵敏放大器SA在自刷新操作SREF或者存取操作RD、WR或者REF中的误动作。更具体地，可以防止保持逻辑“0”的存储器单元MC的读取裕度的减少。
图52示出第二十四实施例的低功率模式的操作。在低功率模式禁止外部存取请求RD、WR和REF的接收，并且也禁止刷新请求信号RREQZ(内部存取请求)的生成。因此，响应于刷新请求信号RREQ，仅仅生成预充电请求信号PREQZ。所有的存储器模块RBLK0-3接收预充电控制信号BRS，预充电控制信号BRS响应于预充电请求信号PREQZ，暂时改变成高逻辑电平。接着，在所有的存储器模块RBLK中执行预充电操作。因此，与自刷新操作相类似，即使在字线WL和位线BL(或/BL)之间物理上存在短路，也可以通过切断功能使泄漏电流最小化，并且可以将位线BL和/BL的电压电平保持在预充电电平VPR。
同样在上述的第二十四实施例中，也可以获得与上述的那些实施例中相同的优点。进一步地，在本实施例中，即使在位线BL和/BL的漂浮周期较长，也设置切断功能，并且将位线BL和/BL的电压电平保持在预充电电平VPR。因此，可以防止在从自刷新模式或者低功率模式返回到普通操作模式以后，在存取操作RD、WR或者REF中灵敏放大器SA的误动作。
图53示出本发明的第二十五实施例。对于相同的组件，使用与第一、第二和第二十四实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成开关控制电路27R，而非在第二十四实施例中的开关控制电路26R。并且，与第二实施例相类似，存储器MEM具有熔丝电路30(泄漏存储器单元)。其它的组件，与第二十四实施例中的那些组件是相同的。也就是说，存储器MEM比如是SDRAM。如图4所示，存储器MEM与CPU一起构成存储器系统。
在本实施例中，与第二实施例相类似，熔丝电路30输出表示故障存储器模块RBLK的模块地址FAD。熔丝电路30可以使用存储故障存储器模块RBLK的模块地址的冗余熔丝电路，以用冗余存储器模块RRBLK(未示出)来替代故障存储器模块RBLK，或者电路可以与冗余的熔丝电路分开地形成。开关控制电路27R仅仅对故障存储器模块RBLK设置切断功能，并且对任何的良好存储器模块RBLK，解除切断功能。
图54示出第二十五实施例的自刷新模式的操作。省略了与上述的图5和51中的相同操作的详细描述。在本实施例中，在良好存储器模块RBLK1和3中，预充电控制信号BRS在不包括自刷新操作SREF周期的自刷新模式中保持在高逻辑电平。在故障存储器模块RBLK0和2中，预充电控制信号BRS响应于预充电请求信号PREQZ，暂时改变为高逻辑电平。当预充电控制信号BRS位于高逻辑电平时，图3中所示的预充电电路PRE开通，以提供预充电电压VPR给位线BL和/BL。
图55示出了第二十五实施例的低功率模式的操作。省略对与上述的图52中的相同操作的详细描述。并且，在低功率模式中，如同在自刷新模式中一样，仅在故障存储器模块RBLK0和2中，响应于预充电请求信号PREQZ，预充电控制信号BRS暂时改变到高逻辑电平。在低功率模式中，在良好存储器模块RBLK1和3中，将预充电控制信号BRS保持在高逻辑电平。因此，仅仅在故障存储器模块RBLK0和2中，开通/关断预充电电路PRE。
同样在上述的第二十五实施例中，也可以获得与上述的第一、第二和第二十四实施例中相同的优点。进一步地，在本实施例中，通过仅仅对故障存储器模块RBLK设置切断功能，可以防止连接开关BT和预充电电路PRE的浪费操作，并且可以进一步的减少待机电流。
图56示出在第二十六实施例中的振荡控制电路42R和请求控制电路45R的细节。对于相同的组件，使用与第一和第二十四实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成请求控制电路45R，而非在第二十四实施例中的请求控制电路44R。其它的组件，与第二十四实施例中的那些组件是相同的。即，存储器MEM比如是SDRAM。如图4所示，存储器MEM与CPU一起构成存储器系统。
请求控制电路45R在接收图49所示的低功率模式信号的反相器和NAND门之间，具有脉冲调整电路PLS(屏蔽电路)。脉冲调整电路PLS(屏蔽电路)利用延迟电路DLY1和AND电路构成，所述延迟电路DLY1用于延迟低功率使能信号PDENX的禁止定时，直到其位于低功率模式信号PDZ的禁止定时之后。
图57示出第二十六实施例的操作。图57示出了一个例子，在该例子中，响应于时钟使能信号CKE的激活，存储器MEM从低功率模式(PDP)中退出，并转移到普通操作模式(NRMP)。由于脉冲调整电路PLS，低功率使能信号PDENX的禁止定时被延迟(图57(a))。因此，在从低功率模式退出以后，在延迟电路DLY1的延迟时间T1期间，禁止刷新请求信号RREQZ(内部存取请求)的生成(图57(b))。
在低功率模式和普通操作模式中，没有产生刷新请求信号RREQZ。然而，如图57中的括号所示，当从低功率模式切换到普通操作模式的时候，如果从刷新请求生成电路14中输出刷新请求信号RREQ，则当从低功率模式中退出的时候，可能输出刷新请求信号RREQZ(图57(c))。另一方面，在普通操作模式中，诸如读指令RD的外部存取请求是与存储器MEM的内部操作相异步地提供给存储器MEM的(图57(d))。因此，当普通操作模式开始的时候，外部存取请求和内部存取请求RREQZ可能会发生冲突，有必要防止这种冲突。
同样在上述的第二十六实施例中，也可以获得与上述的第一和第二十四实施例中相同的优点。进一步地，在本实施例中，通过在从低功率模式切换到普通操作模式时，将刷新请求信号RREQZ的生成禁止一段预定的时间，可以防止外部存取请求和内部存取请求RREQZ之间的冲突，因此可以防止存储器MEM的误动作。
图58示出本发明的第二十七实施例。对于相同的组件，使用与第一和第二十四实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，存储器核心28S利用一个存储器模块RBLK构成。因此，存储器核心28S没有用于将存储器模块RBLK与灵敏放大器SA相连的连接开关BT。并且，用于控制存储器核心28S操作的操作控制电路24S和开关控制电路26S，与第二十四实施例中的是不同的，不同之处在于不输出开关控制信号BT。进一步地，存储器MEM具有与刷新定时器12R分开的专用预充电定时器46S，该专用预充电定时器46S以预定周期输出预充电请求信号PREQZ。因此，可以与振荡信号OSC的周期无关地设置预充电请求信号PREQZ的周期。因为可以独立地设置预充电定时器46S，所以不需要请求控制电路44R(图48)，其中请求控制电路44R用于从刷新请求信号RREQ生成刷新请求信号RREQZ和预充电请求信号PREQZ。其它的组件，与第二十四实施例中的那些组件是相同的。即，存储器MEM比如是SDRAM。如图4所示，存储器MEM与CPU一起构成存储器系统。
预充电定时器46S在低功率模式和自刷新模式中周期性地输出预充电请求信号PREQZ。刷新定时器12R仅仅在自刷新模式中周期性地输出振荡信号OSC。除了预充电请求信号PREQZ没有与振荡信号OSC同步之外，存储器MEM的基本操作与上述的图50中的操作是相同的。
图59示出第二十七实施例的自刷新模式下的操作。在本实施例中，刷新请求信号RREQZ和预充电请求信号PREQZ是相互异步地产生的(图59(a，b))。操作控制电路24S与刷新请求信号RREQZ和预充电请求信号PREQZ相同步地产生预充电控制信号BRS(图59(c，d))。然而，刷新请求信号RREQZ和预充电请求信号PREQZ可以重叠。在这种情况下，操作控制电路24S屏蔽预充电请求信号PREQZ，并且仅仅响应于刷新请求信号RREQZ，产生预充电控制信号BRS(图59(e))。
同样在上述的第二十七实施例中，也可以获得与上述的第一和第二十四实施例中相同的优点。进一步地，在本实施例中，可以与振荡信号OSC的周期无关地设置预充电请求信号PREQZ的周期。因此，比如，可以通过将预充电请求信号PREQZ的周期设置得更长，以减少存储器MEM的功耗。换句话说，可以根据位线BL和/BL的泄漏电流量，设置预充电请求信号PREQZ的生成周期。
图60示出本发明的第二十八实施例。对于相同的组件，使用与第一和第二十四实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成请求控制电路44T，而非第二十四实施例中的请求控制电路44R。并且，存储器MEM具有熔丝电路48T(程序电路)。其它的组件，与第二十四实施例中的那些组件是相同的。也就是，存储器MEM比如是SDRAM。如图4所示，存储器MEM与CPU一起构成存储器系统。
熔丝电路48T根据内置熔丝的程序状态，输出预充电屏蔽信号PMSK。比如，在熔丝被切断的时候，将预充电屏蔽信号PMSK设置成高逻辑电平，并且在没有切断熔丝时，将预充电屏蔽信号PMSK设置成低逻辑电平。当接收位于高逻辑电平的预充电屏蔽信号PMSK的时候，请求控制电路44T停止预充电请求信号PREQZ的生成。因此，在低功率模式下禁止预充电操作。除了响应于刷新请求信号RREQZ的操作之外，禁止自刷新模式下的预充电操作。在本实施例中，如果在制造存储器MEM之后的操作测试中，通过估算待机电流等，将位线BL和/BL的泄漏电流的量确定为非常小，那么对熔丝电路48T的内部状态进行编程。因此可以停止预充电请求信号PREQZ的生成，并且可以减少预充电电路PRE的操作频率。因此，可以减少低功率模式和自刷新模式下的存储器MEM的功耗。
比如，当接收处于高逻辑电平的预充电屏蔽信号PMSK的时候，请求控制电路44T可以仅在自刷新模式下停止预充电请求信号PREQZ的生成。因此，通过自刷新模式下的自刷新操作，将位线BL和/BL设置为预充电电压VPR，并且响应于低功率模式下的预充电请求信号PREQZ，将位线BL和/BL设置为预充电电压VPR。因此，可以防止在低功率模式下位线BL和/BL维持在漂浮状态，并且也可以防止从自刷新模式返回到普通操作模式之后，在存取操作RD、WR或者REF中灵敏放大器SA的误动作。
并且在上述的第二十八实施例中，也可以获得与上述的第一和第二十四实施例中相同的优点。进一步地，在本实施例中，可以根据所制造的存储器MEM的特性，进一步减少在低功率模式和自刷新模式下的功耗。
图61示出本发明的第二十九实施例。对于相同的组件，使用与第一、第二十四和第二十八实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成指令译码器10U和请求控制电路44T，而非第二十四实施例中的指令译码器10R和请求控制电路44R。并且，存储器MEM具有模式寄存器50U(寄存器电路)。其它的组件，与第二十四实施例中的那些组件是相同的。也就是，存储器MEM比如是SDRAM。如图4所示，存储器MEM与CPU一起构成存储器系统。
通过向在第二十四实施例中的指令译码器10R增加用于对模式寄存器设置指令MRS进行译码的功能，构建指令译码器10U。模式寄存器50U根据地址信号RAD(外部数据)的值，设置内置存储器单元的值，其中地址信号RAD与模式寄存器设置指令MRS一起提供。一个存储器单元表示预充电屏蔽位PMSK。比如，当将“0”设置给预充电屏蔽信号PMSK的时候，模式寄存器50U输出处于低逻辑电平的预充电屏蔽信号PMSK，并且当将“1”设置给预充电屏蔽信号PMSK的时候，模式寄存器50U输出处于高逻辑电平的预充电屏蔽信号PMSK。模式寄存器50U还具有用于设置存储器MEM的操作规格的存储器单元，存储器MEM的操作规格比如是脉冲串(burst)长度和数据时延(data latency)。请求控制电路44T的操作与第二十八实施例中的那些操作是相同的。
并且在上述的第二十九实施例中，也可以获得与上述的第一、第二十四和第二十八实施例中相同的优点。进一步地，在本实施例中，因为在测试存储器MEM之后可以设置模式寄存器50U，所以比如，在组装存储器MEM之后，可以设置预充电请求信号PREQZ的输出的禁止/许可。因此，比如，可以使用已经使用了很长时间的存储器MEM，估算有关泄漏电流的位线BL和/BL的可靠性。
图62示出了本发明的第三十实施例。对于相同的组件，使用与第一和第二十四实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成请求控制电路44V，而非第二十四实施例中的请求控制电路44R。请求控制电路44V输出刷新选择信号REFSEL给地址选择电路22。其它的组件，与第二十四实施例中的那些组件是相同的。也就是，存储器MEM比如是SDRAM。如图4所示，存储器MEM与CPU一起构成存储器系统。
图63示出了图62中所示的请求控制电路44V的细节。请求控制电路44V具有级联的延迟电路DLY2，DLY3(第一延迟电路)和DLY4(第二延迟电路)，用于顺序地延迟刷新请求信号RREQ(定时信号)。从一AND电路输出刷新选择信号REFSEL，该AND电路接收延迟电路DLY2的输出和低功率模式信号PDZ的反相逻辑。从延迟电路DLY3输出预充电请求信号PREQZ。从一AND电路输出刷新请求信号RREQZ，该AND电路接收延迟电路DLY4的输出和低功率模式信号PDZ的反相逻辑。地址选择电路22响应于刷新选择信号REFSEL的激活(比如，高逻辑电平)，在预定周期内将刷新地址信号RRAD作为内部地址信号IRAD输出给存储器核心28。在没有激活刷新选择信号REFSEL的时候(比如，低逻辑电平)，地址选择电路22将行地址信号RAD作为内部地址信号IRAD输出给存储器核心28。
在本实施例中，响应于刷新请求信号RREQ，在自刷新模式中顺序地产生刷新选择信号REFSEL，预充电请求信号PREQZ，刷新请求信号RREQZ。因此，在向存储器核心28输出刷新地址信号RRAD之后，位线BL和/BL的预充电开始，以启动自刷新操作。相应地，例如，可以防止在行译码器RDEC对刷新地址信号RRAD进行译码之前启动自刷新操作。
并且在上述的第三十实施例中，也可以获得与上述的第一和第二十四实施例中相同的优点。进一步地，在本实施例中，可以防止自刷新模式下的误动作。
图64示出本发明的第三十一实施例。对于相同的组件，使用与第一、第二十四和第二十九实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，形成指令译码器10U和请求控制电路44W，而非第二十四实施例中的指令译码器10R和请求控制电路44R。并且，存储器MEM具有模式寄存器50U。刷新地址计数器16执行与通过延迟电路DLY5延迟刷新请求信号RREQ之后获取的信号相同步的计数操作。延迟电路DLY5的延迟时间长于从输出刷新请求信号RREQ时到行译码器RDEC完成刷新地址信号RRAD的译码时的时间周期。其它的组件，与第二十四实施例中的那些组件是相同的。也就是，存储器MEM比如是SDRAM。如图4所示，存储器MEM与CPU一起构成存储器系统。对于在本实施例中的存储器MEM，可以设置执行自刷新操作的存储器模块RBLK的数目。也就是，存储器MEM具有部分刷新功能。
模式寄存器50U具有多个存储器单元。存储器单元的二个位表示部分设置位PSET0-1。模式寄存器50U根据对存储器单元设置的值，输出部分设置位PSET0-1。通过部分设置位PSET0-1，设置后面将要描述的部分刷新区域PREFA。部分刷新区域PREFA是执行刷新操作的存储器模块RBLK。参考图65，将描述部分刷新区域PREFA。
通过向第二十四实施例中的请求控制电路44R增加根据部分设置信号PSET0-1和刷新地址信号RRAD4-5来屏蔽刷新请求信号RREQZ的输出的功能，来构造请求控制电路44W。与第二十四实施例相类似，响应于刷新请求信号RREQZ，通过所有的存储器模块RBLK，输出预充电请求信号PREQZ。
图65示出了部分刷新区域PREFA。加阴影的存储器模块RBLK是部分刷新区域PREFA，在部分刷新区域PREFA中，允许执行自刷新操作。在白存储器模块RBLK中，禁止刷新操作。可以保持数据容量，并且功耗随着部分刷新区域PREFA的尺寸的增加而提高。相反的，可以保持数据容量，并且功耗随着部分刷新区域PREFA的尺寸的减小而降低。
如果通过模式寄存器设置指令MRS设置的部分设置信号PSET0-1的两个值都是低逻辑电平L，则在部分刷新区域PREFA中设置所有的存储器模块RBLK0-3(全部)。如果部分设置信号PSET0-1具有值H和L，则在部分刷新区域PREFA中设置存储器模块RBLK0-1(1/2)。如果部分设置信号PSET0-1具有值L和H，则仅在部分刷新区域PREFA中设置存储器模块RBLK0(1/4)。如果部分设置信号PSET0-1的两个值都是高逻辑电平H，那么禁止所有存储器模块RBLK0-3的刷新操作(无)。
顺便说一下，通过从地址选择电路22输出的行地址信号IRAD的两位IRAD4-5，选择存储器模块RBLK0-3。比如，当将部分刷新区域PREFA设置成“全部”的时候，如果行地址信号IRAD4-5具有值L和L，则选择存储器模块RBLK0。类似的，如果行地址信号IRAD4-5具有值H和L，L和H，以及H和H，则分别选择存储器模块RBLK1，RBLK2和RBLK3。当设置另外一个部分刷新区域PREFA的时候，如图66所示，通过请求控制电路44W，确定在行地址信号IRAD4-5的值和执行自刷新操作的存储器模块RBLK之间的关系。
图66示出第三十一实施例的自刷新模式下的操作。如果部分设置信号PSET0-1所具有的电平是L和L，则在部分刷新区域PREFA中设置所有的存储器模块RBLK0-3(全部)。在这种情况下，请求控制电路44W与所有的刷新请求信号RREQ相同步地生成刷新请求信号RREQZ。接着，与刷新请求信号RREQZ相同步，顺序地执行通过刷新地址信号RRAD4-5的逻辑值选择的存储器模块RBLK0-3的自刷新操作。图66中的REFBLK表示在其中执行自刷新操作的存储器模块RBLK的数目。
如果部分设置信号PSET0-1具有电平H和L，则设置存储器模块RBLK0-1，作为部分刷新区域PREFA(1/2)。在这种情况下，只有当刷新地址信号RRAD5位于高逻辑电平的时候，请求控制电路44W才生成与刷新请求信号RREQ相同步的刷新请求信号RREQZ。接着，顺序地执行存储器模块RBLK0-1的自刷新操作，其中存储器模块RBLK0-1仅仅由刷新地址信号RRAD4的逻辑值进行选择。
如果部分设置信号PSET0-1具有电平L和H，则仅仅在部分刷新区域PREFA中设置存储器模块RBLK0(1/4)。在这种情况下，只有当刷新地址信号RRAD4-5位于高逻辑电平的时候，请求控制电路44W才生成与刷新请求信号RREQ相同步的刷新请求信号RREQZ。接着，顺序地执行存储器模块RBLK0的自刷新操作，其中存储器模块RBLK0由刷新地址信号RRAD4-5的反相逻辑的值进行选择。
如果部分设置信号PSET0-1具有电平H和H，则没有设置部分刷新区域PREFA。在这种情况下，请求控制电路44W禁止刷新请求信号RREQZ的输出。因此，禁止所有的存储器模块RBLK0-3的刷新操作。也就是说，不存在刷新模块REFBLK(无)。
图67示出了第三十一实施例的自刷新模式下的操作。对于与上述的图5和51中的相同操作，省略对其的详细描述。在这个例子中，在存储器模块RBLK0-1中设置部分刷新区域PREFA(部分的1/2)。因此，仅仅在存储器模块RBLK0-1中执行自刷新操作SREF(图67(a，b))。当刷新地址信号RRAD没有示出刷新模块REFBLK的时候，不输出刷新请求信号RREQZ(图67(c))。响应于刷新请求信号RREQ在所有存储器模块RBLK0-3中执行预充电操作(预充电控制信号BRS的高电平脉冲)。
同样在上述的第三十一实施例中，也可以获得与上述的第一和第二十四实施例中相同的优点。进一步地，在本实施例中，在具有部分刷新功能的存储器MEM中，可以通过通过切断功能使泄漏电流最小化，并且也可以将处于自刷新模式下的位线BL和/BL的电压电平保持在预充电电平VPR。因此，可以防止从自刷新模式返回到普通操作模式之后，在存取操作RD、WR或者REF中灵敏放大器SA的误动作。
图68示出本发明的第三十二实施例的自刷新模式下的操作。对于相同的组件，使用与第一、第二十四和第三十一实施例中相同的符号和附图标记，因此，在此忽略对其的详细描述。在本实施例中，仅仅通过在部分刷新区域PREFA中设置的存储器模块RBLK0-1，执行响应于预充电请求信号PREQZ的预充电操作。没有在部分刷新区域PREFA中设置的存储器模块RBLK2-3在自刷新模式下，不接收预充电控制信号BRS，因此，不执行预充电操作。因此，通过向第三十一实施例的开关控制功能26R增加基于部分设置信号PSET0-1来确定执行预充电操作的存储器模块RBLK和输出预充电控制信号BRS的功能，从而构建本实施例中的开关控制电路(未示出)。
同样在上述的第三十二实施例中，也可以获得与上述的第一、第二十四和第三十一实施例中相同的优点。
在上述的第三到二十三实施例中，与第二十四到二十六以及第二十八到第三十二实施例相类似，可以响应于刷新请求信号RREQ，在自刷新模式中执行预充电操作。
在上述的第二十七实施例中(图58)，已经描述了一个例子，在该例子中，预充电定时器46S周期性地生成预充电请求信号PREQZ。然而，本发明不局限于这些。比如，通过在存储器MEM中设置诸如熔丝电路的程序电路，并根据程序状态调整预充电定时器46S的操作，可以使预充电请求信号PREQZ的周期成为可变的。在制造存储器MEM之后的初始状态中，比如，将程序电路设置成禁止预充电请求信号PREQZ输出的值。通过根据存储器MEM中的待机电流的值对程序电路进行编程，可以对每个存储器MEM防止灵敏放大器SA的误动作，并使在低功率模式和自刷新模式下的功耗最小化。在制造存储器MEM之后，可以使用LSI测试器或者类似物估算待机电流的长度。
在上述的第二十四到第三十一实施例中，已经描述了一些例子，在这些例子中，响应于预充电请求信号PREQZ，暂时执行所有存储器模块RBLK的预充电操作。然而，本发明不局限于这些。比如，对于每个预充电请求信号PREQZ，可以顺序地移动用于暂时执行预充电操作的存储器模块RBLK。
图69与图51相对应，并且对于每个预充电请求信号PREQZ，暂时执行预充电操作的存储器模块移动，如RBLK2，3，1，...。比如，可以在开关控制电路26R中设置移位寄存器，该移位寄存器在接收到预充电请求信号PREQZ之后进行操作以输出表示存储器模块RBLK0-3中的一个的预充电请求信号，以移动暂时执行预充电操作的存储器模块RBLK。
图70与图52相对应，并且图71与图54相对应。在图70和71中，与图69相类似，对于每个预充电请求信号PREQZ，暂时执行预充电操作的存储器模块移动，如RBLK2，3，1，...。但在图71中，因为总是执行存储器模块RBLK1和3的预充电操作，所以隐藏了响应于预充电请求信号PREQZ的暂时预充电操作。通过从图71中移除自刷新操作SREF，获得了低功率周期PDP的操作定时。
在上述实施例中，X标记附加在字线WL和位线BL(或/BL)之间具有泄漏故障的存储器模块RBLK上。在具有泄漏故障的存储器模块RBLK中，产生泄漏故障的字线WL由冗余字线RWL所替代。或者，产生泄漏故障的位线对BL和/BL由冗余位线对RBL和/RBL所替代。冗余字线RWL或者冗余位线对RBL和/RBL设置在每个存储器模块RBLK中，或者设置在专用的冗余存储器模块RRBLK中。
本发明所使用的半导体存储器不局限于半导体存储器芯片(半导体存储器件)，其可以是安装在图4中所示的SiP(系统封装)或者CoC(芯片上的芯片)，或者在系统LSI中实施的半导体存储器核心(半导体存储器宏)上的半导体存储器。或者，在CPU上实施的内置存储器也是可以接受的。
从详细的描述中，实施例的多个特征和优势已经非常明显了，因此，希望通过所附权利要求书来覆盖实施例的所有这些特征和优势，其中实施例的所有这些特征和优势落入本发明真正的实质和范围当中。进一步的，因为本领域技术人员可以很容易地想到各种修改和改变，所以不希望将发明的实施例限制到图示和所描述的确切的构造和操作，因此，可能采用所有适合的修改和等同物，这些修改和等同物落入本发明的范围当中。

Claims (35)

1.一种半导体存储器，包括：
一对存储器模块，每个存储器模块都具有多个存储器单元，以及连接到所述的存储器单元上的字线和位线；
用于将所述的位线连接到预充电线上的预充电开关；
由所述存储器模块共享的灵敏放大器；
用于将所述的灵敏放大器连接到所述存储器模块的每个位线上的连接开关；以及
开关控制电路，该开关控制电路用于控制所述预充电开关的操作，并且设置切断功能以在不执行所述存储器单元的存取操作的周期中关断所述连接开关。
2.根据权利要求1所述的半导体存储器，其中：
在设置了所述的切断功能的时候，所述的开关控制电路关断所述预充电开关，
在存取操作期间，所述的开关控制电路开通与正被存取的存储器模块相对应的连接开关，以解除所述切断功能，以及
当开始存取操作的时候，所述的开关控制电路暂时开通与正被存取的存储器模块相对应的预充电开关。
3.根据权利要求2所述的半导体存储器，其中：
当存取操作完成的时候，所述的开关控制电路暂时开通与正被存取的存储器模块相对应的预充电开关。
4.根据权利要求1所述的半导体存储器，还包括：
用于存储有关故障存储器模块的信息的泄漏存储器单元，所述故障存储器模块存在字线和位线之间的泄漏故障，其中
基于保存在所述泄漏存储器单元中的信息，对于与所述的故障存储器模块相对应的连接开关，设置所述的切断功能，并且对于与没有所述泄漏故障的良好存储器模块相对应的连接开关，解除所述的切断功能。
5.根据权利要求4所述的半导体存储器，还包括：
外部待机周期，在该外部待机周期中，可以接收外部存取请求和内部存取请求，和
内部待机周期，在该内部待机周期中，禁止外部存取请求的接收，并且仅仅可以接收内部存取请求，其中
在所述的内部待机周期中没有执行存取操作的周期，设置所述的切断功能，并且在所述的外部待机周期，解除所述的切断功能。
6.根据权利要求1所述的半导体存储器，还包括：
外部待机周期，在该外部待机周期中，可以接收外部存取请求和内部存取请求，和
内部待机周期，在该内部待机周期中，禁止外部存取请求的接收，并且仅仅可以接收内部存取请求，其中
在所述的内部待机周期中没有执行存取操作的周期，设置所述的切断功能，并且在所述的外部待机周期，解除所述的切断功能。
7.根据权利要求6所述的半导体存储器，其中
至少当从所述的外部待机周期切换到所述的内部待机周期之后，在生成所述的内部存取请求之后，设置所述的切断功能。
8.根据权利要求7所述的半导体存储器，还包括：
设置电路，该设置电路用于设置在设置所述的切断功能之前的内部存取请求的数目。
9.根据权利要求6所述的半导体存储器，其中
在从所述的外部待机周期切换到所述的内部待机周期之后，执行响应于所述的内部存取请求的第一存取操作之后，设置所述的切断功能，并且
在从所述的内部待机周期切换到所述的外部待机周期之后，响应于第一外部或者内部存取请求，解除所述的切断功能。
10.根据权利要求1所述的半导体存储器，还包括：
外部待机周期，在该外部待机周期中，可以接收外部存取请求和内部存取请求，和
内部待机周期，在该内部待机周期中，禁止外部存取请求的接收，并且仅仅可以接收内部存取请求，其中
对执行响应于所述内部存取请求的存取操作的存储器模块，在所述的内部待机周期中，响应于所述的内部存取请求，解除所述的切断功能，并且响应于下一个内部存取请求，设置所述的切断功能。
11.根据权利要求1所述的半导体存储器，还包括：
生成负电压的负电压生成电路，其中
所述连接开关利用nMOS晶体管构成，并且
当关断所述的连接开关时，所述的开关控制电路将由所述的负电压生成电路生成的负电压提供给所述nMOS晶体管的栅极。
12.根据权利要求1所述的半导体存储器，其中
所述泄漏存储器单元包括：
用于存储所述故障存储器模块的位置的熔丝电路，和
可重写地存储暂时故障存储器模块的位置的寄存器电路，其中
相比于在所述熔丝电路中存储的值，更加优先地输出所述寄存器电路中存储的值，作为有关故障存储器模块的信息。
13.根据权利要求1所述的半导体存储器，还包括：
周期性地生成定时信号的信号生成电路，其中
在设置了所述的切断功能的时候，所述的开关控制电路与所述的定时信号相同步地开通所述预充电开关。
14.根据权利要求13所述的半导体存储器，还包括：
允许接收外部存取请求的外部操作模式，以及禁止接收所述的外部存取请求的内部操作模式，其中
仅在所述的内部操作模式中，所述的信号生成电路生成所述的定时信号。
15.根据权利要求14所述的半导体存储器，其中
所述的内部操作模式包括：
自刷新模式，其响应于周期性生成的内部存取请求，刷新所述的存储器单元；以及
低功率模式，其禁止用于接收所述外部存取请求的输入电路。
16.根据权利要求15所述的半导体存储器，还包括：
请求控制电路，该请求控制电路在所述的自刷新模式下，生成所述的内部存取请求，并响应于所述定时信号而生成用于开通所述预充电开关的预充电请求，并且在所述低功率模式下，响应于所述的定时信号而生成所述预充电请求，而禁止所述内部存取请求的生成。
17.根据权利要求16所述的半导体存储器，其中
所述请求控制电路包括屏蔽电路，该屏蔽电路在从所述的低功率模式退出后的一个预定周期，禁止所述内部存取请求的生成。
18.根据权利要求16所述的半导体存储器，还包括：
刷新地址计数器，其生成指示要刷新的存储器单元的刷新地址信号；以及
地址选择电路，其在激活了刷新选择信号时选择所述的刷新地址信号，在没有激活所述刷新选择信号的时候选择外部地址信号，并将所选择的地址信号输出给所述的存储器模块，其中
所述请求控制电路包括第一和第二级联延迟电路，所述延迟电路顺序地延迟所述的定时信号，响应于所述的定时信号而生成所述的刷新选择信号，响应于所述第一延迟电路的输出信号而生成所述的预充电请求，并且响应于所述第二延迟电路的输出信号而生成所述内部存取请求。
19.根据权利要求13所述的半导体存储器，还包括：
泄漏存储器单元，用于存储有关故障存储器模块的信息，所述故障存储器模块存在字线和位线之间的泄漏故障，其中
基于保存在所述泄漏存储器单元中的信息，对于与所述故障存储器模块相对应的连接开关，设置所述的切断功能，并且对于与没有所述泄漏故障的良好存储器模块相对应的连接开关，解除所述的切断功能；并且
所述的开关控制电路除了执行存取操作的周期的部分以外，在所述的故障存储器模块中继续关断所述预充电开关，并且除了执行存取操作的周期以外，在所述的良好存储器模块中继续开通所述预充电开关。
20.根据权利要求13所述的半导体存储器，还包括：
内部状态可编程的程序电路，其中
在对所述的程序电路进行编程的时候，停止与所述定时信号同步地开通所述预充电开关的功能。
21.根据权利要求13所述的半导体存储器，还包括：
根据外部数据设置的寄存器电路，其中
在所述的寄存器电路蓓设置成预定值的时候，停止与所述定时信号同步地开通所述预充电开关的功能。
22.根据权利要求1所述的半导体存储器，还包括：
副预充电开关，该副预充电开关设在所述的连接开关之间，以将所述灵敏放大器的数据输入/输出节点连接到所述预充电线，其中
在设置了所述的切断功能时，所述的开关控制电路开通所述的副预充电开关。
23.根据权利要求1所述的半导体存储器，其中：
所述的存取操作包括外部存取操作和内部存取操作，所述外部存取操作响应于从所述半导体存储器的外部提供的外部存取请求，所述内部存取操作响应于在所述半导体存储器的内部产生的内部存取请求。
24.根据权利要求1所述的半导体存储器，还包括：
抑制电流的电流抑制元件，其设在所述预充电开关和所述预充电线之间。
25.根据权利要求1所述的半导体存储器，还包括：
测试电路，该测试电路响应于用于测量待机电流的测试请求而开通所有的所述存储器模块的连接开关，并且此后，该测试电路控制所述开关控制电路的操作，以关断对每个所述的存储器模块的连接开关。
26.根据权利要求1所述的半导体存储器，还包括：
测试电路，该测试电路响应于用于测量待机电流的测试请求而关断所有的所述存储器模块的连接开关，并且此后，该测试电路控制所述开关控制电路的操作，以开通对每个所述的存储器模块的连接开关。
27.根据权利要求1所述的半导体存储器，还包括：
操作控制电路，该操作控制电路控制所述预充电开关的操作定时和字线的激活定时；以及
测试电路，该测试电路控制所述操作控制电路的操作，以便设置响应于存取请求而关断所述预充电开关时与激活所述字线时之间的时间周期，使测试模式中的该时间周期长于普通操作模式中的该时间周期。
28.根据权利要求27所述的半导体存储器，其中
所述的测试电路响应于测试请求，控制所述操作控制电路的操作，以执行每个所述存储器模块的操作测试，并且输出测试结果至所述半导体存储器的外部。
29.根据权利要求1所述的半导体存储器，还包括：
操作控制电路，该操作控制电路控制所述预充电开关的操作定时和字线的激活定时；以及
测试电路，该测试电路控制所述操作控制电路的操作，以便响应于存取请求而关断所述预充电开关之后，所述的操作控制电路顺序地激活字线和灵敏放大器，并且设置激活所述字线时与激活所述灵敏放大器时之间的时间周期，使测试模式中的该时间周期长于普通操作模式中的该时间周期。
30.根据权利要求29所述的半导体存储器，其中
所述的测试电路响应于测试请求，控制所述操作控制电路的操作，以执行每个所述存储器模块的操作测试，并且输出测试结果至所述半导体存储器的外部。
31.一种半导体存储器，包括：
存储器模块，该存储器模块具有多个存储器单元，以及连接到所述的存储器单元上的字线和位线；
用于将所述的位线连接到预充电线上的预充电开关；
连接到所述存储器模块的灵敏放大器；
周期性输出振荡信号的定时器；以及
开关控制电路，该开关控制电路响应于存取操作的开始和所述振荡信号，暂时开通所述的预充电开关。
32.根据权利要求31所述的半导体存储器，还包括：
外部操作模式和内部操作模式，该外部操作模式允许接收外部存取请求，该内部操作模式禁止接收所述的外部存取请求，其中
所述的内部操作模式包括：
自刷新模式，该自刷新模式响应于周期性生成的内部存取请求，刷新所述的存储器单元；以及
低功率模式，该低功率模式禁止接收所述的外部存取请求的输入电路，其中
所述的定时器在所述的自刷新模式和所述的低功率模式下进行操作。
33.一种存储器系统，包括：半导体存储器和控制器，该控制器具有控制对所述的半导体存储器的存取的存取控制单元，其中
所述的半导体存储器包括：
一对存储器模块，每个存储器模块具有多个存储器单元，以及连接到所述的存储器单元上的字线和位线；
用于将所述的位线连接到预充电线上的预充电开关；
由所述存储器模块共享的灵敏放大器；
用于将所述的灵敏放大器连接到所述存储器模块的每个位线上的连接开关；
用于存储有关故障存储器模块信息的泄漏存储器单元，所述故障存储器模块存在字线和位线之间的泄漏故障；以及
开关控制电路，该开关控制电路用于控制所述预充电开关的操作，并且设置切断功能以在不执行所述存储器单元的存取操作的周期，至少关断与所述故障存储器模块相对应的连接开关。
34.根据权利要求33所述的存储器系统，其中：
所述的半导体存储器还包括：
操作控制电路，该操作控制电路控制所述预充电开关的操作定时和字线的激活定时；以及
测试电路，该测试电路控制所述操作控制电路的操作，以便设置响应于存取请求而关断预充电开关时与激活字线时之间的时间周期，使测试模式中的该时间周期长于普通操作模式中的该时间周期，所述测试电路响应于测试请求而执行每个所述存储器模块的操作测试，并且输出测试结果至所述半导体存储器的外部，其中
所述控制器的所述存取控制单元输出所述的存取请求和所述测试请求，并且接收所述的测试结果。
35.根据权利要求33所述的存储器系统，其中：
所述的半导体存储器还包括：
操作控制电路，该操作控制电路控制预充电开关的操作定时和字线的激活定时；以及
测试电路，该测试电路控制所述操作控制电路的操作，以便在响应于存取请求而关断预充电开关之后，所述操作控制电路顺序地激活字线和灵敏放大器，并设置激活字线时与激活灵敏放大器时之间的时间周期，使测试模式中的该时间周期长于普通操作模式中的该时间周期，并且当响应于测试请求从所述普通操作模式切换到所述测试模式的时候，所述测试电路进行操作，执行每个所述存储器模块的操作测试，并且输出测试结果至所述半导体存储器的外部，其中
所述控制器的所述存取控制单元输出所述的存取请求和所述测试请求，并且接收所述的测试结果。
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