WO2021234969A1 - 半導体装置、半導体装置の製造方法 - Google Patents

半導体装置、半導体装置の製造方法 Download PDF

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実人 木村
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Definitions

  • This disclosure relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • Patent Document 1 an insulating resin is formed on a substrate on which a plurality of high-frequency elements are mounted, and a separation groove is provided from the upper surface in a portion between the high-frequency elements of the insulating resin, and the upper surface including the separation groove is provided. , And a high frequency integrated circuit device having a metal thin film formed on the side surface thereof are disclosed.
  • the present disclosure has been made to solve the above-mentioned problems, and an object of the present disclosure is to provide a semiconductor device suitable for improving the quality of a semiconductor device having an electromagnetic shielding function and a method for manufacturing the semiconductor device.
  • the semiconductor device includes a multilayer substrate on which a wiring pattern and a grounding pattern are formed, a plurality of semiconductor elements mounted on the multilayer substrate, and the plurality of semiconductor devices provided on the multilayer substrate. It is in contact with an insulating encapsulant covering a semiconductor element, a metal film provided on the insulating encapsulant, and a plurality of grooves extending from the upper end of the side surface of the insulating encapsulant to the lower end of the side surface of the multilayer substrate.
  • the in-groove metal provided in the groove and the in-hole metal provided in contact with the metal film and the grounding pattern on the inner wall of the hole penetrating the insulating sealing material and reaching the multilayer substrate are provided. It is characterized by that.
  • the method for manufacturing a semiconductor device is to mount a plurality of semiconductor elements on a multilayer substrate having a wiring pattern and a grounding pattern, and to cover the plurality of semiconductor elements on the multilayer substrate.
  • Forming a sealing material forming a plurality of separation through holes penetrating the insulating sealing material and the multilayer substrate so as to surround the plurality of semiconductor elements in a plan view, and the insulating property.
  • a hole that penetrates the encapsulant and reaches the multilayer substrate is formed at a position surrounded by the plurality of separation through holes in a plan view, and a metal film on the insulating encapsulant and the plurality.
  • the metal for suppressing the electromagnetic shield, the resonance in the cavity and the interference between the elements is formed before the semiconductor device is fragmented, the semiconductor device suitable for high quality and the method for manufacturing the semiconductor device can be manufactured. Can be provided.
  • FIG. It is a perspective view of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is a perspective view of the semiconductor device which visualized the inside. It is a flowchart. It is a figure which shows the mounting of the semiconductor element. It is a figure which shows the formation of a hole and a through hole for separation. It is a figure which visualized the inside of FIG.
  • FIG. It is sectional drawing of the semiconductor device before individualization. It is sectional drawing of the semiconductor device before individualization. It is sectional drawing of the semiconductor device which concerns on a modification.
  • FIG. 1 is a perspective view of the semiconductor device according to the first embodiment.
  • the semiconductor device 10 includes a multilayer board 12 on which a wiring pattern and a grounding pattern are formed.
  • a wiring pattern or a grounding pattern is formed on the front surface, the back surface surface, and the inside of the multilayer board 12.
  • the multilayer board 12 can be, for example, a ceramic board or a glass epoxy board.
  • a plurality of semiconductor elements are mounted on the multilayer board 12.
  • the plurality of semiconductor elements are semiconductor chips.
  • An insulating sealing material 13 that covers a plurality of semiconductor elements is provided on the multilayer substrate 12.
  • the insulating sealing material 13 is, for example, a mold resin.
  • a metal film 14A is provided on the insulating sealing material 13.
  • a plurality of grooves 16 extending from the upper end of the insulating sealing material 13 to the lower end of the multilayer board 12 are formed on the side surface of the insulating sealing material 13 and the side surface of the multilayer board 12.
  • the side surface of the insulating sealing material 13 and the side surface of the multilayer substrate 12 are provided with a plurality of grooves 16 and a flat surface between them.
  • In-groove metal 14B is provided in the plurality of grooves 16.
  • the groove metal 14B extends from the upper end of the side surface of the insulating sealing material 13 to the lower end of the side surface of the multilayer substrate 12. Therefore, the in-groove metal 14B and the insulating sealing material 13 are exposed on the side surface of the semiconductor device 10.
  • the in-groove metal 14B is in contact with the metal film 14A and the grounding pattern of the multilayer substrate 12.
  • the semiconductor device 10 is formed with holes 15 that penetrate the insulating sealing material 13 and reach the multilayer substrate 12.
  • the holes 15 may penetrate the multilayer board 12, or may not penetrate the multilayer board 12 by being formed halfway through the multilayer board 12.
  • the metal 14E in the hole is formed on the inner wall of the hole 15.
  • the in-hole metal 14E is in contact with the metal film 14A and the grounding pattern of the multilayer substrate 12.
  • a low resistance metal such as gold or nickel can be used as the material of the metal film 14A, the in-groove metal 14B, and the in-hole metal 14E.
  • FIG. 2 is a perspective view showing the internal structure of the semiconductor device 10 of FIG. In FIG. 2, the inside of the semiconductor device is visualized by omitting the metal film 14A, the in-groove metal 14B, and the in-hole metal 14E shown in FIG. 1 and displaying only the outer shape of the insulating sealing material 13. ..
  • a plurality of semiconductor elements 22 are mounted on the multilayer board 12. According to one example, the plurality of semiconductor elements 22 include a first semiconductor element 22a and a second semiconductor element 22b. According to another example, three or more semiconductor elements can be mounted on the multilayer board 12.
  • the multilayer board 12 is provided with a wiring pattern 32 on the upper surface side.
  • the wire 18 connects a plurality of semiconductor elements 22 and a wiring pattern 32 of the multilayer board 12.
  • FIG. 3 is a flowchart showing a manufacturing method of the semiconductor device according to the first embodiment. A method of manufacturing a semiconductor device will be described with reference to this flowchart.
  • step S1 a plurality of semiconductor elements are mounted on the multilayer board.
  • FIG. 4 is a plan view of a multilayer board on which a semiconductor element is mounted.
  • the first semiconductor element 22a and the second semiconductor element 22b are mounted on the multilayer substrate 12.
  • the first semiconductor element 22a and the second semiconductor element 22b are connected to the wiring pattern 32 or the connection terminal 19 by the wire 18.
  • the connection terminal 19 is a pattern in which the input / output power of the semiconductor device is transmitted.
  • the separation position 20 is shown by a broken line.
  • the separation position 20 is a virtual line that will be a division position when the multilayer board is divided into individual pieces in the future.
  • FIG. 4 shows four semiconductor devices before they are divided.
  • step S2 the insulating sealing material 13 that covers the plurality of semiconductor elements 22 and the wires 18 is formed on the multilayer substrate 12.
  • the insulating sealing material 13 is formed on the entire upper surface of the multilayer substrate 12.
  • step S3 a plurality of separation through holes 21 and holes 15 are formed.
  • FIG. 5 is a plan view of the semiconductor device in which the separation through holes 21 and the holes 15 are formed.
  • a plurality of separation through holes 21 are formed along the separation position 20.
  • the plurality of separation through holes 21 are formed so as to surround the plurality of semiconductor elements in a plan view.
  • the plurality of separation through holes 21 penetrate the insulating sealing material 13 and the multilayer substrate 12.
  • the hole 15 is formed at a position surrounded by a plurality of separation through holes 21 in a plan view.
  • One hole 15 may be formed in a region surrounded by a plurality of separation through holes 21 formed in an annular shape, or a plurality of holes 15 may be formed.
  • two holes 15 are formed in a region surrounded by a plurality of separation through holes 21 formed in an annular shape.
  • the holes 15 penetrate the insulating sealing material 13 and reach the multilayer substrate 12. In this example, the holes 15 penetrate the insulating encapsulant 13 and the multilayer substrate 12.
  • FIG. 6 is a transparent view of the insulating sealing material 13 of FIG. At least a part of the hole 15 is between a plurality of semiconductor elements in a plan view. In this example, there are two holes 15 between the first semiconductor element 22a and the second semiconductor element 22b. According to another example, the hole 15 can be formed at an arbitrary position surrounded by the separation through hole 21 formed in an annular shape.
  • a mechanical method, laser processing, or a mold can be used as a method for forming the hole 15 and the separation through hole 21.
  • the diameters of the separation through hole 21 and the hole 15 can be matched.
  • the diameters of all the separation through holes 21 and all the holes 15 are the same.
  • all separation through holes 21 and all holes 15 can be formed with one machining tool, and when laser machining, all separations are performed in a single process.
  • the through hole 21 and all the holes 15 can be formed at once.
  • step S4 metal is formed in the upper surface of the insulating sealing material 13, in the separation through hole 21, and in the hole 15.
  • 7 and 8 are cross-sectional views showing an example of a semiconductor device after metal formation.
  • FIG. 7 is a cross-sectional view of the semiconductor device at a position including the separation through hole 21.
  • FIG. 7 is a cross-sectional view at a position corresponding to the line AA'of FIG.
  • the multilayer board 12 in the example of FIG. 7 includes an insulating layer 34, a wiring pattern 32, a back surface grounding pattern 17, and an interior grounding pattern 30.
  • grounding pattern a back surface grounding pattern 17 exposed on the back surface of the multilayer board 12 and an interior grounding pattern 30 provided inside the multilayer board 12 are provided.
  • three or more grounding patterns can be provided on different layers of the multilayer board.
  • FIG. 7 shows a metal film 14A on the insulating sealing material 13 and a metal portion 14B'provided in the separation through hole 21.
  • the metal portion 14B' is in contact with the metal film 14A, the back surface grounding pattern 17, and the interior grounding pattern 30.
  • FIG. 8 is a cross-sectional view of the semiconductor device at a position including the hole 15.
  • FIG. 8 is a cross-sectional view at a position corresponding to the line BB'of FIG.
  • a metal 14E in the hole is formed on the inner wall of the hole 15.
  • the holes 15 penetrate the insulating sealing material 13 and the multilayer substrate 12.
  • the in-hole metal 14E is in contact with the metal film 14A, the back surface grounding pattern 17, and the interior grounding pattern 30.
  • the metal film 14A, the metal portion 14B', and the in-hole metal 14E can be collectively formed by, for example, a vapor deposition or a plating method. Such batch formation contributes to process simplification.
  • step S5 the multilayer substrate 12 and the insulating sealing material 13 are split along the plurality of separation through holes 21 to separate the semiconductor device into individual pieces. Due to this individualization, the separation through hole 21 becomes the groove 16 shown in FIG. Along with this, the metal portion 14B'formed on the inner wall of the separation through hole 21 becomes the in-groove metal 14B shown in FIG. By this individualization process, the semiconductor device shown in FIGS. 1 and 2 is completed.
  • the groove metal 14B functions as an electromagnetic shield for semiconductor devices.
  • the spacing between the in-groove metal 14B contributes to the performance of the electromagnetic shield.
  • the spacing between the separation through holes 21 can be set to 1/4 wavelength or less of the high frequency band in which the semiconductor device 10 operates in order to ensure the electromagnetic shielding property of the semiconductor device 10.
  • Harmonic power of, for example, 2nd harmonic, 3rd harmonic, and nth harmonic may be generated from the semiconductor element 22. Therefore, the spacing between the groove metal 14B can be determined so that not only the fundamental wave power but also the harmonic power can be shielded. For example, when a molding material having a relative permittivity Er of 5 is used as the insulating sealing material 13 and the operating band of the semiconductor device is 10 GHz, the 1/4 wavelength is 4 mm.
  • the distance between two adjacent grooves of the plurality of grooves 16 can be set to 0.6 mm to 1 mm. In this case, as a matter of course, the distance between the metal 14B in the groove is also 0.6 mm to 1 mm.
  • the processing accuracy of the separation through hole 21 is approximately 0.3 mm
  • the position of a certain groove 16 deviates by a maximum of 0.3 mm from a predetermined position, and the position of the groove 16 adjacent to the groove is also predetermined. It will deviate from the position by a maximum of 0.3 mm. Therefore, as described above, by setting the distance between the plurality of grooves 16 from 0.6 mm to 1 mm, it is possible to reduce the distance between the two grooves while avoiding the connection between the two grooves. By reducing the distance between the groove metal 14B, the shielding property of the harmonic power can be improved.
  • the position where the grounding pattern is provided is arbitrary, but for example, the grounding pattern can be formed on the front surface, the back surface, and the inside of the multilayer board 12.
  • the metal portion 14B'and the grounding pattern can be easily connected only by forming the metal portion 14B'in the separation through hole 21.
  • the metal film 14A, the metal portion 14B', and the in-hole metal 14E are formed before the semiconductor device is separated into individual pieces, so that these are formed after the semiconductor device is separated into individual pieces. Compared with the case, it is suitable for reducing the manufacturing cost by reducing the number of steps and reducing the variation of the electromagnetic shield film.
  • the metal 14E in the hole is provided to suppress a malfunction due to resonance in the cavity of the semiconductor device 10.
  • the position of the hole 15 By setting the position of the hole 15 to the position between the semiconductor chips 6 in a plan view, interference between the semiconductor elements can be suppressed. In other words, positioning at least a part of the in-hole metal 14E between the first semiconductor element 22a and the second semiconductor element 22b in a plan view suppresses interference between the semiconductor elements.
  • the hole 15 can be provided at an arbitrary position.
  • the number of holes 15 is not particularly limited. When forming a plurality of holes 15, the two holes 15 should not be in contact with each other in consideration of the processing accuracy of the holes 15.
  • the processing variation of the hole 15 is, for example, 0.1 mm. In order to suppress the resonance in the cavity, the radius of the hole 15 can be increased or the number of the holes 15 can be increased.
  • FIG. 9 is a cross-sectional view of a semiconductor device showing an example of a metal in a hole according to a modified example.
  • the hole 15 shown in FIG. 9 penetrates the insulating sealing material 13 and extends halfway through the multilayer substrate 12 so as not to penetrate the multilayer substrate 12.
  • the hole 15 is provided so that the interior grounding pattern 30 is exposed.
  • the in-hole metal 14E' is also in contact with the metal film 14A.
  • the modification, modification, or alternative described in the first embodiment can be applied to the semiconductor device and the method for manufacturing the semiconductor device according to the following embodiment.
  • the differences between the semiconductor device and the method for manufacturing the semiconductor device according to the following embodiments will be mainly described.
  • FIG. 10 is a perspective view of the semiconductor device 50 according to the second embodiment.
  • the width of the plurality of grooves 52 decreases from the upper surface of the insulating sealing material 13 to the lower surface of the multilayer substrate 12. That is, the groove 52 has a downwardly tapered shape.
  • the holes 15 have a tapered shape that becomes smaller in diameter as they approach the lower surface of the multilayer substrate 12 from the upper surface of the insulating sealing material 13.
  • the metal 14F in the hole is formed on the inner wall of the hole 15.
  • FIG. 11 is a cross-sectional view of the separation through hole 21.
  • the separation through hole 21 is formed in a conical shape along the separation position 20.
  • the separation through hole 21 is a hole whose diameter gradually decreases from the upper surface to the lower surface of the semiconductor device. In this example, the separation through hole 21 penetrates the multilayer board 12.
  • the metal portion 14B'formed on the inner wall of the separation through hole 21 is connected to the metal film 14A, the back surface grounding pattern 17, and the interior grounding pattern 30.
  • FIG. 12 is a cross-sectional view of the hole 15. Similar to the separation through hole 21, the hole 15 is also a hole whose diameter gradually decreases from the upper surface to the lower surface of the semiconductor device.
  • the in-hole metal 14F is connected to the metal film 14A, the back surface grounding pattern 17, and the interior grounding pattern 30.
  • the plurality of separation through holes 21 and holes 15 have a tapered shape in which the diameter becomes smaller from the upper surface of the insulating sealing material 13 toward the lower surface of the multilayer substrate 12.
  • Such tapered separation through holes 21 and holes 15 facilitate thickening of the metal portion 14B'and the in-hole metal 14F at and in the vicinity thereof.
  • the metal portion 14B'and the in-hole metal 14F are formed by a thin-film deposition method, the lower end portion thereof and the portion in the vicinity thereof can be easily thickened.
  • the thickening of the metal portion 14B'and the in-hole metal 14F ensures that they come into contact with the grounding pattern, so that electromagnetic shielding and cavity resonance can be suppressed regardless of process variation.
  • FIG. 13 is a cross-sectional view of the in-hole metal 14F according to the modified example.
  • the metal 14F in the hole and the internal grounding pattern 30 can be brought into contact with each other. Since the holes 15 do not penetrate the multilayer board 12, the strength of the semiconductor device can be increased as compared with the case where the holes 15 penetrate the multilayer board 12.

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Abstract

配線パターンと接地用パターンが形成された多層基板と、該多層基板の上に実装された複数の半導体素子と、該多層基板の上に設けられ、該複数の半導体素子を覆う絶縁性封止材と、該絶縁性封止材の上に設けられた金属膜と、該絶縁性封止材の側面上端から該多層基板の側面下端に至る複数の溝に接して設けられた溝内金属と、該絶縁性封止材を貫通し該多層基板に至る孔の内壁に、該金属膜と該接地用パターンとに接して設けられた孔内金属と、を備える。

Description

半導体装置、半導体装置の製造方法
　この開示は半導体装置とその半導体装置の製造方法に関する。
　例えば高周波帯で動作する半導体装置においては、小型化と高密度化にともない、パッケージからの不要電波放射による干渉等を抑制するため、導電性シールド膜等で覆われたパッケージ構造を用いるのが有効である。また、半導体パッケージ製品自体の小型化、さらには、パッケージ内に実装される半導体素子の性能向上にともない、電磁シールドされたことによるパッケージ内でのキャビティ―共振又は各半導体間の干渉が発生しやすい等の懸念がある。
　特許文献１には、複数の高周波素子が実装された基板上に絶縁性樹脂を形成し、その絶縁性樹脂の高周波素子の間の部分に上面より分離溝が設けられ、その分離溝を含む上面、及び側面に金属薄膜を形成した高周波集積回路装置が開示されている。
日本特開２００５－３４０６５６号公報
　特許文献１の構造ではパッケージ個片化後に電磁シールド層を形成するため、個片化されたパッケージに対するシールド膜形成工程を必要とする。この場合、パッケージ製品間の電磁シールド層の厚みがばらついてしまうことがある。
　本開示は上述の問題を解決するためになされたものであり、電磁シールド機能を有する半導体装置の高品質化に好適な半導体装置とその半導体装置の製造方法を提供することを目的とする。
　本願の開示にかかる半導体装置は、配線パターンと接地用パターンが形成された多層基板と、該多層基板の上に実装された複数の半導体素子と、該多層基板の上に設けられ、該複数の半導体素子を覆う絶縁性封止材と、該絶縁性封止材の上に設けられた金属膜と、該絶縁性封止材の側面上端から該多層基板の側面下端に至る複数の溝に接して設けられた溝内金属と、該絶縁性封止材を貫通し該多層基板に至る孔の内壁に、該金属膜と該接地用パターンとに接して設けられた孔内金属と、を備えたことを特徴とする。
　本願の開示にかかる半導体装置の製造方法は、配線パターンと接地用パターンを有する多層基板の上に複数の半導体素子を実装することと、該多層基板の上に該複数の半導体素子を覆う絶縁性封止材を形成することと、該絶縁性封止材と該多層基板を貫通する複数の分離用貫通孔を、平面視で該複数の半導体素子を囲むように形成することと、該絶縁性封止材を貫通し該多層基板に至る孔を、平面視で該複数の分離用貫通孔に囲まれた位置に形成することと、該絶縁性封止材の上の金属膜と、該複数の分離用貫通孔の中に設けられ該金属膜と該接地用パターンとに接する金属部と、該孔の内壁に該金属膜と該接地用パターンとに接して設けられた孔内金属と、を形成することと、該複数の分離用貫通孔に沿って該多層基板と該絶縁性封止材を割り、半導体装置を個片化することと、を備えたことを特徴とする。
　本開示のその他の特徴は以下に明らかにする。
　この開示によれば、半導体装置の個片化前に電磁シールド、キャビティ内共振及び素子間干渉を抑制するための金属を形成するので、高品質化に好適な半導体装置と半導体装置の製造方法を提供できる。
実施の形態１に係る半導体装置の斜視図である。 内部を可視化した半導体装置の斜視図である。 フローチャートである。 半導体素子の実装を示す図である。 孔と分離用貫通孔の形成を示す図である。 図５の内部を可視化した図である。 個片化前の半導体装置の断面図である。 個片化前の半導体装置の断面図である。 変形例に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の斜視図である。 個片化前の半導体装置の断面図である。 個片化前の半導体装置の断面図である。 変形例に係る半導体装置の断面図である。
　本開示の実施の形態に係る半導体装置と半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
　図１は、実施の形態１に係る半導体装置の斜視図である。半導体装置１０は、配線パターンと接地用パターンが形成された多層基板１２を備えている。多層基板１２の表面、裏面、及び内部には、配線パターン又は接地用パターンが形成されている。多層基板１２は、例えばセラミック基板又はガラエポ基板とすることができる。
　多層基板１２の上には複数の半導体素子が実装されている。一例によれば複数の半導体素子は半導体チップである。多層基板１２の上に、複数の半導体素子を覆う絶縁性封止材１３が設けられている。絶縁性封止材１３は例えばモールド樹脂である。絶縁性封止材１３の上に金属膜１４Ａが設けられている。
　絶縁性封止材１３の側面と多層基板１２の側面には、絶縁性封止材１３の上端から多層基板１２の下端に至る複数の溝１６が形成されている。その結果、絶縁性封止材１３の側面と多層基板１２の側面は、複数の溝１６と、それらの間にある平坦面とを備えている。複数の溝１６には溝内金属１４Ｂが設けられている。溝内金属１４Ｂは、溝１６に形成された結果、絶縁性封止材１３の側面上端から多層基板１２の側面下端に至る。そのため、半導体装置１０の側面には、溝内金属１４Ｂと、絶縁性封止材１３とが露出している。溝内金属１４Ｂは、金属膜１４Ａと、多層基板１２の接地用パターンとに接している。
　この半導体装置１０には、絶縁性封止材１３を貫通し多層基板１２に至る孔１５が形成されている。孔１５は多層基板１２を貫通してもよいし、多層基板１２の途中まで形成されることで多層基板１２を貫通しなくてもよい。この孔１５の内壁に孔内金属１４Ｅが形成されている。孔内金属１４Ｅは、金属膜１４Ａと、多層基板１２の接地用パターンとに接している。
　金属膜１４Ａ、溝内金属１４Ｂ及び孔内金属１４Ｅの材料として、例えば、金又はニッケルなどの低抵抗金属を用いることができる。
　図２は、図１の半導体装置１０の内部構造を示す斜視図である。図２では、図１に示す金属膜１４Ａ、溝内金属１４Ｂ及び孔内金属１４Ｅは省略し、絶縁性封止材１３については外形だけを表示することで、半導体装置の内部が可視化されている。多層基板１２の上には複数の半導体素子２２が実装されている。一例によれば、複数の半導体素子２２は、第１半導体素子２２ａと第２半導体素子２２ｂを備える。別の例によれば、多層基板１２の上に３つ以上の半導体素子を実装することができる。
　多層基板１２は上面側に配線パターン３２を備えている。ワイヤ１８は、複数の半導体素子２２と、多層基板１２の配線パターン３２を接続している。
　図３は実施の形態１に係る半導体装置の製造方法を示すフローチャートである。このフローチャートに沿って半導体装置の製造方法を説明する。まずステップＳ１にて、多層基板の上に複数の半導体素子を実装する。図４は、半導体素子を実装した多層基板の平面図である。第１半導体素子２２ａと第２半導体素子２２ｂが多層基板１２に実装されている。第１半導体素子２２ａと第２半導体素子２２ｂは、ワイヤ１８によって配線パターン３２又は接続端子１９に接続されている。接続端子１９は、半導体装置の入出力電力が伝送されるパターンである。
　図４には、分離位置２０が破線で示されている。分離位置２０は、将来多層基板を分割し半導体装置を個片化するときの分割位置となる仮想的な線である。図４には、分割される前の４つの半導体装置が示されている。
　次いで、ステップＳ２に処理を進める。ステップＳ２では、多層基板１２の上に複数の半導体素子２２とワイヤ１８を覆う絶縁性封止材１３を形成する。一例によれば、絶縁性封止材１３は多層基板１２の上面全体に形成する。
　次いで、ステップＳ３に処理を進める。ステップＳ３では、複数の分離用貫通孔２１と孔１５を形成する。図５は、分離用貫通孔２１と孔１５が形成された半導体装置の平面図である。分離用貫通孔２１は分離位置２０に沿って複数形成されている。複数の分離用貫通孔２１は、平面視で複数の半導体素子を囲むように形成されている。複数の分離用貫通孔２１は絶縁性封止材１３と多層基板１２を貫通する。
　孔１５は、平面視で複数の分離用貫通孔２１に囲まれた位置に形成されている。環状に形成された複数の分離用貫通孔２１で囲まれた領域に１つの孔１５を形成してもよいし、複数の孔１５を形成してもよい。図５の例では、環状に形成された複数の分離用貫通孔２１で囲まれた領域に２つの孔１５が形成されている。孔１５は、絶縁性封止材１３を貫通し多層基板１２に至る。この例では、孔１５は絶縁性封止材１３と多層基板１２を貫通している。
　図６は、図５の絶縁性封止材１３を透明にした図である。孔１５の少なくとも一部は、平面視で複数の半導体素子の間にある。この例では、第１半導体素子２２ａと第２半導体素子２２ｂの間に２つの孔１５がある。別の例によれば、孔１５は、環状に形成された分離用貫通孔２１に囲まれた任意の位置に形成することができる。
　孔１５と分離用貫通孔２１の形成方法として、機械的方法、レーザ加工、又は金型を用いることができる。一例によれば、分離用貫通孔２１と孔１５の径を一致させることができる。この場合、すべての分離用貫通孔２１とすべての孔１５の径が同一となる。そうすると、機械的方法又は金型を用いる場合は１つの加工用工具ですべての分離用貫通孔２１とすべての孔１５を形成することができ、レーザ加工する場合は単一の工程ですべての分離用貫通孔２１とすべての孔１５を一括形成できる。
　次いで、ステップＳ４に処理を進める。ステップＳ４では、絶縁性封止材１３の上面と、分離用貫通孔２１の中と、孔１５の中に金属を形成する。図７、８は、金属形成後の半導体装置の例を示す断面図である。図７は、分離用貫通孔２１が含まれる位置における半導体装置の断面図である。図７は、図６のＡ－Ａ´線に対応する位置における断面図である。図７の例における多層基板１２は、絶縁層３４と、配線パターン３２と、裏面接地用パターン１７と、内装接地用パターン３０とを備える。この例では、接地用パターンとして、多層基板１２の裏面に露出する裏面接地用パターン１７と、多層基板１２の内部に設けられた内装接地用パターン３０とが提供されている。別の例によれば、多層基板の異なる階層に３つ以上の接地用パターンを設けることができる。
　図７には、絶縁性封止材１３の上の金属膜１４Ａと、分離用貫通孔２１の中に設けられた金属部１４Ｂ´とが示されている。金属部１４Ｂ´は、金属膜１４Ａと、裏面接地用パターン１７と、内装接地用パターン３０とに接している。
　図８は、孔１５が含まれる位置における半導体装置の断面図である。図８は、図６のＢ－Ｂ´線に対応する位置における断面図である。孔１５の内壁には、孔内金属１４Ｅが形成されている。孔１５は絶縁性封止材１３と多層基板１２を貫通している。孔内金属１４Ｅは、金属膜１４Ａと、裏面接地用パターン１７と、内装接地用パターン３０とに接している。
　金属膜１４Ａと、金属部１４Ｂ´と、孔内金属１４Ｅとは、例えば蒸着又はめっき法で一括して形成することができる。このような一括形成は工程簡素化に寄与する。
　次いで、ステップＳ５に処理を進める。ステップＳ５では、複数の分離用貫通孔２１に沿って多層基板１２と絶縁性封止材１３を割り、半導体装置を個片化する。この個片化により、分離用貫通孔２１は、図１に示される溝１６となる。これに伴い、分離用貫通孔２１の内壁に形成された金属部１４Ｂ´は、図１に示される溝内金属１４Ｂとなる。この個片化処理により、図１、２に示される半導体装置が完成する。
　溝内金属１４Ｂは半導体装置の電磁シールドとして機能する。溝内金属１４Ｂの間隔が電磁シールドの性能に寄与する。分離用貫通孔２１の間隔は、半導体装置１０の電磁シールド性を確保するため、半導体装置１０が動作する高周波帯域の１／４波長以下とすることができる。
　半導体素子２２から例えば２倍波、３倍波、ｎ倍波（ｎは整数）の高調波電力が発生する場合がある。そこで、基本波電力だけでなく高調波電力もシールドできるように溝内金属１４Ｂの間隔を定めることができる。絶縁性封止材１３として例えば比誘電率Ｅｒが５のモールド材を用い、半導体装置の動作帯域が１０ＧＨｚの時の１／４波長は、４ｍｍとなる。高調波電力のシールド性を高めるには、複数の溝１６の隣接する２つの溝の間隔は０．６ｍｍから１ｍｍとすることができる。この場合、当然ながら、溝内金属１４Ｂの間隔も０．６ｍｍから１ｍｍとなる。なお、分離用貫通孔２１の加工精度が概ね０．３ｍｍの場合、ある溝１６の位置は予め定められた位置から最大０．３ｍｍずれ、その溝に隣接する溝１６の位置も予め定められた位置から最大０．３ｍｍずれることになる。そのため、上述のとおり、複数の溝１６の間隔を０．６ｍｍから１ｍｍとすることで、２つの溝がつながることを回避しつつ、溝の間隔を小さくすることができる。溝内金属１４Ｂの間隔を小さくすることで、高調波電力のシールド性を高めることができる。
　上述のとおり、接地用パターンを設ける位置は任意であるが、例えば、多層基板１２の表面、裏面及び内部に接地用パターンを形成することができる。分離用貫通孔２１の内壁に接地用パターンを露出されることで、分離用貫通孔２１の中に金属部１４Ｂ´を形成するだけで、金属部１４Ｂ´と接地用パターンを簡単に接続できる。
　上述した半導体装置の製造方法では、半導体装置を個片に分離する前に金属膜１４Ａと、金属部１４Ｂ´と、孔内金属１４Ｅを形成するので、半導体装置の個片化後にこれらを形成する場合と比べて、工程数削減による製造コストの低減と、電磁シールド膜のばらつき低減に好適である。
　孔内金属１４Ｅは半導体装置１０のキャビティ内共振による誤動作を抑制するために設けられる。孔１５の位置を、平面視で半導体チップ６の間の位置とすることで、半導体素子間の干渉を抑制することができる。言いかえれば、孔内金属１４Ｅの少なくとも一部を平面視で第１半導体素子２２ａと第２半導体素子２２ｂの間に位置させることが、半導体素子間の干渉を抑制する。別の例によれば、孔１５を任意の位置に設けることができる。孔１５の数は特に限定されない。孔１５を複数形成する場合は、孔１５の加工精度を考慮して、２つの孔１５が接しないようにすべきである。孔１５の加工ばらつきは例えば０．１ｍｍである。キャビティ内共振を抑制するために、孔１５の半径を大きくしたり、孔１５の数を増やしたりすることができる。
　図９は、変形例に係る孔内金属の例を示す半導体装置の断面図である。図９に示される孔１５は、絶縁性封止材１３を貫通しつつ多層基板１２の途中まで及ぶことで多層基板１２を貫通しない。孔１５は内装接地用パターン３０が露出するように設ける。この孔１５に孔内金属１４Ｅ´を形成することで、孔内金属１４Ｅ´と内装接地用パターン３０を接触させることができる。この孔内金属１４Ｅ´は金属膜１４Ａにも接している。孔内金属１４Ｅ´はキャビティ内共振を抑制する。孔１５が多層基板１２を貫通しないことで、孔１５が多層基板１２を貫通する場合と比べて半導体装置１０の強度を高めることが可能となる。
　実施の形態１に記載した変形例、修正例又は代案については、以下の実施の形態に係る半導体装置と半導体装置の製造方法に応用し得る。以下の実施の形態に係る半導体装置と半導体装置の製造方法については、主として実施の形態１との相違点を説明する。
実施の形態２．
　図１０は、実施の形態２に係る半導体装置５０の斜視図である。複数の溝５２の幅は絶縁性封止材１３の上面から多層基板１２の下面にかけて減少している。つまり、溝５２は、下方向に先細の形状となっている。孔１５は絶縁性封止材１３の上面から多層基板１２の下面に近づくにしたがって小径となるテーパ形状となっている。孔１５の内壁に孔内金属１４Ｆが形成されている。
　図１１は、分離用貫通孔２１の断面図である。分離用貫通孔２１は分離位置２０に沿って円錐形に形成される。分離用貫通孔２１は、半導体装置の上面から下面にかけて径が漸減する孔である。この例では、分離用貫通孔２１が多層基板１２を貫通している。分離用貫通孔２１の内壁に形成される金属部１４Ｂ´は、金属膜１４Ａと、裏面接地用パターン１７と、内装接地用パターン３０とに接続される。
　図１２は、孔１５の断面図である。孔１５も、分離用貫通孔２１と同様、半導体装置の上面から下面にかけて径が漸減する孔である。孔内金属１４Ｆは、金属膜１４Ａと、裏面接地用パターン１７と、内装接地用パターン３０とに接続される。
　図１１、１２に例示したとおり、複数の分離用貫通孔２１と孔１５は、絶縁性封止材１３の上面から多層基板１２の下面に近づくにしたがって小径となるテーパ形状を有している。
　このようなテーパ形状の分離用貫通孔２１と孔１５は、これらの最下部及びその近傍における金属部１４Ｂ´と孔内金属１４Ｆの厚膜化を容易にする。一例として、蒸着法によって金属部１４Ｂ´と孔内金属１４Ｆを形成すれば、これらの下端部分及びその近傍の部分を容易に厚膜化できる。金属部１４Ｂ´と孔内金属１４Ｆの厚膜化は、これらが接地用パターンと接触することを確実にするので、プロセスばらつきによらず電磁シールド性とキャビティ共振の抑制が可能となる。
　図１３は、変形例に係る孔内金属１４Ｆの断面図である。孔１５が多層基板１２の途中まで及び多層基板１２を貫通しない場合、孔内金属１４Ｆと内装接地用パターン３０とを接触させることができる。孔１５が多層基板１２を貫通しないことで、孔１５が多層基板１２を貫通する場合と比べて半導体装置の強度を高めることができる。
　実施の形態１、２及びそれらの変形例における分離用貫通孔２１と孔１５の形状、深さ、及び配置は、半導体装置の用途に応じて変更することができる。
　１０　半導体装置、　１２　多層基板、　１３　絶縁性封止材、　１４Ａ　金属膜、　１４Ｂ　溝内金属、　１４Ｂ´　金属部、　１４Ｅ，１４Ｆ　孔内金属、　１５　孔、　１７　裏面接地用パターン、　２１　分離用貫通孔、　３０　内装接地用パターン

Claims (16)

  1. 　配線パターンと接地用パターンが形成された多層基板と、
    　前記多層基板の上に実装された複数の半導体素子と、
    　前記多層基板の上に設けられ、前記複数の半導体素子を覆う絶縁性封止材と、
    　前記絶縁性封止材の上に設けられた金属膜と、
    　前記絶縁性封止材の側面上端から前記多層基板の側面下端に至る複数の溝に接して設けられた溝内金属と、
    　前記絶縁性封止材を貫通し前記多層基板に至る孔の内壁に、前記金属膜と前記接地用パターンとに接して設けられた孔内金属と、を備えた半導体装置。
  2. 　前記接地用パターンは前記多層基板の裏面に露出する裏面接地用パターンを有し、
    　前記孔は前記絶縁性封止材と前記多層基板を貫通し、
    　前記孔内金属は前記裏面接地用パターンと接したことを特徴とする請求項１に記載の半導体装置。
  3. 　前記接地用パターンは前記多層基板の内部に設けられた内装接地用パターンを有し、
    　前記孔は前記絶縁性封止材を貫通しつつ前記多層基板の途中まで及ぶことで前記多層基板を貫通せず、
    　前記孔内金属は前記内装接地用パターンと接したことを特徴とする請求項１に記載の半導体装置。
  4. 　前記複数の半導体素子と、前記配線パターンを接続するワイヤを備えたことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 　前記複数の溝の幅は前記絶縁性封止材の上面から前記多層基板の下面にかけて減少することを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  6. 　前記孔は前記絶縁性封止材の上面から前記多層基板の下面に近づくにしたがって小径となるテーパ形状となっていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 　前記複数の溝の隣接する２つの溝の間隔は０．６ｍｍから１ｍｍであることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  8. 　前記複数の半導体素子は第１半導体素子と第２半導体素子を備え、
    　前記孔内金属の少なくとも一部は、平面視で前記第１半導体素子と前記第２半導体素子の間にあることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  9. 　前記孔と前記孔内金属を複数備えたことを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
  10. 　配線パターンと接地用パターンを有する多層基板の上に複数の半導体素子を実装することと、
    　前記多層基板の上に前記複数の半導体素子を覆う絶縁性封止材を形成することと、
    　前記絶縁性封止材と前記多層基板を貫通する複数の分離用貫通孔を、平面視で前記複数の半導体素子を囲むように形成することと、
    　前記絶縁性封止材を貫通し前記多層基板に至る孔を、平面視で前記複数の分離用貫通孔に囲まれた位置に形成することと、
    　前記絶縁性封止材の上の金属膜と、前記複数の分離用貫通孔の中に設けられ前記金属膜と前記接地用パターンとに接する金属部と、前記孔の内壁に前記金属膜と前記接地用パターンとに接して設けられた孔内金属と、を形成することと、
    　前記複数の分離用貫通孔に沿って前記多層基板と前記絶縁性封止材を割り、半導体装置を個片化することと、を備えた半導体装置の製造方法。
  11. 　前記孔の少なくとも一部は、平面視で前記複数の半導体素子の間にあることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 　前記孔は、前記多層基板を貫通していることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
  13. 　前記孔は、前記多層基板の途中まで及ぶことで前記多層基板を貫通しないことを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
  14. 　前記複数の分離用貫通孔と前記孔の径が同じであることを特徴とする請求項１０から１３のいずれか１項に記載の半導体装置の製造方法。
  15. 　前記金属膜と前記金属部と前記孔内金属は、蒸着又はめっき法で一括して形成することを特徴とする請求項１０から１４のいずれか１項に記載の半導体装置の製造方法。
  16. 　前記複数の分離用貫通孔と前記孔は、前記絶縁性封止材の上面から前記多層基板の下面に近づくにしたがって小径となるテーパ形状となっていることを特徴とする請求項１０から１５のいずれか１項に記載の半導体装置の製造方法。
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