JP2707996B2 - 混成集積回路装置およびその製造方法 - Google Patents
混成集積回路装置およびその製造方法Info
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Manufacturing Of Printed Wiring (AREA)
Description
【０００１】
【産業上の利用分野】本発明は混成集積回路装置および
その製造方法に係わり、特に輻射ノイズに対するシール
ド構造を有するパッケージの構造およびその製造方法に
関する。
その製造方法に係わり、特に輻射ノイズに対するシール
ド構造を有するパッケージの構造およびその製造方法に
関する。
【０００２】
【従来の技術】薄型の表面実装用パッケージの混成集積
回路装置は携帯通信機器などの分野で広く用いられてい
る。
回路装置は携帯通信機器などの分野で広く用いられてい
る。
【０００３】図６に従来技術の薄型パッケージの基板お
よびその製造方法を示す。同図において、（Ａ）は個々
の薄膜パッケージの本体となる基板が多数配列した多数
個取り基板の平面図、（Ｂ）は（Ａ）のＣ−Ｃ′部の拡
大断面図、（Ｃ）は多数個取り基板から個々の基板に分
離した後のＣ−Ｃ′部の拡大断面図、（Ｄ）は分離した
後の基板を示す斜視図である。
よびその製造方法を示す。同図において、（Ａ）は個々
の薄膜パッケージの本体となる基板が多数配列した多数
個取り基板の平面図、（Ｂ）は（Ａ）のＣ−Ｃ′部の拡
大断面図、（Ｃ）は多数個取り基板から個々の基板に分
離した後のＣ−Ｃ′部の拡大断面図、（Ｄ）は分離した
後の基板を示す斜視図である。
【０００４】第１のガラスエポキシ板２１と第２のガラ
スエポキシ板２２を貼り合せたガラスエポキシ合板の全
表面に表面導体層７を形成し、全裏面に裏面導体層９が
形成し、第１のガラスエポキシ板２１と第２のガラスエ
ポキシ板２２との間にパターニングされて回路や内部リ
ードの配線となる内部導体層８を形成して多数個取り基
板２０を構成している。
スエポキシ板２２を貼り合せたガラスエポキシ合板の全
表面に表面導体層７を形成し、全裏面に裏面導体層９が
形成し、第１のガラスエポキシ板２１と第２のガラスエ
ポキシ板２２との間にパターニングされて回路や内部リ
ードの配線となる内部導体層８を形成して多数個取り基
板２０を構成している。
【０００５】この多数個取り基板２０にルータ等により
長方形状の貫通穴５を形成する。これによりそれぞれの
基板の角部を除く外周が貫通穴５により形状形成された
多数の基板１が配列され、基板１どうしが角部において
個片基板支持部３によりたがいに支持された態様とな
る。また内部導体層８の所定箇所を裏面側に導通させる
スルーホール２を形成する。
長方形状の貫通穴５を形成する。これによりそれぞれの
基板の角部を除く外周が貫通穴５により形状形成された
多数の基板１が配列され、基板１どうしが角部において
個片基板支持部３によりたがいに支持された態様とな
る。また内部導体層８の所定箇所を裏面側に導通させる
スルーホール２を形成する。
【０００６】多数個取り基板２０の状態で上記貫通穴５
およびスルーホール２を形成した後、メッキ処理を行
う。このメッキ処理工程でスルーホール２内にメッキ膜
が形成されると同時に貫通穴５の内壁、すなわち基板１
の個片基板支持部３に接続する角部を除く側面にも同時
に側面メッキ膜１２が形成される。以上が図６（Ａ）お
よび（Ｂ）である。
およびスルーホール２を形成した後、メッキ処理を行
う。このメッキ処理工程でスルーホール２内にメッキ膜
が形成されると同時に貫通穴５の内壁、すなわち基板１
の個片基板支持部３に接続する角部を除く側面にも同時
に側面メッキ膜１２が形成される。以上が図６（Ａ）お
よび（Ｂ）である。
【０００７】そして混成集積回路装置を形成する種々の
工程の後、個片基板支持部３で切断することにより基板
を分離する（図６（Ｃ）および（Ｄ））。
工程の後、個片基板支持部３で切断することにより基板
を分離する（図６（Ｃ）および（Ｄ））。
【０００８】尚メッキ処理工程後、各基板１に凹部を形
成し、ＩＣチップを搭載し、ワイヤーボンディングを行
ない、凹部の樹脂封止等を行ってから各基板１に切断す
るのであるが、図６（Ｄ）ではこれらの工程による態様
を図示することを省略して、メッキ後に切断した態様に
擬制して図示してある。
成し、ＩＣチップを搭載し、ワイヤーボンディングを行
ない、凹部の樹脂封止等を行ってから各基板１に切断す
るのであるが、図６（Ｄ）ではこれらの工程による態様
を図示することを省略して、メッキ後に切断した態様に
擬制して図示してある。
【０００９】
【発明が解決しようとする課題】この従来の混成集積回
路では、メッキ工程後の個片基板切断部３は図６（Ｂ）
の状態となっており、この個片基板支持部３を切断して
分割分離を行うと、図６（Ｃ）および（Ｄ）に示すよう
に、貫通穴５の内壁による基板１の側面には側面メッキ
膜１２が形成されているが、個片基板支持部３に接続し
ていた角部すなわち切断面１０はメッキ処理の施されて
いない側面部分として残りかつこの切断面１０より内部
には側面メッキ膜が存在しないから、側面シールド構造
が不完全となってしまうことを回避出来ない。
路では、メッキ工程後の個片基板切断部３は図６（Ｂ）
の状態となっており、この個片基板支持部３を切断して
分割分離を行うと、図６（Ｃ）および（Ｄ）に示すよう
に、貫通穴５の内壁による基板１の側面には側面メッキ
膜１２が形成されているが、個片基板支持部３に接続し
ていた角部すなわち切断面１０はメッキ処理の施されて
いない側面部分として残りかつこの切断面１０より内部
には側面メッキ膜が存在しないから、側面シールド構造
が不完全となってしまうことを回避出来ない。
【００１０】一般に電磁波は、そのエネルギーが熱に変
わるか、もしくは再度、配線パターンに吸収されて伝導
ノイズに変わらない限り、誘電率の異なる界面で反射を
繰り返えし、極僅かの隙間から輻射ノイズが外部に漏
れ、受信感度特性が劣化する等の悪影響を使用機器に及
ぼす。
わるか、もしくは再度、配線パターンに吸収されて伝導
ノイズに変わらない限り、誘電率の異なる界面で反射を
繰り返えし、極僅かの隙間から輻射ノイズが外部に漏
れ、受信感度特性が劣化する等の悪影響を使用機器に及
ぼす。
【００１１】従って、メッキ膜が形成されていない側面
部が極一部であっても、シールド性能は大きく損われ、
他の部分の側面メッキ膜１２によりある程度の極部的な
効果は得られるが、パッケージ全体としては側面メッキ
膜１２が存在しない場合と比較して−５〜−１０ｄＢ程
度のノイズ低減に留まる。
部が極一部であっても、シールド性能は大きく損われ、
他の部分の側面メッキ膜１２によりある程度の極部的な
効果は得られるが、パッケージ全体としては側面メッキ
膜１２が存在しない場合と比較して−５〜−１０ｄＢ程
度のノイズ低減に留まる。
【００１２】したがって本発明の目的は、輻射ノイズに
対するシールド効果を改善した基板を本体としたパッケ
ージを有する混成集積回路装置を提供することである。
対するシールド効果を改善した基板を本体としたパッケ
ージを有する混成集積回路装置を提供することである。
【００１３】本発明の他の目的は、上記基板を製造する
有効は方法を提供することである。
有効は方法を提供することである。
【００１４】
【課題を解決するための手段】本発明の特徴は、ガラス
エポキシ等の絶縁性材料による基板の表面から凹部が形
成され、前記凹部を囲む前記基板の表面に表面導体層が
形成され、前記基板の裏面に裏面導体層が形成され、前
記凹部内に回路素子が載置され、前記表面導体層および
前記裏面導体層に接続した側面メッキ膜が前記凹部の外
側を完全に取り囲んで形成されており、前記基板の内部
に選択的に形成された内部導体層を有し、前記内部導体
層が前記側面メッキ膜に接続されている混成集積回路装
置において、前記基板の側面には個々の基板に分離した
切断部分を具備し、前記切断部分において前記表面から
前記内部導体層に達する表面削り加工溝と前記裏面から
前記内部導体層に達する裏面削り加工溝を有し、前記側
面メッキ膜が前記表面削り加工溝の側壁および前記裏面
削り加工溝の側壁に形成されており、前記裏面削り加工
溝の外側の前記基板の箇所に切断面を有する混成集積回
路装置にある。そして前記基板の平面形状は四辺形であ
り、その角部に前記切断部分が位置していることが好ま
しい。あるいは本発明の特徴は、ガラスエポキシ等の絶
縁性材料による基板の表面から凹部が形成され、前記凹
部を囲む前記基板の表面に表面導体層が形成され、前記
基板の裏面に裏面導体層が形成され、前記凹部内に回路
素子が載置され、前記表面導体層および前記裏面導体層
に接続した側面メッキ膜が前記凹部の外側を完全に取り
囲んで形成されている混成集積回路装置において、前記
基板を個々の基板に分離した切断部分において、前記表
面から前記裏面導体層に達する表面削り加工溝を有し、
前記側面メッキ膜が前記表面削り加工溝の側壁に形成さ
れており、前記側壁の外側の前記裏面導体層の箇所に切
断面を有する混成集積回路装置にある。また、前記裏面
の中央部に複数の凸型電極を配列形成し、前記裏面の周
辺部の前記裏面導電層上に前記凸部電極の配列を囲んで
枠状凸型電極が形成されていることが好ましい。
エポキシ等の絶縁性材料による基板の表面から凹部が形
成され、前記凹部を囲む前記基板の表面に表面導体層が
形成され、前記基板の裏面に裏面導体層が形成され、前
記凹部内に回路素子が載置され、前記表面導体層および
前記裏面導体層に接続した側面メッキ膜が前記凹部の外
側を完全に取り囲んで形成されており、前記基板の内部
に選択的に形成された内部導体層を有し、前記内部導体
層が前記側面メッキ膜に接続されている混成集積回路装
置において、前記基板の側面には個々の基板に分離した
切断部分を具備し、前記切断部分において前記表面から
前記内部導体層に達する表面削り加工溝と前記裏面から
前記内部導体層に達する裏面削り加工溝を有し、前記側
面メッキ膜が前記表面削り加工溝の側壁および前記裏面
削り加工溝の側壁に形成されており、前記裏面削り加工
溝の外側の前記基板の箇所に切断面を有する混成集積回
路装置にある。そして前記基板の平面形状は四辺形であ
り、その角部に前記切断部分が位置していることが好ま
しい。あるいは本発明の特徴は、ガラスエポキシ等の絶
縁性材料による基板の表面から凹部が形成され、前記凹
部を囲む前記基板の表面に表面導体層が形成され、前記
基板の裏面に裏面導体層が形成され、前記凹部内に回路
素子が載置され、前記表面導体層および前記裏面導体層
に接続した側面メッキ膜が前記凹部の外側を完全に取り
囲んで形成されている混成集積回路装置において、前記
基板を個々の基板に分離した切断部分において、前記表
面から前記裏面導体層に達する表面削り加工溝を有し、
前記側面メッキ膜が前記表面削り加工溝の側壁に形成さ
れており、前記側壁の外側の前記裏面導体層の箇所に切
断面を有する混成集積回路装置にある。また、前記裏面
の中央部に複数の凸型電極を配列形成し、前記裏面の周
辺部の前記裏面導電層上に前記凸部電極の配列を囲んで
枠状凸型電極が形成されていることが好ましい。
【００１５】本発明の他の特徴は、表面に表面導体層、
裏面に裏面導体層、内部に内部導体層を設け、混成集積
回路装置のパッケージ本体となる基板を多数割り付てそ
こから分離して個々の基板を得る多数個取り基板を用意
する工程と、前記多数個取り基板に貫通穴を形成して前
記基板のそれぞれが個片基板支持部のみによりたがいに
接続された状態とする工程と、前記個片基板支持部の表
面から前記内部導体層に達する表面削り加工溝を形成
し、前記個片基板支持部の裏面から前記内部導体層に達
する裏面削り加工溝を形成する工程と、メッキ処理によ
り前記貫通穴の側壁、前記表面削り加工溝の側壁および
前記裏面削り加工溝の側壁にメッキ膜を形成する工程
と、前記メッキ膜が形成された前記裏面削り加工溝の外
側に位置する前記個片基板支持部の箇所を切断してそれ
ぞれの基板を分割分離する工程とを有する混成集積回路
の製造方法にある。あるいは、表面に表面導体層、裏面
に裏面導体層、内部に内部導体層を設け、混成集積回路
装置のパッケージ本体となる基板を多数割り付てそこか
ら分離して個々の基板を得る多数個取り基板を用意する
工程と、前記多数個取り基板に貫通穴を形成して前記基
板のそれぞれが個片基板支持部のみによりたがいに接続
された状態とする工程と、前記個片基板支持部の表面か
ら前記裏面導体層に達する表面削り加工溝を形成する工
程と、メッキ処理により前記貫通穴の側壁および前記表
面削り加工溝の側壁にメッキ膜を形成する工程と、前記
メッキ膜が形成された前記表面削り加工溝の側壁の外側
に位置する前記裏面導体層の箇所を切断してそれぞれの
基板を分割分離する工程とを有する混成集積回路の製造
方法にある。
裏面に裏面導体層、内部に内部導体層を設け、混成集積
回路装置のパッケージ本体となる基板を多数割り付てそ
こから分離して個々の基板を得る多数個取り基板を用意
する工程と、前記多数個取り基板に貫通穴を形成して前
記基板のそれぞれが個片基板支持部のみによりたがいに
接続された状態とする工程と、前記個片基板支持部の表
面から前記内部導体層に達する表面削り加工溝を形成
し、前記個片基板支持部の裏面から前記内部導体層に達
する裏面削り加工溝を形成する工程と、メッキ処理によ
り前記貫通穴の側壁、前記表面削り加工溝の側壁および
前記裏面削り加工溝の側壁にメッキ膜を形成する工程
と、前記メッキ膜が形成された前記裏面削り加工溝の外
側に位置する前記個片基板支持部の箇所を切断してそれ
ぞれの基板を分割分離する工程とを有する混成集積回路
の製造方法にある。あるいは、表面に表面導体層、裏面
に裏面導体層、内部に内部導体層を設け、混成集積回路
装置のパッケージ本体となる基板を多数割り付てそこか
ら分離して個々の基板を得る多数個取り基板を用意する
工程と、前記多数個取り基板に貫通穴を形成して前記基
板のそれぞれが個片基板支持部のみによりたがいに接続
された状態とする工程と、前記個片基板支持部の表面か
ら前記裏面導体層に達する表面削り加工溝を形成する工
程と、メッキ処理により前記貫通穴の側壁および前記表
面削り加工溝の側壁にメッキ膜を形成する工程と、前記
メッキ膜が形成された前記表面削り加工溝の側壁の外側
に位置する前記裏面導体層の箇所を切断してそれぞれの
基板を分割分離する工程とを有する混成集積回路の製造
方法にある。
【００１６】
【作用】このように本発明では、個片基板支持部の表面
から内部導体層に達する表面削り加工溝および裏面から
前記内部導体層に達する裏面削り加工溝を形成し、ある
いは個片基板支持部の表面から裏面導体層に達する表面
削り加工溝を形成し、これら溝の側壁にメッキ膜を形成
しているから、切断部分にも切断面より内部に凹部内の
回路をシールドする側面メッキ膜が設けられたことにな
る。すなわち、回路素子が載置された基板凹部の外側を
シールド壁として側面メッキ膜が切れ目なく完全に取り
囲んだものとなる。したがって、したがってこの基板を
本体とするパッケージを有する本発明の混成集積回路装
置は輻射ノイズを飛躍的に低減させることができる。
から内部導体層に達する表面削り加工溝および裏面から
前記内部導体層に達する裏面削り加工溝を形成し、ある
いは個片基板支持部の表面から裏面導体層に達する表面
削り加工溝を形成し、これら溝の側壁にメッキ膜を形成
しているから、切断部分にも切断面より内部に凹部内の
回路をシールドする側面メッキ膜が設けられたことにな
る。すなわち、回路素子が載置された基板凹部の外側を
シールド壁として側面メッキ膜が切れ目なく完全に取り
囲んだものとなる。したがって、したがってこの基板を
本体とするパッケージを有する本発明の混成集積回路装
置は輻射ノイズを飛躍的に低減させることができる。
【００１７】
【実施例】以下、図面を参照して本発明を説明する。
【００１８】図１本発明の第１の実施例における薄型パ
ッケージの基板のメッキ処理前の状態を示す図であり、
（Ａ）は個々の薄膜パッケージの基板すなわち個片基板
が多数配列した多数個取り基板の平面図、（Ｂ）は
（Ａ）のＡ−Ａ′部の断面図である。
ッケージの基板のメッキ処理前の状態を示す図であり、
（Ａ）は個々の薄膜パッケージの基板すなわち個片基板
が多数配列した多数個取り基板の平面図、（Ｂ）は
（Ａ）のＡ−Ａ′部の断面図である。
【００１９】第１のガラスエポキシ板２１と第２のガラ
スエポキシ板２２を接着剤（図示省略）で貼り合せたガ
ラスエポキシ合板の全表面に表面導体層７を形成し、全
裏面に裏面導体層９を形成し、第１のガラスエポキシ板
２１と第２のガラスエポキシ板２２との間にパターニン
グされて回路や内部リードとなる配線パターンを含む内
部導体層８を形成して多数個取り基板２０を構成してい
る。
スエポキシ板２２を接着剤（図示省略）で貼り合せたガ
ラスエポキシ合板の全表面に表面導体層７を形成し、全
裏面に裏面導体層９を形成し、第１のガラスエポキシ板
２１と第２のガラスエポキシ板２２との間にパターニン
グされて回路や内部リードとなる配線パターンを含む内
部導体層８を形成して多数個取り基板２０を構成してい
る。
【００２０】回路素子を搭載する凹部の深さとなる第２
のガラスエポキシ基板２２は０．８ｍｍ〜１．０ｍｍの
板厚であり、基板２０の全体は１．５ｍｍの厚さ（高
さ）であり、導体層７，８，９は膜厚１０μｍ〜２０μ
ｍの銅箔により構成されている。また、内部導体層８の
パターンを図１（Ａ）で右上り点線斜線のハッチングで
示してある。
のガラスエポキシ基板２２は０．８ｍｍ〜１．０ｍｍの
板厚であり、基板２０の全体は１．５ｍｍの厚さ（高
さ）であり、導体層７，８，９は膜厚１０μｍ〜２０μ
ｍの銅箔により構成されている。また、内部導体層８の
パターンを図１（Ａ）で右上り点線斜線のハッチングで
示してある。
【００２１】分割後にパッケージの本体となるべき基板
（個片基板）１を複数個割り付けて成るこの多数個取り
基板２０において、隣接する基板１どうしの境界部をル
ーター（フライス盤の一種）等により削り加工を施し
て、例えば巾が２〜３μｍ程度の貫通穴５を設ける。こ
の貫通穴５により個々の基板１の外周の大部分が形状形
成される。この際に、基板１の脱落を避けるために、一
部を個片基板支持部３として残す。すなわち、基板１の
角部を除く直線状の側面は貫通穴５の長辺の内壁で構成
され、基板１の角部は個片基板支持部３に連続的に接続
された態様となっている。
（個片基板）１を複数個割り付けて成るこの多数個取り
基板２０において、隣接する基板１どうしの境界部をル
ーター（フライス盤の一種）等により削り加工を施し
て、例えば巾が２〜３μｍ程度の貫通穴５を設ける。こ
の貫通穴５により個々の基板１の外周の大部分が形状形
成される。この際に、基板１の脱落を避けるために、一
部を個片基板支持部３として残す。すなわち、基板１の
角部を除く直線状の側面は貫通穴５の長辺の内壁で構成
され、基板１の角部は個片基板支持部３に連続的に接続
された態様となっている。
【００２２】この４個の長方形の貫通穴５により区画さ
れた基板１は一辺が１５ｍｍ〜２０ｍｍの４角形の平面
形状であり、内部導体層８により囲まれている。すなわ
ち図１（Ａ）で右上り点線斜線のハッチングで示す内部
導体層８は、貫通穴５が開口される箇所に形成されてお
りまた個片基板支持部３の全面に形成されている。さら
に内部導体層８による配線パターン８Ｃが基板１内に形
成されている。
れた基板１は一辺が１５ｍｍ〜２０ｍｍの４角形の平面
形状であり、内部導体層８により囲まれている。すなわ
ち図１（Ａ）で右上り点線斜線のハッチングで示す内部
導体層８は、貫通穴５が開口される箇所に形成されてお
りまた個片基板支持部３の全面に形成されている。さら
に内部導体層８による配線パターン８Ｃが基板１内に形
成されている。
【００２３】また、内部導体層８の配線パターン８Ｃの
所定箇所にスルーホール２を形成する。
所定箇所にスルーホール２を形成する。
【００２４】このスルーホール２の分布および配線パタ
ーン８Ｃを含む内部導体層８のパターンは各基板内で同
一であるから、個片基板支持部３で切断した後、同一の
（同一種類の）薄膜パッケージの基板１が得られる。
ーン８Ｃを含む内部導体層８のパターンは各基板内で同
一であるから、個片基板支持部３で切断した後、同一の
（同一種類の）薄膜パッケージの基板１が得られる。
【００２５】次に図２の工程において、本発明の溝加工
およびメッキ処理を行う。図２において、（Ａ）は多数
個取り基板２０の平面図、（Ｂ）は（Ａ）のＢ−Ｂ′部
を拡大して示したメッキ前の状態を示す断面図、（Ｃ）
は（Ａ）のＢ−Ｂ′部を拡大して示したメッキ後の状態
を示す断面図、（Ｄ）は分割し分離した後の基板の切断
部分近傍を示す断面図である。
およびメッキ処理を行う。図２において、（Ａ）は多数
個取り基板２０の平面図、（Ｂ）は（Ａ）のＢ−Ｂ′部
を拡大して示したメッキ前の状態を示す断面図、（Ｃ）
は（Ａ）のＢ−Ｂ′部を拡大して示したメッキ後の状態
を示す断面図、（Ｄ）は分割し分離した後の基板の切断
部分近傍を示す断面図である。
【００２６】個片基板支持部３の全体をガラスエポキシ
合板２０の表面から削り加工を施して内部導体層８が露
出するまで掘り下げ、すなわち第２のガラスエポキシ板
２２の個片基板支持部３の箇所を削り除去して表面削り
加工領域６を設ける。
合板２０の表面から削り加工を施して内部導体層８が露
出するまで掘り下げ、すなわち第２のガラスエポキシ板
２２の個片基板支持部３の箇所を削り除去して表面削り
加工領域６を設ける。
【００２７】同様に、表面削り加工領域６のわずか外側
の位置、例えば０．５ｍｍ〜１．０ｍｍ程度だけ外側の
位置にガラスエポキシ合板２０の裏面から削り加工を施
して内部導体層８が露出するまで掘り下げ（図では掘り
上げ）、すなわちこの箇所の第１のガラスエポキシ板２
１を削り除去して裏面削り加工溝４を設ける。
の位置、例えば０．５ｍｍ〜１．０ｍｍ程度だけ外側の
位置にガラスエポキシ合板２０の裏面から削り加工を施
して内部導体層８が露出するまで掘り下げ（図では掘り
上げ）、すなわちこの箇所の第１のガラスエポキシ板２
１を削り除去して裏面削り加工溝４を設ける。
【００２８】その際、裏面削り加工溝４は、図２（Ａ）
に示すように、隣接する２つの基板外周貫通穴５にまた
がるようにレイアウトされている必要がある。
に示すように、隣接する２つの基板外周貫通穴５にまた
がるようにレイアウトされている必要がある。
【００２９】次に図２（Ｃ）に示すように、表面削り加
工領域６および裏面削り加工溝４および基板外周貫通穴
５に、個片基板１内のスルーホール２のメッキ処理工程
において同時に、一括で無電解メッキ処理を施すことに
より、加工断面の全てが例えば数十μｍの膜厚の銅メッ
キ上に数μｍの膜厚の金メッキを被覆したメッキ膜１３
で被覆される。各側壁上のメッキ膜１３が側面メッキ膜
１３となる。
工領域６および裏面削り加工溝４および基板外周貫通穴
５に、個片基板１内のスルーホール２のメッキ処理工程
において同時に、一括で無電解メッキ処理を施すことに
より、加工断面の全てが例えば数十μｍの膜厚の銅メッ
キ上に数μｍの膜厚の金メッキを被覆したメッキ膜１３
で被覆される。各側壁上のメッキ膜１３が側面メッキ膜
１３となる。
【００３０】このような状態の多数個取り基板２０を個
片基板支持部３で分割して分離すると、図２（Ｄ）に示
すように、個片基板支持部３に接続していた角部より内
部側がメッキ膜１３でシールドされた基板１が得られ
る。
片基板支持部３で分割して分離すると、図２（Ｄ）に示
すように、個片基板支持部３に接続していた角部より内
部側がメッキ膜１３でシールドされた基板１が得られ
る。
【００３１】すなわち基板１の個片基板支持部３に接続
していた角部を除く側面は、貫通穴５の側壁の側面メッ
キ膜１３によりシールドされている。一方、個片基板支
持部３に接続していた角部の切断後の状態は図２（Ｄ）
に示すように、表面導体層７から内部導体層８までが表
面削り加工領域６の側壁に側面メッキ膜１３が形成さ
れ、内部導体層８から裏面導体層９までが切断面１０よ
り内側に位置している裏面削り加工領域４の側壁にメッ
キ膜１３が形成されているから、この角部の側面も切断
面１０より内側で表面から裏面まで側面メッキ膜１３に
よりシールドされた構造となる。
していた角部を除く側面は、貫通穴５の側壁の側面メッ
キ膜１３によりシールドされている。一方、個片基板支
持部３に接続していた角部の切断後の状態は図２（Ｄ）
に示すように、表面導体層７から内部導体層８までが表
面削り加工領域６の側壁に側面メッキ膜１３が形成さ
れ、内部導体層８から裏面導体層９までが切断面１０よ
り内側に位置している裏面削り加工領域４の側壁にメッ
キ膜１３が形成されているから、この角部の側面も切断
面１０より内側で表面から裏面まで側面メッキ膜１３に
よりシールドされた構造となる。
【００３２】したがって回路素子が載置された凹部の外
側を側面メッキ膜１３により完全に取り囲んで確実なシ
ールド効果を有する構造となる。
側を側面メッキ膜１３により完全に取り囲んで確実なシ
ールド効果を有する構造となる。
【００３３】図３（Ａ）は第１の実施例の混成半導体装
置の表面側の一部断面を含む斜視図であり、図３（Ｂ）
はその裏面側の斜視図である。
置の表面側の一部断面を含む斜視図であり、図３（Ｂ）
はその裏面側の斜視図である。
【００３４】図２（Ｃ）までの工程で側面部分をすべて
メッキ処理された多数個取り基板２０の状態で、基板１
をベースとし、その表面の外周部を除く領域に、内部導
体層８に達する凹部１１を削り加工によって形成する。
すなわちこの領域の第２のガラスエポキシ板２２を除去
する。
メッキ処理された多数個取り基板２０の状態で、基板１
をベースとし、その表面の外周部を除く領域に、内部導
体層８に達する凹部１１を削り加工によって形成する。
すなわちこの領域の第２のガラスエポキシ板２２を除去
する。
【００３５】また、裏面の中央領域の裏面導体層９を選
択的に多数の丸状に除去したそれぞれの箇所内に、裏面
導体層９と離間しかつスルーホール２を通して所定の配
線８Ｃにそれぞれ接続する高さ０．２ｍｍ〜０．３ｍｍ
の複数の凸型電極１５を、ＬＣＣ（Ｌｅａｄｌｅｓｓ
Ｃｈｉｐ Ｃａｒｒｉｅｒ）の電極として厚メッキによ
り配列形成し、この凸部電極１５の配列の周囲の裏面導
電層９上に枠状凸型電極１６を厚メッキにより形成す
る。この枠状凸型電極１６により実装時にマザーボート
との間隙が生じない構造となる。
択的に多数の丸状に除去したそれぞれの箇所内に、裏面
導体層９と離間しかつスルーホール２を通して所定の配
線８Ｃにそれぞれ接続する高さ０．２ｍｍ〜０．３ｍｍ
の複数の凸型電極１５を、ＬＣＣ（Ｌｅａｄｌｅｓｓ
Ｃｈｉｐ Ｃａｒｒｉｅｒ）の電極として厚メッキによ
り配列形成し、この凸部電極１５の配列の周囲の裏面導
電層９上に枠状凸型電極１６を厚メッキにより形成す
る。この枠状凸型電極１６により実装時にマザーボート
との間隙が生じない構造となる。
【００３６】そして表面側の凹部１１内に回路素子とし
てべアチップのＩＣチップ１４を１個もしくは複数個マ
ウントし、ワイヤーボンディング等により内部導体層８
の配線８Ｃのボンディング部に電気的接続を行った後、
エポキシ系樹脂１８により封止し、例えば１５０℃で３
時間程度でキュアして、さらにその上部に導電ペースト
印刷等による上部シールド層１９を形成する。互いに接
続された上部シールド層１９、側面メッキ膜１３、枠状
凸型電極１６およびリング状の形状となった表裏導体層
７、９のシールド体によりパッケージの６面（上面、下
面および４側面）が全て被覆された構造となるから、こ
のシールド体を接地することにより、輻射ノイズに対す
る有効な遮蔽体となる。
てべアチップのＩＣチップ１４を１個もしくは複数個マ
ウントし、ワイヤーボンディング等により内部導体層８
の配線８Ｃのボンディング部に電気的接続を行った後、
エポキシ系樹脂１８により封止し、例えば１５０℃で３
時間程度でキュアして、さらにその上部に導電ペースト
印刷等による上部シールド層１９を形成する。互いに接
続された上部シールド層１９、側面メッキ膜１３、枠状
凸型電極１６およびリング状の形状となった表裏導体層
７、９のシールド体によりパッケージの６面（上面、下
面および４側面）が全て被覆された構造となるから、こ
のシールド体を接地することにより、輻射ノイズに対す
る有効な遮蔽体となる。
【００３７】図１、図２のプロセスによる基板（個片基
板）側の構成が薄型パッケージの本体となり、これにエ
ポキシ系樹脂１８、上部シールド層１９、凸型電極１
５、枠状凸型電極１６等が加わって薄型パッケージの全
体が形成される。そしてこのパッケージとその内のＩＣ
チップおよびその接続手段により混成集積回路装置とな
る。
板）側の構成が薄型パッケージの本体となり、これにエ
ポキシ系樹脂１８、上部シールド層１９、凸型電極１
５、枠状凸型電極１６等が加わって薄型パッケージの全
体が形成される。そしてこのパッケージとその内のＩＣ
チップおよびその接続手段により混成集積回路装置とな
る。
【００３８】上記上部シールド層１９の形成後、必要に
応じてその上部に保護レジストを形成し、さらにその上
部に捺印を施すが、一般的にはこの組立ての一連のプロ
セスは多数個取り基板２０の状態で行ない、組立の最終
工程として図２（Ｄ）に示す切断分離を行ない、図３の
斜視図に示す個々の混成集積回路装置を得る。
応じてその上部に保護レジストを形成し、さらにその上
部に捺印を施すが、一般的にはこの組立ての一連のプロ
セスは多数個取り基板２０の状態で行ない、組立の最終
工程として図２（Ｄ）に示す切断分離を行ない、図３の
斜視図に示す個々の混成集積回路装置を得る。
【００３９】図４は本発明の第２の実施例における多数
個取り基板２０を示す平面図であり、図１の第１の実施
例と異なるところは、配線パターン８Ｃ以外の内部導体
層８が貫通穴５の周囲に形成されていないで個片基板支
持部３のみに形成されていることである。内部導体層８
が存在しなくとも貫通穴５の全側壁には基板側面のメッ
キ膜１３が形成されるから、この実施例のように配線パ
ターン８Ｃ以外の内部導体層８が切断部分の個片基板支
持部３のみに形成されていることもできる。
個取り基板２０を示す平面図であり、図１の第１の実施
例と異なるところは、配線パターン８Ｃ以外の内部導体
層８が貫通穴５の周囲に形成されていないで個片基板支
持部３のみに形成されていることである。内部導体層８
が存在しなくとも貫通穴５の全側壁には基板側面のメッ
キ膜１３が形成されるから、この実施例のように配線パ
ターン８Ｃ以外の内部導体層８が切断部分の個片基板支
持部３のみに形成されていることもできる。
【００４０】図５は本発明の第３の実施例における基板
構成を示す断面図であり、（Ａ）は個片基板支持部のメ
ッキ処理前の断面図、（Ｂ）はメッキ処理後の断面図、
（Ｃ）は切断後の断面図である。尚、図５において図２
と同一もしくは類似の箇所は同じ符号で示してあるから
重複する説明は省略する。
構成を示す断面図であり、（Ａ）は個片基板支持部のメ
ッキ処理前の断面図、（Ｂ）はメッキ処理後の断面図、
（Ｃ）は切断後の断面図である。尚、図５において図２
と同一もしくは類似の箇所は同じ符号で示してあるから
重複する説明は省略する。
【００４１】図５（Ａ）において、裏面削り加工領域は
形成しないで、削り加工は表面削り加工領域６のみであ
り、裏面の裏面導体層９が表面側に露出する深さまで削
っている。
形成しないで、削り加工は表面削り加工領域６のみであ
り、裏面の裏面導体層９が表面側に露出する深さまで削
っている。
【００４２】この結果、図５（Ｂ）に示すように、表面
削り加工領域６の内壁をメッキ処理することで側面メッ
キ膜１３によるシールド壁が得られる。
削り加工領域６の内壁をメッキ処理することで側面メッ
キ膜１３によるシールド壁が得られる。
【００４３】この場合、個片基板支持部３が銅箔一枚に
なる為、強度的には、例えば第１の実施例では裏面導体
層９の銅箔の膜厚は１０μｍ〜２０μｍの所を、この第
３の実施例の裏面導体層９の銅箔の膜厚は７０μｍ〜１
００μｍと厚くする必要がある。
なる為、強度的には、例えば第１の実施例では裏面導体
層９の銅箔の膜厚は１０μｍ〜２０μｍの所を、この第
３の実施例の裏面導体層９の銅箔の膜厚は７０μｍ〜１
００μｍと厚くする必要がある。
【００４４】しかしこの第３の実施例では、削り加工が
表面からだけで良いから基板作成に要する工数がその分
だけ軽減される。
表面からだけで良いから基板作成に要する工数がその分
だけ軽減される。
【００４５】
【発明の効果】以上説明したように本発明によれば、パ
ッケージの本体を構成する基板の外周部に、基板編集時
の多数個取り基板における個片基板支持部も含めて全て
メッキ処理を施したので、それぞれの基板に分割後にお
いてもこのメッキ処理部分が混成集積回路装置の内部回
路を切れ目なく取り囲むシールド壁を形成する。
ッケージの本体を構成する基板の外周部に、基板編集時
の多数個取り基板における個片基板支持部も含めて全て
メッキ処理を施したので、それぞれの基板に分割後にお
いてもこのメッキ処理部分が混成集積回路装置の内部回
路を切れ目なく取り囲むシールド壁を形成する。
【００４６】従って、図６の従来技術ではその側面メッ
キ膜が存在しないパッケージと比較してせいぜい−５ｄ
Ｂ〜−１０ｄＢの輻射ノイズの低減効果であったもの
が、本発明の切れ目なく取り囲む側面メッキ膜１３によ
る構造では側面メッキ膜が存在しないパッケージと比較
して−２０ｄＢあるいはそれよりも減少した輻射ノイズ
の低減効果が容易に実現可能となり、ＥＭＩ（Ｅｌｅｃ
ｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃ
ｅ）の対策が一段と向上した混成集積回路装置となる。
キ膜が存在しないパッケージと比較してせいぜい−５ｄ
Ｂ〜−１０ｄＢの輻射ノイズの低減効果であったもの
が、本発明の切れ目なく取り囲む側面メッキ膜１３によ
る構造では側面メッキ膜が存在しないパッケージと比較
して−２０ｄＢあるいはそれよりも減少した輻射ノイズ
の低減効果が容易に実現可能となり、ＥＭＩ（Ｅｌｅｃ
ｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃ
ｅ）の対策が一段と向上した混成集積回路装置となる。
【図１】本発明の第１の実施例におけるパッケージの基
板のメッキ処理前の状態を示す図であり、（Ａ）基板が
多数配列した多数個取り基板の平面図、（Ｂ）は（Ａ）
のＡ−Ａ′部の断面図である。
板のメッキ処理前の状態を示す図であり、（Ａ）基板が
多数配列した多数個取り基板の平面図、（Ｂ）は（Ａ）
のＡ−Ａ′部の断面図である。
【図２】図１の続きの工程において、本発明の溝加工、
メッキ処理および切断を示す図であり、（Ａ）は多数個
取り基板の平面図、（Ｂ）は（Ａ）のＢ−Ｂ′部を拡大
して示したメッキ前の状態を示す断面図、（Ｃ）は
（Ａ）のＢ−Ｂ′部を拡大して示したメッキ後の状態を
示す断面図、（Ｄ）は分離した後の基板の切断部分近傍
を示す断面図である。
メッキ処理および切断を示す図であり、（Ａ）は多数個
取り基板の平面図、（Ｂ）は（Ａ）のＢ−Ｂ′部を拡大
して示したメッキ前の状態を示す断面図、（Ｃ）は
（Ａ）のＢ−Ｂ′部を拡大して示したメッキ後の状態を
示す断面図、（Ｄ）は分離した後の基板の切断部分近傍
を示す断面図である。
【図３】本発明の第１の実施例の混成集積回路装置を示
す図であり、（Ａ）は表面側の一部断面を含む斜視図、
（Ｂ）は裏面側の斜視図である。
す図であり、（Ａ）は表面側の一部断面を含む斜視図、
（Ｂ）は裏面側の斜視図である。
【図４】本発明の第２の実施例における多数個取り基板
を示す平面図である。
を示す平面図である。
【図５】本発明の第３の実施例における個片基板支持部
およびその近傍を示す図であり、（Ａ）はメッキ処理前
の断面図、（Ｂ）はメッキ処理後の断面図、（Ｃ）は切
断後の断面図である。
およびその近傍を示す図であり、（Ａ）はメッキ処理前
の断面図、（Ｂ）はメッキ処理後の断面図、（Ｃ）は切
断後の断面図である。
【図６】従来技術を示す図であり、（Ａ）は多数個取り
基板の平面図、（Ｂ）は（Ａ）のＣ−Ｃ′部を拡大して
示したメッキ後の状態を示す断面図、（Ｃ）は分離した
後の基板の切断部分近傍を示す断面図、（Ｄ）は分離し
た後の基板を示す斜視図である。
基板の平面図、（Ｂ）は（Ａ）のＣ−Ｃ′部を拡大して
示したメッキ後の状態を示す断面図、（Ｃ）は分離した
後の基板の切断部分近傍を示す断面図、（Ｄ）は分離し
た後の基板を示す斜視図である。
１ 基板（個片基板） ２ スルーホール ３ 個片基板支持部 ４ 裏面削り加工溝 ５ 貫通穴 ６ 表面削り加工溝 ７ 表面導体層 ８ 内部導体層 ８Ｃ 内部導体層の配線 ９ 裏面導体層 １０ 切断面 １１ 凹部 １２，１３ メッキ膜（側面メッキ膜） １４ ＩＣチップ １５ 凸部電極 １６ 枠状凸型電極 １８ エポキシ系樹脂 １９ 上部シールド層 ２０ 多数個取り基板 ２１ 第１のガラスエポキシ板 ２２ 第２のガラスエポキシ板
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/46 Ｈ０５Ｋ 3/46 Ｑ
Claims (9)
- 【請求項１】 絶縁性材料による基板の表面から凹部が
形成され、前記凹部を囲む前記基板の表面に表面導体層
が形成され、前記基板の裏面に裏面導体層が形成され、
前記凹部内に回路素子が載置され、前記表面導体層およ
び前記裏面導体層に接続した側面メッキ膜が前記凹部の
外側を完全に取り囲んで形成されており、前記基板の内
部に選択的に形成された内部導体層を有し、前記内部導
体層が前記側面メッキ膜に接続されている混成集積回路
装置において、前記基板の側面には個々の基板に分離し
た切断部分を具備し、前記切断部分において前記表面か
ら前記内部導体層に達する表面削り加工溝と前記裏面か
ら前記内部導体層に達する裏面削り加工溝を有し、前記
側面メッキ膜が前記表面削り加工溝の側壁および前記裏
面削り加工溝の側壁に形成されており、前記裏面削り加
工溝の外側の前記基板の箇所に切断面を有することを特
徴とする混成集積回路装置。 - 【請求項２】 前記基板の平面形状は四辺形であり、そ
の角部に前記切断部分が位置していることを特徴とする
請求項１記載の混成集積回路装置。 - 【請求項３】 前記裏面の中央部に複数の凸型電極を配
列形成し、前記裏面の周辺部の前記裏面導電層上に前記
凸部電極の配列を囲んで枠状凸型電極が形成されている
ことを特徴とする請求項１記載の混成集積回路装置。 - 【請求項４】 前記基板を構成する絶縁性材料はガラス
エポキシであることを特徴とする請求項１記載の混成集
積回路装置。 - 【請求項５】 絶縁性材料による基板の表面から凹部が
形成され、前記凹部を囲む前記基板の表面に表面導体層
が形成され、前記基板の裏面に裏面導体層が形成され、
前記凹部内に回路素子が載置され、前記表面導体層およ
び前記裏面導体層に接続した側面メッキ膜が前記凹部の
外側を完全に取り囲んで形成されている混成集積回路装
置において、前記基板を個々の基板に分離した切断部分
において、前記表面から前記裏面導体層に達する表面削
り加工溝を有し、前記側面メッキ膜が前記表面削り加工
溝の側壁に形成されており、前記側壁の外側の前記裏面
導体層の箇所に切断面を有することを特徴とする混成集
積回路装置。 - 【請求項６】 前記裏面の中央部に複数の凸型電極を配
列形成し、前記裏面の周辺部の前記裏面導電層上に前記
凸部電極の配列を囲んで枠状凸型電極が形成されている
ことを特徴とする請求項５記載の混成集積回路装置。 - 【請求項７】 前記基板を構成する絶縁性材料はガラス
エポキシであることを特徴とする請求項５記載の混成集
積回路装置。 - 【請求項８】 表面に表面導体層、裏面に裏面導体層、
内部に内部導体層を設け、混成集積回路装置のパッケー
ジ本体となる基板を多数割り付てそこから分離して個々
の基板を得る多数個取り基板を用意する工程と、前記多
数個取り基板に貫通穴を形成して前記基板のそれぞれが
個片基板支持部のみによりたがいに接続された状態とす
る工程と、前記個片基板支持部の表面から前記内部導体
層に達する表面削り加工溝を形成し、前記個片基板支持
部の裏面から前記内部導体層に達する裏面削り加工溝を
形成する工程と、メッキ処理により前記貫通穴の側壁、
前記表面削り加工溝の側壁および前記裏面削り加工溝の
側壁にメッキ膜を形成する工程と、前記メッキ膜が形成
された前記裏面削り加工溝の外側に位置する前記個片基
板支持部の箇所を切断してそれぞれの基板を分離する工
程とを有することを特徴とする混成集積回路の製造方
法。 - 【請求項９】 表面に表面導体層、裏面に裏面導体層、
内部に内部導体層を設け、混成集積回路装置のパッケー
ジ本体となる基板を多数割り付てそこから分離して個々
の基板を得る多数個取り基板を用意する工程と、前記多
数個取り基板に貫通穴を形成して前記基板のそれぞれが
個片基板支持部のみによりたがいに接続された状態とす
る工程と、前記個片基板支持部の表面から前記裏面導体
層に達する表面削り加工溝を形成する工程と、メッキ処
理により前記貫通穴の側壁および前記表面削り加工溝の
側壁にメッキ膜を形成する工程と、前記メッキ膜が形成
された前記表面削り加工溝の側壁の外側に位置する前記
裏面導体層の箇所を切断してそれぞれの基板を分離する
工程とを有することを特徴とする混成集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7036751A JP2707996B2 (ja) | 1995-02-24 | 1995-02-24 | 混成集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7036751A JP2707996B2 (ja) | 1995-02-24 | 1995-02-24 | 混成集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236979A JPH08236979A (ja) | 1996-09-13 |
| JP2707996B2 true JP2707996B2 (ja) | 1998-02-04 |
Family
ID=12478445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7036751A Expired - Fee Related JP2707996B2 (ja) | 1995-02-24 | 1995-02-24 | 混成集積回路装置およびその製造方法 |
Country Status (1)
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| JP4081718B2 (ja) * | 2003-05-27 | 2008-04-30 | 日立エーアイシー株式会社 | ブラインドビアを有する多層基板 |
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| JPH0439716U (ja) * | 1990-07-30 | 1992-04-03 | ||
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| JPH06169191A (ja) * | 1992-11-30 | 1994-06-14 | Ryuichi Adachi | プリント基板兼用電磁波シールド成形体及びその製造方法 |
-
1995
- 1995-02-24 JP JP7036751A patent/JP2707996B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08236979A (ja) | 1996-09-13 |
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Legal Events
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