KR20230067288A - 웨이브 가이드 패키지와 그 제조방법, 및 패키지 하우징 - Google Patents

웨이브 가이드 패키지와 그 제조방법, 및 패키지 하우징 Download PDF

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KR20230067288A
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육종민
류제인
김동수
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한국전자기술연구원
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Abstract

본 발명의 일실시예에 따르면, 기판의 일측면을 향해 개방되는 웨이브 가이드를 포함하는 패키지구조, 및 패키지구조의 일면에 실장되어 상기 웨이브 가이드로 전기신호를 출력하는 반도체칩을 포함하는 웨이브 가이드 패키지 및 그 제조방법을 제공할 수 있다. 웨이브 가이드의 내부가 공기이므로 웨이브 가이드의 전기적 손실을 최소화할 수 있고, 감광성 유리 재질의 기판을 가공하여 캐비티를 형성하기 때문에 웨이브 가이드를 정밀하게 형성할 수 있고, 전자회로를 함께 형성하여 집적도가 향상된 웨이브 가이드 패키지를 제공할 수 있다.

Description

웨이브 가이드 패키지와 그 제조방법, 및 패키지 하우징{Wave guide package and manufacturing method thereof, and package housing}
본 발명은 웨이브 가이드 패키지와 그 제조방법, 및 패키지 하우징에 관한 것이다.
최근, 통신 기술의 발달에 의해 밀리미터파 대역의 고주파 신호를 이용할 수 있게 되었다. 기존의 저주파 대역의 전기신호 전달에 이용되는 전송선로는 밀리미터파 대역에서 높은 손실 특성을 나타내기 때문에 고주파 대역의 전기신호를 전달하기 적합하지 않다. 밀리미터파 대역의 신호를 낮은 손실로 전달하기 위하여 웨이브 가이드를 이용한다. 일반적인 웨이브 가이드는 금속을 이용하여 가공하는데, 부피가 크고, 고주파를 위한 정밀 가공시 많은 시간이 소요된다. 아래 특허문헌 1과 같이 다수의 비아를 이용한 SIW(Serface Integrated Waveguide) 기술이 개발되고, 반도체칩과 웨이브 가이드를 결합하는 구조들이 개발되고 있다.
KR 10-2228555 B1
본 발명의 일실시예에 따른 목적은, 감광성 유리 기판을 이용하여 웨이브 가이드 내부가 공기로 채워지고, 반도체칩을 기판에 실장하며, 기판 상에 회로를 더 형성할 수 있는 웨이브 가이드 패키지 및 그 제조방법을 제공하기 위한 것이다.
웨이브 가이드 패키지를 실장하여, 웨이브 가이드를 연장할 수 있는 패키지 하우징을 제공하기 위한 것이다.
본 발명의 일실시예에 따른 웨이브 가이드 패키지는, 기판의 일측면을 향해 개방되는 웨이브 가이드를 포함하는 패키지구조, 및 상기 패키지구조의 일면에 실장되어 상기 웨이브 가이드로 전기신호를 출력하는 반도체칩을 포함할 수 있다.
또한, 상기 웨이브 가이드는 상기 기판의 일면과, 상기 일면의 반대면인 타면을 관통하고, 상기 기판의 일측면으로 개방된 캐비티, 상기 캐비티의 내면에 형성되는 내부금속층, 상기 기판의 일면에 형성되어 상기 캐비티의 일면 방향을 커버하는 상부금속층, 및 상기 기판의 타면에 형성되어 상기 캐비티의 타면 방향을 커버하는 하부금속층을 포함할 수 있다.
또한, 상기 웨이브 가이드는 상기 기판의 일면과, 상기 일면의 반대면인 타면을 관통하고, 상기 기판의 일측면으로 개방된 캐비티, 상기 캐비티의 내면에 형성되는 내부금속층, 상기 기판의 일면에 형성되어 상기 캐비티의 일면 방향을 커버하는 상부금속층, 상기 기판의 타면에 형성되어 상기 캐비티의 타면 방향을 커버하는 하부금속층, 상기 내부금속층과 상기 상부금속층 사이에 형성되어 상기 상부금속층을 지지하는 상부절연층, 상기 내부금속층과 상기 하부금속층 사이에 형성되어 상기 하부금속층을 지지하는 하부절연층, 상기 상부절연층과 상기 상부금속층을 관통하도록 형성되고, 상기 상부금속층과 상기 내부금속층을 연결하는 상부연결비아, 및 상기 하부절연층과 상기 하부금속층을 관통하도록 형성되고, 상기 하부금속층과 상기 내부금속층을 연결하는 하부연결비아를 포함할 수 있다.
또한, 상기 상부연결비아와 상기 하부연결비아는 복수개 형성되며, 상기 캐비티의 둘레를 따라 서로 정해진 간격만큼 이격되도록 배치할 수 있다.
또한, 상기 웨이브 가이드는 상기 기판의 일면과, 상기 일면의 반대면인 타면을 관통하고, 상기 기판의 일측면으로 개방된 캐비티, 상기 캐비티의 내면에 형성되는 내부금속층, 상기 기판의 일면에 형성되어 상기 캐비티의 일면 방향을 커버하는 제1 상부금속층, 상기 기판의 타면에 형성되어 상기 캐비티의 타면 방향을 커버하는 제1 하부금속층, 상기 내부금속층과 상기 제1 상부금속층 사이에 형성되어 상기 제1 상부금속층을 지지하는 상부절연층, 상기 내부금속층과 상기 제1 하부금속층 사이에 형성되어 상기 제1 하부금속층을 지지하는 하부절연층, 상기 상부절연층과 상기 제1 상부금속층을 관통하도록 형성되고, 상기 캐비티의 둘레를 따라 정해진 간격만큼 서로 이격되도록 형성되는 복수의 상부관통홀, 상기 하부절연층과 상기 제1 하부금속층을 관통하도록 형성되고, 상기 캐비티의 둘레를 따라 정해진 간격만큼 서로 이격되도록 형성되는 복수의 하부관통홀, 상기 상부관통홀을 통해 상기 내부금속층과 연결되도록 상기 제1 상부금속층에 형성되는 제2 상부금속층, 및 상기 하부관통홀을 통해 상기 내부금속층과 연결되도록 상기 제1 하부금속층에 형성되는 제2 하부금속층을 포함할 수 있다.
또한, 상기 패키지구조는 상기 기판의 일면과 타면을 관통하여 전기적 그라운드를 제공하거나, 상기 반도체칩이 생성하는 열을 방출하는 관통유리비아를 더 포함할 수 있다.
또한, 상기 패키지구조는 상기 반도체칩과 연결되고 상기 기판의 일면에 형성되는 전자회로를 더 포함할 수 있다.
또한, 상기 웨이브 가이드는 캐비티가 'Y'자 형상으로 형성되어, 분배기 또는 결합기로 기능하거나, 상기 캐비티가 기판의 일측면으로 개방되지 않고 슬롯이 형성되어, 슬롯 안테나로 기능할 수 있다.
본 발명의 일실시예에 따른 패키지 하우징은, 상기 웨이브 가이드 패키지를 수용하는 패키지 수용부가 일면에 형성되고, 상기 웨이브 가이드와 연결되는 웨이브 가이드 연장부가 상기 패키지 수용부로부터 연장되어 형성되는 하부하우징, 및 상기 반도체칩을 수용하는 캡부가 일면에 형성되고, 상기 캡부가 상기 패키지 수용부를 향하도록 상기 하부하우징과 결합되는 상부하우징을 포함하고, 상기 상부하우징과 하부하우징은 전기전도성 재질로 형성될 수 있다.
본 발명의 일실시예에 따른 웨이브 가이드 패키지 제조방법은, 기판의 일면과 타면을 관통하고, 패키지의 경계가 중심이 되는 캐비티를 형성하는 기판 가공 단계, 상기 캐비티의 내면에 내부금속층을 형성하고, 상기 기판의 일면과 타면에 상기 캐비티의 일면과 타면을 커버하고 상기 내부금속층과 연결되는 금속층을 각각 형성하는 금속층 형성단계, 상기 패키지의 경계에 따라 커팅하여 상기 기판의 일측면으로 개방되는 웨이브 가이드를 포함하는 패키지구조를 형성하는 커팅단계, 및 상기 기판의 일면에 반도체칩을 실장하는 실장단계를 포함할 수 있다.
또한, 상기 금속층 형성단계는 상기 기판의 표면에 내부금속층을 형성하는 코팅단계, 상기 기판의 일면에 상기 내부금속층과 상기 캐비티를 커버하도록 상부절연층과 제1 상부금속층을 포함하는 필름으로 라미네이션 코팅을 수행하고, 상기 기판의 타면에 상기 내부금속층과 상기 캐비티를 커버하도록 하부절연층과 제1 하부금속층을 포함하는 필름으로 라미네이션 코팅을 수행하는 필름 형성단계, 상기 상부절연층과 제1 상부금속층을 관통하여 상기 기판의 일면에 형성된 내부금속층을 노출시키는 상부관통홀을 상기 캐비티의 둘레를 따라 복수개 형성하고, 상기 하부절연층과 제1 하부금속층을 관통하여 상기 기판의 타면에 형성된 내부금속층을 노출시키는 하부관통홀을 상기 캐비티의 둘레를 따라 복수개 형성하는 필름 관통단계, 및 상기 제1 상부금속층 상에 제2 상부금속층을 형성하여, 상기 상부관통홀을 통해 상기 내부금속층과 상기 제1 상부금속층 및 제2 상부금속층을 연결하는 상부연결비아를 형성하고, 상기 제1 하부금속층 상에 제2 하부금속층을 형성하여, 상기 상부관통홀을 통해 상기 내부금속층과 상기 제1 하부금속층 및 제2 하부금속층을 연결하는 하부연결비아를 형성하는 연결비아 형성단계를 포함할 수 있다.
또한, 상기 기판 가공 단계는 상기 기판의 일면과 타면을 관통하는 기판관통홀을 더 형성하고, 상기 코팅단계는 상기 기판의 일면, 타면, 상기 캐비티의 내면, 상기 기판관통홀의 내면에 내부금속층을 형성할 수 있다.
또한, 상기 연결비아 형성단계는 상기 제1 상부금속층 및 제2 상부금속층을 패터닝하여 전자회로를 더 형성할 수 있다.
또한, 상기 연결비아 형성단계는 상기 캐비티 상의 제1 상부절연층, 제1 상부금속층, 제2 상부금속층을 패터닝하여 신호전이부를 더 형성하고, 상기 실장단계는 상기 반도체칩을 상기 캐비티에 인접하게 배치하고, 상기 신호전이부와 상기 반도체칩의 칩패드를 와이어본딩으로 연결할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일실시예에 따르면, 감광성 유리 기판을 이용하므로 복수의 비아를 이용한 웨이브 가이드 구조를 정밀하게 제조할 수 있다.
그리고, 본 발명의 일실시예에 따르면, 웨이브 가이드 내부가 공기로 채워지므로 손실이 상대적으로 높은 유전물질로 웨이브 가이드 내부가 채워지는 구조에 비하여 전기신호의 손실을 최소화할 수 있다.
그리고, 본 발명의 일실시예에 따르면, 웨이브 가이드와, 반도체칩과, 전자회로를 패키지에 일체로 형성할 수 있다.
그리고, 본 발명의 일실시예에 따르면, 웨이브 가이드 패키지를 패키지 하우징에 실장하여, 패키지 하우징에 형성된 웨이브 가이드 연장부를 통해 고주파 신호를 전달할 수 있다.
도 1은 본 발명의 일실시예에 따른 웨이브 가이드 패키지를 나타내는 평면도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 도 1의 B-B'에 따른 단면도이다.
도 4은 도 1의 C-C'에 따른 단면도이다.
도 5는 본 발명의 일실시예에 따른 웨이브 가이드가 분배기와 슬롯 안테나로 기능하는 구조를 나타낸 평면도이다.
도 6은 본 발명의 일실시예에 따른 패키지 하우징의 분해사시도이다.
도 7은 본 발명의 일실시예에 따른 패키지 하우징에 웨이브 가이드 패키지가 삽입된 상태를 나타내는 평면도이다.
도 8은 도 7의 D-D'에 따른 단면도이다.
도 9는 본 발명의 일실시예에 따른 웨이브 가이드 패키지 제조방법의 단계를 나타내는 흐름도이다.
도 10은 본 발명의 일실시예에 따른 웨이브 가이드 패키지 제조방법에서 패키지 구조를 제조하는 과정을 나타내는 평면도이다.
도 11은 도 10의 E-E'에 따른 단면도이다.
도 12는 도 11의 F-F'에 따른 단면도이다.
도 13은 본 발명의 일실시예에 따른 웨이브 가이드 패키지 제조방법의 커팅 단계를 설명하는 도면이다.
본 발명의 일실시예의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명의 일실시예를 설명함에 있어서, 본 발명의 일실시예의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
또한, 본 명세서에서는 상, 하, 좌, 우, X축, Y축, Z축 등과 같이 방향을 나타내는 용어가 사용되었으나, 이러한 용어는 설명의 편의를 위한 것일 뿐, 관측자의 보는 위치나 대상의 놓여져 있는 위치 등에 따라 다르게 표현될 수 있음을 이해하여야 한다.
또한, 본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니며, 단수의 표현은 문맥상 달리 명시하지 않는 한 복수의 표현을 포함한다는 것을 알아야 한다.
이하, 첨부된 도면을 참조하여, 본 발명의 일실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 웨이브 가이드 패키지(1)를 나타내는 평면도이다. 도 2는 도 1의 A-A'에 따른 단면도이다. 도 3은 도 1의 B-B'에 따른 단면도이다. 도 4은 도 1의 C-C'에 따른 단면도이다. 도 1 내지 도 4를 함께 참조한다.
본 발명의 일실시예에 따른 웨이브 가이드 패키지(1)는, 기판(100)의 일측면을 향해 개방되는 웨이브 가이드(11)를 포함하는 패키지구조(10), 및 패키지구조(10)의 일면에 실장되어 상기 웨이브 가이드(11)로 전기신호를 출력하는 반도체칩(20)을 포함할 수 있다.
웨이브 가이드 패키지(1)는 패키지구조(10)를 제조하고, 반도체칩(20)을 패키지구조(10)에 실장하여 완성될 수 있다. 패키지구조(10)는 반도체칩(20)과 별도의 공정에서 제조될 수 있다. 패키지구조(10)는 그 자체로 하나의 제품으로 판매될 수도 있다. 패키지구조(10)에 포함된 웨이브 가이드(11)는 반도체칩(20)과 연결되어 고주파 전기신호를 송수신할 수 있다.
반도체칩(20)은 일면에 칩패드(21)가 형성된 활성면과, 활성면의 반대면인 비활성면을 가질 수 있다. 반도체칩(20)은 고주파수 대역의 전기신호를 이용하는 RFIC를 포함할 수 있다. 반도체칩(20)은 밀리미터파 또는 더 높은 주파수 대역에서 동작할 수 있다. 반도체칩(20)은 패키지구조(10)의 일면의 가운데에 실장될 수 있다. 패키지구조(10)는 하나 이상의 반도체를 실장할 수도 있다.
웨이브 가이드(11)는 패키지구조(10)에 하나 이상 형성될 수 있다. 웨이브 가이드(11)는 패키지구조(10)의 일측면으로 개방되는 구조로 형성될 수 있다. 즉, 웨이브 가이드(11)는 패키지구조(11)의 일측면을 향해 전기신호를 송수신할 수 있다. 웨이브 가이드(11)의 내부는 유전물질로 채워지지 않고, 공기를 포함할 수 있다. 본 발명의 일실시예에 따른 웨이브 가이드(11)는 내부에 공기를 포함하므로, 내부가 유전물질로 채워지는 종래의 웨이브 가이드(11)에 비하여 신호 전달 특성이 좋다. 예를 들어, 실리콘 기판에 전도성 비아를 복수개 형성하는 포스트월(postwall) 방식의 웨이브 가이드는 웨이브 가이드의 내부가 실리콘으로 채워져 있어서 전기적 손실이 크다. 반면, 본 발명의 일실시예에 따른 웨이브 가이드는 내부가 공기이므로 전기적 손실이 매우 적다.
웨이브 가이드(11)는 패키지구조(10)의 일측면으로 개방되지 않고, 패키지구조(10)에 실장되는 복수의 반도체칩(20) 사이를 연결할 수도 있다. 예를 들어, 웨이브 가이드(11)의 일단에는 제1 반도체칩이 연결되고, 웨이브가이드의 타단에는 제2 반도체칩이 연결될 수 있다.
웨이브 가이드(11)는 기판(100)의 일면과, 일면의 반대면인 타면을 관통하고, 기판(100)의 일측면으로 개방된 캐비티(110), 캐비티(110)의 내면에 형성되는 내부금속층(130), 기판(100)의 일면에 형성되어 캐비티(110)의 일면 방향을 커버하는 상부금속층, 및 기판(100)의 타면에 형성되어 캐비티(110)의 타면 방향을 커버하는 하부금속층을 포함할 수 있다. 즉, 에어 캐비티(air cavity, 110)를 중심으로 상하좌우에 형성된 금속층이 웨이브 가이드(11)를 형성한다.
기판(100)은 일면과, 일면의 반대면인 타면과, 일면과 타면을 연결하는 측면을 갖는다. 기판(100)의 일면은 도면상에서 위쪽을 향하도록 도시되어 있다. 기판(100)은 감광성 유리(photosensitive glass) 재질로 형성될 수 있다. 감광성 유리에 노광, 가열, 식각공정을 적용하면 정밀도가 높은 구조를 제조할 수 있다. 따라서, 캐비티(110)를 높은 정밀도로 형성할 수 있다. 기판(100)은 실리콘(silicon) 재질로 형성될 수도 있다. 다만, 높은 정밀도로 캐비티(110)의 구조를 형성하기 위하여 기판(100)은 감광성 유리 재질로 형성되는 것이 바람직하다. 본 명세서는 감광성 유리 재질로 형성된 기판을 이용한 실시예를 설명한다.
캐비티(110)는 기판(100)의 일면과 타면을 관통하도록 형성될 수 있다. 캐비티(110)는 기판(100)의 일측면으로 개방되도록 형성될 수 있다. 즉, 캐비티(110)는 기판(100)의 일면, 타면, 일측면에 걸쳐 형성될 수 있다. 달리 표현하면, 캐비티(110)는 기판(100)의 일측면에서 기판(100)의 안쪽 방향으로 오목하게 형성되는 공간이다. 캐비티(110)는 제1 내면(110a), 제2 내면(110b), 제3 내면(110c)을 가질 수 있다. 캐비티(110)의 내면은 기판(100)의 측면의 일부이다. 캐비티(110)의 제1 내면(110a)과 제2 내면(110b)은 기판(100)의 일측면에서 기판(100)의 안쪽으로 서로 마주보도록 형성되고, 캐비티(110)의 제3 내면(110c)은 제1 내면(110a)과 제2 내면(110b)에 수직하며 기판(100)의 일측면과 평행하게 형성될 수 있다. 즉, 캐비티(110)는 전체적으로 육면체 형상으로 형성될 수 있다. 전체적으로 육면체 형상인 캐비티(110)를 금속층으로 둘러싸면 전체적으로 사각 파이프 형상인 웨이브 가이드(11)를 형성할 수 있다. 다만, 본 발명의 일실시예에 따른 캐비티(110)의 형상은 전달할 전기신호의 주파수, 진폭, 그 밖의 특성을 고려하여 다양하게 설계될 수 있다.
내부금속층(130), 상부금속층(제1 상부금속층(151) 및 제2 상부금속층(171)), 하부금속층(제1 하부금속층(152) 및 제2 하부금속층(172))은 캐비티(110)의 일면, 타면, 제1 내면(110a), 제2 내면(110b), 제3 내면(110c)을 커버할 수 있다. 내부금속층(130), 상부금속층, 하부금속층은 캐비티(110)에서 기판(100)의 일측면으로 개방된 부분은 커버하지 않는다. 내부금속층(130), 상부금속층, 하부금속층이 전체적으로 육면체인 캐비티(110)의 5개면을 커버하고 1개면을 개방시켜 웨이브 가이드(11)를 형성할 수 있다.
내부금속층(130), 상부금속층, 하부금속층은 전기전도성을 갖는 금속으로 형성될 수 있다. 내부금속층(130)은 구리(Cu), 알루미늄(Al), 은(Ag), 그 밖의 금속, 금속을 포함하는 합금 등을 포함할 수 있다.
내부금속층(130)은 캐비티(110)의 내면에 형성될 수 있다. 내부금속층(130)은 기판(100)의 표면에 형성될 수 있다. 기판(100)의 표면은 기판(100)의 일면, 타면, 측면을 포함할 수 있다. 내부금속층(130)은 기판(100)의 캐비티(110)의 내면, 기판(100)의 일면, 기판(100)의 타면에 형성될 수 있다. 내부금속층(130)은 제1 면(130a), 제2 면(130b), 제3 면(130c)을 포함할 수 있다. 내부금속층(130)의 제1 면(130a)은 캐비티(110)의 제1 내면(110a) 상에 형성된다. 내부금속층(130)의 제2 면(130b)은 캐비티(110)의 제2 내면(110b) 상에 형성된다. 내부금속층(130)의 제3 면(130c)은 캐비티(110)의 제3 내면(110c) 상에 형성된다.
상부금속층은 기판(100)의 일면 상에 형성될 수 있다. 하부금속층은 기판(100)의 타면 상에 형성될 수 있다. 상부금속층은 내부금속층(130)과 연결될 수 있다. 하부금속층은 내부금속층(130)과 연결될 수 있다. 캐비티(110)에서 기판(100)의 일면 방향은 상부금속층에 의해 커버될 수 있다. 캐비티(110)에서 기판(100)의 타면 방향은 하부금속층에 의해 커버될 수 있다.
캐비티(110)에서 일면 방향을 커버하는 상부금속층, 캐비티(110)에서 타면 방향을 커버하는 하부금속층, 캐비티(110)의 제1 내면(110a)을 커버하는 내부금속층(130)의 제1 면(130a), 캐비티(110)의 제2 내면(110b)을 커버하는 내부금속층(130)의 제2 면(130b), 캐비티(110)의 제3 내면(110c)을 커버하는 내부금속층(130)의 제3 면(130c)이 연결되어, 웨이브 가이드(11)를 형성할 수 있다.
패키지구조(10)는 기판(100)의 일면과 타면을 관통하여 전기적 그라운드를 제공하거나, 반도체칩(20)이 생성하는 열을 방출하는 관통유리비아(120)를 더 포함할 수 있다. 관통유리비아(120)는 기판(100)의 일면과 타면을 관통하도록 형성될 수 있다. 관통유리비아(120)는 기판(100)의 일면과 타면을 관통하는 기판관통홀(120h), 및 기판관통홀(120h)의 내면에 형성되는 내부금속층(130)의 홀부(hole part, 130h)를 포함할 수 있다.
관통유리비아(120)는 패키지구조(10)에서 반도체칩(20)이 실장되는 위치에 형성되는 제1 관통유리비아(120a), 및 웨이브 가이드(11)나 전자회로(13)가 형성되지 않는 부분에 형성되는 제2 관통유리비아(120b)를 포함할 수 있다. 제1 관통유리비아(120a)는 반도체칩(20)이 생성하는 열을 기판(100)의 타면으로 전달할 수 있다. 제2 관통유리비아(120b)는 기판(100)의 일면과 타면에 형성된 내부금속층(130)을 연결하여 전기적인 그라운드를 제공할 수 있다. 관통유리비아(120)는 복수개 형성될 수 있다.
제2 관통유리비아(120b)는 내부금속층(130)과 전기적으로 분리되도록 형성될 수 있다. 예를 들어, 기판(100)의 표면에 내부금속층(130)을 형성하여 기판관통홀(120h)의 내면에 내부금속층(130)을 형성한 다음, 제2 관통유리비아(120b)의 둘레의 내부금속층(130)의 일부를 제거할 수 있다. 이러한 방법으로 형성된 제2 관통유리비아(120b)는 내부금속층(130)과 전기적으로 분리되어 있어서, 전기신호를 전달하는 경로로 사용될 수 있다. 내부금속층(130)과 절연된 제2 관통유리비아(120b)를 이용하면, 패키지구조(10)의 타면에 입출력패드를 형성할 수 있다. 즉, 패키지구조(10)의 타면을 외부 회로와 연결할 수도 있다.
패키지구조(10)는 반도체칩(20)과 연결되고 기판(100)의 일면에 형성되는 전자회로(13)를 더 포함할 수 있다. 전자회로(13)는 저항, 캐패시터, 인덕터 등의 수동소자, 및 전기신호를 전달하는 전극패턴 등을 포함할 수 있다. 전자회로(13)는 마이크로스트립(microstrip), CPW(CoPlanar Waveguide), 그 밖의 다양한 구조의 전송선로를 포함할 수 있다. 전자회로(13)는 상부금속층의 일부를 패터닝하거나, 추가적인 박막 형성 공정을 이용하여 형성될 수 있다. 전자회로(13)는 반도체칩(20)과 연결될 수 있다. 반도체칩(20)과 전자회로(13)는 와이어본딩(미도시)을 통해 연결될 수 있다. 전자회로(13)는 패키지구조(10)의 웨이브 가이드(11)가 형성되지 않은 영역에 형성될 수 있다. 종래, 금속으로 형성된 웨이브 가이드(11) 구조는 필요한 전자회로(13)가 별도의 기판(100)으로 구성된다. 이에 비하여, 본 발명의 일실시예에 따르면 전자회로(13)를 패키지구조(10)에 함께 형성하므로 집적도가 향상될 수 있다.
이하에서 웨이브 가이드(11)를 구성하는 내부금속층(130), 상부금속층, 하부금속층의 구조를 구체적으로 설명한다.
웨이브 가이드(11)는 캐비티(110), 내부금속층(130), 상부금속층, 하부금속층, 내부금속층(130)과 상부금속층 사이에 형성되어 상부금속층을 지지하는 상부절연층(141), 내부금속층(130)과 하부금속층 사이에 형성되어 하부금속층을 지지하는 하부절연층(142), 상부절연층(141)과 상부금속층을 관통하도록 형성되고, 상부금속층과 내부금속층(130)을 연결하는 상부연결비아(161), 하부절연층(142)과 하부금속층을 관통하도록 형성되고, 하부금속층과 내부금속층(130)을 연결하는 하부연결비아(162)를 포함할 수 있다. 이때, 상부연결비아(161)와 하부연결비아(162)는 복수개 형성되며, 캐비티(110)의 둘레를 따라 서로 정해진 간격만큼 이격되도록 배치될 수 있다.
상부금속층과 하부금속층은 일반적인 도금 공정을 이용하는 경우, 캐비티(110)의 일면을 커버하도록 형성되기 어렵다. 캐비티(110)는 기판(100)이 존재하지 않는 빈 공간이기 때문에 도금 공정 등을 통해 상부금속층 또는 하부금속층이 지지되지 않는다. 본 발명의 일실시예에 따르면, 내부금속층(130)과 상부금속층 사이에는 상부절연층(141)이 형성되며, 내부금속층(130)과 하부금속층 사이에는 하부절연층(142)이 형성된다. 상부절연층(141)과 하부절연층(142)은 필름(film) 등으로 형성되어 내부금속층(130)에 결합될 수 있다. 상부절연층(141)은 캐비티(110)에서 기판(100)의 일면 방향을 커버하고 상부금속층을 지지할 수 있다. 하부절연층(142)은 캐비티(110)에서 기판(100)의 타면 방향을 커버하고 하부금속층을 지지할 수 있다.
내부금속층(130), 상부절연층(141), 상부금속층이 순서대로 형성되면, 내부금속층(130)과 상부금속층이 상부절연층(141)에 의해 절연된다. 웨이브 가이드(11)를 형성하기 위하여 내부금속층(130)과 상부금속층이 연결되어야 한다. 상부연결비아(161)는 상부절연층(141)을 관통하도록 형성된다. 상부연결비아(161)는 내부금속층(130)과 상부금속층을 연결한다. 상부연결비아(161)는 캐비티(110)의 둘레를 따라 복수개 형성될 수 있다. 복수의 상부연결비아(161)는 서로 정해진 간격만큼 이격되도록 형성될 수 있다. 상부연결비아(161) 사이의 간격은 웨이브 가이드(11)가 전달하는 전기신호의 주파수에 따라 결정될 수 있다.
내부금속층(130), 하부절연층(142), 하부금속층이 순서대로 형성되면, 내부금속층(130)과 하부금속층이 하부절연층(142)에 의해 절연된다. 웨이브 가이드(11)를 형성하기 위하여 내부금속층(130)과 하부금속층이 연결되어야 한다. 하부연결비아(162)는 하부절연층(142)을 관통하도록 형성된다. 하부연결비아(162)는 내부금속층(130)과 하부금속층을 연결한다. 하부연결비아(162)는 캐비티(110)의 둘레를 따라 복수개 형성될 수 있다. 복수의 하부연결비아(162)는 서로 정해진 간격만큼 이격되도록 형성될 수 있다. 하부연결비아(162) 사이의 간격은 웨이브 가이드(11)가 전달하는 전기신호의 주파수에 따라 결정될 수 있다.
웨이브 가이드(11)는 내부금속층(130)의 제1 면(130a), 제2 면(130b), 제3 면(130c)과, 상부연결비아(161)에 의해 내부금속층(130)과 연결되는 상부금속층, 하부연결비아(162)에 의해 내부금속층(130)과 연결되는 하부금속층으로 형성될 수 있다. 캐비티(110)는 빈 공간이므로 상부금속층과 하부금속층을 지지하기 위하여 상부절연층(141)과 하부절연층(142)이 필요하다. 그리고 상부금속층과 내부금속층(130)이 연결되기 위해 상부절연층(141)을 관통하는 상부연결비아(161)가 형성되고, 하부금속층과 내부금속층(130)이 연결되기 위해 하부절연층(142)을 관통하는 하부연결비아(162)가 형성된다.
이하에서 웨이브 가이드(11)를 구성하는 내부금속층(130), 상부금속층, 하부금속층의 구조를 더 구체적으로 설명한다.
웨이브 가이드(11)는 캐비티(110), 내부금속층(130), 기판(100)의 일면에 형성되어 캐비티(110)의 일면 방향을 커버하는 제1 상부금속층(151), 기판(100)의 타면에 형성되어 캐비티(110)의 타면 방향을 커버하는 제1 하부금속층(152), 내부금속층(130)과 제1 상부금속층(151) 사이에 형성되어 제1 상부금속층(151)을 지지하는 상부절연층(141), 내부금속층(130)과 제1 하부금속층(152) 사이에 형성되어 제1 하부금속층(152)을 지지하는 하부절연층(142), 상부절연층(141)과 제1 상부금속층(151)을 관통하도록 형성되고, 캐비티(110)의 둘레를 따라 정해진 간격만큼 서로 이격되도록 형성되는 복수의 상부관통홀(161h), 하부절연층(142)과 제1 하부금속층(152)을 관통하도록 형성되고, 캐비티(110)의 둘레를 따라 정해진 간격만큼 서로 이격되도록 형성되는 복수의 하부관통홀(162h), 상부관통홀(161h)을 통해 상기 내부금속층(130)과 연결되도록 제1 상부금속층(151)에 형성되는 제2 상부금속층(171), 및 하부관통홀(162h)을 통해 내부금속층(130)과 연결되도록 상기 제1 하부금속층(152)에 형성되는 제2 하부금속층(172)을 포함할 수 있다.
상부금속층은 제1 상부금속층(151)과 제2 상부금속층(171)을 포함할 수 있다. 하부금속층은 제1 하부금속층(152)과 제2 하부금속층(172)을 포함할 수 있다. 제2 상부금속층(171)은 제1 상부금속층(151) 상에 형성될 수 있다. 제2 하부금속층(172)은 제1 하부금속층(152) 상에 형성될 수 있다.
상부절연층(141) 상에 제1 상부금속층(151)을 형성하는 것은 공정상 어려울 수 있다. 본 발명의 일실시예에 따르면 상부절연층(141)과 제1 상부금속층(151)이 결합된 상태의 필름을 기판(100)의 일면에 결합하는 방법으로, 내부금속층(130) 상에 상부절연층(141)과 제1 상부금속층(151)을 한번에 형성할 수 있다. 유사하게, 하부절연층(142)과 제1 하부금속층(152)이 결합된 상태의 필름을 기판(100)의 타면에 결합하는 방법으로, 내부금속층(130) 상에 하부절연층(142)과 제1 하부금속층(152)을 한번에 형성할 수 있다.
절연층과 금속층이 일체로 형성된 필름을 이용하는 경우, 금속층을 내부금속층(130)에 연결시킬 필요가 있다. 상부관통홀(161h)은 상부절연층(141)과 제1 상부금속층(151)을 관통하여 내부금속층(130)을 노출시킨다. 제2 상부금속층(171)은 제1 상부금속층(151) 상에 형성되면서, 상부관통홀(161h)을 통해 내부금속층(130)과 연결된다. 이때, 상부관통홀(161h)과, 상부관통홀(161h)에 충진되는 제2 상부금속층(171)의 일부는 상부연결비아(161)를 형성한다. 제2 상부금속층(171)은 제1 상부금속층(151) 상에 형성되므로 제1 상부금속층(151) 및 제2 상부금속층(171)은 상부연결비아(161)를 통해 내부금속층(130)과 연결된다.
하부관통홀(162h)은 하부절연층(142)과 제1 하부금속층(152)을 관통하여 내부금속층(130)을 노출시킨다. 제2 하부금속층(172)은 제1 하부금속층(152) 상에 형성되면서, 하부관통홀(162h)을 통해 내부금속층(130)과 연결된다. 이때, 하부관통홀(162h)과, 하부관통홀(162h)에 충진되는 제2 하부금속층(172)의 일부는 하부연결비아(162)를 형성한다. 제2 하부금속층(172)은 제1 하부금속층(152) 상에 형성되므로 제1 하부금속층(152) 및 제2 하부금속층(172)은 하부연결비아(162)를 통해 내부금속층(130)과 연결된다.
웨이브 가이드(11)는 내부금속층(130)의 제1 면(130a), 제2 면(130b), 제3 면(130c)과, 상부연결비아(161)에 의해 내부금속층(130)과 연결되는 제1 및 제2 상부금속층(171), 하부연결비아(162)에 의해 내부금속층(130)과 연결되는 제1 및 제2 하부금속층(172)으로 형성될 수 있다. 빈 공간인 캐비티(110)를 커버하는 금속층을 형성하기 위하여 절연층과 금속층이 일체로 형성된 필름을 내부금속층(130)에 결합한 다음, 상부관통홀(161h)과 하부관통홀(162h)을 형성하고, 제2 상부금속층(171)과 제2 하부금속층(172)을 형성하여, 웨이브 가이드(11)를 형성할 수 있다.
상부연결비아(161) 및 하부연결비아(162)는 웨이브 가이드(11)와 전자회로(13)가 형성되지 않은 공간에도 형성될 수 있다. 상부연결비아(161)는 상부금속층과 내부금속층(130)을 연결할 수 있고, 하부연결비아(162)는 하부금속층과 내부금속층(130)을 연결할 수 있다. 관통유리비아(120)와 상부연결비아(161) 또는 하부연결비아(162)가 연결되어 전기신호 또는 그라운드를 전달할 수 있다.
내부금속층(130), 상부금속층, 하부금속층은 패터닝을 이용하여 다양한 구조의 전송선로를 형성할 수 있다. 전자회로(13)의 일부는 내부금속층(130), 상부금속층, 하부금속층을 패터닝하여 형성될 수 있다.
반도체칩(20)에서 출력된 전기신호는 웨이브 가이드(11)의 일단에 형성된 신호전이부(180)를 통해 웨이브 가이드(11)로 전달될 수 있다. 신호전이부(180)는 전기신호의 전송 모드를 변화시킬 수 있다. 신호전이부(180)는 웨이브 가이드(11)의 폭의 가운데에 형성될 수 있다. 웨이브 가이드(11)의 폭은 내부금속층(130)의 제1 면(130a)과 제2 면(130b) 사이의 거리일 수 있다. 신호전이부(180)는 내부금속층(130)의 제3 면(130c)을 중심으로 일단이 웨이브 가이드(11)의 바깥에 위치하고 타단이 웨이브 가이드(11)의 안쪽에 위치할 수 있다. 신호전이부(180)는 제1 상부금속층(151)과 제2 상부금속층(171)을 패터닝하여 형성될 수 있다. 신호전이부(180)는 "
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"형상으로 제1 상부금속층(151)과 제2 상부금속층(171)의 일부를 제거하여 형성될 수 있다. 신호전이부(180)는 전기신호의 특성과 웨이브 가이드(11)의 특성에 따라 다양한 형상으로 형성될 수 있다. 반도체칩(20)의 칩패드(21)와 신호전이부(180)는 와이어본딩(30)을 이용하여 연결될 수 있다. 이때 신호를 전달하는 가운데 와이어, 그라운드를 전달하는 양측의 와이어로 총 3개의 와이어가 연결될 수 있다.
도 5는 본 발명의 일실시예에 따른 웨이브 가이드(11)가 분배기(11a)와 슬롯 안테나(11b)로 기능하는 구조를 나타낸 평면도이다.
본 발명의 일실시예에 따른 웨이브 가이드(11)는 분배기(11a), 결합기, 슬롯 안테나(11b) 등의 기능을 수행하는 구조로 형성될 수 있다. 웨이브 가이드(11)는 캐비티(110)가 'Y'자 형상으로 형성되어, 분배기(11a) 또는 결합기로 기능하거나, 캐비티(110)가 기판(100)의 일측면으로 개방되지 않고 슬롯이 형성되어, 슬롯 안테나(11b)로 기능할 수 있다. 슬롯(11c)은 상부절연층(141), 제1 상부금속층(151), 제2 상부금속층(171)이 일부 제거되어 형성될 수 있다.
도 5에 도시된 왼쪽 웨이브 가이드(11)는 슬롯 안테나(11b) 기능을 수행하고, 오른쪽 웨이브 가이드(11)가 분배기(11a) 기능을 수행하도록 형성되어 있다. 도 5에 도시되지는 않았지만, 하나의 웨이브 가이드 패키지(1)에 실장된 두 개의 반도체칩(20)에서 출력되는 전기신호가 합쳐지도록, 웨이브 가이드(11)가 'Y'자 형상으로 형성되어 결합기 기능을 수행하도록 형성될 수도 있다.
도 6은 본 발명의 일실시예에 따른 패키지 하우징(40)의 분해사시도이다. 도 7은 본 발명의 일실시예에 따른 패키지 하우징(40)에 웨이브 가이드 패키지(1)가 삽입된 상태를 나타내는 평면도이다. 도 8은 도 7의 D-D'에 따른 단면도이다.
패키지 하우징(40)은 웨이브 가이드 패키지(1)를 내부에 수용할 수 있다. 패키지 하우징(40)은 웨이브 가이드 패키지(1)의 웨이브 가이드(11)와 연결되어 전기신호를 전달할 수 있는 웨이브 가이드 연장부(42)를 포함할 수 있다.
패키지 하우징(40)은 상부하우징(40a) 및 하부하우징(40b)의 결합으로 형성될 수 있다. 패키지 하우징(40)은 웨이브 가이드 패키지(1)를 수용하는 패키지 수용부(41)가 일면에 형성되고, 웨이브 가이드(11)와 연결되는 웨이브 가이드 연장부(42)가 패키지 수용부(41)로부터 연장되어 형성되는 하부하우징(40b), 및 반도체칩(20)을 수용하는 캡부(43)가 일면에 형성되고, 캡부(43)가 패키지 수용부(41)를 향하도록 하부하우징(40b)과 결합되는 상부하우징(40a)을 포함할 수 있다. 이때, 상부하우징(40a)과 하부하우징(40b)은 금속 등의 전기전도성 재질로 형성될 수 있다.
패키지 수용부(41)는 하부하우징(40b)의 일면에 형성된 공간이다. 패키지 수용부(41)는 웨이브 가이드 패키지(1)의 형상에 대응하도록 형성된다. 패키지 수용부(41)는 하부하우징(40b)의 가운데에 형성될 수 있다. 패키지 수용부(41)는 웨이브 가이드 패키지(1)의 높이에 대응하는 깊이로 형성될 수 있다.
웨이브 가이드 연장부(42)는 하부하우징(40b)의 일면에 형성된 공간이다. 웨이브 가이드 연장부(42)는 패키지 수용부(41)와 연결되도록 형성될 수 있다. 웨이브 가이드 패키지(1)의 웨이브 가이드(11)와 하부하우징(40b)의 웨이브 가이드 연장부(42)의 단면이 일치하도록 형성될 수 있다. 도 8에는 웨이브 가이드 연장부(42)의 높이와 웨이브 가이드(11)의 높이가 다르게 도시되어 있으나, 내부금속층(130), 상부절연층(141), 하부절연층(142), 하부금속층과 상부금속층의 두께는 매우 얇으므로 웨이브 가이드 연장부(42)의 단면과 웨이브 가이드(11)의 단면이 전체적으로 일치되도록 형성되는 것을 이해할 수 있다.
캡부(43)는 상부하우징(40a)의 일면에 형성된 공간이다. 캡부(43)는 웨이브 가이드 패키지(1)의 반도체칩(20)을 내부에 포함할 수 있다. 하부하우징(40b)의 패키지 수용부(41)에 웨이브 가이드 패키지(1)를 실장하고, 상부하우징(40a)의 캡부(43)가 반도체칩(20)을 덮도록 상부하우징(40a)과 하부하우징(40b)을 결합할 수 있다.
패키지 하우징(40)을 이용하는 경우, 하부하우징(40b)이 전기전도성의 금속으로 형성되므로 웨이브 가이드 패키지(1)에서 하부절연층(142), 제1 하부금속층(152), 제2 하부금속층(172)을 형성하지 않을 수도 있다. 웨이브 가이드 패키지(1)의 내부금속층(130)의 제1 면(130a), 제2 면(130b), 제3 면(130c), 상부금속층, 하부하우징(40b)의 패키지 수용부(41)의 내면으로 웨이브 가이드(11)가 형성될수 있다. 내부금속층(130)이 하부하우징(40b)의 패키지 수용부(41)의 내면과 접촉하므로, 하부하우징(40b)의 패키지 수용부(41)가 웨이브 가이드(11)의 일부로 기능할 수 있기 때문이다. 하부절연층(142), 제1 하부금속층(152), 제2 하부금속층(172)를 형성하지 않으면 공정을 간소화할 수 있고 제조비용을 절감할 수 있다.
도 9는 본 발명의 일실시예에 따른 웨이브 가이드 패키지 제조방법의 단계를 나타내는 흐름도이다.
본 발명의 일실시예에 따른 웨이브 가이드 패키지 제조방법은, 기판(100)의 일면과 타면을 관통하고, 패키지의 경계(G)가 중심이 되는 캐비티(110)를 형성하는 기판 가공 단계(S10), 캐비티(110)의 내면에 내부금속층(130)을 형성하고, 기판(100)의 일면과 타면에 상기 캐비티(110)의 일면과 타면을 커버하고 내부금속층(130)과 연결되는 금속층을 각각 형성하는 금속층 형성단계(S20), 패키지의 경계(G)에 따라 커팅하여 기판(100)의 일측면으로 개방되는 웨이브 가이드(11)를 포함하는 패키지구조(10)를 형성하는 커팅단계(S30), 및 기판(100)의 일면에 반도체칩(20)을 실장하는 실장단계(S40)를 포함할 수 있다.
기판 가공 단계(S10)는 감광성 유리 재질로 형성된 기판(100)을 가공하여 캐비티(110), 기판관통홀(120h), 그 밖의 필요한 구조를 형성하는 과정이다. 기판 가공 단계(S10)는 노광, 가열, 식각의 과정을 포함한다. 먼저, 감광성 유리 기판(100)에 마스크를 형성한다. 마스크는 캐비티(110)가 형성될 부분, 기판관통홀(120h)이 형성될 부분을 노출시킨다. 마스크에 의해 노출된 부분에 자외선 등을 조사하여 노광을 수행한다. 자외선에 노출된 감광성 유리는 내부구조가 변화한다. 마스크를 제거하고 감광성 유리 기판(100)을 가열한다. 기판(100)을 가열하면 노광된 부분이 결정화된다. 기판(100)을 플루오르화수소(HF) 등의 산성 용액으로 식각한다. 기판(100)의 결정화된 부분은 결정화되지 않은 부분에 비하여 식각 속도가 40~50배 빠르다. 따라서 결정화되지 않은 부분은 거의 손상되지 않고 결정화된 부분만 제거할 수 있다. 기판 가공 단계(S10)를 수행하면, 기판(100)에 캐비티(110) 및 기판관통홀(120h)을 형성할 수 있다.
금속층 형성단계(S20)는 기판(100)의 표면에 내부금속층(130)을 형성하는 코팅단계(S21), 기판(100)의 일면에 내부금속층(130)과 캐비티(110)를 커버하도록 상부절연층(141)과 제1 상부금속층(151)을 포함하는 필름으로 라미네이션 코팅을 수행하고, 기판(100)의 타면에 상기 내부금속층(130)과 캐비티(110)를 커버하도록 하부절연층(142)과 제1 하부금속층(152)을 포함하는 필름으로 라미네이션 코팅을 수행하는 필름 형성단계(S22), 상부절연층(141)과 제1 상부금속층(151)을 관통하여 기판(100)의 일면에 형성된 내부금속층(130)을 노출시키는 상부관통홀(161h)을 캐비티(110)의 둘레를 따라 복수개 형성하고, 하부절연층(142)과 제1 하부금속층(152)을 관통하여 기판(100)의 타면에 형성된 내부금속층(130)을 노출시키는 하부관통홀(162h)을 캐비티(110)의 둘레를 따라 복수개 형성하는 필름 관통단계(S23), 제1 상부금속층(151) 상에 제2 상부금속층(171)을 형성하여, 상부관통홀(161h)을 통해 내부금속층(130)과 상기 제1 상부금속층(151) 및 제2 상부금속층(171)을 연결하는 상부연결비아(161)를 형성하고, 제1 하부금속층(152) 상에 제2 하부금속층(172)을 형성하여, 상부관통홀(161h)을 통해 내부금속층(130)과 상기 제1 하부금속층(152) 및 제2 하부금속층(172)을 연결하는 하부연결비아(162)를 형성하는 연결비아 형성단계(S24)를 포함할 수 있다.
금속층 형성단계(S20)는 기판(100)에 금속층을 형성하여 웨이브 가이드(11)를 형성하는 과정이다. 코팅단계(S21)는 감광성 유리 재질의 기판(100)의 표면에 내부금속층(130)을 형성하는 과정이다. 필름 형성단계(S22)는 절연층과 금속층으로 형성된 필름을 기판(100)의 일면과 타면에 결합시키는 과정이다. 필름 관통단계(S23)는 필름을 관통하여 내부금속층(130)을 노출시키는 관통홀을 캐비티(110)의 둘레에 따라 형성하는 과정이다. 연결비아 형성단계(S24)는 필름 상에 금속층을 추가로 형성하여, 상부금속층과 내부금속층(130)을 연결하고, 하부금속층과 내부금속층(130)을 연결하는 과정이다. 금속층 형성단계(S20)를 수행하면, 캐비티(110)의 내면과 일면과 타면에 형성된 금속층이 서로 연결되어 웨이브 가이드(11)를 형성할 수 있다.
커팅단계(S30)는 패키지의 경계(G)에 따라 패키지구조(10)가 형성된 넓은 기판(100)을 커팅하는 과정이다. 커팅단계(S30)를 수행하면 각각의 패키지구조(10)가 분리될 수 있다. 분리된 패키지구조(10)는 일측면에 캐비티(110)가 개방되는 구조가 형성된 상태이다.
실장단계(S40)는 반도체칩(20)을 패키지구조(20)에 실장하고 칩패드(21)와 웨이브 가이드(11)를 와이어본딩(30)으로 연결하는 과정이다. 실장단계(S40)는 커팅단계(S30) 이전에 수행될 수도 있다.
도 10, 도 11, 도 12, 도 13을 참조하여, 본 발명의 일실시예에 따른 웨이브 가이드 패키지 제조방법을 구체적으로 설명한다.
도 10은 본 발명의 일실시예에 따른 웨이브 가이드 패키지 제조방법에서 패키지 구조를 제조하는 과정을 나타내는 평면도이다. 도 11은 도 10의 E-E'에 따른 단면도이다. 도 12는 도 11의 F-F'에 따른 단면도이다. 도 13은 본 발명의 일실시예에 따른 웨이브 가이드 패키지 제조방법의 커팅 단계를 설명하는 도면이다. 도 10에서 E-E'와 F-F'라인은 S9에만 도시하였다. S10, S21, S22, S23, S24에도 동일하게 E-E'와 F-F'라인이 위치하는 것으로 이해할 수 있다. E-E'는 도 1의 A-A'와 동일한 위치이고, F-F'는 도 1의 B-B'와 동일한 위치이다.
도 10, 도 11, 도 12는 하나의 패키지구조(10)를 형성하는 크기의 기판(100)을 기준으로 웨이브 가이드 패키지 제조방법의 각 단계를 도시하지만, 도 13에 도시된 바와 같이 하나의 넓은 기판(100)에도 웨이브 가이드 패키지 제조방법이 동일하게 적용될 수 있음을 이해할 수 있다.
도 10, 도 11, 도 12의 S9를 함께 참조한다. 먼저, 기판 가공 단계(S10)를 수행하기 전에, 감광성 유리 재질의 기판(100)을 준비한다. 감광성 유리 재질의 기판(100)은 일면과, 일면의 반대면인 타면을 갖는 판(plate) 형태일 수 있다.
도 10, 도 11, 도 12의 S10을 함께 참조한다. 기판 가공 단계(S10)는 기판(100)에 캐비티(110)를 형성할 수 있다. 기판 가공 단계(S10)는 기판(100)의 일면과 타면을 관통하는 기판관통홀(120h)을 더 형성할 수 있다. 도 12의 S10은 도 10의 F-F'에 따른 단면도이므로, F-F' 에 캐비티(110)나 기판관통홀(120h)이 형성되지 않으므로 S9와 동일하게 도시된다.
캐비티(110)의 중심은 도 13에 도시된 패키지의 경계(G)에 위치될 수 있다. 캐비티(110)는 패키지의 경계(G)를 중심으로 대칭으로 형성될 수 있다. 캐비티(110)는 반도체칩(20)이 실장될 부분을 중심으로 양측에 하나씩 형성될 수 있다. 캐비티(110)는 반도체칩(20)이 형성될 부분의 양측에 하나씩 형성될 수 있다. 캐비티(110)는 결합기 또는 분배기를 형성하기 위하여 'Y'형태로 형성될 수 있다. 캐비티(110)는 중심이 패키지의 경계(G)에 위치하지 않을 수 있다. 캐비티(110)와 패키지의 경계(G)가 겹쳐지지 않게 형성하고, 향후 슬롯을 더 형성하여 슬롯 안테나를 형성할 수도 있다.
기판관통홀(120h)은 반도체칩(20)이 실장될 부분에 복수개 형성될 수 있다. 반도체칩(20)이 실장될 부분에 형성되는 제1 기판관통홀(120ha)은 제1 관통유리비아(120a)를 형성하기 위해 형성된다. 기판관통홀(120h)은 기판(100)의 두 측면이 만나는 모서리 부근에 복수개 형성될 수 있다. 기판(100)의 모서리 부근에 형성되는 제2 기판관통홀(120hb)은 제2 관통유리비아(120b)를 형성하기 위해 형성된다. 기판(100)의 가로 방향으로 양측 부분은 캐비티(110)가 형성되고, 기판(100)의 세로 방향으로 양측 부분은 전자회로(13)가 형성되는 영역이며, 기판(100)의 가운데 부부은 반도체칩(20)이 실장될 영역일 수 있다. 기판관통홀(120h)은 캐비티가 형성되거나, 전자회로(13)가 형성되는 영역에는 형성되지 않을 수 있다.
도 10, 도 11, 도 12의 S21을 함께 참조한다. 금속층 형성단계(S20)의 코팅단계(S21)는 기판(100)에 내부금속층(130)을 형성하는 과정이다. 코팅단계(S21)에서 내부금속층(130)은 캐비티(110)의 제1 내면(110a), 제2 내면(110b), 제3 내면(110c) 상에 형성될 수 있다. 내부금속층(130)은 기판(100)의 일면과 타면에 형성될 수 있다. 즉, 코팅단계(S21)는 기판(100)의 일면, 타면, 캐비티(110)의 내면, 기판관통홀(120h)의 내면에 내부금속층(130)을 형성할 수 있다. 내부금속층(130)은 기판관통홀(120h)의 내면에 형성될 수 있다. 반도체칩(20)이 형성될 영역에 형성된 기판관통홀(120h)과 그 내면에 형성된 내부금속층(130)의 홀부(130h)는 제1 관통유리비아(120a)를 형성할 수 있다. 기판(100)의 모서리에 형성된 기판관통홀(120h)과 그 내면에 형성된 내부금속층(130)의 홀부(130h)는 제2 관통유리비아(120b)를 형성할 수 있다. 필요에 따라, 제1 관통유리비아(120a) 또는 제2 관통유리비아(120b)를 둘러싸도록 내부금속층(130)의 일부를 제거하여, 관통유리비아(120)를 전기신호를 전달하는 경로로 형성할 수도 있다. 내부금속층(130)의 홀부(130h)의 내부에는 전기절연성 충진재(121)가 충진될 수 있다. 충진재(121)가 형성되지 않고, 내부금속층(130)의 홀부(130h)가 기판관통홀(120h)의 내부를 충진하도록 형성될 수도 있다.
도 10, 도 11, 도 12의 S22를 함께 참조한다. 도 10에서, 제1 상부금속층(151)이 보이도록 도시하고, 제1 상부금속층(151)에 가려진 제1 관통유리비아(120a), 제2 관통유리비아(120a), 캐비티(110), 내부금속층(130)은 점선으로 표시한다. 금속층 형성단계(S20)의 필름 형성단계(S22)는 기판(100)의 일면과 타면에 절연층과 금속층으로 형성된 필름을 라미네이션 코팅하는 과정이다. 필름은 절연층이 기판(100)에 형성된 내부금속층(130)을 향하도록 결합될 수 있다. 기판(100)의 일면 방향에 결합된 필름은 상부절연층(141) 및 제1 상부금속층(151)이 된다. 기판(100)의 타면 방향에 결합된 필름은 하부절연층(142) 및 제1 하부금속층(152)이 된다.
필름 형성단계(S22)에서, 상부절연층(141)과 하부절연층(142)을 기판(100) 상에 형성한 다음 제1 상부금속층(151) 및 제1 하부금속층(152)을 형성하는 방법을 이용할 수도 있다. 다만 캐비티(110)는 빈 공간이기 때문에, 절연층만을 별도로 형성하기 어려울 수 있다. 그리고, 절연층을 형성한 다음, 절연층 상에 금속층을 형성하는 것이 어려울 수 있다. 본 발명의 일실시예는 절연층과 금속층이 필름으로 미리 형성된 상태에서, 기판(100)과 결합하는 것이기 때문에 불량률이 낮다.
도 10, 도 11, 도 12의 S23을 함께 참조한다. 도 10에서, 제1 상부금속층(151)과 상부관통홀(161h)이 보이도록 도시하고, 제1 상부금속층(151)에 가려진 제1 관통유리비아(120a), 제2 관통유리비아(120a), 캐비티(110), 내부금속층(130)은 점선으로 표시한다. 금속층 형성단계(S20)의 필름 관통단계(S23)는 기판(100)에 형성된 캐비티(110)의 둘레를 따라, 필름을 관통하는 관통홀을 형성하는 과정이다. 상부절연층(141)과 제1 상부금속층(151)을 관통하는 상부관통홀(161h)은 캐비티(110)의 둘레를 따라 복수개 형성된다. 하부절연층(142)과 제1 하부금속층(152)을 관통하는 하부관통홀(162h)은 캐비티(110)의 둘레를 따라 복수개 형성된다. 상부관통홀(161h)과 하부관통홀(162h)은 캐비티(110)의 둘레에 최대한 가깝게 형성되는 것이 바람직하다. 상부관통홀(161h)과 하부관통홀(162h)은 캐비티(110)의 내면에 형성된 내부금속층(130)의 제1 면(130a), 제2 면(130b), 제3 면(130c)의 끝단에 인접하게 형성되는 것이 바람직하다.
반도체칩(20)이 실장될 영역에도 상부관통홀(161h)과 하부관통홀(162h)이 밀집하여 형성될 수 있다. 반도체칩(20)이 실장될 영역에 형성되는 상부관통홀(161h)과 하부관통홀(162h)은 상부연결비아(161), 하부연결비아(162)로 형성되고, 반도체칩(20)이 생성하는 열을 방출시키는 기능을 수행할 수 있다.
도 10, 도 11, 도 12의 S24를 함께 참조한다. 도 10에서, 제2 상부금속층(171)이 보이도록 도시하고, 제2 상부금속층(171)에 가려진 제1 관통유리비아(120a), 제2 관통유리비아(120a), 캐비티(110), 내부금속층(130)은 점선으로 표시한다. 금속층 형성단계(S20)의 연결비아 형성단계(S24)는 절연층에 의해 연결되지 않은 상태인 내부금속층(130)과 상부금속층, 내부금속층(130)과 하부금속층을 연결하는 과정이다. 연결비아 형성단계(S24)는 제1 상부금속층(151) 상에 제2 상부금속층(171)을 형성한다. 제2 상부금속층(171)의 일부는 상부관통*을 통해 내부금속층(130)과 연결되어 상부연결비아(161)를 형성한다. 연결비아 형성단계(S24)는 제1 하부금속층(152) 상에 제2 하부금속층(172)을 형성한다. 제2 하부금속층(172)의 일부는 하부관통홀(162h)을 통해 내부금속층(130)과 연결되어 하부연결비아(162)를 형성한다. 상부연결비아(161) 및 하부연결비아(162)를 통해 내부금속층(130)과 상부금속층, 하부금속층이 연결되므로, 캐비티(110)에 웨이브 가이드(11)가 형성될 수 있다.
연결비아 형성단계(S24)는 제1 상부금속층(151) 및 제2 상부금속층(171)을 패터닝하여 전자회로(13)를 더 형성할 수 있다. 연결비아 형성단계(S24)에서 제2 상부금속층(171), 제2 하부금속층(172)이 형성된 다음, 금속층을 패터닝하는 공정을 수행하여 전자회로(13)를 더 형성할 수 있다. 제1 상부금속층(151)과 제2 상부금속층(171)을 패터닝하여 일부를 제거하면 전송선로나 전극패턴을 형성할 수 있다. 상부절연층(141)이 제1 상부금속층(151)과 제2 상부금속층(171)을 절연하고 지지하기 때문에, 상부절연층(141) 상에 전자회로(13)를 형성할 수 있다. 전자회로(13)는 관통유리비아(120)를 통해 패키지구조(10)의 타면으로 연결될 수 있다. 전자회로(13)는 제1 하부금속층(152)과 제2 하부금속층(172)을 패터닝하여 형성될 수도 있다. 하부절연층(142)이 제1 하부금속층(152)과 제2 하부금속층(172)을 절연하고 지지하기 때문에, 하부절연층(142) 상에 전자회로(13)를 형성할 수 있다. 전자회로(13)를 형성하기 위하여 금속층의 패터닝 이외에, 박막 증착 공정을 이용하여 캐패시터, 저항, 인덕터, 그 밖의 소자를 실장하는 등의 공정을 더 수행할 수 있다.
연결비아 형성단계(S24)는 캐비티(110) 상의 제1 상부절연층(141), 제1 상부금속층(151), 제2 상부금속층(171)을 패터닝하여 신호전이부(180)를 더 형성할 수 있다.
신호전이부(180)는 전자회로(13)를 형성하기 위한 패터닝 과정에서 함께 형성될 수 있다. 신호전이부(180)는 제1 상부금속층(151) 및 제2 상부금속층(171)을 패터닝하여 일부를 제거하는 방식으로 형성할 수 있다.
도 13을 참조하여 커팅단계(S30)를 설명한다. 커팅단계(S30)는 하나의 넓은 기판(100)을 이용하여 복수의 패키지구조(10)를 한번에 형성한 경우, 패키지 경계를 따라 절단하여 복수의 패키지구조(10)를 각각 분리하는 과정이다. 패키지 경계에 캐비티(110)의 중심이 위치하므로, 패키지 경계를 따라 기판(100)을 절단하면, 기판(100)의 측면으로 개방된 캐비티(110)를 형성할 수 있다. 즉, 패키지구조(10)의 일측면으로 개방된 웨이브 가이드(11)를 형성할 수 있다. 패키지구조(10)는 각각 개별적으로 형성할 수 있으나, 하나의 넓은 기판(100)에 복수의 패키지구조(10)를 한번에 형성하는 것이 유리하다. 커팅단계(S30)는 격자형인 패키지 경계를 따라, 레이저, 다이싱 공법 등을 이용하여 수행될 수 있다. 커팅단계(S30)는 실장단계(S40)를 수행한 다음에 수행될 수 있다.
실장단계(S40)는 반도체칩(20)을 캐비티(110)에 인접하게 배치하고, 신호전이부(180)와 반도체칩(20)의 칩패드(21)를 와이어본딩(30)으로 연결하는 과정이다. 실장단계(S40)에서 반도체칩(20)은 비활성면이 패키지구조(10)의 일면을 향하도록 실장될 수 있다. 반도체칩(20)의 비활성면은 반도체칩(20)이 실장될 영역에 형성된 상부연결비아(161), 제1 관통비아, 하부연결비아(162)를 통해 열을 방출할 수 있다. 반도체칩(20)의 활성면의 칩패드(21)는 신호전이부(180)와 와이어본딩(30)으로 연결될 수 있다.
상술한 본 발명의 일실시예에 따른 웨이브 가이드 패키지(1) 및 그 제조방법은, 내부가 공기인 웨이브 가이드(11)를 제공하여, 웨이브 가이드(11)의 전기적 손실을 최소화할 수 있다. 그리고, 감광성 유리 재질의 기판(100)을 가공하여 캐비티(110)를 형성하기 때문에 웨이브 가이드(11)를 정밀한 크기로 형성할 수 있다. 그리고, 웨이브 가이드 패키지(1)에 전자회로(13)를 함께 형성할 수 있으므로 집적도가 향상될 수 있다. 그리고, 금속층을 절연층이 지지하는 구조를 가지므로, 절연층 상의 금속층을 패터닝하여 DC회로, RF회로, RF 전송선로 등을 웨이브 가이드 패키지(1)에 형성할 수 있다. 그리고, 관통유리비아(120)를 이용하여 웨이브 가이드 패키지(1)의 후면에 입출력패드를 형성할 수 있고, 웨이브 가이드 패키지(1)의 후면에 부품을 집적할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
1: 웨이브 가이드 패키지
10: 패키지구조
11: 웨이브 가이드
13: 전자회로
20: 반도체칩
21: 칩패드
30: 본딩와이어
40: 패키지 하우징
40a: 상부하우징
40b: 하부하우징
41: 패키지 수용부
42: 웨이브 가이드 연장부
43: 캡부
100: 기판
110: 캐비티
110a: 캐비티의 제1 내면
110b: 캐비티의 제2 내면
110c: 캐비티의 제3 내면
120: 관통유리비아
120a: 제1 관통유리비아
120b: 제2 관통유리비아
120h: 기판관통홀
130: 내부금속층
130a: 내부금속층의 제1 면
130b: 내부금속층의 제2 면
130c: 내부금속층의 제3 면
130h: 내부금속층의 홀부
141: 상부절연층
142: 하부절연층
151: 제1 상부금속층
152: 제1 하부금속층
161: 상부연결비아
162: 하부연결비아
161h: 상부관통홀
162h: 상부관통홀
171: 제2 상부금속층
172: 제2 하부금속층
180: 신호전이부

Claims (13)

  1. 기판의 일측면을 향해 개방되는 웨이브 가이드를 포함하는 패키지구조; 및
    상기 패키지구조의 일면에 실장되어 상기 웨이브 가이드로 전기신호를 출력하는 반도체칩을 포함하는, 웨이브 가이드 패키지.
  2. 청구항 1에 있어서,
    상기 웨이브 가이드는
    상기 기판의 일면과, 상기 일면의 반대면인 타면을 관통하고, 상기 기판의 일측면으로 개방된 캐비티;
    상기 캐비티의 내면에 형성되는 내부금속층;
    상기 기판의 일면에 형성되어 상기 캐비티의 일면 방향을 커버하는 상부금속층; 및
    상기 기판의 타면에 형성되어 상기 캐비티의 타면 방향을 커버하는 하부금속층을 포함하는, 웨이브 가이드 패키지.
  3. 청구항 1에 있어서,
    상기 웨이브 가이드는
    상기 기판의 일면과, 상기 일면의 반대면인 타면을 관통하고, 상기 기판의 일측면으로 개방된 캐비티;
    상기 캐비티의 내면에 형성되는 내부금속층;
    상기 기판의 일면에 형성되어 상기 캐비티의 일면 방향을 커버하는 상부금속층;
    상기 기판의 타면에 형성되어 상기 캐비티의 타면 방향을 커버하는 하부금속층;
    상기 내부금속층과 상기 상부금속층 사이에 형성되어 상기 상부금속층을 지지하는 상부절연층;
    상기 내부금속층과 상기 하부금속층 사이에 형성되어 상기 하부금속층을 지지하는 하부절연층;
    상기 상부절연층과 상기 상부금속층을 관통하도록 형성되고, 상기 상부금속층과 상기 내부금속층을 연결하는 상부연결비아; 및
    상기 하부절연층과 상기 하부금속층을 관통하도록 형성되고, 상기 하부금속층과 상기 내부금속층을 연결하는 하부연결비아를 포함하며,
    상기 상부연결비아와 상기 하부연결비아는 복수개 형성되며, 상기 캐비티의 둘레를 따라 서로 정해진 간격만큼 이격되도록 배치되는, 웨이브 가이드 패키지.
  4. 청구항 1에 있어서,
    상기 웨이브 가이드는
    상기 기판의 일면과, 상기 일면의 반대면인 타면을 관통하고, 상기 기판의 일측면으로 개방된 캐비티;
    상기 캐비티의 내면에 형성되는 내부금속층;
    상기 기판의 일면에 형성되어 상기 캐비티의 일면 방향을 커버하는 제1 상부금속층;
    상기 기판의 타면에 형성되어 상기 캐비티의 타면 방향을 커버하는 제1 하부금속층;
    상기 내부금속층과 상기 제1 상부금속층 사이에 형성되어 상기 제1 상부금속층을 지지하는 상부절연층;
    상기 내부금속층과 상기 제1 하부금속층 사이에 형성되어 상기 제1 하부금속층을 지지하는 하부절연층;
    상기 상부절연층과 상기 제1 상부금속층을 관통하도록 형성되고, 상기 캐비티의 둘레를 따라 정해진 간격만큼 서로 이격되도록 형성되는 복수의 상부관통홀;
    상기 하부절연층과 상기 제1 하부금속층을 관통하도록 형성되고, 상기 캐비티의 둘레를 따라 정해진 간격만큼 서로 이격되도록 형성되는 복수의 하부관통홀;
    상기 상부관통홀을 통해 상기 내부금속층과 연결되도록 상기 제1 상부금속층에 형성되는 제2 상부금속층; 및
    상기 하부관통홀을 통해 상기 내부금속층과 연결되도록 상기 제1 하부금속층에 형성되는 제2 하부금속층을 포함하는, 웨이브 가이드 패키지.
  5. 청구항 1에 있어서,
    상기 패키지구조는
    상기 기판의 일면과 타면을 관통하여 전기적 그라운드를 제공하거나, 상기 반도체칩이 생성하는 열을 방출하는 관통유리비아를 더 포함하는, 웨이브 가이드 패키지.
  6. 청구항 1에 있어서,
    상기 패키지구조는
    상기 반도체칩과 연결되고 상기 기판의 일면에 형성되는 전자회로를 더 포함하는, 웨이브 가이드 패키지.
  7. 청구항 6에 있어서,
    상기 웨이브 가이드는
    캐비티가 'Y'자 형상으로 형성되어, 분배기 또는 결합기로 기능하거나, 상기 캐비티가 기판의 일측면으로 개방되지 않고 슬롯이 형성되어, 슬롯 안테나로 기능하는, 웨이브 가이드 패키지.
  8. 청구항 1의 웨이브 가이드 패키지를 수용하는 패키지 수용부가 일면에 형성되고, 청구항 1의 웨이브 가이드와 연결되는 웨이브 가이드 연장부가 상기 패키지 수용부로부터 연장되어 형성되는 하부하우징; 및
    청구항 1의 반도체칩을 수용하는 캡부가 일면에 형성되고, 상기 캡부가 상기 패키지 수용부를 향하도록 상기 하부하우징과 결합되는 상부하우징을 포함하고,
    상기 상부하우징과 하부하우징은 전기전도성 재질로 형성되는, 패키지 하우징.
  9. 기판의 일면과 타면을 관통하고, 패키지의 경계가 중심이 되는 캐비티를 형성하는 기판 가공 단계;
    상기 캐비티의 내면에 내부금속층을 형성하고, 상기 기판의 일면과 타면에 상기 캐비티의 일면과 타면을 커버하고 상기 내부금속층과 연결되는 금속층을 각각 형성하는 금속층 형성단계;
    상기 패키지의 경계에 따라 커팅하여 상기 기판의 일측면으로 개방되는 웨이브 가이드를 포함하는 패키지구조를 형성하는 커팅단계; 및
    상기 기판의 일면에 반도체칩을 실장하는 실장단계를 포함하는, 웨이브 가이드 패키지 제조방법.
  10. 청구항 9에 있어서,
    상기 금속층 형성단계는
    상기 기판의 표면에 내부금속층을 형성하는 코팅단계;
    상기 기판의 일면에 상기 내부금속층과 상기 캐비티를 커버하도록 상부절연층과 제1 상부금속층을 포함하는 필름으로 라미네이션 코팅을 수행하고, 상기 기판의 타면에 상기 내부금속층과 상기 캐비티를 커버하도록 하부절연층과 제1 하부금속층을 포함하는 필름으로 라미네이션 코팅을 수행하는 필름 형성단계;
    상기 상부절연층과 제1 상부금속층을 관통하여 상기 기판의 일면에 형성된 내부금속층을 노출시키는 상부관통홀을 상기 캐비티의 둘레를 따라 복수개 형성하고, 상기 하부절연층과 제1 하부금속층을 관통하여 상기 기판의 타면에 형성된 내부금속층을 노출시키는 하부관통홀을 상기 캐비티의 둘레를 따라 복수개 형성하는 필름 관통단계; 및
    상기 제1 상부금속층 상에 제2 상부금속층을 형성하여, 상기 상부관통홀을 통해 상기 내부금속층과 상기 제1 상부금속층 및 제2 상부금속층을 연결하는 상부연결비아를 형성하고, 상기 제1 하부금속층 상에 제2 하부금속층을 형성하여, 상기 상부관통홀을 통해 상기 내부금속층과 상기 제1 하부금속층 및 제2 하부금속층을 연결하는 하부연결비아를 형성하는 연결비아 형성단계를 포함하는, 웨이브 가이드 패키지 제조방법.
  11. 청구항 10에 있어서,
    상기 기판 가공 단계는
    상기 기판의 일면과 타면을 관통하는 기판관통홀을 더 형성하고,
    상기 코팅단계는
    상기 기판의 일면, 타면, 상기 캐비티의 내면, 상기 기판관통홀의 내면에 내부금속층을 형성하는, 웨이브 가이드 패키지 제조방법.
  12. 청구항 10에 있어서,
    상기 연결비아 형성단계는
    상기 제1 상부금속층 및 제2 상부금속층을 패터닝하여 전자회로를 더 형성하는, 웨이브 가이드 패키지 제조방법.
  13. 청구항 10에 있어서,
    상기 연결비아 형성단계는
    상기 캐비티 상의 제1 상부절연층, 제1 상부금속층, 제2 상부금속층을 패터닝하여 신호전이부를 더 형성하고,
    상기 실장단계는
    상기 반도체칩을 상기 캐비티에 인접하게 배치하고, 상기 신호전이부와 상기 반도체칩의 칩패드를 와이어본딩으로 연결하는, 웨이브 가이드 패키지 제조방법.
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