KR102228555B1 - 반도체 칩 패키지 및 반도체 칩 패키징 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 칩 패키지는, 기판-상기 기판의 제1 면의 일부에 슬롯이 형성됨-과, 상기 슬롯 위에 수평적으로 배치되는 반도체 칩(chip)과, 상기 슬롯을 감싸는 형태로 배치되며, 상기 제1 면과 상기 제1 면에 대향하는 상기 기판의 제2 면을 관통하는 복수의 비아(via)를 포함한다.

Description

반도체 칩 패키지 및 반도체 칩 패키징 방법 {SEMICONDUCTOR CHIP PACKAGE AND METHOD FOR PACKAGING SEMICONDUCTOR CHIP}
본 발명은 반도체 칩이 수평으로 배치된 반도체 칩 패키지 및 이러한 반도체 칩의 패키징 방법에 관한 것이다.
반도체 칩이 제작된 후, 제작된 반도체 칩을 이용해 더 큰 시스템을 제작하거나 사업화를 하기 위해서는 반도체 칩이 패키징되어야 한다. 테라헤르츠 대역과 같은 고주파 대역에서 동작하는 반도체 칩, 예를 들면 MMIC(Monolithic Microwave Integrated Circuit, 초고주파 집적회로)의 경우 패키징을 할 때 기존의 저주파 반도체 칩과는 다르게 특수한 공정 및 기술이 요구된다.
기존의 저주파 반도체 칩은 패키징을 위해 와이어-본딩(wire-bonding)이나 볼 본딩(ball bonding) 등으로 PCB(printed circuit board) 상에 마운트되었다. 하지만, 100 GHz를 상회하는 주파수 대역에서는 반도체 칩 패키징을 위한 접합 물질과 접합 길이 등이 반도체 칩의 성능에 치명적으로 영향을 주게 된다. 이에 따라, 상술한 저주파 반도체 칩의 패키징을 위해 이용되었던 방법을 이용하지 못하고 도파관 패키징 방법으로 대체되었다.
한편, 도파관 패키징의 경우, 금속에 특수 마이크로 머시닝이 요구되며, 칩을 도파관에 수직으로 삽입하게 되어 구조적으로 불안하고 결합의 난도가 매우 높다는 단점이 존재한다.
한국공개특허 제10-2005-0059339호 (2005년 06월 17일 공개)
본 발명이 해결하고자 하는 과제는, 고주파 대역에서 사용되는 집적회로가 안정적으로 마운트된 패키지 및 이러한 패키지의 제조를 위한 패키징 방법을 제공하는 것이다.
다만, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 바로 제한되지 않으며, 언급되지는 않았으나 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있는 목적을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 칩 패키지는, 기판-상기 기판의 제1 면의 일부에 슬롯이 형성됨-과, 상기 슬롯 위에 수평적으로 배치되는 반도체 칩(chip)과, 상기 슬롯을 감싸는 형태로 배치되며, 상기 제1 면과 상기 제1 면에 대향하는 상기 기판의 제2 면을 관통하는 복수의 비아(via)를 포함한다.
또한, 상기 슬롯과 상기 칩은 접착 물질을 이용하여 접착될 수 있다.
또한, 상기 접착 물질의 유전율의 값은 상기 칩의 유전율의 값과 상기 기판의 유전율의 값 사이의 범위에 포함될 수 있다.
또한, 상기 접착 물질은 열경화성 플라스틱으로 구성되고, 상기 기판은 테프론으로 구성될 수 있다.
또한, 상기 슬롯 위에 상기 반도체 칩을 배치하기 위해 상기 칩의 후면부의 적어도 일부는 식각될 수 있다.
또한, 상기 반도체 칩은 고주파 집적회로(monolithic microwave integrated circuit)일 수 있다.
본 발명의 일 실시예에 따른 반도체 칩 패키징 방법은, 기판의 제1 면의 적어도 일부를 에칭하여 슬롯을 형성하고, 상기 제1 면과 상기 제1 면에 대향하는 상기 기판의 제2 면을 관통하는 복수의 비아(via)를 형성하는 단계와, 상기 형성된 슬롯에 접착 물질을 도포하는 단계와, 상기 접착 물질이 도포된 슬롯에 반도체 칩을 수평적으로 배치시키는 단계를 포함하고, 상기 복수의 비아(via)는 상기 슬롯을 감싸는 형태로 배치된다.
또한, 상기 슬롯의 크기는 상기 반도체 칩의 크기에 대응하도록 형성될 수 있다.
또한, 상기 슬롯과 상기 칩은 상기 접착 물질을 이용하여 접착될 수 있다.
또한, 상기 접착 물질의 유전율의 값은 상기 칩의 유전율의 값과 상기 기판의 유전율의 값 사이의 범위에 포함될 수 있다.
또한, 상기 접착 물질은 열경화성 플라스틱으로 구성되고, 상기 기판은 테프론으로 구성될 수 있다.
또한, 상기 슬롯 위에 상기 반도체 칩을 배치하기 위해 상기 칩의 후면부의 적어도 일부는 식각될 수 있다.
본 발명의 실시예에 따른 반도체 칩 패키지는 반도체 칩이 수평적으로 마운트되어 수평 결합을 형성하기 때문에, 구조적으로 안정화될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 칩 패키징 방법은 반도체 칩이 수평적으로 마운트되도록 함으로써 보다 용이하게 반도체 칩 패키지를 생성하여 패키징 수율을 향상시킬 수 있다.
다만, 본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1a는 본 발명의 일 실시예에 따른 반도체 칩 패키지의 예를 도시하는 도면이다.
도 1b 및 도 1c는 본 발명의 일 실시예에 따른 반도체 칩 패키지의 단면의 예를 도시하는 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 칩 패키징 방법에서 반도체 칩이 마운트되는 기판의 예를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 칩 패키징 방법에서 패키징을 위한 반도체 칩의 일부의 예를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 칩 패키징 방법에서 패키징을 위한 반도체 칩의 다른 일부의 예를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 칩 패키징 방법의 각 단계의 흐름을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 신호 전달 시험 결과를 개념적으로 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 다른 예를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 또 다른 예를 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범주는 청구항에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 실시예들을 설명함에 있어 실제로 필요한 경우 외에는 생략될 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예들을 포함할 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로서 이해되어야 한다.
제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 해당 구성요소들은 이와 같은 용어들에 의해 한정되지는 않는다. 이 용어들은 하나의 구성요소들을 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 '연결되어' 있다거나 '접속되어' 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
도 1a는 본 발명의 일 실시예에 따른 반도체 칩 패키지의 예를 도시하는 도면이다.
도 1a를 참조하면, 반도체 칩 패키지(100)는 기판(110), 반도체 칩(120), 반도체 칩(120)이 마운트(mount)되는 슬롯(140), 비아(via)(130)를 포함할 수 있다.
기판(110) 상부의 금속면의 일부는 반도체 칩(120)이 마운트될 수 있도록 식각될 수 있다. 기판(110) 상부의 식각된 부분은 슬롯(140)을 형성할 수 있다. 슬롯(140)은 반도체 칩(120)이 마운트되기 적합한 형태를 가질 수 있다. 예를 들어, 슬롯(140)의 크기, 깊이, 너비는 반도체 칩(120)의 크기, 높이, 너비와 각각 동일할 수 있다.
한편, 기판(110)의 금속면은 고주파 대역의 신호를 전달하기에 적합한 두께일 수 있다. 고주파 대역의 신호는 예를 들면 밀리미터파(mm-wave) 또는 테라헤르츠(THz) 대역의 신호일 수 있고, 금속면의 두께는 0.5 내지 2 oz일 수 있다.
기판(110)은 테프론 소재로 구성될 수 있다. 다만 이에 한정되지 않고, PCB(printed circuit board)의 제작에 이용되는 다양한 소재, 예를 들면 쿼츠(quartz), FR-4, Si 중 적어도 하나로 구성될 수도 있다.
반도체 칩(120)은 도시된 바와 같이 슬롯(140) 상에 수평적으로 배치될 수 있다. 즉, 반도체 칩(120)의 구조 또는 회로 구성이 드러나는 넓은 일면이 위로 향하고, 위로 향하는 넓은 일면에 대향되는 타면의 적어도 일부가 슬롯(140)에 맞닿도록 수평적으로 배치될 수 있다.
반도체 칩(120)이 이와 같이 배치되는 경우, 반도체 칩(120)의 구조 또는 회로 구성이 드러나는 넓은 일면이 기판(110)과 수직적이 아닌, 수평적으로 위치되면서 기판(110)의 상부로 반도체 칩(120)의 일부가 돌출되는 부분이 최소화 될 수 있다. 이에 따라, 반도체 칩 패키지(100)는 구조적으로 안정화될 수 있다.
한편, 슬롯(140)은 반도체 칩(120)의 크기 보다 작을 수 있는데, 이러한 경우 슬롯(140) 상에 접착 물질이 도포되고 슬롯(140)과 맞닿는 반도체 칩(120)의 타면의 적어도 일부가 접착 물질에 닿음으로써, 반도체 칩(120)이 슬롯(140) 상에 배치될 수 있다. 이 때, 접착 물질과 맞닿는 반도체 칩(120)의 부분은, 반도체 칩(120)에서 금속이 그려 넣어지지 않은 부분, 즉, 반도체 칩(120)의 영역(121)에 해당하며 슬롯(140)을 향하는 면일 수 있다.
반도체 칩(120)이 마운트 된 슬롯(140)의 주변에는 도파관이 형성되어야 하는데, 복수개의 금속 원기둥(비아(via))이 소정의 간격을 두고 반도체 칩(120)이 마운트된 슬롯(140)의 주변에 배치되어 도파관과 같이 기능한다. 그리고, 이러한 복수개의 금속 원기둥(비아)의 배치 형태는 전달하고자 하는 신호의 파장에 따라 결정될 수 있다. 본 명세서 상에서는 복수개의 비아(130)를 도파관으로 지칭하겠다. 다만, 도파관의 형태가 이에 제한되는 것은 아니며 예를 들면 기판(110)의 상부와 하부를 연결하는 벽의 형태를 가질 수도 있다.
도 1b 및 도 1c는 본 발명의 일 실시예에 따른 반도체 칩 패키지의 단면의 예를 도시하는 도면이다. 구체적으로, 도 1b는 도 1a의 반도체 칩 패키지(100)의 a-a'단면의 예를 도시하고, 도 1c는 도 1a의 반도체 칩 패키지(100)의 b-b' 단면의 예를 도시한다.
도 1b 및 도 1c를 참조하면, 반도체 칩 패키지(100)는 기판(110)은 상부(110-1)와 하부(110-2)로 구성될 수 있으며, 비아(130)는 기판(110)의 상부(110-1)와 하부(110-2)를 관통하도록 형성된다. 기판(110)의 상부(110-1)와 하부(110-2) 사이는 유전체로 충전되어 있을 수 있다.
기판(110)의 상부(110-1)의 특정 부분, 예를 들어 슬롯(140)이 형성된 부분 위에 반도체 칩(120)이 마운트되어 있을 수 있다. 구체적으로, 반도체 칩(120)은 접착 물질을 매개로 슬롯(140)에 마운트될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 칩 패키징 방법에서 반도체 칩을 마운트되는 기판의 예를 나타내는 도면이다. 구체적으로, 도 2는 반도체 칩(120)이 마운트되기 위해 기판(110) 상에 슬롯(140) 및 비아(130)가 형성된 예를 나타낸다.
도 2를 참조하면, 반도체 칩(120)이 마운트되기 전 기판(110)은 도시된 바와 같이 슬롯(140)이 형성되어 있을 수 있다. 슬롯(140)은 기판(110)의 일부가 식각되어 형성된 부분으로, 복수의 비아(130)의 중간에 위치할 수 있다.
후술하겠으나, 반도체 칩(120)은 슬롯(140) 상에 배치될 수 있으며, 반도체 칩(120)이 슬롯(140)에 접착하기 위해 접착 물질이 이용될 수 있다. 즉, 반도체 칩(120)과 슬롯(140)은 접착 물질에 의해 서로 결합될 수 있다.
접착 물질은 반도체 칩(120)의 배치 전 슬롯(140) 상에 도포될 수 있다. 접착 물질은 생성하고자 하는 반도체 칩 패키지(100)의 동작 주파수에 따라 소정의 두께 또는 소정의 양만큼 슬롯(140) 상에 도포될 수 있다. 접착 물질로는 열경화성 플라스틱, 예를 들면 에폭시가 이용될 수 있다. 다만 이에 제한되지는 않고, 신호의 전달율이 소정 값 이상으로 나타나는 다양한 물질들이 이용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 칩 패키징 방법에서 패키징을 위한 반도체 칩의 일부의 예를 나타내는 도면이다.
반도체 칩(120)은 고주파 대역의 신호, 예를 들면 밀리미터파(mm-wave) 또는 테라헤르츠(THz) 대역의 신호를 이용하는 초고주파 집적회로(MMIC)일 수 있다.
반도체 칩(120)에는 도 3에서 도시된 바와 같은 구조가 형성될 수 있다. 이러한 구조는 반도체 칩(120)의 제작 단계에서 미리 지정되어 있을 수 있다. 경우에 따라, 반도체 칩(120)이 패키징될 때 입력 단자인지 출력 단자인지 여부에 따라 적어도 일부가 다르게 형성될 수 있다.
반도체 칩(120)에 그려넣어지는 구조에 대한 설명은 MMIC와 도파관(waveguide) 트랜지션에 일반적으로 이용되는 구조일 수 있으며, 다만, 방사에 목적이 있지 않고 신호 전달에 목적이 있는바 매칭 특성은 통상적인 트랜지션과는 상이할 수 있다. 예를 들어, 통상적인 방사용 매칭의 경우,은 공기의 특성 저항인 377Ω에 대해 신호 전달이 효율적으로 일어나도록 매칭 특성을 가지는 반면, 반도체 칩(120)의 매칭의 경우 비아(130)의 구조에 의한 특성 임피던스에 대해 신호 전달이 효율적으로 일어나도록 매칭 특성을 가질 수 있다. 이러한 반도체 칩(120)의 매칭 특성은 비아(130)의 구조 및 슬롯(140)의 크기, 그리고 비아(130)와 관련하여 슬롯(140)이 위치되는 물리적 위치에 따라 다양하게 형성될 수 있다.
반도체 칩(120)의 적어도 일부는 금속이 그려넣어지지 않고 유전체로 형성될 수 있다. 경우에 따라, 유전체로 형성된 부분의 모양과 크기는 슬롯(140)의 모양과 크기에 대응할 수 있다. 이러한 경우, 유전체로 형성된 부분이 슬롯(140)과 겹쳐지도록 반도체 칩(120)의 배치가 가이드될 수 있어 보다 용이하게 패키징이 수행되도록 할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 칩 패키징 방법에서 패키징을 위한 반도체 칩의 다른 일부의 예를 나타내는 도면이다. 구체적으로, 도 3에 도시된 반도체 칩(120)이 반도체 칩(120)의 전면이라 할 때, 도 4의 참조번호 1a는 반도체 칩(120)의 전면의 다른 예를 나타내며, 참조번호 1b는 반도체 칩(120)의 후면을 나타낸다.
도 4를 참조하면, 반도체 칩(120)의 후면부의 적어도 일부는 식각될 수 있다. 이러한 경우, 반도체 칩(120)의 후면 방사에 있어, 혼합물 반도체뿐 아니라 Si(실리콘) 기반의 반도체 칩(120)에 있어서도 기판 모드(substrate mode)가 억제되어 후면 전달 효율이 향상될 수 있다. 여기서, 기판 모드는 비아(via)를 통한 신호의 전파만 아니라 기판 속에서, 즉 기판을 통해서도 신호가 전파되는 상황을 지칭하는 용어일 수 있으며, 통상의 기술자에게 자명한 바 자세한 설명은 생략하겠다.
도 5는 본 발명의 일 실시예에 따른 반도체 칩 패키징 방법의 각 단계의 흐름을 설명하기 위한 도면이다. 도 5에 도시된 방법의 각 단계는 경우에 따라 도면에 도시된 바와 그 순서를 달리하여 수행될 수 있음은 물론이다.
도 5를 참조하면, 기판(110)의 제1 면의 적어도 일부는 에칭되어 슬롯(140)이 형성되고, 제1 면과 제1 면에 대향하는 기판의 제2 면을 관통하는 복수의 비아(130)가 형성될 수 있다(S110). 기판(110)의 제1 면은 금속으로 구성되는 기판(110)의 상부일 수 있으며, 반도체 칩(120)의 크기, 높이, 및 너비 등에 상응하도록 슬롯(140)이 형성될 수 있다.
복수의 비아(130)는 슬롯(140)을 감싸는 형태로 소정의 간격을 두고 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이 복수의 비아(130)는 슬롯의 3면을 감싸는 'ㄷ(디귿)'자 형상을 나타내도록 소정의 간격을 두고 배치될 수 있다.
도시하지는 않았으나, 반도체 칩(120)은 단계 S110과 동시에 또는 순서와 무관하게 패키징을 위한 구조가 포함된 채로 생성될 수 있다.
형성된 슬롯(140)에는 접착 물질이 도포될 수 있고(S120), 접착 물질이 도포된 슬롯(140)에 반도체 칩(120)이 수평적으로 배치될 수 있다(S130). 여기서, 수평적으로 배치되는 형태는 예를 들면, 반도체 칩(120)의 구조 또는 회로 구성이 드러나는 넓은 일면이 위로 향하고, 위로 향하는 넓은 일면에 대향되는 타면이 슬롯(140)에 맞닿도록 배치되는 형태를 의미할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 신호 전달 시험 결과를 개념적으로 나타내는 도면이다. 구체적으로, 도 6은 본 발명의 일 실시예에 따른 반도체 칩 패키지(100)에 대해 신호 전달 성능에 대한 실험을 수행하고, 그 실험의 결과 도출된 결과를 개념적으로 도시한다.
도 6은 신호가 전달되고 있는 상황에서 전기장(electric field)의 세기 분포를 나타내는 것으로, 붉은색으로 도시된 부분이 전기장의 세기가 가장 강한 부분이다. 이를 통해, 반도체 칩 패키지(100)에서 전달되는 신호는 비아(130)를 통해 형성된 도파관(610)을 따라 반도체 칩 패키지(100)의 일단에서 타단으로 효과적으로 전달되고 있음을 알 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 다른 예를 나타내는 도면이다. 구체적으로, 도 7은 본 발명의 일 실시예에 따른 반도체 칩 패키징 방법을 이용하여 생성가능한 다양한 반도체 칩 패키지의 예를 도시한다.
도 7을 참조하면, 기판(110) 상에 제1 반도체 칩(210)과 제2 반도체 칩(220)이 부착되어 복수의 반도체 칩 패키지(200)가 형성될 수 있다. 복수의 반도체 칩 패키지(200)는 헤테로지니어스(heterogenous) 패키징이 가능하도록 하는 구조로서, 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이의 신호 교환이 가능하도록 한다.
이 때, 제1 반도체 칩(210)과 제2 반도체 칩(220) 각각은 기판(110) 상에 수평적으로 결합될 수 있다. 수평적인 결합은 상술한 반도체 칩(120)의 결합과 동일한 방식으로 수행될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 또 다른 예를 나타내는 도면이다. 도 8도 도 7과 마찬가지로, 본 발명의 일 실시예에 따른 반도체 칩 패키징 방법을 이용하여 생성가능한 다양한 반도체 칩 패키지의 예를 도시한다.
도 8을 참조하면, 복수의 비아(320)의 적어도 일부는 나팔 형태로 배치될 수 있다. 예를 들면, 도시된 바와 같이 반도체 칩(120)을 감싸고 있는 부분 이외가 나팔 형태로 배치될 수 있다. 이에 따라, 기판(110) 상에 SIW 혼 안테나(horn antenna)(300)가 구현될 수 있다.
본 발명의 일 실시예에 따른 반도체 칩 패키지(100)는 반도체 칩(120)이 기판(110) 상에 수평적으로 결합되도록 함으로써 안정적인 구조를 가지도록 한다.
또한, 본 발명의 일 실시예에 따른 반도체 칩 패키징 방법은, 반도체 칩(120)의 특성에 대응하는 슬롯(140)을 형성하고, 슬롯(140)에 반도체 칩(120)을 수평적으로 배치되도록 함으로써, 보다 용이하게 반도체 칩(120)이 패키징되도록 한다. 이에 따라, 패키징 수율이 향상될수 있으며, 구조적으로 안정적인 반도체 칩 패키지(100)를 생성할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 칩 패키징 방법은, PCB 제작 업체가 기존에 이용하던 제작 기술을 이용할 수 있기 때문에, 특수 마이크로 머시닝이 요구되는 도파관 패키징 보다 저렴하게 반도체 칩 패키지(100)를 생산할 수 있다.
본 명세서에 첨부된 흐름도의 각 단계의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수도 있다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도의 각 단계에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 흐름도 각 단계에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도의 각 단계에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.
또한, 각 단계는 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실시예들에서는 단계들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 단계들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 단계들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 품질에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 반도체 칩 패키지
110: 기판
120: 반도체 칩
130: 비아

Claims (12)

  1. 기판-상기 기판의 제1 면의 일부에 슬롯이 형성됨-과,
    상기 슬롯 위에 수평적으로 배치되는 반도체 칩(chip)과,
    상기 슬롯 및 상기 반도체 칩의 측면 일부를 감싸는 형태로 배치되며, 상기 제1 면과 상기 제1 면에 대향하는 상기 기판의 제2 면을 관통하는 복수의 비아(via)를 포함하고,
    상기 비아의 측면은 상기 반도체 칩의 측면과 접촉되는 반도체 칩 패키지.
  2. 제1항에 있어서,
    상기 슬롯과 상기 칩은 접착 물질을 이용하여 접착되는
    반도체 칩 패키지.
  3. 제2항에 있어서,
    상기 접착 물질의 유전율의 값은 상기 칩의 유전율의 값과 상기 기판의 유전율의 값 사이의 범위에 포함되는
    반도체 칩 패키지.
  4. 제2항에 있어서,
    상기 접착 물질은 열경화성 플라스틱으로 구성되고,
    상기 기판은 테프론으로 구성되는
    반도체 칩 패키지.
  5. 제1항에 있어서,
    상기 슬롯 위에 상기 반도체 칩을 배치하기 위해 상기 칩의 후면부의 적어도 일부는 식각되는
    반도체 칩 패키지.
  6. 제1항에 있어서,
    상기 반도체 칩은 고주파 집적회로(monolithic microwave integrated circuit)인
    반도체 칩 패키지.
  7. 기판의 제1 면의 적어도 일부를 에칭하여 슬롯을 형성하고, 상기 제1 면과 상기 제1 면에 대향하는 상기 기판의 제2 면을 관통하는 복수의 비아(via)를 형성하는 단계와,
    상기 형성된 슬롯에 접착 물질을 도포하는 단계와,
    상기 접착 물질이 도포된 슬롯에 반도체 칩을 수평적으로 배치시키는 단계를 포함하고,
    상기 복수의 비아(via)는 상기 슬롯 및 상기 반도체 칩의 측면 일부를 감싸는 형태로 배치되고,
    상기 비아의 측면은 상기 반도체 칩의 측면과 접촉되는 반도체 칩 패키징 방법.
  8. 제7항에 있어서,
    상기 슬롯의 크기는 상기 반도체 칩의 크기에 대응하도록 형성되는
    반도체 칩 패키징 방법.
  9. 제7항에 있어서,
    상기 슬롯과 상기 칩은 상기 접착 물질을 이용하여 접착되는
    반도체 칩 패키징 방법.
  10. 제9항에 있어서,
    상기 접착 물질의 유전율의 값은 상기 칩의 유전율의 값과 상기 기판의 유전율의 값 사이의 범위에 포함되는
    반도체 칩 패키징 방법.
  11. 제9항에 있어서,
    상기 접착 물질은 열경화성 플라스틱으로 구성되고,
    상기 기판은 테프론으로 구성되는
    반도체 칩 패키징 방법.
  12. 제7항에 있어서,
    상기 슬롯 위에 상기 반도체 칩을 배치하기 위해 상기 칩의 후면부의 적어도 일부는 식각되는
    반도체 칩 패키징 방법.
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