WO2020149475A1 - 발광 장치 및 이를 포함하는 표시 장치 - Google Patents

발광 장치 및 이를 포함하는 표시 장치 Download PDF

Info

Publication number
WO2020149475A1
WO2020149475A1 PCT/KR2019/008732 KR2019008732W WO2020149475A1 WO 2020149475 A1 WO2020149475 A1 WO 2020149475A1 KR 2019008732 W KR2019008732 W KR 2019008732W WO 2020149475 A1 WO2020149475 A1 WO 2020149475A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
electrodes
light emitting
disposed
emitting elements
Prior art date
Application number
PCT/KR2019/008732
Other languages
English (en)
French (fr)
Inventor
도영락
어윤재
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to CN201980089124.2A priority Critical patent/CN113330571A/zh
Priority to US17/423,017 priority patent/US11967607B2/en
Priority to EP19910640.2A priority patent/EP3913678A4/en
Publication of WO2020149475A1 publication Critical patent/WO2020149475A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device, and more particularly, to a light emitting device and a display device including the same.
  • One object of the present invention is to provide a light emitting device for controlling the alignment density of light emitting elements and a display device including the same.
  • a light emitting device includes a plurality of first electrodes and a plurality of second electrodes spaced apart in a first direction; A plurality of light emitting elements electrically connected between the first and second electrodes adjacent to each other among the first and second electrodes; And a third electrode spaced apart from the first electrodes and the second electrodes and disposed at a predetermined position. The third electrode is not electrically connected to the first electrodes and the second electrodes.
  • the third electrode may be an island-shaped electrode.
  • each of the first electrodes and the second electrodes adjacent to each other forms an electrode pair
  • the number of light emitting elements disposed in the first electrode pair closest to the third electrode is from the third electrode. It may be greater than the number of light-emitting elements disposed in the second electrode pair positioned farther than the first electrode pair.
  • the density of the light emitting elements may decrease.
  • one of the first electrodes is disposed opposite to the first side of the third electrode, and the other of the first electrodes is an opposite side of the first side of the third electrode. It can be placed opposite the two sides.
  • one of the second electrodes is disposed opposite to the first side of the third electrode, and the other of the second electrodes is an opposite side of the first side of the third electrode. It can be placed opposite the two sides.
  • the width of the third electrode in the first direction may be greater than the widths of the first and second electrodes.
  • the third electrode may include a plurality of conductive patterns spaced apart in the first direction and continuously arranged.
  • the first to third electrodes may be formed of the same conductive material and disposed on the same insulating layer.
  • a display device may be provided in a display area and may include a first pixel including a light emitting area.
  • the first pixel may include a plurality of first electrodes and a plurality of second electrodes spaced apart from each other in a first direction in the emission area; A plurality of light emitting elements electrically connected between the first and second electrodes adjacent to each other among the first and second electrodes; A first connection electrode connected to the first electrodes; A second connection electrode connected to the second electrodes; And a third electrode that is not electrically connected to the first electrodes and the second electrodes and is spaced apart from the first electrodes and the second electrodes.
  • the third electrode may be an island-shaped electrode.
  • each of the first electrodes and the second electrodes adjacent to each other forms an electrode pair
  • the number of light emitting elements disposed in the first electrode pair closest to the third electrode is from the third electrode. It may be greater than the number of light-emitting elements disposed in the second electrode pair positioned farther than the first electrode pair.
  • the density of the light emitting elements may decrease.
  • the third electrode may be disposed in the emission region, and the first and second electrodes may be disposed in a symmetrical shape around the third electrode.
  • the third electrode is disposed in the light emitting region, and the number of a part of the first and second electrodes located on one side of the third electrode and the other side of the third electrode The number of remaining portions of the first and second electrodes may be different.
  • the third electrode may be disposed on one side of the non-emission area surrounding the emission area of the first pixel.
  • the display device may further include a bank disposed on the non-emission area to surround the first pixel and disposed on the third electrode.
  • the display device may further include a second pixel disposed adjacent to the third electrode while having the same structure as the first pixel.
  • the first connection electrodes of the first and second pixels may be separated from each other between the first and second pixels, and the second connection electrodes of the first and second pixels may be integrally connected to each other.
  • the density at which the light emitting elements of the first and second pixels are disposed may increase as the density of each of the first and second pixels approaches the third electrode from the center of the light emitting area.
  • the first to third electrodes may be formed of the same conductive material and disposed on the same insulating layer.
  • a portion in which light emitting elements are intensively disposed in a light emitting area can be easily controlled by controlling a placement position of a third electrode in a floating state. Therefore, it is possible to easily change the design of the plane shape and size of the pixel.
  • the size of a pixel may be reduced by increasing the amount of light and luminance emitted per unit area, and realization of high resolution may be facilitated.
  • FIG. 1A and 1B are perspective and sectional views showing a light emitting device according to an embodiment of the present invention.
  • FIGS. 2A and 2B are perspective and cross-sectional views showing a light emitting device according to an embodiment of the present invention.
  • 3A and 3B are perspective and sectional views showing a light emitting device according to an embodiment of the present invention.
  • FIG. 4 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • 5A to 5C are circuit diagrams respectively showing sub-pixels according to an embodiment of the present invention.
  • FIG. 6 is a plan view showing a light emitting device according to an embodiment of the present invention, for example, a view showing an example of a pixel constituting the light emitting device.
  • FIG. 7 is a plan view illustrating an example of the first to third electrodes of FIG. 6.
  • 8A to 8D are cross-sectional views illustrating examples of a cross section corresponding to an I-I' line of the light emitting device of FIG. 6.
  • FIG. 9 is a plan view showing a light emitting device according to an embodiment of the present invention.
  • FIG. 10 is a plan view illustrating a display device according to an exemplary embodiment of the present invention, and is an example of a pixel constituting the display device.
  • 11A to 11C are cross-sectional views illustrating examples of a cross section corresponding to line II-II' of the display device of FIG. 10.
  • FIG. 12 is a cross-sectional view illustrating a display device according to an exemplary embodiment of the present invention, for example, a cross-sectional view showing an example of a cross section corresponding to line II-II' of the display device of FIG. 10.
  • FIG. 13 is a diagram illustrating an example of a pixel included in a display device according to an exemplary embodiment of the present invention.
  • FIG. 14 is a diagram illustrating an example of a pixel included in a display device according to an exemplary embodiment of the present invention.
  • 15 is a plan view illustrating an example of first to third electrodes included in a light emitting device according to an embodiment of the present invention.
  • 16 is a plan view illustrating an example of first to third electrodes included in a light emitting device according to an embodiment of the present invention.
  • 1A, 1B, 2A, 2B, 3A, and 3B are perspective views and cross-sectional views illustrating a light emitting device according to an exemplary embodiment of the present invention.
  • 1A to 3B illustrate a rod-shaped light emitting element LD having a circular column shape, the type and/or shape of the light emitting element LD according to the present invention are not limited thereto.
  • a light emitting device LD includes a first conductive semiconductor layer 11 and a second conductive semiconductor layer 13, and the first and And an active layer 12 interposed between the second conductivity type semiconductor layers 11 and 13.
  • the light emitting device LD may be formed of a stacked body in which the first conductivity type semiconductor layer 11, the active layer 12, and the second conductivity type semiconductor layer 13 are sequentially stacked along the length L direction. have.
  • the light emitting element LD may be provided in a rod shape extending along one direction.
  • the extending direction of the light emitting element LD is the length L direction
  • the light emitting element LD may have one end and the other end along the length L direction.
  • one of the first and second conductivity-type semiconductor layers 11 and 13 is disposed at one end of the light emitting element LD, and the first and first are disposed at the other end of the light emitting element LD.
  • the other of the 2 conductive semiconductor layers 11 and 13 may be disposed.
  • the light emitting device LD may be a rod-shaped light emitting diode manufactured in a rod shape.
  • rod-shaped means a rod-like shape that is long (ie, having an aspect ratio greater than 1) in the length (L) direction, such as a circular column or a polygonal column, or a bar shape. (bar-like shape), the shape of the cross-section is not particularly limited.
  • the length L of the light emitting element LD may be greater than its diameter D (or the width of the cross section).
  • the light emitting device LD may have a size as small as nanoscale to microscale.
  • the light emitting device LD may have a diameter (D) and/or a length (L) in a nano-scale to micro-scale range, respectively.
  • the length L of the light emitting element LD may be about 100 nm to 10 ⁇ m, and the aspect ratio of the light emitting element LD may range between about 1.2 to about 100.
  • the size of the light emitting device LD in the present invention is not limited thereto.
  • the size of the light emitting device LD may be variously changed according to design conditions such as various devices using a light emitting device using the light emitting device LD as a light source, for example, a display device.
  • the first conductivity-type semiconductor layer 11 may include, for example, at least one n-type semiconductor layer.
  • the first conductivity type semiconductor layer 11 includes any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN semiconductor materials, and is doped with a first conductivity type dopant such as Si, Ge, Sn, etc. It may include an n-type semiconductor layer.
  • the material constituting the first conductivity type semiconductor layer 11 is not limited thereto, and the first conductivity type semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is disposed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on top and/or bottom of the active layer 12.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN, AlInGaN may be used to form the active layer 12, and in addition, various materials may constitute the active layer 12.
  • the light emitting device LD When a voltage equal to or higher than a threshold voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while the electron-hole pairs are combined in the active layer 12.
  • the light emitting element LD can be used as a light source for various light emitting devices including pixels of a display device.
  • the second conductivity type semiconductor layer 13 is disposed on the active layer 12 and may include a semiconductor layer of a different type from the first conductivity type semiconductor layer 11.
  • the second conductivity type semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductivity type semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and a p-type semiconductor layer doped with a second conductivity type dopant such as Mg It may include.
  • the material constituting the second conductivity-type semiconductor layer 13 is not limited thereto, and various other materials may constitute the second conductivity-type semiconductor layer 13.
  • the light emitting device LD may further include an insulating coating INF provided on the surface.
  • the insulating film INF may be formed on the surface of the light emitting device LD so as to surround at least the outer circumferential surface of the active layer 12.
  • a region of the first and second conductivity type semiconductor layers 11 and 13 is further added. Can be surrounded.
  • the insulating film INF may expose both ends of the light emitting device LD having different polarities.
  • the insulating film INF may have two bases of one end of each of the first and second conductive semiconductor layers 11 and 13 positioned at both ends of the light emitting element LD in the length L direction, for example, a cylinder. 1A and 1B, the upper and lower surfaces of the light emitting element LD may be exposed without being covered.
  • the insulating film INF may include at least one insulating material of SiO 2 , Si 3 N 4 , Al 2 O 3, and TiO 2 , but is not limited thereto. That is, the constituent materials of the insulating coating INF are not particularly limited, and the insulating coating INF may be composed of various known insulating materials.
  • the light emitting device LD further includes additional components in addition to the first conductivity type semiconductor layer 11, the active layer 12, the second conductivity type semiconductor layer 13 and/or the insulating coating INF. can do.
  • the light emitting device LD may include one or more phosphor layers, active layers, and semiconductors disposed on one side of the first conductivity type semiconductor layer 11, the active layer 12, and/or the second conductivity type semiconductor layer 13.
  • a layer and/or electrode layer may additionally be included.
  • the light emitting device LD may further include at least one electrode layer 14 disposed on one side of the second conductivity type semiconductor layer 13 as illustrated in FIGS. 2A and 2B.
  • the light emitting device LD may further include at least one other electrode layer 15 disposed on one side of the first conductivity type semiconductor layer 11 as shown in FIGS. 3A and 3B. have.
  • each of the electrode layers 14 and 15 may be an ohmic contact electrode, but is not limited thereto.
  • each of the electrode layers 14 and 15 may include a metal or a metal oxide, for example, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO and their oxides or alloys, or the like alone or It can be used by mixing.
  • the electrode layers 14 and 15 may be substantially transparent or translucent. Accordingly, light generated in the light emitting device LD may pass through the electrode layers 14 and 15 and be emitted to the outside of the light emitting device LD.
  • the insulating coating INF may or may not at least partially surround the outer circumferential surfaces of the electrode layers 14 and 15. That is, the insulating film INF may be selectively formed on the surfaces of the electrode layers 14 and 15. In addition, the insulating film INF is formed to expose both ends of the light emitting devices LD having different polarities, for example, at least one region of the electrode layers 14 and 15 may be exposed. Alternatively, in another embodiment, an insulating coating INF may not be provided.
  • the active layer 12 is connected to at least one electrode (not shown, for example, both ends of the light emitting device LD) Short circuit and the like). Accordingly, electrical stability of the light emitting element LD can be secured.
  • an insulating film INF on the surface of the light emitting device LD, surface defects of the light emitting device LD can be minimized to improve life and efficiency.
  • an insulating film INF is formed on each light emitting element LD, even when a plurality of light emitting elements LD are disposed close to each other, an unwanted short circuit occurs between the light emitting elements LD. It can be prevented from occurring.
  • the light emitting device LD may be manufactured through a surface treatment process.
  • a plurality of light-emitting elements (LD) are mixed in a fluid solution (or a solvent) and supplied to each light-emitting region (eg, the light-emitting region of each pixel), the light-emitting elements (LD) are Each light emitting device LD can be surface treated so that it can be uniformly dispersed without being uniformly aggregated in the solution.
  • the light emitting device including the above-described light emitting element LD may be used in various types of devices that require a light source, including a display device.
  • a display device For example, at least one ultra-light emitting device LD is disposed in each pixel area of the display panel, for example, a plurality of micro-light emitting devices LD each having a size of nano-scale to micro-scale, and the micro-light emitting device is disposed.
  • Light sources (or light source units) of each pixel may be configured using the fields LD.
  • the application field of the light emitting element LD in the present invention is not limited to the display device.
  • the light emitting element LD may be used in other types of devices that require a light source, such as a lighting device.
  • FIG. 4 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • a device that can use the light emitting element LD described in FIGS. 1A to 3B as a light source is a display device, particularly a display panel PNL provided in the display device.
  • the pixels PXL of the display panel PNL may include at least one light emitting device LD.
  • the structure of the display panel PNL will be briefly illustrated in FIG. 4 centering on the display area DA.
  • at least one driving circuit unit (not shown, for example, at least one of a scanning driver and a data driver) and/or a plurality of wirings may be further disposed on the display panel PNL.
  • the display panel PNL may include a base layer BSL and a plurality of pixels PXL disposed on the base layer BSL.
  • the display panel PNL and the base layer BSL for forming the display panel may include a display area DA for displaying an image and a non-display area NDA excluding the display area DA. have.
  • pixels PXL may be disposed in the display area DA on the base layer BSL.
  • the display area DA is disposed in a central area of the display panel PNL, and the non-display area NDA may be disposed in an edge area of the display panel PNL to surround the display area DA. have.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and their positions may be changed.
  • the display area DA may constitute a screen on which an image is displayed.
  • the base layer BSL may constitute a base member of the display panel PNL.
  • the base layer (BSL) may be a rigid or flexible substrate or film, and the material or physical properties are not particularly limited.
  • the base layer (BSL) may be a rigid substrate made of glass or tempered glass, a flexible substrate made of plastic or metal (or a thin film), or an insulating film of at least one layer. It is not limited.
  • the base layer (BSL) may be transparent, but is not limited thereto.
  • the base layer (BSL) may be a transparent, translucent, opaque, or reflective base member.
  • the base layer BSL includes a display area DA including a plurality of pixel areas in which each pixel PXL is formed, and a non-display area NDA disposed outside the display area DA. It can contain. Various wirings and/or built-in circuit units connected to the pixels PXL of the display area DA may be disposed in the non-display area NDA.
  • the pixels PXL may be disposed to be dispersed in the display area DA.
  • the pixels PXL may be arranged in the display area DA in a stripe or pen tile arrangement structure.
  • the present invention is not limited to this.
  • the pixels PXL may be arranged in the display area DA in various arrangement structures currently known.
  • Each pixel PXL is at least one light source driven by a predetermined control signal (eg, a scan signal and a data signal) and/or a predetermined power source (eg, a first power source and a second power source), for example
  • a predetermined control signal eg, a scan signal and a data signal
  • a predetermined power source eg, a first power source and a second power source
  • the light emitting device LD may be included.
  • each pixel PXL may include at least one ultra-small light emitting device LD having a size as small as nanoscale to microscale.
  • each pixel PXL is connected to each other in parallel between the pixel electrodes and/or power lines to form a light source or a light source unit of the corresponding pixel PXL, and each of a plurality of microminiatures having a bar shape Light emitting devices may be included.
  • each pixel PXL may be configured as an active pixel.
  • the type, structure, and/or driving method of the pixels PXL that can be applied to the display device of the present invention is not particularly limited.
  • each pixel PXL may be composed of pixels of a passive or active light emitting display device of various structures and/or driving methods that are currently known.
  • each pixel PXL illustrated in FIGS. 5A to 5C may be any one of the pixels PXL provided in the display panel PNL of FIG. 4, and the pixels PXL are The structures may be substantially the same or similar to each other.
  • a pixel PXL includes a light source unit LSU for generating light having luminance corresponding to a data signal.
  • the pixel PXL may further include a pixel circuit PXC for driving the light source unit LSU.
  • the light source unit LSU may include a plurality of light emitting elements LD electrically connected between the first power supply VDD and the second power supply VSS.
  • the light emitting elements LD may be connected to each other in parallel, but are not limited thereto.
  • a plurality of light emitting elements LD may be connected in a series/parallel mixed structure.
  • the first and second power sources VDD and VSS may have different potentials so that the light emitting elements LD emit light.
  • the first power supply VDD may be set as a high potential power supply
  • the second power supply VSS may be set as a low potential power supply.
  • the potential difference between the first and second power sources VDD and VSS may be set to at least a threshold voltage of the light emitting elements LD during the light emission period of the pixel PXL.
  • the light emitting elements LD constituting the light source unit LSU of each pixel PXL have the same direction (eg, forward direction) between the first power supply VDD and the second power supply VSS. ), but the present invention is not limited thereto.
  • some of the light emitting elements LD are connected in the first direction (eg, forward direction) between the first and second power sources VDD and VSS, and the other part is It may be connected in two directions (eg, reverse direction).
  • at least one pixel PXL is a single light emitting device (eg, a single effective light emitting device connected in the forward direction between the first and second power sources VDD and VSS) (LD ).
  • one end of the light emitting elements LD constituting each light source unit LSU is one electrode of the light source unit LSU (eg, a first electrode and/or a first electrode of each pixel PXL)
  • the first contact electrode may be commonly connected to the pixel circuit PXC, and may be connected to the first power source VDD through the pixel circuit PXC and the first power line PL1.
  • the other ends of the light emitting elements LD are different electrodes of the light source unit LSU (for example, the second electrode and/or the second contact electrode of each pixel PXL) and the second power line PL2. It may be commonly connected to the second power source (VSS) through.
  • Each light source unit LSU may emit light with luminance corresponding to a driving current supplied through the corresponding pixel circuit PXC. Accordingly, a predetermined image may be displayed in the display area DA.
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC of the pixel PXL is a display area It may be connected to the i-th scan line Si and the j-th data line Dj of (DA).
  • the pixel circuit PXC may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the first transistor (also referred to as “driving transistor”) T1 is connected between the first power supply VDD and the light source unit LSU.
  • the gate electrode of the first transistor T1 is connected to the first node N1.
  • the first transistor T1 controls the driving current supplied to the light source unit LSU in response to the voltage of the first node N1.
  • the second transistor (also referred to as "switching transistor") T2 is connected between the data line Dj and the first node N1.
  • the gate electrode of the second transistor T2 is connected to the scan line Si.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (eg, a low level voltage) is supplied from the scan line Si, so that the data line Dj and the first node N1 are turned on. Electrically connect.
  • a gate-on voltage eg, a low level voltage
  • the data signal of the corresponding frame is supplied to the data line Dj for each frame period, and the data signal is transmitted to the first node N1 via the second transistor T2. Accordingly, the voltage corresponding to the data signal is charged in the storage capacitor Cst.
  • One electrode of the storage capacitor Cst is connected to the first power supply VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges a voltage corresponding to the data signal supplied to the first node N1 during each frame period.
  • transistors included in the pixel circuit PXC for example, the first and second transistors T1 and T2 are both illustrated as P-type transistors, but the present invention is not limited thereto. That is, at least one of the first and second transistors T1 and T2 may be changed to an N-type transistor.
  • the first and second transistors T1 and T2 may be N-type transistors.
  • the gate-on voltage of the scan signal for writing the data signal supplied to the data line Dj to the pixel PXL for each frame period may be a high level voltage.
  • the voltage of the data signal for turning on the first transistor T1 may be a voltage having a waveform opposite to the embodiment of FIG. 5A.
  • a larger grayscale value to be expressed may supply a higher voltage data signal.
  • the pixel PXL illustrated in FIG. 5B is configured and operated except that the connection position of some circuit elements and the voltage levels of control signals (eg, scan signals and data signals) are changed according to a change in transistor type. This is substantially similar to the pixel PXL in Fig. 5A. Therefore, a detailed description of the pixel PXL in FIG. 5B will be omitted.
  • the structure of the pixel circuit PXC is not limited to the embodiments shown in FIGS. 5A and 5B. That is, the pixel circuit PXC may be composed of pixel circuits of various structures and/or driving methods currently known. For example, the pixel circuit PXC may be configured as in the embodiment shown in FIG. 5C.
  • the pixel circuit PXC may be further connected to at least one other scan line (or control line) in addition to the scan line Si of the corresponding horizontal line.
  • the pixel circuit PXC of the pixel PXL disposed in the i-th row of the display area DA is connected to the i-1th scan line Si-1 and/or the i+1th scan line Si+1. It can be further connected.
  • the pixel circuit PXC may be further connected to third and other power sources in addition to the first and second power sources VDD and VSS.
  • the pixel circuit PXC may also be connected to the initialization power source Vint.
  • the pixel circuit PXC may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • the first transistor T1 is connected between the first power supply VDD and the light source unit LSU.
  • one electrode (eg, a source electrode) of the first transistor T1 is connected to the first power source VDD through the fifth transistor T5 and the first power line PL1, and the first transistor
  • the other electrode (for example, the drain electrode) of (T1) is one electrode of the light source unit LSU (eg, the first electrode and/or the first contact of the corresponding pixel PXL) via the sixth transistor T6. Electrode).
  • the gate electrode of the first transistor T1 is connected to the first node N1.
  • the first transistor T1 controls the driving current supplied to the light source unit LSU in response to the voltage of the first node N1.
  • the second transistor T2 is connected between the data line Dj and one electrode of the first transistor T1. Further, the gate electrode of the second transistor T2 is connected to the corresponding scan line Si. The second transistor T2 is turned on when the scan signal of the gate-on voltage is supplied from the scan line Si to electrically connect the data line Dj to one electrode of the first transistor T1. Therefore, when the second transistor T2 is turned on, the data signal supplied from the data line Dj is transferred to the first transistor T1.
  • the third transistor T3 is connected between the other electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 is connected to the scan line Si.
  • the third transistor T3 is turned on when the scan signal of the gate-on voltage is supplied from the scan line Si to connect the first transistor T1 in the form of a diode.
  • the fourth transistor T4 is connected between the first node N1 and the initialization power source Vint. Further, the gate electrode of the fourth transistor T4 is connected to the previous scan line, for example, the i-1th scan line Si-1. The fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the i-1th scan line Si-1, so that the voltage of the initialization power supply Vint to the first node N1. To deliver.
  • the voltage of the initialization power supply Vint for initializing the gate voltage of the first transistor T1 may be equal to or less than the minimum voltage of the data signal.
  • the fifth transistor T5 is connected between the first power supply VDD and the first transistor T1. Further, the gate electrode of the fifth transistor T5 is connected to a corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 is turned off when a light emission control signal of a gate-off voltage (eg, a high level voltage) is supplied to the light emission control line Ei, and is turned on in other cases.
  • a gate-off voltage eg, a high level voltage
  • the sixth transistor T6 is connected between the first transistor T1 and the light source unit LSU. Further, the gate electrode of the sixth transistor T6 is connected to a corresponding emission control line, for example, the i-th emission control line Ei. The sixth transistor T6 is turned off when a light emission control signal having a gate-off voltage is supplied to the light emission control line Ei, and is turned on in other cases.
  • the seventh transistor T7 is connected between one electrode of the light source unit LSU (eg, the first electrode and/or the first contact electrode of the corresponding pixel PXL) and the initialization power source Vint.
  • the gate electrode of the seventh transistor T7 is connected to any one of the scan lines of the next stage, for example, the i+1th scan line Si+1.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i+1th scan line Si+1 to turn on the voltage of the initialization power source Vint to one of the light source units LSU. It is supplied as an electrode.
  • a control signal for controlling the operation of the seventh transistor T7 may be variously changed.
  • the gate electrode of the seventh transistor T7 may be connected to the scan line of the corresponding horizontal line, that is, the i-th scan line Si.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i-th scan line Si to supply the voltage of the initialization power source Vint to one electrode of the light source unit LSU.
  • the storage capacitor Cst is connected between the first power supply VDD and the first node N1.
  • the storage capacitor Cst stores a data signal supplied to the first node N1 and a voltage corresponding to the threshold voltage of the first transistor T1 in each frame period.
  • transistors included in the pixel circuit PXC for example, first to seventh transistors T1 to T7 are all illustrated as P-type transistors, but the present invention is not limited thereto. .
  • at least one of the first to seventh transistors T1 to T7 may be changed to an N-type transistor.
  • each pixel PXL may have various structures currently known.
  • the pixel circuit PXC included in each pixel PXL may be composed of pixel circuits of various structures and/or driving methods currently known.
  • each pixel PXL may be configured inside a passive light emitting display device or the like. In this case, the pixel circuit PXC is omitted, and both ends of the light emitting elements LD constituting the light source unit LSU, respectively, are scan lines Si, data lines Dj, power lines and/or control lines. It can be directly connected to the back.
  • FIG. 6 is a plan view showing a light emitting device according to an embodiment of the present invention, for example, a view showing an example of a pixel constituting the light emitting device.
  • 7 is a plan view illustrating an example of the first to third electrodes of FIG. 6.
  • the pixel PXL may be any one of the pixels PXL illustrated in FIGS. 4 to 5C, but is not limited thereto.
  • each light source unit LSU is provided with a predetermined power line (eg, first and/or second power) through the first and second contact holes CH1 and CH2.
  • circuit elements e.g., at least one circuit element constituting the pixel circuit PXC
  • signal lines e.g., scan lines Si and/or data lines Dj
  • the present invention is not limited to this, for example, in another embodiment of the present invention, at least one of the first and second electrodes ET1, ET1', ET2, and ET2' may be a contact hole and/or Alternatively, it may be directly connected to a predetermined power line and/or signal line without passing through an intermediate line.
  • a light emitting device included in a pixel PXL or the like includes first electrodes ET1 and ET1′ and second electrodes disposed in a predetermined light emitting area EMA and the light emitting area EMA.
  • ET2, ET2' the third electrode ET3, the first and second contact electrodes CE1, CE1', respectively, overlapping the first and second electrodes ET1, ET1', ET2, and ET2', respectively.
  • CE2, CE2' The first and second electrodes ET1, ET1', ET2, and ET2' may be disposed spaced apart from each other in the emission area EMA.
  • the first and second contact electrodes CE1, CE1', CE2, and CE2' may also be disposed spaced apart from each other in the emission area EMA.
  • the pixel PXL may include first and second contact electrodes CE1, CE1', and CE2 adjacent to each other and between the first and second electrodes ET1, ET1', ET2, and ET2' adjacent to each other.
  • CE2' may include a plurality of light-emitting elements (LD, LD') electrically connected.
  • the emission area EMA includes a first sub-region SBA1 including first and second electrodes ET1 and ET2 centered on the third electrode ET3 and first and second electrodes ET1 ′ and ET2. ') may include a second sub-region SBA2.
  • the configuration included in the second sub-region SBA2 may be substantially the same as the configuration included in the first sub-region SBA1.
  • a configuration included in the second sub-region SBA2 around the third electrode ET3 may have a shape substantially symmetrical to the configuration included in the first sub-region SBA1.
  • some configurations of the pixel PXL will be described with reference to the configuration of the first sub-region SBA1.
  • the first ends EP1 of at least some of the light emitting elements LD are electrically connected to the first electrode ET1 and the first contact electrode CE1, respectively, and the at least some of the light emitting elements LD are The second ends EP2 may be electrically connected to the second electrode ET2 and the second contact electrode CE2.
  • the first and second electrodes (ET1, ET2), and between the first and second contact electrodes (CNE1, CNE2) is electrically connected (especially, the first and/or second electrodes
  • Each of the plurality of light emitting devices LD (also referred to as "effective light emitting devices") connected to a predetermined control signal and/or a power source supplied to ET1 and ET2 to emit light (PXL) ).
  • the effective light emitting elements LD may be gathered to form a light source unit LSU of the corresponding pixel PXL.
  • the pixel PXL may further include a first partition wall PW1 and a second partition wall PW2 disposed to overlap the first electrode ET1 and the second electrode ET2, respectively.
  • the first partition wall WW1 and the second partition wall WW2 may be disposed under the first electrode ET1 and the second electrode ET2, respectively.
  • the light emitting region EMA is an effective light emitting element that is intactly connected between the light emitting elements LD (in particular, the first and second electrodes ET1 and ET2) constituting the light source unit LSU of the pixel PXL. Field) may be disposed.
  • the light emitting region EMA may be surrounded by a bank of light-shielding and/or reflective (not referred to as "pixel-defining film") not shown.
  • the first electrode ET1 and the second electrode ET2 may be disposed to be spaced apart so that at least one region of the first sub-region SBA1 faces each other.
  • the first and second electrodes ET1 and ET2 may be disposed spaced apart in the first direction DR1.
  • FIG. 6 shows that one first electrode ET1 and one second electrode ET2 are disposed in the first sub-region SBA1, this is exemplary, and within the first sub-region SBA1.
  • the plurality of first and second electrodes ET1 and ET2 may be alternately arranged.
  • the first and second electrodes ET1 and ET2 may extend along the second direction DR2 and be disposed parallel to each other.
  • the first direction DR1 and the second direction DR2 may be directions orthogonal to each other, but are not limited thereto.
  • the first direction DR1 and the second direction DR2 may intersect in a diagonal direction.
  • the first electrode ET1 may be connected to the first connection electrode CNL1 on the outer side of the emission area EMA.
  • the first electrode ET1 and the first connection electrode CNL1 may be integrally connected to each other, but are not limited thereto. Meanwhile, when the first electrode ET1 and the first connection electrode CNL1 are integrally connected, they may be regarded as one electrode.
  • the first connection electrode CNL1 may extend in the first direction DR1.
  • the first electrode ET1 includes a predetermined circuit element (eg, at least one transistor constituting a pixel circuit PXC) through the first connection electrode CNL1 and/or the first contact hole CH1, and a power supply. It may be electrically connected to a line (eg, the first power line PL1) and/or a signal line (eg, a scan line Si, a data line Dj, or a predetermined control line).
  • a line eg, the first power line PL1
  • a signal line eg, a scan line Si, a data line Dj, or a predetermined control line.
  • the first electrode ET1 is electrically connected to a predetermined circuit element disposed under the first connection electrode CNL1 and the first contact hole CH1 and through the first circuit element. It can be electrically connected to the wiring.
  • the first wiring may be a first power line PL1 for supplying the first power VDD, but is not limited thereto.
  • the first wiring may be a signal line supplied with a predetermined first driving signal (eg, a scanning signal, a data signal, or a predetermined control signal).
  • the first electrode ET1 may be directly connected to a predetermined power line or signal line without passing through the first connection electrode CNL1, the first contact hole CH1, and/or circuit elements.
  • the first electrode ET1 may be integrally or non-integrated to the predetermined power line or signal line.
  • the second electrode ET2 may be connected to the second connection electrode CNL2 on the outer side of the emission area EMA.
  • the second electrode ET2 and the second connection electrode CNL2 may be integrally connected to each other, but are not limited thereto. Meanwhile, when the second electrode ET2 and the second connection electrode CNL2 are integrally connected, they may be regarded as one electrode.
  • the second connection electrode CNL2 may extend in the first direction DR1 and be disposed substantially parallel to the first connection electrode CNL1.
  • the second electrode ET2 includes a predetermined circuit element (eg, at least one transistor constituting a pixel circuit PXC) through the second connection electrode CNL2 and/or the second contact hole CH2, It may be electrically connected to a power line (eg, the second power line PL2) and/or a signal line (eg, a scan line Si, a data line Dj, or a predetermined control line).
  • a power line eg, the second power line PL2
  • a signal line eg, a scan line Si, a data line Dj, or a predetermined control line
  • the second electrode ET2 may be electrically connected to a predetermined second wiring disposed under the second connection electrode CNL2 and the second contact hole CH2.
  • the second wiring may be the second power line PL2 for supplying the second power source VSS, but is not limited thereto.
  • the second wiring may be a signal line supplied with a predetermined second driving signal (eg, a scanning signal, a data signal, or a pre
  • the second electrode ET2 may be directly connected to a predetermined power line or signal line without passing through the second connection electrode CNL2, the second contact hole CH2, and/or circuit elements.
  • the second electrode ET2 may be integrally or non-integrated to the predetermined power line or signal line.
  • These are electrically connected to each other, and the second electrodes ET2 may be electrically connected to each other.
  • the first and second electrodes ET1 and ET2 may be supplied with a first alignment voltage and a second alignment voltage, respectively, in an alignment step of the light emitting elements LD. That is, a predetermined alignment signal is applied between the first and second electrodes ET1 and ET2 in the alignment step of the light emitting elements LD, and accordingly, the first and second electrodes ET1 and ET2 An electric field may be formed between.
  • Light emitting elements LD supplied to each pixel area may be aligned between the first and second electrodes ET1 and ET2. .
  • the connection between the first electrodes ET1 between the pixels PXL and/or the second electrodes ET2 is disconnected, so that the pixels are Fields (PXL) may be formed in a form that can be driven individually.
  • the third electrode ET3 is not electrically connected to the first electrodes ET1 and the second electrodes ET2.
  • the third electrode ET3 may be disposed in an island shape (or “floating state” or “disconnected state”). That is, the third electrode ET3 is a dummy electrode through which no current flows, and may be disposed spaced apart from the first and second electrodes ET1 and ET.
  • the third electrode ET3 is disposed in the emission area EMA to distinguish the first sub-region SBA1 and the second sub-region SBA2. Since the current does not flow through the light emitting element that physically contacts the disconnected third electrode ET3, it does not emit light. Although the light emitting device is not connected to the third electrode ET3 in FIG. 6, light emitting devices that do not emit light on the third electrode ET3 may be located. That is, Fig. 6 shows only effective light emitting elements.
  • the third electrode ET3 may extend along the second direction DR2 and may be disposed substantially parallel to the first and second electrodes ET1 and ET2. According to an embodiment, the third electrode ET3 may have a shape in which a portion of the first electrode ET1 or the second electrode ET2 is cut off.
  • the third electrode ET3 may be formed in the same process as the first electrode ET1 or the second electrode ET2. That is, the third electrode ET3 may be formed by patterning a selected portion of the first second electrodes ET1 and ET2 to float.
  • the voltage is not applied to the third electrode ET3 in the floating state, so the third electrode ET3 is the electric field. Does not form. Accordingly, the light emitting elements LD may not be aligned or induced toward the third electrode ET3, but may be moved to other electrodes disposed around the third electrode ET3. Accordingly, the arrangement of the light emitting elements LD may be concentrated into an electrode pair of the first and second electrodes ET1 and ET2 adjacent to the third electrode ET3.
  • the widths WA1, WA2, and WA3 of the first to third electrodes ET1, ET2, and ET3 in the first direction DR1 may be substantially the same. However, this is an example, and at least some of the widths WA1, WA2, and WA3 of the first to third electrodes may be different from each other. For example, the width WA3 of the third electrode ET3 may be greater than the widths WA1 and WA2 of the first and second electrodes ET1 and ET2.
  • the distances D1, D2, D3, and D4 between each of the first to third electrodes ET1, ET2, and ET3 adjacent to each other may be substantially the same. However, this is an example, and at least some of the distances D1, D2, D3, and D4 between each of the adjacent first to third electrodes ET1, ET2, and ET3 may be different from each other.
  • the widths WA1, WA2, and WA3 of each of the electrodes and the distances D1, D2, D3, and D4 between the electrodes may be variously changed according to the alignment density of the desired light emitting elements LD.
  • the first contact electrode CE1 may be disposed on the first electrode ET1 so as to overlap the first electrode ET1. According to an embodiment, the first electrode ET1 and the first contact electrode CE1 may have shapes corresponding to each other.
  • the first contact electrode CE1 is on one region of the first ends EP1 and the first electrode ET1 of the plurality of light emitting elements LD aligned to the emission region EMA. It is disposed, it can be electrically connected to the first end (EP1) and the first electrode (ET1). The first ends EP1 of the light emitting elements LD may be electrically connected to the first electrode ET1 through the first contact electrode CE1. In addition, by stably fixing the first ends EP1 of the light emitting elements LD by the first contact electrode CE1, it is possible to prevent the light emitting elements LD from deviating from the aligned position.
  • the second contact electrode CE2 may be disposed on the second electrode ET2 so as to overlap the second electrode ET2. According to an embodiment, the second electrode ET2 and the second contact electrode CE2 may have shapes corresponding to each other.
  • the second contact electrode CE2 is on at least one region of the second ends EP2 and the second electrode ET2 of the plurality of light emitting elements LD aligned to the emission region EMA. Is disposed on, it may be electrically connected to the second end (EP2) and the second electrode (ET2). Through the second contact electrode CE2, the second ends EP2 of the light emitting elements LD may be electrically connected to the second electrode ET2. In addition, by stably fixing the second ends EP2 of the light emitting elements LD by the second contact electrode CE2, it is possible to prevent the light emitting elements LD from deviating from the aligned position.
  • the light emitting elements LD are aligned between the first and second electrodes ET1 and ET2.
  • the first ends EP1 of the light emitting elements LD are electrically connected to the first electrode ET1, and the second ends EP2 are electrically connected to the second electrode ET2.
  • the first ends EP1 of the light emitting elements LD overlap the first contact electrode CE1 and are electrically connected to the first contact electrode CE1, and the first contact electrode CE1 ) May be electrically connected to the first electrode ET1.
  • the second ends EP2 of the light emitting elements LD overlap the second contact electrode CE2 and are electrically connected to the second contact electrode CE2, and the second contact electrode CE2 Through it may be electrically connected to the second electrode (ET2).
  • each light emitting element LD may be a rod-shaped light emitting element having a longitudinal direction.
  • the light emitting element LD is located at one end in the longitudinal direction and is electrically connected to the first electrode ET1, the first end EP1 is located at the other end in the longitudinal direction and the second electrode ET2. It may include a second end (EP2) that is electrically connected to.
  • each light emitting element LD is disposed between the first and second electrodes ET1 and ET2 in a region where the first and second electrodes ET1 and ET2 are disposed to face each other. It can be electrically connected.
  • each light emitting device may be a light-emitting device of a small size, for example, nano-scale to micro-scale, using an inorganic crystal structure material.
  • each light emitting device LD may be an ultra-compact rod type light emitting device having a diameter (D) and/or a length (L) in a nano-scale to micro-scale range, as shown in FIGS. 1A to 3B.
  • D diameter
  • L length
  • the size of the light emitting element LD may be variously changed according to design conditions of each light emitting device, for example, the pixel PXL.
  • the first ends EP1 of the light emitting elements are the first contact electrodes
  • the first electrode ET1 is electrically connected to the first electrode ET1 via CE1
  • the second ends EP2 of the light emitting elements LD are connected to the second electrode ET2 via the second contact electrode CE2. It can be electrically connected to.
  • at least one of the first and second ends EP1 and EP2 of the light emitting elements LD is in direct contact with the first and/or second electrodes ET1 and ET2, so that the first It may be electrically connected to the first and/or second electrodes ET1 and ET2.
  • the light emitting elements LD may be prepared in a form dispersed in a predetermined solution, and supplied to each light emitting area EMA using an inkjet method or the like.
  • the light emitting devices LD may be mixed with a volatile solvent and supplied to each light emitting area EMA.
  • a predetermined alignment voltage or an alignment signal
  • an electric field is formed between the first and second electrodes ET1 and ET2
  • the light emitting elements LD are aligned between the first and second electrodes ET1 and ET2.
  • the light emitting devices LD can be stably arranged between the first and second electrodes ET1 and ET2 by volatilizing the solvent or removing them in other ways. have.
  • the edge of the electrode unit is due to interference of electric fields between the electrodes.
  • the light emitting elements LD tend to be concentrated.
  • an insulating partition wall may be disposed at the edge of the electrode unit, or a coating layer may be formed to prevent spreading of a solution (or paste) including the light emitting elements LD.
  • the light emitting elements LD are concentrated near the insulating partition, and when the coating layer is disposed, the complexity of the process is increased.
  • the light emitting device may control the alignment density and alignment position of the light emitting elements LD using the floating third electrode ET3.
  • the arrangement of the light emitting elements LD may be concentrated in the central region of the pixel PXL.
  • an electric field close to zero is formed on the third electrode ET3 in the floating state.
  • the voltage and electric field distributions rapidly change, and the relatively strong voltage and electric field The change may have a stronger influence on the alignment of the light emitting elements LD. Accordingly, a larger number of light emitting elements LD may be aligned to the first and second electrodes adjacent to the third electrode ET3 (ET1, ET1', ET2, and ET2' in FIG. 6).
  • the first contact electrode CE1 and the second contact electrode CE2 may be formed on both ends of the light emitting elements LD, for example, the first and second ends EP1 and EP2, respectively. Accordingly, the light emitting elements LD can be more stably connected between the first and second electrodes ET1 and ET2.
  • the first ends EP1 of the light emitting elements LD are electrically connected to the first power source VDD through the first electrode ET1, the pixel circuit PXC, and/or the first power line PL1.
  • the second ends EP2 of the light emitting elements LD are electrically connected to the second power source VSS via the second electrode ET2 and/or the second power line PL2, etc.
  • At least one light emitting element LD connected in the forward direction between the first and second electrodes ET1 and ET2 emits light with luminance corresponding to a driving current supplied from the pixel circuit PXC or the like. Accordingly, the pixel PXL can emit light.
  • the first and second electrodes ET1 and ET2 In the step of aligning the light emitting elements LD by applying a predetermined alignment voltage (or alignment signal) between ), the third electrode ET3 is disposed by arranging the third electrode ET3 that does not form an electric field. ), the alignment densities of the light emitting elements LD arranged on the first and second electrodes (ET1, ET1 ′, ET2 and ET2 ′ in FIG. 6) may be increased. Accordingly, the density of the light emitting elements LD according to the position inside the pixel PXL may be relatively easily controlled according to the arrangement position of the third electrode ET3. Therefore, the luminance of the pixel PXL can be increased, and the size and shape control of the emission area EMA can be facilitated.
  • 8A to 8D are cross-sectional views illustrating examples of a cross section corresponding to an I-I' line of the light emitting device of FIG. 6.
  • a pixel PXL and a display device including a light emitting device include a plurality of light emitting elements disposed on a light emitting area EMA of each pixel PXL on one surface of the base layer BSL. And a display element layer (DPL) including (LD). Also, the pixel PXL and the display device including the pixel PXL may further include a pixel circuit layer PCL. For example, the pixel PXL and the display device including the pixel PXL may further include a pixel circuit layer PCL disposed between the base layer BSL and the display element layer DPL.
  • the pixel circuit layer PCL may include at least one circuit element that is electrically connected to the light emitting elements LD.
  • the pixel circuit layer PCL may include at least one circuit element constituting the pixel circuit PXC of each pixel PXL.
  • the pixel circuit layer PCL includes a plurality of transistors T and a storage capacitor Cst that are disposed in each pixel area and constitute each pixel circuit PXC.
  • each pixel circuit (PXC) and/or at least one power line and/or signal line connected to the light source unit (LSU) may be further included.
  • the pixel circuit layer ( PCL) may be omitted.
  • FIGS. 8A to 8D only one transistor T of circuit elements and wirings disposed in the pixel circuit layer PCL is representatively illustrated.
  • planar/cross-sectional structure of the pixel circuit layer PCL may be variously changed, and the position and cross-sectional structure of each transistor T may be variously changed according to embodiments.
  • the configuration of the transistor T'of FIGS. 8A to 8D is substantially the same as that of the transistor T', the description of the transistor T'overlapping with the description of the transistor T will be omitted. .
  • the pixel circuit layer PCL may include a plurality of insulating layers disposed between respective electrodes and/or wirings.
  • the pixel circuit layer PCL includes a buffer layer BFL, a gate insulating layer GI, an interlayer insulating layer ILD, and a passivation layer PSV sequentially stacked on one surface of the base layer BSL. It can contain.
  • the pixel circuit layer PCL may further include at least one light blocking pattern (not shown) or the like disposed under the transistor T.
  • the buffer layer BFL can prevent impurities from diffusing into each circuit element.
  • the buffer layer BFL may be composed of a single layer, but may also be composed of multiple layers of at least two layers. When the buffer layer BFL is provided in multiple layers, each layer may be formed of the same material or may be formed of different materials. Meanwhile, the buffer layer BFL may be omitted depending on the embodiment.
  • Each transistor T includes a semiconductor layer SCL, a gate electrode GE, and first and second transistor electrodes TE1 and TE2. Meanwhile, in FIGS. 8A to 8D, according to an embodiment, each transistor T has an exemplary embodiment including first and second transistor electrodes TE1 and TE2 formed separately from the semiconductor layer SCL. , The present invention is not limited to this. For example, in another embodiment of the present invention, the first and/or second transistor electrodes TE1 and TE2 provided in the at least one transistor T disposed in each pixel region have respective semiconductor layers SCL. ).
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may be disposed between the base layer BSL on which the buffer layer BFL is formed and the gate insulating layer GI.
  • the semiconductor layer SCL includes a first region contacting each first transistor electrode TE1, a second region contacting each second transistor electrode TE2, and between the first and second regions. It may include a channel region located in. According to an embodiment, one of the first and second regions may be a source region and the other may be a drain region.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, or the like. Further, the channel region of the semiconductor layer SCL may be an intrinsic semiconductor as an impurity-doped semiconductor pattern, and the first and second regions of the semiconductor layer SCL may each be a semiconductor pattern doped with a predetermined impurity. have.
  • the gate electrode GE may be disposed on the semiconductor layer SCL with the gate insulating layer GI interposed therebetween.
  • the gate electrode GE may be disposed between the gate insulating layer GI and the interlayer insulating layer ILD to overlap with at least one region of the semiconductor layer SCL.
  • the first and second transistor electrodes TE1 and TE2 may be disposed on each semiconductor layer SCL with at least one interlayer insulating layer ILD interposed therebetween.
  • the first and second transistor electrodes TE1 and TE2 are interposed between the gate insulating layer GI and the interlayer insulating layer ILD, and disposed on different ends of the semiconductor layer SCL. Can be.
  • the first and second transistor electrodes TE1 and TE2 may be electrically connected to each semiconductor layer SCL.
  • the first and second transistor electrodes TE1 and TE2 may include first and first semiconductor layers SCL through respective contact holes passing through the gate insulating layer GI and the interlayer insulating layer ILD. It can be connected to 2 areas.
  • one of the first and second transistor electrodes TE1 and TE2 may be a source electrode and the other may be a drain electrode.
  • the at least one transistor T provided in the pixel circuit PXC may be connected to at least one pixel electrode.
  • any one of the first and second transistor electrodes TE1 and TE2 (eg, the drain electrode) of the first transistor T1 illustrated in FIG. 5C may be a contact hole (through the passivation layer PSV).
  • the first electrodes ET1 and ET1' of the light emitting device of the corresponding pixel PXL are It can be electrically connected.
  • At least one signal line and/or power line connected to each pixel PXL may be disposed on the same layer as one electrode of circuit elements constituting the pixel circuit PXC.
  • the scan line Si of each pixel PXL is disposed on the same layer as the gate electrodes GE of the transistors T
  • the data line Dj of each pixel PXL is the transistors T
  • the first and/or second power lines PL1 and PL2 are disposed on the same layer as the gate electrodes GE of the transistors T or the first and second transistor electrodes TE1 and TE2. Can be.
  • the display element layer DPL may include a light source unit LSU for each of the pixels PXL.
  • the display element layer DPL is adjacent to each other with a plurality of first and second electrodes ET1, ET1', ET2, and ET2' disposed in the emission area EMA of each pixel PXL.
  • the plurality of light emitting elements LD and LD' arranged between the first and second electrodes ET1, ET1', ET2, and ET2', and the first and second electrodes ET1, ET1', and ET2 , ET2') may include a third electrode ET3 disposed at a predetermined position.
  • the display element layer DPL includes first to third partition walls PW1 for protruding one region of the first to third electrodes ET1, ET1 ′, ET2, ET2 ′, and ET3 upwardly.
  • the first and second contact electrodes CE1, CE1', CE2, and CE2' may be selectively further included.
  • the display element layer DPL may further include at least one conductive layer and/or an insulating layer.
  • the first electrode ET1', the second electrode ET2', the light emitting element LD', the first contact electrode CE1', which are some components of the light emitting device disposed on the right side of the third electrode ET3, are
  • the second contact electrode CE2', the first partition wall EP1', the second partition wall EP2', the first contact portion CNT1', and the second contact portion CNT2' are respectively the third electrode ET3.
  • the first electrode ET1, the second electrode ET2, the light emitting element LD, the first contact electrode CE1, the second contact electrode CE2, and the first partition wall, which are some components of the light emitting device disposed on the left side of the (EP1), the second partition wall EP2, the first contact portion CNT1, and the second contact portion CNT2 may be substantially the same.
  • the first electrode ET1, the second electrode ET2, the light emitting element LD, the first contact electrode CE1, the second contact electrode CE2, the first partition wall EP1, and the second partition wall ( EP2), the first contact portion (CNT1), and the description of the second contact portion (CNT2) is the first electrode (ET1'), the second electrode (ET2'), the light emitting element (LD'), the first contact electrode ( CE1'), the second contact electrode CE2', the first partition wall EP1', the second partition wall EP2', the first contact portion CNT1', and the second contact portion CNT2' Can be applied.
  • the configurations of the light emitting devices on both sides of the third electrode ET3 may have symmetrical shapes.
  • the display element layer DPL is disposed on and/or sequentially formed on the base layer BSL and/or the pixel circuit layer PCL to form first to third partition walls PW1, PW2, and PW3. ), first to second electrodes ET1, ET2, ET3, first insulating layer INS1, light emitting elements LD, insulating pattern INP, first and second contact electrodes CE1, CE2 ), and the second insulating layer INS2.
  • the first and second partition walls PW1 and PW2 may be disposed to be spaced apart from each other in the emission area of each pixel PXL.
  • the first and second partition walls PW1 and PW2 may protrude in the height direction of the base layer BSL on the base layer BSL and/or the pixel circuit layer PCL.
  • the first and second partition walls PW1 and PW2 may have substantially the same height, but are not limited thereto.
  • a third partition wall PW3 corresponding to the third electrode ET3 may be further disposed on the passivation layer PSV.
  • the first partitions PW1 may be disposed between the base layer BSL and/or the pixel circuit layer PCL and each of the first electrodes ET1.
  • the first partition walls PW1 may be disposed to be adjacent to the first ends EP1 of the light emitting elements LD.
  • one side surface of the first partition walls PW1 may be disposed at a distance adjacent to the first ends EP1 of the light emitting elements LD, so as to face the first ends EP1. have.
  • the second partition wall PW2 may be disposed between the base layer BSL and/or the pixel circuit layer PCL and the second electrode ET2.
  • the second partition wall PW2 may be disposed to be adjacent to the second ends EP2 of the light emitting elements LD.
  • one side of the second partition wall PW2 may be disposed at a distance adjacent to the second ends EP2 of the light emitting elements LD, so as to face the second ends EP2. .
  • the third partition wall PW3 may be disposed between the base layer BSL and/or the pixel circuit layer PCL and the third electrode ET3.
  • the third partition wall PW3 may be covered by the third electrode ET3.
  • the first to third partition walls PW1, PW2, and PW3 may have various shapes.
  • the first to third partition walls PW1, PW2, and PW3 may have a trapezoidal cross section that narrows in width toward the upper portion as shown in FIGS. 8A and 8C.
  • each of the first to third partition walls PW1, PW2, and PW3 may have an inclined surface in at least one side.
  • the first to third partition walls PW1, PW2, and PW3 may have a cross section of a semicircle or a semi-ellipse, which narrows in width toward the top as shown in FIGS. 8B and 8D.
  • each of the first to third partition walls PW1, PW2, and PW3 has a curved surface on at least one side, and at least one electrode disposed on the first to third partition walls PW1, PW2, and PW3 And/or the insulating layer may have a curved surface in regions corresponding to the first to third partition walls PW1, PW2, and PW3.
  • the shapes of the first to third partition walls PW1, PW2, and PW3 are not particularly limited, and may be variously changed. Also, depending on the embodiment, at least one of the first to third partition walls PW1, PW2, and PW3 may be omitted, or the position thereof may be changed.
  • the first to third partition walls PW1, PW2, and PW3 may include an insulating material including at least one inorganic material and/or organic material.
  • the first to third partition walls PW1, PW2, and PW3 may include at least one layer of an inorganic film including various inorganic insulating materials currently known, including silicon nitride (SiNx) or silicon oxide (SiOx).
  • the first to third partition walls PW1, PW2, and PW3 may include at least one layer of an organic film and/or a photoresist film including various kinds of currently known organic insulating materials, or organic/inorganic materials It may be composed of a single layer or a multi-layer insulator comprising a composite. That is, in the exemplary embodiment of the present invention, the first to third partition walls PW1, PW2, and PW3 may be variously changed in constituent materials.
  • the first and second partition walls PW1 and PW2 may function as a reflective member.
  • the first and second partition walls PW1 and PW2 induce light emitted from each light emitting device LD in a desired direction together with the first and second electrodes ET1 and ET2 provided thereon. By doing so, it can function as a reflective member that improves the light efficiency of the pixel PXL.
  • First to third electrodes ET1, ET2, and ET3 may be disposed on the first to third partition walls PW1, PW2, and PW3, respectively.
  • the first to third partition walls PW1, PW2, and PW3 may be disposed to be spaced apart from each other in each pixel area (particularly, each light emitting area EMA).
  • the first to third electrodes ET1, ET2, and ET3 disposed on each of the first to third partition walls PW1, PW2, and PW3 may include first to third partition walls PW1 , PW2, PW3) may have a shape corresponding to each shape.
  • the first to third electrodes ET1, ET2, and ET3 each have a slope or a curved surface corresponding to the first to third partition walls PW1, PW2, and PW3, respectively, and the base layer BSL. It can protrude in the height direction of.
  • Each of the first to third electrodes ET1, ET2, and ET3 may include at least one conductive material.
  • each of the first to third electrodes ET1, ET2, and ET3 may include other conductive materials, such as carbon nanotubes, graphene, and the like. That is, each of the first to third electrodes ET1, ET2, and ET3 may have conductivity by including at least one of various conductive materials, and its constituent materials are not particularly limited. Further, each of the first to third electrodes ET1, ET2, and ET3 may be formed of the same conductive material, or they may include at least one different conductive material.
  • the third electrode ET3 that is not electrically connected to the first and second electrodes ET1 and ET2 may be formed through the same process as the first and second electrodes ET1 and ET2. have. Therefore, the third electrode ET3 may include the same material as the first and second electrodes ET1 and ET2. Furthermore, the third electrode ET3 may have a shape that is substantially the same as or similar to the first and second electrodes ET1 and ET2. Also, the first to third electrodes ET1, ET2, and ET3 may be formed on the same insulating layer. For example, the first to third electrodes ET1, ET2, and ET3 are respectively disposed on the passivation layer PSV and/or the first to third partition walls PW1, PW2, and PW3 formed by the same process. Can.
  • the third electrode ET3 may be additionally formed in a simple manner without additional process and material input for forming the third electrode ET3. Therefore, the cost for designing and manufacturing the third electrode ET3 is not added.
  • each of the first to third electrodes ET1, ET2, and ET3 may be composed of a single layer or multiple layers.
  • each of the first to third electrodes ET1, ET2, and ET3 may include at least one reflective electrode layer.
  • each of the first to third electrodes ET1, ET2, and ET3 includes at least one transparent electrode layer disposed above and/or below the reflective electrode layer, and an upper portion of the reflective electrode layer and/or transparent electrode layer. At least one of the at least one conductive capping layer may be selectively included.
  • the reflective electrode layers of each of the first to third electrodes ET1, ET2, and ET3 may be made of a conductive material having a uniform reflectance.
  • the reflective electrode layer is silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir) ), chromium (Cr), titanium (Ti), molybdenum (Mo), copper (Cu), and the like, but may be composed of at least one metal or an alloy containing the same, but not limited to. That is, the reflective electrode layer may be made of various reflective conductive materials.
  • each of the first and second electrodes ET1 and ET2 includes a reflective electrode layer
  • light emitted from both ends of each of the light emitting elements LD that is, the first and second ends EP1 and EP2 is imaged. It can be made to proceed further in the direction displayed (for example, the front direction).
  • the first and second electrodes ET1 and ET2 have first and second light emitting elements LD while having inclined or curved surfaces corresponding to the shapes of the first and second partition walls PW1 and PW2.
  • the light emitted from the first and second ends EP1 and EP2 of each of the light emitting elements LD is the first and second electrodes ET1 and ET2. It may be reflected by the display panel (PNL) in the front direction (for example, the upper direction of the base layer (BSL)) may proceed. Accordingly, it is possible to improve the efficiency of light emitted from the light emitting elements LD.
  • the transparent electrode layers of the first to third electrodes ET1, ET2, and ET3 may be made of various transparent conductive materials.
  • the transparent electrode layer may include ITO, IZO or ITZO, but is not limited thereto.
  • each of the first to third electrodes ET1, ET2, and ET3 may be composed of a triple layer having a stacked structure of ITO/Ag/ITO.
  • RC delay signal delay
  • each of the first to third electrodes ET1, ET2, and ET3 includes a conductive capping layer that covers the reflective electrode layer and/or the transparent electrode layer, defects generated in a manufacturing process of the pixel PXL or the like are eliminated. It is possible to prevent damage to the reflective electrode layers of the first to third electrodes ET1, ET2, and ET3.
  • the conductive capping layer may be selectively included in the first to third electrodes ET1, ET2, and ET3, and may be omitted depending on the embodiment.
  • the conductive capping layer is regarded as a component of each of the first to third electrodes ET1, ET2, and ET3, or separately disposed on the first to third electrodes ET1, ET2, and ET3. It can also be considered a component.
  • the first insulating layer INS1 may be disposed on one region of the first to third electrodes ET1, ET2, and ET3.
  • the first insulating layer INS1 is formed to cover a region of the first to third electrodes ET1, ET2, and ET3, and the first to third electrodes ET1, ET2, and ET3. It may include an opening exposing another area of the.
  • the first insulating layer INS1 may expose the first and second electrodes ET1 and ET2 from the predetermined first and second contact portions CNT1 and CNT2, respectively.
  • the first insulating layer INS1 may be omitted depending on the embodiment, in which case the light emitting elements (PV) and/or the first and second electrodes ET1 and ET2 directly on one end of each of the light emitting devices ( LD) may be disposed.
  • the first insulating layer INS1 may be formed to primarily cover the first to third electrodes ET1, ET2, and ET3. After the light emitting elements LD are supplied and aligned on the first insulating layer INS1, the first insulating layer INS1 is a region on the first and second partition walls PW1 and PW2, respectively. For example, the first and second contact portions CNT1 and CNT2 may be partially opened to expose the first and second electrodes ET1 and ET2, respectively, or in another embodiment, the first insulating layer ( After the supply and alignment of the light emitting elements LD is completed, the INS1) may be patterned in the form of individual patterns that are locally disposed under the light emitting elements LD.
  • the first insulating layer INS1 is interposed between the first and second electrodes ET1 and ET2 and the light emitting elements LD, respectively, and the first and second electrodes ET1 and ET2 respectively. It can expose at least one area.
  • the first insulating layer INS1 is formed to cover the first to third electrodes ET1, ET2, and ET3 after the first to third electrodes ET1, ET2, and ET3 are formed. It is possible to prevent the first to third electrodes ET1, ET2, and ET3 from being damaged or metals being precipitated.
  • the first insulating layer INS1 can stably support each light emitting element LD.
  • the first insulating layer INS1 may be composed of a single layer or multiple layers, and may include at least one inorganic insulating material and/or organic insulating material.
  • the first insulating layer INS1 includes various types of organic/inorganic insulating materials currently known, including silicon nitride (SiNx), silicon oxide (SiOx), or aluminum oxide (Al 2 O 3 ).
  • the material of the first insulating layer INS1 is not particularly limited.
  • a plurality of light emitting elements LD may be supplied and arranged in each pixel area in which the first insulating layer INS1 is formed, in particular, in the light emission area EMA of each pixel PXL.
  • a plurality of light emitting devices LD are supplied to each light emitting area EMA through an inkjet method, etc., and the light emitting devices LD are applied to the first and second electrodes ET1 and ET2. It may be aligned with a directionality between the first and second electrodes (ET1, ET2) by a predetermined alignment signal (or, alignment voltage).
  • the arrangement of the light emitting elements LD may be concentrated between the first and second electrodes ET1 and ET2 adjacent to the third electrode ET3 by the floating third electrode ET3. have.
  • At least some of the light emitting elements LD have both ends in the longitudinal direction, that is, the first and second ends EP1 and EP2 have a pair of first and second electrodes ( ET1 and ET2) may be disposed in a horizontal direction between the pair of first and second electrodes ET1 and ET2. Also, according to an embodiment, other portions of the light emitting elements LD may be arranged in a diagonal direction between the pair of first and second electrodes ET1 and ET2. In another embodiment, at least some of the light emitting elements LD do not overlap the first and second electrodes ET1 and ET2 between the pair of first and second electrodes ET1 and ET2.
  • the first and second electrodes ET1 and ET2 may be connected to the first and second electrodes through the first contact electrode CE1 and the second contact electrode CE2, respectively.
  • An insulating pattern INP may be disposed on one region of the light emitting elements LD.
  • the insulating pattern INP exposes the first and second ends EP1 and EP2 of each of the light emitting elements LD, and includes one region including the central region of each of the light emitting elements LD. It can only be partially arranged on the top.
  • the insulating pattern INP may be formed as an independent pattern on each light emitting area EMA, but is not limited thereto.
  • the insulating pattern INP may be omitted depending on the embodiment, and in this case, both ends of the first and second contact electrodes CE1 and CE2 may be directly disposed on the light emitting elements LD.
  • the insulating pattern INP may be composed of a single layer or multiple layers, and may include at least one inorganic insulating material and/or organic insulating material.
  • the insulating pattern (INP), silicon nitride (SiNx), silicon oxide (SiOx), aluminum oxide (Al 2 O 3 ), photoresist (PR) materials, and the like various kinds of organic/inorganic currently known
  • An insulating material may be included, and the constituent material of the insulating pattern INP is not particularly limited.
  • the separation space may be filled with an insulating material introduced in the process of forming an insulating pattern INP. Accordingly, the light emitting elements LD can be more stably supported.
  • the first and second contact electrodes CE1 and CE2 may be simultaneously formed on the same layer on one surface of the base layer BSL as illustrated in FIGS. 8A and 8B. Accordingly, the manufacturing process of the pixel PXL and the display device having the pixel PXL can be simplified. For example, compared to the case where the first and second contact electrodes CE1 and CE2 are formed through each mask process, the number of mask processes required to form the pixel PXL is reduced, and the first and second contacts are The electrodes CE1 and CE2 can be more easily formed.
  • first and second contact electrodes CE1 and CE2 may be sequentially formed in different layers on one surface of the base layer BSL as illustrated in FIGS. 8C and 8D.
  • a third insulating layer INS3 may be additionally disposed between the first and second contact electrodes CE1 and CE2. That is, the positions and mutual arrangement relationships of the first and second contact electrodes CE1 and CE2 may be variously changed.
  • first and second contact electrodes CE1 and CE2 respectively expose the exposed regions of the first and second electrodes ET1 and ET2 (eg, the first and second contact portions CNT1 and CNT2). It may be disposed on the first and second electrodes ET1 and ET2 to cover.
  • the first and second contact electrodes CE1 and CE2 contact the first and second electrodes ET1 and ET2 at the first and second contact portions CNT1 and CNT2, respectively.
  • the first and second contact electrodes CE1 and CE2 are electrically connected to the first and second electrodes ET1 and ET2, respectively, and the first and second contact electrodes CE1 and CE2 are respectively connected.
  • the first and second electrodes ET1 and ET2 may be electrically connected to the first and second ends EP1 and EP2 of the light emitting elements LD, respectively.
  • the first and second contact electrodes CE1 and CE2 may be made of various transparent conductive materials.
  • the first and second contact electrodes CE1 and CE2 include at least one of various transparent conductive materials, including ITO, IZO, and ITZO, and may be implemented to be substantially transparent or translucent to satisfy a predetermined transmittance. have. Accordingly, light emitted from the light emitting elements LD through each of the first and second ends EP1 and EP2 passes through the first and second contact electrodes CE1 and CE2 and is external to the display device. Can be released.
  • the second insulating layer INS2 may be disposed on the first and second contact electrodes CE1 and CE2.
  • the second insulating layer INS2 includes first and second partition walls PW1 and PW2, first and second electrodes ET1 and ET2, light emitting elements LD, and an insulating pattern INP. ), and the first and second partition walls PW1 and PW2, the first and second electrodes ET1 and ET2, and the light emitting elements to cover the first and second contact electrodes CE1 and CE2. (LD), an insulating pattern INP, and first and second contact electrodes CE1 and CE2 may be formed and/or disposed entirely on the display area DA of the base layer BSL.
  • the second insulating layer INS2 may be disposed to cover the exposed third electrode ET3.
  • the second insulating layer INS2 may include at least one inorganic film and/or organic film.
  • the second insulating layer INS2 may include a thin film encapsulation layer having a multilayer structure, but is not limited thereto. Also, depending on the embodiment, at least one layer of an overcoat layer and/or an encapsulation substrate or the like, which is not illustrated, may be further disposed on the second insulating layer INS2.
  • the second insulating layer INS2 may be composed of a single layer or multiple layers, and may include at least one inorganic insulating material and/or organic insulating material.
  • the second insulating layer INS2 may include various types of organic/inorganic insulating materials currently known, including silicon nitride (SiNx) or silicon oxide (SiOx), and the second insulating layer INS2 ) Is not particularly limited.
  • FIG. 9 is a plan view showing a light emitting device according to an embodiment of the present invention.
  • FIG. 9 is a view showing an embodiment of changing a pixel PXL or a light emitting device according to the embodiments of FIGS. 6 to 8D, and the same reference numerals are assigned to the same or similar configurations as the above-described embodiment, Detailed description thereof will be omitted.
  • the light emitting device includes first and second electrodes ETS1 and ETS2 arranged along the first direction DR1 and a plurality of third electrodes ET31 arranged at predetermined intervals. ET32).
  • the first electrodes ETS1 may be electrically connected to a predetermined circuit element, a power line, and/or a signal line through the first connection electrode (eg, CNL1 of FIG. 6 ).
  • the entire first electrodes ETS1 may be connected to the same first connection electrode, or at least some of the first electrodes ETS1 may be connected to different first connection electrodes.
  • the second electrodes ETS2 may be electrically connected to a predetermined circuit element, a power line, and/or a signal line through the second connection electrode (eg, CNL2 in FIG. 6 ).
  • the entire second electrodes ETS2 may be connected to the same second connection electrode, or at least some of the second electrodes ETS2 may be connected to different second connection electrodes.
  • the first and second electrodes adjacent to each other among the first and second electrodes ETS1 and ETS2 may form one electrode pair.
  • the light emitting elements LD may be electrically connected to the electrode pair.
  • the third electrodes ET31 and ET32 may be disposed at uniform intervals.
  • the third electrodes ET31 and ET32 sandwich six electrode pairs (ie, six first electrodes and six second electrodes that are alternately disposed). Can be placed on.
  • electrodes of the same polarity may be disposed on both sides of each of the third electrodes ET31 and ET32.
  • the electrode of the same polarity is an electrode that receives the same alignment voltage in the alignment step of the light emitting elements LD.
  • the first electrodes ETS1 are commonly supplied with a first alignment voltage in an alignment step of the light emitting elements LD
  • the second electrodes ETS2 are in an alignment step of the light emitting elements LD.
  • a second alignment voltage different from the first alignment voltage may be commonly supplied.
  • some of the second electrodes ETS2 are disposed opposite to the first third electrode ET31 on both sides of the first third electrode ET31, and on both sides of the second third electrode ET32.
  • a portion of the first electrodes ETS1 may be disposed to face the second third electrode ET32.
  • the third electrodes ET31 and ET32 to which no voltage is applied do not form an electric field. Accordingly, the light emitting elements LD may not be aligned or induced toward the third electrodes ET31 and ET32, and may be moved to other electrodes disposed around the third electrode ET3. Accordingly, the arrangement of the light emitting elements LD may be concentrated as an electrode pair of electrodes adjacent to the third electrode ET3.
  • the number of light emitting elements LD disposed in the first electrode pair which is the closest electrode pair to each of the third electrodes ET31 and ET32, is from each of the third electrodes ET31 and ET32. It may be greater than the number of light emitting elements disposed in the second electrode pair located farther than the first electrode pair. In addition, as the distance from each of the third electrodes ET31 and ET32 decreases, the density (or the number of light emitting elements LD) of the light emitting elements LD arranged in the electrode pair may decrease.
  • the number of light emitting elements LD (or effective light emitting elements) around the third electrodes ET31 and ET32 is arranged by arranging the third electrodes ET31 and ET32 in the floating state between predetermined electrode pairs. Can increase. Accordingly, luminance and emission uniformity per unit area around the third electrodes ET31 and ET32 may be improved.
  • the luminance of the pixels may be controlled by partitioning the boundaries of the pixels based on the arrangement of electrodes as shown in FIG. 9.
  • the third electrodes ET31 and ET32 may be simultaneously formed with the first and second electrodes ETS1 and ETS2 through a patterning process of forming the first and second electrodes ETS1 and ETS2.
  • the third regions ET31 and ET32 may be formed by patterning an additional region such that some of the first and second electrodes ETS1 and ETS2 are open from other elements. Accordingly, third electrodes ET31 and ET32 in a floating state that secure a predetermined separation distance between electrodes having the same polarity may be formed without increasing manufacturing cost.
  • FIG. 10 is a plan view illustrating a display device according to an exemplary embodiment of the present invention, and is an example of a pixel constituting the display device.
  • the structure of the pixels PXL1 and PXL2 will be illustrated in FIG. 10 centering on the display element layer in which the light emitting elements LD1 and LD2 of each pixel PXL1 and PXL2 are disposed.
  • the pixels PXL1 and PXL2 are disposed in the display area DA defined on the substrate SUB or the base layer BSL of FIG. 4.
  • Each of the first and second pixels PXL1 and PXL2 is between at least one pair of the first electrode ET1 and the second electrode ET2 and between the first and second electrodes ET1 and ET2.
  • a light emitting region EMA on which at least one light emitting device LD is connected may be disposed.
  • each of the first and second pixels PXL1 and PXL2 may include three first electrodes and three second electrodes.
  • the first pixel PXL1 may include a plurality of first electrodes ET11, ET12, ET13 and a plurality of second electrodes ET21, which are spaced apart from each other in the corresponding emission area EMA.
  • ET22, ET23, and a plurality of first light emitting elements LD1 connected between each of the adjacent first electrodes ET11, ET12, ET13, and second electrodes ET21, ET22, ET23. have.
  • the second pixel PXL2 includes a plurality of first electrodes ET14, ET15, ET16 and a plurality of second electrodes ET24, which are spaced apart from each other in the corresponding emission area EMA. ET25, ET26, and a plurality of second light emitting elements LD2 connected between each of the first electrodes ET14, ET15, ET16 and the second electrodes ET24, ET25, ET26 adjacent to each other. have.
  • the first pixel PXL1 includes the first connection electrode CNL11 and the second connection electrode CNL21 disposed in the non-emission region (eg, overlapping the bank BNK of FIG. 10 ). It may further include.
  • the first electrodes ET11, ET12, and ET13 of the first pixel PXL1 may be connected to the first connection electrode CNL11.
  • the first electrodes ET11, ET12, and ET13 may be integrally connected to the first connection electrode CNL11.
  • the first electrodes ET11, ET12, and ET13 may be formed by branching at least one branch from the first connection electrode CNL11.
  • the present invention is not limited to this.
  • the first electrodes ET11, ET12, and ET13 and the first connection electrode CNL11 are formed separately from each other, such as at least one contact hole or via hole, not shown. It may also be electrically connected to each other.
  • the first electrodes ET11, ET12, and ET13 and the first connection electrode CNL11 may extend in different directions.
  • the first connection electrode CNL11 extends along the first direction DR1
  • the first electrodes ET11, ET12, and ET13 cross the second direction (DR1) in the second direction ( DR2).
  • the second electrodes ET21, ET22, and ET23 may be connected to the second connection electrode CNL2.
  • the second electrodes ET21, ET22, and ET23 may be integrally connected to the second connection electrode CNL2.
  • the second electrodes ET21, ET22, and ET23 may be formed by branching at least one branch from the second connection electrode CNL2.
  • the present invention is not limited to this.
  • the second electrodes ET21, ET22, and ET23 and the second connection electrode CNL2 are formed separately from each other, through at least one contact hole or via hole, not shown. They may also be electrically connected to each other.
  • the second electrodes ET21, ET22, and ET23 and the second connection electrode CNL2 may extend in different directions.
  • the second connection electrode CNL2 when the second connection electrode CNL2 is extended along the first direction DR1, the second electrodes ET21, ET22, and ET23 may extend along the second direction DR2.
  • the second pixel PXL2 may further include a first connection electrode CNL12 and a second connection electrode CNL22 disposed in the non-emission region (eg, overlapping the bank BNK of FIG. 10 ). .
  • the first connection electrodes CNL11 and CNL12 of each of the first and second pixels PXL1 and PXL2 are electrically (and physically) between the first and second pixels PXL1 and PXL2. Can be separated.
  • the second connection electrodes CNL2 of the first and second pixels PXL1 and PXL2 are integrally connected. Accordingly, the first light emitting elements LD1 included in the first pixel PXL1 and the second light emitting elements LD2 included in the second pixel PXL2 may emit light separately.
  • the first and second pixels PXL1 and PXL2 may have substantially the same or similar structure.
  • the first and second pixels PXL1 and PXL2 may have a structure that is substantially symmetrical about the third electrode ET3.
  • any one of the first and second pixels PXL1 and PXL2 is “pixel PXL”, and at least one first or second light emitting element LD1 or disposed in the pixel PXL LD2) will be generically referred to as "light emitting element (LD)".
  • the first and second light emitting elements LD1 and LD2 may emit light of the same or different color from each other.
  • the first and second light emitting elements LD1 and LD2 may be blue light emitting diodes that emit blue light.
  • the first and second light emitting elements LD1 and LD2 may emit one of red light, green light, and blue light.
  • the third electrode ET3 is not electrically connected to the first and second electrodes ET1 and ET2.
  • the third electrode ET3 may be disposed to be spaced apart from the first and second electrodes ET1 and ET2. According to an embodiment, the third electrode ET3 may be disposed on one side of the non-emission area of the first pixel PXL1. For example, the third electrode ET3 may be disposed in a non-emission area between the emission area EMA of the first pixel PXL1 and the emission area EMA of the second pixel PXL.
  • first and second electrodes ET11, ET12, ET13, ET21, ET22, ET23 of the first pixel PXL1 and the first and second electrodes ET14, ET15, ET16 of the second pixel PXL2 , ET24, ET25, ET26 may have a symmetrical shape around the third electrode ET3.
  • the density at which the light emitting elements LD of the first and second pixels PXL1 and PXL2 are disposed increases as the third electrode ET3 is closer to the third electrode ET3 from the center of each light emitting area EMA. can do.
  • the first light emitting elements LD1 may be concentrated on the right side of the light emitting area EMA of the first pixel PXL1, and the second light emitting elements LD2 may emit light of the second pixel PXL2. It can be focused on the left side of the area EMA.
  • the third electrode ET3 may be disposed on the left and right sides of the emission areas EMA of the first and second pixels PXL1 and PXL2.
  • the light emitting elements LD may be concentrated at both edges of the light emitting area EMA of the corresponding pixel PXL.
  • the density of the light emitting elements LD in the central portion of the light emitting area EMA is the lowest, and the density of the light emitting elements LD may increase as it goes from the center to both sides.
  • 11A to 11C are cross-sectional views illustrating examples of a cross section corresponding to line II-II' of the display device of FIG. 10.
  • FIG. 10 the structure of the display element layer DPL and the pixel circuit layer PCL described in detail with reference to FIGS. 6 to 8D are schematically illustrated around some components, and a detailed description thereof is omitted. I will do it. Also, FIGS. 11A to 11C show some light-emitting areas and non-light-emitting areas of pixels PXL1 and PXL2 adjacent to each other.
  • the display device includes first electrodes ET11 to ET16 and second electrodes ET21 to ET26 disposed on the first substrate SUB1. It may include a three-electrode (ET3), light-emitting elements (LD1, LD2), and a bank (BNK).
  • ET3 three-electrode
  • LD1, LD2 light-emitting elements
  • BNK bank
  • the first substrate SUB1 may be implemented as a base layer BSL of FIG. 4 or the like.
  • the third electrode ET3 may be disposed in a non-emission area defining a boundary between the first pixel PXL1 and the second pixel PXL2.
  • 11A to 11C show electrode pairs of the first electrodes ET11 and ET14 and the second electrodes ET21 and ET24 disposed on the outermost sides of the first and second pixels PXL1 and PXL2.
  • the light emitting element LD may be directly connected between each of the first and second electrodes ET1 and ET2 adjacent to each other.
  • the first and second electrodes ET11, ET14, ET21, and ET24 there is no partition wall overlapping each of the first and second electrodes ET11, ET14, ET21, and ET24.
  • the third electrode ET3 may be formed by the same process as the first and second electrodes ET1 and ET2.
  • the first and second partition walls PW11, PW14, PW21, and PW24 are disposed under each of the first and second electrodes ET11, ET14, ET21, and ET24. Can be deployed.
  • the first and second electrodes ET11, ET14, ET21, and ET24 may protrude upward in a region where the first and second partition walls PW11, PW14, PW21, and PW24 are disposed. Accordingly, light emitted from both ends (or side surfaces) of the light emitting elements LD may be controlled to face the front direction of the display device.
  • a third partition wall PW3 of an individual pattern may be further disposed under the third electrode ET3.
  • the electrodes ET1, ET2, ET3, and the partition walls PW1, PW2, and PW3 are formed at uniform intervals, so that the third electrode ET3 in a floating state can be formed by an existing manufacturing process.
  • a bank BNK covering the third electrode ET3 may be disposed in the non-emission region.
  • the bank BNK may be arranged to surround the pixel PXL.
  • the bank BNK may be formed between the pixels PXL to surround the emission area EMA, and thus may form a pixel defining layer that partitions the emission area EMA of each pixel PXL.
  • the bank BNK may be formed to have a height higher than that of the first and second partition walls PW1 and PW2 (and the third partition wall PW3).
  • the solution in which the light emitting elements LD are mixed is the light emitting region EMA of the adjacent pixel PXL. It can be prevented from flowing into, or it can function as a dam structure that controls a certain amount of solution to be supplied to each light emitting area (EMA).
  • the bank BNK may have various shapes.
  • the bank (BNK) may have a trapezoidal cross-section that becomes narrower toward the top.
  • the bank BNK may have an inclined surface that narrows in width as it goes upward from an area in contact with the emission area EMA of each pixel PXL.
  • the bank BNK may have a curved surface that narrows in width from the region contacting the light emitting region EMA of each pixel PXL to the upper portion.
  • the bank BNK may have a shape in which the width becomes narrower toward the upper portion, and the shape may be variously changed.
  • the bank BNK may be formed to block light emitted from each light emitting area EMA from entering the adjacent light emitting area EMA and causing light interference.
  • the bank BNK may be formed to block light emitted from the light emitting elements LD of each pixel PXL from passing through the bank BNK.
  • the bank BNK may be formed of a color bank including a color filter material that blocks light of color and/or wavelength emitted by the first and second light emitting elements LD1 and LD2.
  • the color bank may include a color pigment (or color dye) having a color different from the color of light emitted by the first and second light emitting elements LD1 and LD2.
  • the bank BNK may include at least one color bank layer including a color filter material that blocks light of color and/or wavelength emitted by the first and second light emitting elements LD1 and LD2. have. Accordingly, the bank BNK may function as a light shielding film to prevent light emitted from the first and second light emitting elements LD1 and LD2 from leaking into the adjacent light emitting area EMA.
  • the light emitting elements LD may emit light of the same color.
  • the light emitting devices LD may be blue light emitting devices that emit blue light.
  • the bank BNK may include a color filter material that blocks light in a blue wavelength band and selectively transmits light in a different wavelength band, for example, a predetermined color and wavelength band different from blue.
  • the bank BNK may include a red-based color filter material that selectively transmits light in a wavelength band relatively far from the blue wavelength band in the visible region, for example, red light.
  • the constituent materials of the bank BNK are not limited thereto.
  • the bank BNK may include a yellow color filter material.
  • the bank BNK may include at least two color filter materials.
  • the bank (BNK) may be composed of an orange color bank including a combination of a red color pigment and a yellow color pigment.
  • the bank BNK is configured to include a color filter material that blocks light of color emitted by the light emitting elements LD of each pixel PXL, a black matrix material such as carbon black is not used. While forming the bank BNK, it is possible to effectively prevent light leakage from occurring between adjacent pixels PXL.
  • the first substrate SUB1 on which the first and second electrodes ELT1 and ELT2, the light emitting elements LD, the first and second contact electrodes CNE1 and CNE2, and the bank BNK are disposed.
  • a fourth insulating film (not shown) may be disposed on the image.
  • the fourth insulating layer is formed entirely on the display area DA, so that the first and second electrodes ET1 and ET2, the light emitting elements LD, the first and second contact electrodes CE1, CE2) and the bank BNK may cover the top surface of the first substrate SUB1 or the base layer BSL of FIG. 4.
  • the fourth insulating layer INS4 may include at least one layer of an inorganic layer and/or an organic layer to protect each component of the display element layer DPL, and may also include various functional layers. Can.
  • FIG. 12 is a cross-sectional view illustrating a display device according to an exemplary embodiment of the present invention, for example, a cross-sectional view showing an example of a cross section corresponding to line II-II' of the display device of FIG. 10.
  • FIG. 12 a partial region in which some pixels PXL are disposed in the display panel PNL in which the upper and lower panels are bonded is illustrated.
  • the lower panel described in detail with reference to FIGS. 6 to 8D and FIGS. 11A to 11C is schematically illustrated with respect to some components, and detailed description thereof will be omitted.
  • the display device includes a second substrate SUB2 positioned on one surface of the first substrate SUB1 on which the first and second pixels PXL1 and PXL2 are disposed, respectively. It may include a light conversion pattern layer (LCP) disposed on one surface of the second substrate (SUB2) to face the first and second pixels (PXL1, PXL2).
  • LCP light conversion pattern layer
  • the second substrate SUB2 may be disposed on the first substrate SUB1 to cover at least the display area DA in which the pixels PXL are disposed.
  • the second substrate SUB2 may constitute an upper substrate (eg, an encapsulation substrate or a thin film encapsulation layer) and/or a window member of the display panel PNL.
  • the second substrate SUB2 may be a rigid substrate or a flexible substrate, and the material or physical properties are not particularly limited. Also, the second substrate SUB2 may be made of the same material as the first substrate SUB1, or may be made of a material different from the first substrate SUB1.
  • the light conversion pattern layer LCP may include a first light conversion pattern layer LCP1 disposed to face the first pixel PXL1 and a second light conversion arranged to face the second pixel PXL2.
  • a pattern layer LCP2 may be included.
  • at least some of the first and second light conversion pattern layers LCP1 and LCP2 may include a color conversion layer CCL and/or a color filter CF corresponding to a predetermined color.
  • the first light conversion pattern layer LCP1 may selectively transmit the first color conversion layer CCL1 including the first color conversion particles corresponding to the first color and light of the first color.
  • a first color filter CF1 may be included.
  • the second light conversion pattern layer LCP2 includes a second color conversion layer CCL2 including second color conversion particles corresponding to the second color, and a second agent selectively transmitting light of the second color. It may include a two-color filter (CF2).
  • both the first and second light emitting elements LD1 and LD2 may emit light of the same color.
  • a color conversion layer CCL may be disposed on at least a portion of the first and second pixels PXL1 and PXL2.
  • the first and second color conversion layers CCL1 and CCL2 may be disposed on the first and second sub-pixels SPX1 and SPX2, respectively.
  • color conversion layers of different colors corresponding to three or more pixels adjacent to each other may be disposed. Accordingly, the display device according to the exemplary embodiment of the present invention can display a full-color image.
  • the first color conversion layer CCL1 may include first color conversion particles that convert light of the color emitted from the first light emitting elements LD1 to light of the first color.
  • the first color conversion layer CCL1 is the first light emitting elements. It may include a first quantum dot (QD1) for converting the blue light emitted from (LD1) to red light.
  • the first color conversion layer CCL1 may include a plurality of first quantum dots QD1 dispersed in a predetermined matrix material such as a transparent resin.
  • the first quantum dot QD1 absorbs blue light and shifts a wavelength according to an energy transition to emit red light having a wavelength of approximately 620 nm to 780 nm. Meanwhile, when the first pixel PXL1 is a sub-pixel having a different color, the first color conversion layer CCL1 may include a quantum dot corresponding to the color of the first pixel PXL1.
  • the first color filter CF1 is disposed between the first color conversion layer CCL1 and the second substrate SUB2, and the first color conversion layer CCL1 is converted from the first color. It may include a color filter material that selectively transmits light.
  • the first color filter CF1 may be a red color filter that selectively transmits red light.
  • the second color conversion layer CCL2 may include second color conversion particles that convert light emitted from the second light emitting elements LD2 into light of the second color.
  • the second color conversion layer CCL2 is the second light emitting elements.
  • a second quantum dot (QD2) that converts blue light emitted from (LD2) into green light may be included.
  • the second pixel PXL2 is a sub-pixel having a different color
  • the second color conversion layer CCL2 may include a quantum dot corresponding to the color of the second pixel PXL2.
  • the first and second quantum dots may have spherical, pyramidal, multi-arm, or cubic nanoparticles, nanotubes, nanowires, nanofibers, and nanoplatelets. However, it is not limited thereto. That is, the shape of the first and second quantum dots can be variously changed.
  • the second color filter CF2 is disposed between the second color conversion layer CCL2 and the second substrate SUB2, and the second color conversion layer CCL2 converts the second color. It may include a color filter material that selectively transmits light. For example, when the second color conversion layer CCL2 includes a green quantum dot QDg, the second color filter CF2 may be a green color filter that selectively transmits green light.
  • a light scattering layer may be disposed between the pixel PXL and the color filter CF by replacing the color conversion layer on at least one of the pixels PXL.
  • the light scattering layer when the light emitting elements LD are blue light emitting elements emitting blue light and the pixel PXL is a blue pixel, the light scattering layer efficiently uses light emitted from the light emitting elements LD. In order to do so it can be optionally provided.
  • the light scattering layer may include at least one kind of light scattering particles.
  • the light scattering layer may include light scattering particles (SCT) such as TiO 2 or silica.
  • the light scattering layer may include a plurality of light scattering particles (SCT) dispersed in a predetermined matrix material, such as a transparent resin.
  • the constituent material of the light scattering particles (SCT) is not particularly limited, and the light scattering layer may be composed of various materials currently known.
  • a black matrix BM may be disposed between the color filters CF.
  • the black matrix BM may be disposed on the second substrate SUB2 so as to overlap the bank BNK on the first substrate SUB1.
  • the black matrix BM may correspond to the non-emission area NEMA.
  • each pixel PXL and a display device having the same are easily manufactured using light-emitting elements LD of a single color, but a color conversion layer is provided on at least some pixels PXL.
  • a full-color pixel (PXL) and a display device having the same can be manufactured.
  • FIG. 13 is a diagram illustrating an example of a pixel included in a display device according to an exemplary embodiment of the present invention.
  • FIG. 13 shows a modified embodiment of the pixel PXL or light emitting device according to the embodiment of FIG. 10, and the same reference numerals are assigned to the same or similar configurations as the above-described embodiment, and detailed description thereof The description will be omitted.
  • the pixel PXL of FIG. 13 may have a configuration substantially the same as or similar to that of the pixel PXL of FIG. 10 except for the arrangement of the third electrode and the position of the light emitting area EMA that partitions the pixel PXL. .
  • the third electrodes ET31 and ET32 in the floating state may be disposed in the emission area EMA of the pixel PXL, respectively.
  • each pixel PXL may include 12 first electrodes ET1 and second electrodes ET2.
  • the third electrodes ET31 and ET32 may be disposed at the centers of the first and second electrodes ET1 and ET2, respectively.
  • the first and second electrodes ET1 and ET2 may be disposed substantially symmetrically within each pixel PXL around each of the third electrodes ET31 and ET32.
  • a portion of the second electrodes ET2 are disposed on both sides of the third electrode ET31 in the first pixel PXL1, and the third electrode ET32 is disposed in the second pixel PXL2. Portions of the first electrodes ET1 may be disposed adjacent to both sides.
  • the light emitting elements LD adjacent to the third electrodes ET31 and ET32 that do not form an electric field are removed in the process of applying the first alignment voltage and the second alignment voltage for alignment of the light emitting elements LD. It can be moved and aligned with other electrodes around the three electrodes ET31 and ET32.
  • the arrangement of the light emitting elements LD is the first and the first adjacent to the third electrodes ET31 and ET32. It may be concentrated as an electrode pair of two electrodes ET1 and ET2. Accordingly, arrangement and light emission of the light emitting elements LD may be concentrated in the central region of each of the pixels PXL.
  • FIG. 14 is a diagram illustrating an example of a pixel included in a display device according to an exemplary embodiment of the present invention.
  • FIG. 14 shows a modified embodiment of the pixel PXL or the light emitting device according to the embodiments of FIGS. 10 and 13, and the same reference numerals are assigned to the same or similar configurations as the above-described embodiment, Detailed description thereof will be omitted.
  • the third electrode ET3 in the floating state may be disposed in the emission area EMA of each pixel PXL. Also, the number of each of the first and second electrodes ET1 and ET2 disposed on both sides of the third electrode ET3 in the emission area EMA may be different.
  • the third electrode ET3 in the light emitting region, six electrodes are disposed on the first side (eg, left) of the third electrode ET3 and the third electrode ET3 is disposed. Three electrodes may be disposed on two sides (for example, the right side). However, this is an example, and the position of the third electrode ET3 and the number of the first and second electrodes ET1 and ET2 disposed in the emission area EMA are not limited thereto. Also, at least two third electrodes ET3 may be disposed in the emission area EMA.
  • the light emitting elements LD may be concentrated on the electrode pairs on both sides of the third electrode ET3. 14A, the third electrode ET3 may be disposed at a position deviating from the center of the light emitting area EMA in order to focus the light emitting elements LD at the center of the light emitting area EMA.
  • the arrangement position of the third electrode ET3 by controlling the arrangement position of the third electrode ET3, a portion in which the light emitting elements LD are intensively disposed in the emission area of the pixel PXL can be easily controlled. Therefore, it is possible to easily change the design of the plane shape and size of the pixel PXL. In addition, the size of the pixel PXL may be reduced by increasing the amount of light and luminance emitted per unit area, and realization of high resolution may be facilitated.
  • 15 and 16 are plan views illustrating examples of first to third electrodes included in a light emitting device according to an embodiment of the present invention.
  • FIGS. 15 and 16 illustrate an embodiment of changing a pixel (PXL) or a light emitting device according to the embodiments of FIGS. 6 and 7, and the same reference numerals are used for the same or similar configuration as the above-described embodiment And a detailed description thereof will be omitted.
  • PXL pixel
  • FIGS. 6 and 7 illustrate an embodiment of changing a pixel (PXL) or a light emitting device according to the embodiments of FIGS. 6 and 7, and the same reference numerals are used for the same or similar configuration as the above-described embodiment And a detailed description thereof will be omitted.
  • the third electrode ET3 may be disposed at a predetermined position between the first and second electrodes ET1 and ET2 arranged alternately with each other.
  • one of the second electrodes ET2 may be disposed to face the first side of the third electrode ET3, and the first One of the electrodes ET1 (for example, ET12) may be disposed to face the second side of the third electrode ET3.
  • the effective light emitting elements are not arranged and aligned on the third electrode ET3 that does not form an electric field.
  • light-emitting elements may be concentrated in electrode pairs positioned on both sides of the third electrode ET3.
  • different electrodes for example, ET21 and ET12
  • different alignment voltages may be disposed on both sides of the third electrode ET3 according to the process of forming the electrode pattern. Accordingly, the design change of the emission area EMA of the pixel PXL may be easily performed without being affected by the patterning process of the first to third electrodes ET1, ET2, and ET3.
  • the third electrode ET3 may include a plurality of conductive patterns CP1, CP2, and CP2 spaced apart in the first direction and continuously disposed. As the portion in which an electric field is not formed between the second electrodes ET21 and ET22 facing the third electrode ET3 increases, the number of light emitting elements aligned to the electrode pairs on both sides of the third electrode ET3 increases. It can increase further. Accordingly, the density of light-emitting elements in a narrower area is increased, and luminance per unit area can be increased.
  • the light emitting elements LD in the light emitting area are intensively controlled by controlling the arrangement position of the third electrode ET3 in the floating state.
  • the part to be placed can be easily controlled. Therefore, it is possible to easily change the design of the plane shape and size of the pixel PXL.
  • the size of the pixel PXL may be reduced by increasing the amount of light and luminance emitted per unit area, and realization of high resolution may be facilitated.
  • the present invention is not necessarily limited to the display device according to an embodiment of the present invention, which may be widely applied to other types of devices that require a light source.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

발광 장치는, 제1 방향으로 이격하여 배치되는 복수의 제1 전극들 및 복수의 제2 전극들; 제1 및 제2 전극들 중 서로 인접한 제1 전극과 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들; 및 제1 전극들 및 제2 전극들에 이격하여 기 설정된 위치에 배치되는 제3 전극을 포함한다. 제3 전극은 제1 전극들 및 제2 전극들과 전기적으로 연결되지 않는다.

Description

발광 장치 및 이를 포함하는 표시 장치
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 발광 장치 및 이를 포함하는 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 복수의 초소형 발광 소자들을 제조하고, 상기 초소형 발광 소자들을 이용하여 표시 장치의 화소 등과 같은 다양한 발광 장치의 광원을 구성하는 기술이 개발되고 있다.
본 발명의 일 목적은 발광 소자들의 정렬 밀도를 제어하는 발광 장치 및 이를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 발광 장치는, 제1 방향으로 이격하여 배치되는 복수의 제1 전극들 및 복수의 제2 전극들; 상기 제1 및 제2 전극들 중 서로 인접한 제1 전극과 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들; 및 상기 제1 전극들 및 상기 제2 전극들에 이격하여 기 설정된 위치에 배치되는 제3 전극을 포함할 수 있다. 상기 제3 전극은 상기 제1 전극들 및 상기 제2 전극들과 전기적으로 연결되지 않는다.
일 실시예에 의하면, 상기 제3 전극은 섬 형상의 전극일 수 있다.
일 실시예에 의하면, 서로 인접한 상기 제1 전극들 및 상기 제2 전극들 각각은 전극 쌍을 이루고, 상기 제3 전극에 가장 인접한 제1 전극 쌍에 배치되는 발광 소자들의 개수가 상기 제3 전극으로부터 상기 제1 전극 쌍보다 멀리 위치하는 제2 전극 쌍에 배치되는 발광 소자들의 개수보다 많을 수 있다.
일 실시예에 의하면, 상기 제3 전극으로부터 상기 제1 방향으로 멀어질수록 상기 발광 소자들의 밀도가 감소할 수 있다.
일 실시예에 의하면, 상기 제1 전극들 중 하나가 상기 제3 전극의 제1 측과 대향하여 배치되고, 상기 제1 전극들 중 다른 하나가 상기 제3 전극의 상기 제1 측의 반대측인 제2 측과 대향하여 배치될 수 있다.
일 실시예에 의하면, 상기 제2 전극들 중 하나가 상기 제3 전극의 제1 측과 대향하여 배치되고, 상기 제2 전극들 중 다른 하나가 상기 제3 전극의 상기 제1 측의 반대측인 제2 측과 대향하여 배치될 수 있다.
일 실시예에 의하면, 상기 제3 전극의 상기 제1 방향으로의 폭은 상기 제1 및 제2 전극들의 폭들보다 클 수 있다.
일 실시예에 의하면, 상기 제3 전극은 상기 제1 방향으로 이격되어 연속적으로 배치되는 복수의 도전 패턴들을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 내지 제3 전극들은 동일한 도전 물질로 형성되고, 동일한 절연층 상에 배치될 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 표시 영역에 배치되며, 발광 영역을 포함하는 제1 화소를 구비할 수 있다. 상기 제1 화소는, 상기 발광 영역에 제1 방향으로 서로 이격하여 배치되는 복수의 제1 전극들 및 복수의 제2 전극들; 상기 제1 및 제2 전극들 중 서로 인접한 제1 전극과 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들; 상기 제1 전극들에 연결된 제1 연결 전극; 상기 제2 전극들에 연결된 제2 연결 전극; 및 상기 제1 전극들 및 상기 제2 전극들과 전기적으로 연결되지 않고, 상기 제1 전극들 및 상기 제2 전극들과 이격하여 배치되는 제3 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 제3 전극은 섬 형상의 전극일 수 있다.
일 실시예에 의하면, 서로 인접한 상기 제1 전극들 및 상기 제2 전극들 각각은 전극 쌍을 이루고, 상기 제3 전극에 가장 인접한 제1 전극 쌍에 배치되는 발광 소자들의 개수가 상기 제3 전극으로부터 상기 제1 전극 쌍보다 멀리 위치하는 제2 전극 쌍에 배치되는 발광 소자들의 개수보다 많을 수 있다.
일 실시예에 의하면, 상기 제3 전극으로부터 상기 제1 방향으로 멀어질수록 상기 발광 소자들의 밀도가 감소할 수 있다.
일 실시예에 의하면, 상기 제3 전극은 상기 발광 영역 내에 배치되고, 상기 제1 및 제2 전극들은 상기 제3 전극을 중심으로 대칭을 이루는 형상으로 배치될 수 있다.
일 실시예에 의하면, 상기 제3 전극은 상기 발광 영역 내에 배치되고, 상기 제3 전극의 일 측에 위치하는 상기 제1 및 제2 전극들의 일부의 개수와 상기 제3 전극의 타 측에 위치하는 상기 제1 및 제2 전극들의 나머지 일부의 개수가 다를 수 있다.
일 실시예에 의하면, 상기 제3 전극은 상기 제1 화소의 상기 발광 영역을 둘러싸는 비발광 영역의 일 측에 배치될 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 비발광 영역 상기 제1 화소를 둘러싸도록 배치되며, 상기 제3 전극 상에 배치되는 뱅크를 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 화소와 동일한 구조를 가지면서 상기 제3 전극에 인접하여 배치된 제2 화소를 더 구비할 수 있다. 상기 제1 및 제2 화소들의 제1 연결 전극들은, 상기 제1 및 제2 화소들의 사이에서 서로 분리되고, 상기 제1 및 제2 화소들의 제2 연결 전극들은 서로 일체로 연결될 수 있다.
일 실시예에 의하면, 상기 제1 및 제2 화소들의 발광 소자들이 배치되는 밀도는 각각 상기 발광 영역의 중앙으로부터 상기 제3 전극에 가까워질수록 증가할 수 있다.
일 실시예에 의하면, 상기 제1 내지 제3 전극들은 동일한 도전 물질로 형성되고, 동일한 절연층 상에 배치될 수 있다.
본 발명의 실시예들에 따른 발광 장치 및 이를 포함하는 표시 장치는, 플로팅 상태의 제3 전극의 배치 위치를 제어함에 따라 발광 영역 내의 발광 소자들이 집중적으로 배치되는 부분이 용이하게 제어될 수 있다. 따라서, 화소의 평면 형상 및 사이즈의 설계 변경이 용이할 수 있다.
또한, 단위 면적 당 발광되는 광량 및 휘도가 증가됨으로써 화소의 사이즈가 감소될 수 있고, 고해상도 구현이 용이해질 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 의한 서브 화소를 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소의 실시예를 나타내는 도면이다.
도 7은 도 6의 제1 내지 제3 전극들의 일 예를 나타내는 평면도이다.
도 8a 내지 도 8d는 도 6의 발광 장치의 I-I' 선에 대응하는 단면의 일 예들을 나타내는 단면도들이다.
도 9는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도이다.
도 10은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도로서, 일 예로 상기 표시 장치를 구성하는 화소의 실시예를 나타내는 도면이다.
도 11a 내지 도 11c는 도 10의 표시 장치의 II-II' 선에 대응하는 단면의 일 예들을 나타내는 단면도들이다.
도 12는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 단면도로서, 일 예로 도 10의 표시 장치의 II-II' 선에 대응하는 단면의 일 예를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 의한 표시 장치에 포함되는 화소의 실시예를 나타내는 도면이다.
도 14는 본 발명의 일 실시예에 의한 표시 장치에 포함되는 화소의 실시예를 나타내는 도면이다.
도 15는 본 발명의 일 실시예 의한 발광 장치에 포함되는 제1 내지 제3 전극들의 일 예를 나타내는 평면도이다.
도 16은 본 발명의 일 실시예 의한 발광 장치에 포함되는 제1 내지 제3 전극들의 일 예를 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도들이다. 도 1a 내지 도 3b에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 상기 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비(aspect ratio)가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 일례로, 발광 소자(LD)의 길이(L)는 약 100 nm 내지 10㎛ 일 수 있고, 발광 소자(LD)의 종횡비는 약 1.2 내지 약 100 사이의 범위일 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전형 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부는 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(도 1 a 및 도 1b에서, 발광 소자(LD)의 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO 2, Si 3N 4, Al 2O 3 및 TiO 2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 4에서는 도 1a 내지 도 3b에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 화소들(PXL)은 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 4에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 이러한 표시 영역(DA)은, 영상이 표시되는 화면을 구성할 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스 층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스 층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 화소들(PXL)은 표시 영역(DA)에 분산되어 배치될 수 있다. 일 예로, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)은 현재 공지된 다양한 배열 구조로 표시 영역(DA)에 배열될 수 있다.
각각의 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원, 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 발광 소자(LD)를 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 발광 소자(LD)를 포함할 수 있다. 일 예로, 각각의 화소(PXL)는, 화소 전극들 및/또는 전원선들의 사이에 서로 병렬로 연결되어 해당 화소(PXL)의 광원 또는 광원 유닛을 구성하며, 각각이 막대형상을 가지는 복수의 초소형 발광 소자들을 포함할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 의한 서브 화소를 나타내는 회로도로서, 일 예로 각각의 발광 장치를 구성하는 능동형 화소(PXL)에 대한 서로 다른 실시예들을 나타낸다. 실시예에 따라, 도 5a 내지 도 5c에 도시된 각각의 화소(PXL)는 도 4의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 5a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)을 포함한다. 또한, 화소(PXL)는, 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 발광 소자들(LD)은 서로 병렬로 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 전원(VDD)과 제2 전원(VSS)의 사이에, 복수의 발광 소자들(LD)이 직/병렬 혼합 구조로 연결될 수도 있다.
실시예에 따라, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 5a에서는 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 제1 방향(일 예로, 순방향)으로 연결되고, 다른 일부는 제2 방향(일 예로, 역방향)으로 연결될 수도 있다. 또는, 또 다른 실시예에서는, 적어도 하나의 화소(PXL)가 단일의 발광 소자(일 예로, 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결된 단일의 유효 발광 소자)(LD)만을 포함할 수도 있다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부는 상기 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극 및/또는 제1 컨택 전극)을 통해 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부는 상기 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극 및/또는 제2 컨택 전극) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
각각의 광원 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터("구동 트랜지스터"라고도 함)(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터("스위칭 트랜지스터"라고도 함)(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다. 이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
한편, 도 5a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들면, 도 5b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간 마다 데이터선(Dj)으로 공급되는 데이터 신호를 화소(PXL)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 5a의 실시예와 상반된 파형의 전압일 수 있다. 일 예로, 도 5b의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압의 데이터 신호가 공급될 수 있다.
도 5b에 도시된 화소(PXL)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 5a의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 5b의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 5a 및 도 5b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 5c에 도시된 실시예와 같이 구성될 수도 있다.
도 5c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 제3의 다른 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 전극 및/또는 제1 컨택 전극)에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 실시예에 따라, 제1 트랜지스터(T1)가 P 타입의 트랜지스터일 때, 상기 제1 트랜지스터(T1)의 게이트 전압을 초기화시키기 위한 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 레벨 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU) 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 전극 및/또는 제1 컨택 전극)과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급한다. 이에 따라, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 일 전극의 전압이 초기화된다. 한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉 i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 5c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 5a 내지 도 5c에 도시된 실시예들에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 양 단부는, 각각 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 6은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소의 실시예를 나타내는 도면이다. 도 7은 도 6의 제1 내지 제3 전극들의 일 예를 나타내는 평면도이다.
실시예에 따라, 화소(PXL)는 도 4 내지 도 5c에 도시된 화소들(PXL) 중 어느 하나일 수 있으나, 이에 한정되지는 않는다.
도 6 및 도 7에서는 각 화소(PXL)의 광원 유닛(LSU, 또는 "발광 장치")이 배치되는 표시 소자층의 구조만을 도시하기로 한다. 다만, 화소(PXL)는 각각의 광원 유닛(LSU)을 제어하기 위한 회로 소자(일 예로, 도 5a 내지 도 5c의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자)를 선택적으로 더 포함할 수 있다. 또한, 실시예에 따라 도 6에서는 각각의 광원 유닛(LSU)이, 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(Si) 및/또는 데이터선(Dj))에 연결될 수 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 및 제2 전극들(ET1, ET1', ET2, ET2') 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
도 6 및 도 7을 참조하면, 화소(PXL) 등에 포함되는 발광 장치는 소정의 발광 영역(EMA)과 발광 영역(EMA)에 배치되는 제1 전극들(ET1, ET1'), 제2 전극들(ET2, ET2'), 제3 전극(ET3), 제1 및 제2 전극들(ET1, ET1', ET2, ET2')과 각각 중첩하는 제1 및 제2 컨택 전극들(CE1, CE1', CE2, CE2')을 포함할 수 있다. 제1 및 제2 전극들(ET1, ET1', ET2, ET2')은 발광 영역(EMA)에서 서로 이격하여 배치될 수 있다. 유사하게, 제1 및 제2 컨택 전극들(CE1, CE1', CE2, CE2')도 발광 영역(EMA) 내에서 서로 이격하여 배치될 수 있다.
또한, 화소(PXL)는, 서로 인접한 제1 및 제2 전극들(ET1, ET1', ET2, ET2')의 사이, 및 서로 인접한 제1 및 제2 컨택 전극들(CE1, CE1', CE2, CE2')의 사이에 전기적으로 연결된 복수의 발광 소자들(LD, LD')을 포함할 수 있다.
발광 영역(EMA)은 제3 전극(ET3)을 중심으로 제1 및 제2 전극들(ET1, ET2)을 포함하는 제1 서브 영역(SBA1)과 제1 및 제2 전극들(ET1', ET2')을 포함하는 제2 서브 영역(SBA2)을 포함할 수 있다. 일 실시예에서, 제2 서브 영역(SBA2)에 포함되는 구성은 제1 서브 영역(SBA1)에 포함되는 구성과 실질적으로 동일할 수 있다. 또한, 제3 전극(ET3)을 중심으로 제2 서브 영역(SBA2)에 포함되는 구성은 제1 서브 영역(SBA1)에 포함되는 구성과 실질적으로 대칭되는 형상을 가질 수 있다. 편의상, 이하에서는, 제1 서브 영역(SBA1)의 구성을 중심으로 화소(PXL)의 일부 구성들을 설명하기로 한다.
적어도 일부의 발광 소자들(LD)의 제1 단부들(EP1)은 각각 제1 전극(ET1) 및 제1 컨택 전극(CE1)에 전기적으로 연결되고, 상기 적어도 일부의 발광 소자들(LD)의 제2 단부들(EP2)은 제2 전극(ET2) 및 제2 컨택 전극(CE2)에 전기적으로 연결될 수 있다. 이와 같이 제1 및 제2 전극들(ET1, ET2)의 사이, 및 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에 전기적으로 연결된(특히, 제1 및/또는 제2 전극들(ET1, ET2)로 공급되는 소정의 제어 신호 및/또는 전원에 대응하여 발광할 수 있도록 순방향으로 연결된) 복수의 발광 소자들(LD)("유효 발광 소자들"이라고도 함) 각각은 해당 화소(PXL)의 광원을 구성할 수 있다. 그리고, 이러한 유효 발광 소자들(LD)이 모여 해당 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
추가적으로, 화소(PXL)는, 각각 제1 전극(ET1) 및 제2 전극(ET2)과 중첩되도록 배치된 제1 격벽(PW1) 및 제2 격벽(PW2)을 선택적으로 더 포함할 수 있다. 실시예에 따라, 제1 격벽(PW1) 및 제2 격벽(PW2)은 각각 제1 전극(ET1) 및 제2 전극(ET2)의 하부에 배치될 수 있다.
발광 영역(EMA)은, 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)(특히, 제1 및 제2 전극들(ET1, ET2)의 사이에 온전히 연결되는 유효 발광 소자들)이 배치되는 영역일 수 있다. 이러한 발광 영역(EMA)은 도시되지 않은 차광성 및/또는 반사성의 뱅크("화소 정의막"이라고도 함)에 의해 둘러싸일 수 있다.
제1 전극(ET1) 및 제2 전극(ET2)은 제1 서브 영역(SBA1)에서 적어도 일 영역이 서로 마주하도록 이격되어 배치될 수 있다. 예를 들어, 제1 및 제2 전극들(ET1, ET2)은 제1 방향(DR1)으로 이격되어 배치될 수 있다. 또한, 도 6에는 제1 서브 영역(SBA1)에 하나의 제1 전극(ET1) 및 하나의 제2 전극(ET2)이 배치되는 것으로 도시되었으나, 이는 예시적인 것으로서, 제1 서브 영역(SBA1) 내에서 복수의 제1 및 제2 전극들(ET1, ET2)이 서로 교번하여 배치될 수도 있다.
실시예에 따라, 발광 영역(EMA) 내에서, 제1 및 제2 전극들(ET1, ET2)은 제2 방향(DR2)을 따라 연장되어 서로 평행하게 배치될 수 있다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 직교하는 방향일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 방향(DR1)과 제2 방향(DR2)이 사선 방향으로 교차할 수도 있다.
실시예에 따라, 제1 전극(ET1)은 발광 영역(EMA)의 외곽에서 제1 연결 전극(CNL1)에 연결될 수 있다. 실시예에 따라, 제1 전극(ET1)과 제1 연결 전극(CNL1)은 서로 일체로 연결될 수 있으나, 이에 한정되지는 않는다. 한편, 제1 전극(ET1)과 제1 연결 전극(CNL1)이 일체로 연결될 경우, 이들을 하나의 전극으로 간주할 수도 있다. 일 실시예에서, 제1 연결 전극(CNL1)은 제1 방향(DR1)으로 연장될 수 있다.
제1 전극(ET1)은, 제1 연결 전극(CNL1) 및/또는 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(ET1)은 제1 연결 전극(CNL1) 및 제1 컨택홀(CH1)을 통해, 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고 상기 회로 소자를 통해 제1 배선에 전기적으로 연결될 수 있다. 일 실시예에서, 제1 배선은 제1 전원(VDD)을 공급하기 위한 제1 전원선(PL1)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 제1 배선은 소정의 제1 구동 신호(일 예로, 주사 신호, 데이터 신호, 또는 소정의 제어 신호 등)가 공급되는 신호선일 수도 있다.
또는, 다른 실시예에서, 제1 전극(ET1)은 제1 연결 전극(CNL1), 제1 컨택홀(CH1) 및/또는 회로 소자를 경유하지 않고 소정의 전원선 또는 신호선에 직접 연결될 수도 있다. 이 경우, 제1 전극(ET1)은 상기 소정의 전원선 또는 신호선에 일체 또는 비일체로 연결될 수 있다.
실시예에 따라, 제2 전극(ET2)은 발광 영역(EMA)의 외곽에서 제2 연결 전극(CNL2)에 연결될 수 있다. 제2 전극(ET2)과 제2 연결 전극(CNL2)은 서로 일체로 연결될 수 있으나, 이에 한정되지는 않는다. 한편, 제2 전극(ET2)과 제2 연결 전극(CNL2)이 일체로 연결될 경우, 이들을 하나의 전극으로 간주할 수도 있다.
일 실시예에서, 제2 연결 전극(CNL2)은 제1 방향(DR1)으로 연장되어 제1 연결 전극(CNL1)과 실질적으로 평행하게 배치될 수 있다.
이러한 제2 전극(ET2)은, 제2 연결 전극(CNL2) 및/또는 제2 컨택홀(CH2)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제2 전극(ET2)은 제2 연결 전극(CNL2) 및 제2 컨택홀(CH2)을 통해, 그 하부에 배치된 소정의 제2 배선에 전기적으로 연결될 수 있다. 일 실시예에서, 제2 배선은 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 제2 배선은 소정의 제2 구동 신호(일 예로, 주사 신호, 데이터 신호, 또는 소정의 제어 신호 등)가 공급되는 신호선일 수도 있다.
또는, 다른 실시예에서, 제2 전극(ET2)은 제2 연결 전극(CNL2), 제2 컨택홀(CH2) 및/또는 회로 소자를 경유하지 않고 소정의 전원선 또는 신호선에 직접 연결될 수도 있다. 이 경우, 제2 전극(ET2)은 상기 소정의 전원선 또는 신호선에 일체 또는 비일체로 연결될 수 있다.
일 실시예에서, 화소(PXL)를 형성하는 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 표시 영역(DA)에 배치된 화소들(PXL) 각각의 제1 전극들(ET1)이 서로 전기적으로 연결되고, 제2 전극들(ET2)이 서로 전기적으로 연결되어 있을 수 있다. 이러한 제1 및 제2 전극들(ET1, ET2)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 전압 및 제2 정렬 전압을 공급받을 수 있다. 즉, 발광 소자들(LD)의 정렬 단계에서 제1 및 제2 전극들(ET1, ET2)의 사이에 소정의 정렬 신호가 인가되고, 이에 따라 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 전계가 형성될 수 있다. 이러한 전계에 의해 각각의 화소 영역, 특히 각 화소(PXL)의 발광 영역(EMA)에 공급된 발광 소자들(LD)이 제1 및 제2 전극들(ET1, ET2)의 사이에 정렬될 수 있다. 다만, 발광 소자들(LD)의 정렬이 완료된 이후에는, 화소들(PXL)의 사이에서 제1 전극들(ET1) 사이, 및/또는 제2 전극들(ET2) 사이의 연결이 끊어짐으로써, 화소들(PXL)은 개별 구동이 가능한 형태로 형성될 수 있다.
제3 전극(ET3)은 제1 전극들(ET1) 및 제2 전극들(ET2)과 전기적으로 연결되지 않는다. 일 실시예에서, 제3 전극(ET3)은 섬(island) 형상(또는 "플로팅 상태", "단선된 상태"라고도 함)으로 배치될 수 있다. 즉, 제3 전극(ET3)은 전류가 흐르지 않는 더미 전극이며, 제1 및 제2 전극들(ET1, ET)과 이격하여 배치될 수 있다.
예를 들어, 제3 전극(ET3)은 발광 영역(EMA)에 배치되어, 제1 서브 영역(SBA1)과 제2 서브 영역(SBA2)을 구분할 수 있다. 단선된 제3 전극(ET3)에 물리적으로 접촉하는 발광 소자에는 전류가 흐르지 않으므로, 발광하지 않는다. 도 6에는 제3 전극(ET3)에 발광 소자가 연결되지 않은 것으로 도시되었으나, 실제로는 제3 전극(ET3)에 발광하지 않는 발광 소자들이 위치할 수도 있다. 즉, 도 6은 유효 발광 소자들만을 보여준다.
일 실시예에서, 제3 전극(ET3)은 제2 방향(DR2)을 따라 연장될 수 있고, 제1 및 제2 전극들(ET1, ET2)에 실질적으로 평행하게 배치될 수 있다. 실시예에 따라, 제3 전극(ET3)은 제1 전극(ET1) 또는 제2 전극(ET2)의 일부가 잘린 형상을 가질 수 있다.
예를 들어, 제3 전극(ET3)은 제1 전극(ET1) 또는 제2 전극(ET2)과 동일한 공정에서 형성될 수 있다. 즉, 제1 제2 전극들(ET1, ET2) 중 선택된 일부가 플로팅되도록 패터닝됨으로써, 제3 전극(ET3)이 형성될 수 있다.
발광 소자들(LD)의 정렬을 위한 상기 제1 정렬 전압 및 제2 정렬 전압을 인가하는 공정에서, 플로팅 상태의 제3 전극(ET3)에는 전압이 인가되지 않으므로, 제3 전극(ET3)은 전계를 형성하지 않는다. 이에 따라, 발광 소자들(LD)은 제3 전극(ET3) 쪽으로 정렬 또는 유도되지 않고, 제3 전극(ET3)의 주변에 배치되는 다른 전극들로 이동될 수 있다. 이에 따라, 발광 소자들(LD)의 배열은 제3 전극(ET3)에 인접한 제1 및 제2 전극들(ET1, ET2)의 전극 쌍으로 집중될 수 있다.
일 실시예에서, 제1 내지 제3 전극들(ET1, ET2, ET3)의 제1 방향(DR1)으로의 폭들(WA1, WA2, WA3)은 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것으로서, 제1 내지 제3 전극들의 폭들(WA1, WA2, WA3) 중 적어도 일부는 서로 상이할 수 있다. 예를 들어, 제3 전극(ET3)의 폭(WA3)이 제1 및 제2 전극들(ET1, ET2)의 폭들(WA1, WA2)보다 클 수 있다.
일 실시예에서, 서로 인접한 제1 내지 제3 전극들(ET1, ET2, ET3) 각각의 사이의 거리들(D1, D2, D3, D4)은 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것으로서, 서로 인접한 제1 내지 제3 전극들(ET1, ET2, ET3) 각각의 사이의 거리들(D1, D2, D3, D4) 중 적어도 일부는 서로 상이할 수 있다.
전극들 각각의 폭들(WA1, WA2, WA3) 및 전극들 사이의 거리들(D1, D2, D3, D4)은 원하는 발광 소자들(LD)의 정렬 밀도에 따라 다양하게 변경될 수 있다.
제1 컨택 전극(CE1)은, 제1 전극(ET1)과 중첩되도록 상기 제1 전극(ET1)의 상부에 배치될 수 있다. 실시예에 따라, 제1 전극(ET1)과 제1 컨택 전극(CE1)은 서로 대응하는 형상을 가질 수 있다.
실시예에 따라, 제1 컨택 전극(CE1)은, 발광 영역(EMA)에 정렬된 복수의 발광 소자들(LD)의 제1 단부들(EP1) 및 제1 전극(ET1)의 일 영역 상에 배치되어, 상기 제1 단부들(EP1) 및 제1 전극(ET1)에 전기적으로 연결될 수 있다. 제1 컨택 전극(CE1)을 통해, 발광 소자들(LD)의 제1 단부들(EP1)이 제1 전극(ET1)에 전기적으로 연결될 수 있다. 또한, 제1 컨택 전극(CE1)에 의해 발광 소자들(LD)의 제1 단부들(EP1)을 안정적으로 고정함으로써, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 컨택 전극(CE2)은, 제2 전극(ET2)과 중첩되도록 상기 제2 전극(ET2)의 상부에 배치될 수 있다. 실시예에 따라, 제2 전극(ET2)과 제2 컨택 전극(CE2)은 서로 대응하는 형상을 가질 수 있다.
실시예에 따라, 제2 컨택 전극(CE2)은, 발광 영역(EMA)에 정렬된 복수의 발광 소자들(LD)의 제2 단부들(EP2) 및 제2 전극(ET2)의 적어도 일 영역 상에 배치되어, 상기 제2 단부들(EP2) 및 제2 전극(ET2)에 전기적으로 연결될 수 있다. 이러한 제2 컨택 전극(CE2)을 통해, 발광 소자들(LD)의 제2 단부들(EP2)이 제2 전극(ET2)에 전기적으로 연결될 수 있다. 또한, 제2 컨택 전극(CE2)에 의해 발광 소자들(LD)의 제2 단부들(EP2)을 안정적으로 고정함으로써, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
발광 소자들(LD)은, 제1 및 제2 전극들(ET1, ET2)의 사이에 정렬된다. 이러한 발광 소자들(LD)의 제1 단부들(EP1)은 제1 전극(ET1)에 전기적으로 연결되고, 제2 단부들(EP2)은 제2 전극(ET2)에 전기적으로 연결된다. 예를 들어, 발광 소자들(LD)의 제1 단부들(EP1)은 제1 컨택 전극(CE1)과 중첩되어 상기 제1 컨택 전극(CE1)에 전기적으로 연결되고, 상기 제1 컨택 전극(CE1)을 통해 제1 전극(ET1)에 전기적으로 연결될 수 있다. 유사하게, 발광 소자들(LD)의 제2 단부들(EP2)은 제2 컨택 전극(CE2)과 중첩되어 상기 제2 컨택 전극(CE2)에 전기적으로 연결되고, 상기 제2 컨택 전극(CE2)을 통해 제2 전극(ET2)에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 발광 소자(LD)는 길이 방향을 가지는 막대형 발광 소자일 수 있다. 또한, 상기 발광 소자(LD)는, 길이 방향의 일단에 위치되며 제1 전극(ET1)에 전기적으로 연결되는 제1 단부(EP1)와, 상기 길이 방향의 다른 일단에 위치되며 제2 전극(ET2)에 전기적으로 연결되는 제2 단부(EP2)를 포함할 수 있다. 예를 들어, 각각의 발광 소자(LD)는, 제1 및 제2 전극들(ET1, ET2)이 서로 마주하도록 배치된 영역에서, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 발광 소자(LD)는 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 도 1a 내지 도 3b에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가지는 초소형의 막대형 발광 소자일 수 있다. 다만, 상기 발광 소자(LD)의 크기는 각각의 발광 장치, 일 예로 화소(PXL)의 설계 조건 등에 따라 다양하게 변경될 수 있다.
일 실시예에서, 발광 소자들(일 예로, 제1 및 제2 전극들(ET1, ET2)의 사이에 온전히 연결된 유효 발광 소자들)(LD)의 제1 단부들(EP1)은 제1 컨택 전극(CE1)을 경유하여 제1 전극(ET1)에 전기적으로 연결되고, 상기 발광 소자들(LD)의 제2 단부들(EP2)은 제2 컨택 전극(CE2)을 경유하여 제2 전극(ET2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 중 적어도 하나는, 제1 및/또는 제2 전극들(ET1, ET2)에 직접적으로 접촉되어 상기 제1 및/또는 제2 전극들(ET1, ET2)에 전기적으로 연결될 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 각각의 발광 영역(EMA)에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역(EMA)에 공급될 수 있다. 이때, 제1 및 제2 전극들(ET1, ET2)에 소정의 정렬 전압(또는, 정렬 신호)이 인가되면, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 전계가 형성되면서, 제1 및 제2 전극들(ET1, ET2)의 사이에 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 전극들(ET1, ET2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
종래의 기술로 복수의 제1 및 제2 전극들(ET1, ET2)이 배열된 전극 유닛에 발광 소자들(LD)을 정렬시키는 경우, 전극들 상호 간의 전계들의 간섭 등으로 인해 상기 전극 유닛의 가장자리로 발광 소자들(LD)이 집중되는 경향이 있다. 이러한 문제점을 개선하기 위해 전극 유닛의 가장자리에 절연 격벽을 배치하거나, 발광 소자들(LD)을 포함하는 용액(또는 페이스트(paste))의 퍼짐을 방지하기 위한 코팅층을 형성시킬 수 있다. 그러나, 절연 격벽을 배치하는 경우, 절연 격벽 근처로 발광 소자들(LD)이 집중되고, 코팅층을 배치하는 경우, 공정의 복잡도가 증가된다.
본 발명의 실시예들에 따른 발광 장치(또는 화소(PXL))는 플로팅 상태의 제3 전극(ET3)을 이용하여 발광 소자들(LD)의 정렬 밀도 및 정렬 위치를 제어할 수 있다. 예를 들어, 화소(PXL)의 중앙 영역으로 발광 소자들(LD)의 배치를 집중시킬 수 있다.
예를 들어, 플로팅 상태의 제3 전극(ET3)에는 0에 가까운 전계가 형성된다. 또한, 제3 전극(ET3)에 인접한 제1 및 제2 전극들(도 6의 ET1, ET1', ET2, ET2')에서는 전압 및 전계 분포가 급격하게 달라지고, 이러한 상대적으로 강한 전압 및 전계의 변화는 발광 소자들(LD)의 정렬에 더욱 강한 영향을 미칠 수 있다. 따라서, 제3 전극(ET3)에 인접한 제1 및 제2 전극들(도 6의 ET1, ET1', ET2, ET2')에 종래보다 더욱 많은 수의 발광 소자들(LD)이 정렬될 수 있다.
한편, 발광 소자들(LD)의 양 단부, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에 각각 제1 컨택 전극(CE1) 및 제2 컨택 전극(CE2)을 형성할 수 있다. 이에 따라, 상기 발광 소자들(LD)을 제1 및 제2 전극들(ET1, ET2)의 사이에 보다 안정적으로 연결할 수 있다.
제1 전극(ET1), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 발광 소자들(LD)의 제1 단부들(EP1)이 제1 전원(VDD)에 전기적으로 연결되고, 제2 전극(ET2) 및/또는 제2 전원선(PL2) 등을 경유하여 발광 소자들(LD)의 제2 단부들(EP2)이 제2 전원(VSS)에 전기적으로 연결되면, 제1 및 제2 전극들(ET1, ET2)의 사이에 순 방향으로 연결되는 적어도 하나의 발광 소자(LD)가 화소 회로(PXC) 등으로부터 공급되는 구동 전류에 대응하는 휘도로 발광하게 된다. 이에 따라, 화소(PXL)가 빛을 방출할 수 있게 된다.
상술한 바와 같이, 각각의 발광 영역(EMA)에 발광 소자들(LD)을 공급한 이후(또는, 상기 발광 소자들(LD)의 공급과 동시에), 제1 및 제2 전극들(ET1, ET2)의 사이에 소정의 정렬 전압(또는, 정렬 신호)을 인가하여 발광 소자들(LD)을 정렬하는 단계에서, 전계를 형성하지 않는 제3 전극(ET3)의 배치에 의해, 제3 전극(ET3)에 인접한 제1 및 제2 전극들(도 6의 ET1, ET1', ET2, ET2')에 배열되는 발광 소자들(LD)이 정렬 밀도가 증가될 수 있다. 따라서, 제3 전극(ET3)의 배치 위치에 따라 화소(PXL) 내부의 위치에 따른 발광 소자들(LD)의 밀도가 비교적 용이하게 제어될 수 있다. 따라서, 화소(PXL)의 휘도가 증가될 수 있고, 발광 영역(EMA)의 크기 및 형상 제어가 용이해질 수 있다.
도 8a 내지 도8d는 도 6의 발광 장치의 I-I' 선에 대응하는 단면의 일 예들을 나타내는 단면도들이다.
도 4 내지 도 8d를 참조하면, 발광 장치를 포함하는 화소(PXL) 및 표시 장치는, 베이스 층(BSL)의 일면 상에서 각 화소(PXL)의 발광 영역(EMA)에 배치된 복수의 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 포함한다. 또한, 상기 화소(PXL) 및 이를 구비한 표시 장치는, 화소 회로층(PCL)을 선택적으로 더 포함할 수 있다. 일 예로, 화소(PXL) 및 이를 구비한 표시 장치는, 베이스 층(BSL)과 표시 소자층(DPL)의 사이에 배치되는 화소 회로층(PCL)을 더 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL)은 발광 소자들(LD)에 전기적으로 연결되는 적어도 하나의 회로 소자를 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 각 화소(PXL)의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자를 포함할 수 있다.
일 예로, 화소 회로층(PCL)은 각각의 화소 영역에 배치되어 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(T) 및 스토리지 커패시터(Cst)를 포함하며, 이 외에도 각각의 화소 회로(PXC) 및/또는 광원 유닛(LSU)에 연결되는 적어도 하나의 전원선 및/또는 신호선 등을 더 포함할 수 있다. 한편, 화소 회로(PXC)가 생략되고, 각각의 광원 유닛(LSU)이 제1 및 제2 전원선들(PL1, PL2)(또는, 소정의 신호선들)에 직접적으로 연결되는 경우, 화소 회로층(PCL)은 생략될 수도 있다. 편의상, 도 8a 내지 도 8d에서는 화소 회로층(PCL)에 배치되는 회로 소자들 및 배선들 중 어느 하나의 트랜지스터(T)만을 대표적으로 도시하기로 한다. 다만, 화소 회로층(PCL)의 평면/단면 구조는 다양하게 변경될 수 있는 것으로서, 각각의 트랜지스터(T)의 위치 및 단면 구조는 실시예에 따라 다양하게 변경될 수 있다. 또한, 도 8a 내지 도 8d의 트랜지스터(T')의 구성은 트랜지스터(T')의 구성과 실질적으로 동일하므로, 트랜지스터(T)의 설명과 중복되는 트랜지스터(T')의 설명은 생략하기로 한다.
또한, 화소 회로층(PCL)은 각각의 전극들 및/또는 배선들의 사이에 배치되는 복수의 절연층들을 포함할 수 있다. 일 실시예에서, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV)을 포함할 수 있다. 또한, 실시예에 따라서는, 화소 회로층(PCL)이 적어도 일부의 트랜지스터(T)의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 더 포함할 수도 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
각각의 트랜지스터(T)는, 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함한다. 한편, 실시예에 따라 도 8a 내지 도 8d에서는 각각의 트랜지스터(T)가, 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 화소 영역에 배치되는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스 층(BSL)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역과, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI) 및 층간 절연층(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은, 적어도 한 층의 층간 절연층(ILD)을 사이에 개재하고, 각각의 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 사이에 개재하고, 반도체층(SCL)의 서로 다른 단부들 상에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 각각의 컨택홀을 통해 반도체층(SCL)의 제1 및 제2 영역들에 연결될 수 있다. 실시예에 따라, 상기 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(T)는 적어도 하나의 화소 전극에 연결될 수 있다. 일 예로, 도 5c에 도시된 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나(일 예로, 드레인 전극)는 패시베이션층(PSV)을 관통하는 컨택홀(일 예로, 제1 컨택홀(CH1))과 상기 패시베이션층(PSV) 상부의 제1 연결 전극(CNL1)을 통해, 해당 화소(PXL)의 발광 장치의 제1 전극들(ET1, ET1')에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 화소(PXL)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 각 화소(PXL)의 주사선(Si)은 트랜지스터들(T)의 게이트 전극들(GE)과 동일한 층 상에 배치되고, 각 화소(PXL)의 데이터선(Dj)은 트랜지스터들(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다. 또한, 제1 및/또는 제2 전원선들(PL1, PL2)은, 트랜지스터들(T)의 게이트 전극들(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다.
실시예에 따라, 표시 소자층(DPL)은 화소들(PXL) 각각의 광원 유닛(LSU)을 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 각 화소(PXL)의 발광 영역(EMA)에 배치되는 복수의 제1 및 제2 전극들(ET1, ET1', ET2, ET2')과, 서로 인접한 제1 및 제2 전극들(ET1, ET1', ET2, ET2')의 사이에 배열된 복수의 발광 소자들(LD, LD'), 및 제1 및 제2 전극들(ET1, ET1', ET2, ET2')의 사이의 기 설정된 위치에 배치되는 제3 전극(ET3)을 포함할 수 있다. 또한, 표시 소자층(DPL)은, 제1 내지 제3 전극들(ET1, ET1', ET2, ET2', ET3)의 일 영역을 상부 방향으로 돌출시키기 위한 제1 내지 제3 격벽들(PW1, PW1', PW2, PW2', PW3)과, 발광 소자들(LD, LD')을 제1 및 제2 전극들(ET1, ET1', ET2, ET2')의 사이에 보다 안정적으로 연결하기 위한 제1 및 제2 컨택 전극들(CE1, CE1', CE2, CE2')을 선택적으로 더 포함할 수 있다. 또한, 표시 소자층(DPL)은 이외에도 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
제3 전극(ET3)의 우측에 배치되는 발광 장치의 일부 구성인 제1 전극(ET1'), 제2 전극(ET2'), 발광 소자(LD'), 제1 컨택 전극(CE1'), 제2 컨택 전극(CE2'), 제1 격벽(EP1'), 제2 격벽(EP2'), 제1 컨택부(CNT1'), 및 제2 컨택부(CNT2')는 각각 제3 전극(ET3)의 좌측에 배치되는 발광 장치의 일부 구성인 제1 전극(ET1), 제2 전극(ET2), 발광 소자(LD), 제1 컨택 전극(CE1), 제2 컨택 전극(CE2), 제1 격벽(EP1), 제2 격벽(EP2), 제1 컨택부(CNT1), 및 제2 컨택부(CNT2)와 실질적으로 동일할 수 있다. 따라서, 편의상 제1 전극(ET1), 제2 전극(ET2), 발광 소자(LD), 제1 컨택 전극(CE1), 제2 컨택 전극(CE2), 제1 격벽(EP1), 제2 격벽(EP2), 제1 컨택부(CNT1), 및 제2 컨택부(CNT2)의 설명은 제1 전극(ET1'), 제2 전극(ET2'), 발광 소자(LD'), 제1 컨택 전극(CE1'), 제2 컨택 전극(CE2'), 제1 격벽(EP1'), 제2 격벽(EP2'), 제1 컨택부(CNT1'), 및 제2 컨택부(CNT2')에도 동일하게 적용될 수 있다.
일 실시예에서, 도 8a 내지 도 8d에 도시된 바와 같이, 제3 전극(ET3)의 양 측의 발광 장치들의 구성은 서로 대칭된 형상를 가질 수 있다.
일 실시예에서, 표시 소자층(DPL)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된 제1 내지 제3 격벽들(PW1, PW2, PW3), 제1 내지 제2 전극들(ET1, ET2, ET3), 제1 절연층(INS1), 발광 소자들(LD), 절연 패턴(INP), 제1 및 제2 컨택 전극들(CE1, CE2), 및 제2 절연층(INS2)을 포함할 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 각 화소(PXL)의 발광 영역에 서로 이격되어 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 베이스 층(BSL) 및/또는 화소 회로층(PCL) 상에서 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다. 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제3 전극(ET3)에 대응하는 제3 격벽(PW3)이 패시베이션층(PSV) 상에 더 배치될 수 있다.
실시예에 따라, 제1 격벽들(PW1)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)과 각각의 제1 전극(ET1)의 사이에 배치될 수 있다. 이러한 제1 격벽들(PW1)은, 발광 소자들(LD)의 제1 단부들(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 격벽들(PW1)의 일 측면은, 발광 소자들(LD)의 제1 단부들(EP1)과 인접한 거리에 위치되어, 상기 제1 단부들(EP1)과 마주하도록 배치될 수 있다.
실시예에 따라, 제2 격벽(PW2)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)과 제2 전극(ET2)의 사이에 배치될 수 있다. 이러한 제2 격벽(PW2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 격벽(PW2)의 일 측면은, 발광 소자들(LD)의 제2 단부들(EP2)과 인접한 거리에 위치되어, 상기 제2 단부들(EP2)과 마주하도록 배치될 수 있다.
실시예에 따라, 제3 격벽(PW3)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)과 제3 전극(ET3)의 사이에 배치될 수 있다. 이러한 제3 격벽(PW3)은, 제3 전극(ET3)에 의해 커버될 수 있다.
실시예에 따라, 제1 내지 제3 격벽들(PW1, PW2, PW3)은 다양한 형상을 가질 수 있다. 일 실시예에서, 제1 내지 제3 격벽들(PW1, PW2, PW3)은 도 8a 및 도 8c에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 이 경우, 제1 내지 제3 격벽들(PW1, PW2, PW3) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 다른 실시예에서, 제1 내지 제3 격벽들(PW1, PW2, PW3)은 도 8b 및 도 8d에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 제1 내지 제3 격벽들(PW1, PW2, PW3) 각각은 적어도 일 측면에서 곡면을 가지고, 제1 내지 제3 격벽들(PW1, PW2, PW3)의 상부에 배치되는 적어도 하나의 전극 및/또는 절연층은 제1 내지 제3 격벽들(PW1, PW2, PW3)에 대응하는 영역에서 곡면을 가질 수 있다.
즉, 본 발명에서 제 제1 내지 제3 격벽들(PW1, PW2, PW3)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 내지 제3 격벽들(PW1, PW2, PW3) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 내지 제3 격벽들(PW1, PW2, PW3)은 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 격벽들(PW1, PW2, PW3)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 내지 제3 격벽들(PW1, PW2, PW3)은 현재 공지된 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 본 발명의 실시예에서, 제1 내지 제3 격벽들(PW1, PW2, PW3)은 구성 물질은 다양하게 변경될 수 있다.
또한, 일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 전극들(ET1, ET2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 내지 제3 격벽들(PW1, PW2, PW3)의 상부에는 각각 제1 내지 제3 전극들(ET1, ET2, ET3)이 배치될 수 있다. 제1 내지 제3 격벽들(PW1, PW2, PW3)은 각각의 화소 영역(특히, 각각의 발광 영역(EMA))에서 서로 이격되어 배치될 수 있다.
실시예에 따라, 제1 내지 제3 격벽들(PW1, PW2, PW3) 각각의 상부에 배치되는 제1 내지 제3 전극들(ET1, ET2, ET3) 등은 제1 내지 제3 격벽들(PW1, PW2, PW3) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 내지 제3 전극들(ET1, ET2, ET3)은, 각각 제1 내지 제3 격벽들(PW1, PW2, PW3)에 대응하는 경사면 또는 곡면을 가지면서, 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다.
제1 내지 제3 전극들(ET1, ET2, ET3) 각각은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), SnO 2(Tin Oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은, 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은 동일한 도전 물질로 구성되거나, 또는 이들은 서로 다른 적어도 하나의 도전 물질을 포함할 수 있다.
일 실시예에서, 제1 및 제2 전극들(ET1, ET2)과 전기적으로 연결되지 않는 제3 전극(ET3)은 제1 및 제2 전극들(ET1, ET2)과 동일한 공정을 통해 형성될 수 있다. 따라서, 제3 전극(ET3)은 제1 및 제2 전극들(ET1, ET2)과 동일한 물질을 포함할 수 있다. 나아가, 제3 전극(ET3)은 제1 및 제2 전극들(ET1, ET2)과 실질적으로 동일하거나 유사한 형상을 가질 수도 있다. 또한, 제1 내지 제3 전극들(ET1, ET2, ET3)은 동일한 절연층 상에 형성될 수 있다. 예를 들어, 제1 내지 제3 전극들(ET1, ET2, ET3)은 패시베이션층(PSV) 및/또는 동일한 공정으로 형성된 제1 내지 제3 격벽들(PW1, PW2, PW3) 상에 각각 배치될 수 있다.
이에 따라, 제3 전극(ET3)의 형성을 위한 추가 공정 및 소재의 투입 없이 간단한 방식으로 제3 전극(ET3)이 추가적으로 형성될 수 있다. 따라서, 제3 전극(ET3)의 설계 및 제조를 위한 비용이 추가되지 않는다.
실시예에 따라, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 상기 반사 전극층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금으로 구성될 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다.
제1 및 제2 전극들(ET1, ET2) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 전극들(ET1, ET2)이 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 전극들(ET1, ET2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 베이스 층(BSL)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율을 향상시킬 수 있다.
또한, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각의 투명 전극층은, 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 상기 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 전극들(ET1, ET2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 제1 내지 제3 전극들(ET1, ET2, ET3)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 상기 도전성 캡핑층은 제1 내지 제3 전극들(ET1, ET2, ET3)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 상기 도전성 캡핑층은 제1 내지 제3 전극들(ET1, ET2, ET3) 각각의 구성 요소로 간주되거나, 또는 제1 내지 제3 전극들(ET1, ET2, ET3) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 내지 제3 전극들(ET1, ET2, ET3)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 내지 제3 전극들(ET1, ET2, ET3)의 일 영역을 커버하도록 형성되며, 제1 내지 제3 전극들(ET1, ET2, ET3)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 일 예로, 제1 절연층(INS1)은, 소정의 제1 및 제2 컨택부들(CNT1, CNT2)에서 각각 제1 및 제2 전극들(ET1, ET2)을 노출할 수 있다. 제1 절연층(INS1)은 실시예에 따라서는 생략될 수도 있으며, 이 경우 패시베이션층(PSV) 및/또는 제1 및 제2 전극들(ET1, ET2) 각각의 일단 상에 바로 발광 소자들(LD)이 배치될 수도 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 내지 제3 전극들(ET1, ET2, ET3)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 상기 제1 절연층(INS1)은 각각 제1 및 제2 격벽들(PW1, PW2) 상의 일 영역(예를 들어, 각각 제1 및 제2 컨택부들(CNT1, CNT2)에서 제1 및 제2 전극들(ET1, ET2)을 노출하도록 부분적으로 개구될 수 있다. 또는, 다른 실시예에서, 제1 절연층(INS1)은, 발광 소자들(LD)의 공급 및 정렬이 완료된 이후, 상기 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 절연층(INS1)은, 제1 및 제2 전극들(ET1, ET2)과 발광 소자들(LD)의 사이에 개재되되, 상기 제1 및 제2 전극들(ET1, ET2) 각각의 적어도 일 영역을 노출할 수 있다. 이러한 제1 절연층(INS1)은 제1 내지 제3 전극들(ET1, ET2, ET3)이 형성된 이후 제1 내지 제3 전극들(ET1, ET2, ET3)을 커버하도록 형성되어, 후속 공정에서 제1 내지 제3 전극들(ET1, ET2, ET3)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다.
제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 산화 알루미늄(Al 2O 3) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 절연층(INS1)의 구성 물질이 특별히 한정되지는 않는다.
제1 절연층(INS1)이 형성된 각각의 화소 영역, 특히, 각 화소(PXL)의 발광 영역(EMA)에는 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 각각의 발광 영역(EMA)에 다수의 발광 소자들(LD)이 공급되고, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ET1, ET2)에 인가되는 소정의 정렬 신호(또는, 정렬 전압)에 의해 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 방향성을 가지고 정렬될 수 있다.
이 때, 플로팅(floating) 상태의 제3 전극(ET3)에 의해 제3 전극(ET3)에 인접한 제1 및 제2 전극들(ET1, ET2) 사이로 발광 소자들(LD)의 배열이 집중될 수 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는, 그 길이 방향의 양 단부들, 즉, 제1 및 제2 단부들(EP1, EP2)이 한 쌍의 제1 및 제2 전극들(ET1, ET2)과 중첩되도록 상기 한 쌍의 제1 및 제2 전극들(ET1, ET2)의 사이에 가로 방향으로 배치될 수 있다. 또한, 실시예에 따라, 발광 소자들(LD) 중 다른 일부는 한 쌍의 제1 및 제2 전극들(ET1, ET2)의 사이에 사선 방향으로 배치될 수도 있다. 다른 실시예에서, 발광 소자들(LD) 중 적어도 일부는 한 쌍의 제1 및 제2 전극들(ET1, ET2)의 사이에 상기 제1 및 제2 전극들(ET1, ET2)과 중첩되지 않도록 배치되되, 각각의 제1 컨택 전극(CE1) 및 제2 컨택 전극(CE2)을 통해 상기 제1 및 제2 전극들(ET1, ET2)에 연결될 수도 있다.
발광 소자들(LD)의 일 영역 상에는, 절연 패턴(INP)이 배치될 수 있다. 예를 들어, 절연 패턴(INP)은, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하면서, 상기 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에만 부분적으로 배치될 수 있다. 이러한 절연 패턴(INP)은 각각의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 절연 패턴(INP)은 실시예에 따라서는 생략될 수도 있으며, 이 경우 발광 소자들(LD) 상에 제1 및 제2 컨택 전극들(CE1, CE2)의 양 끝단이 바로 배치될 수도 있다.
절연 패턴(INP)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 절연 패턴(INP)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 산화 알루미늄(Al 2O 3), 포토 레지스트(PR) 물질 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 절연 패턴(INP)의 구성 물질이 특별히 한정되지는 않는다.
발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 절연 패턴(INP)을 형성하게 되면, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 이격 공간은 절연 패턴(INP)을 형성하는 과정에서 유입된 절연 물질로 채워질 수 있다. 이에 따라, 발광 소자들(LD)을 보다 안정적으로 지지할 수 있다.
절연 패턴(INP)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은, 각각 제1 및 제2 컨택 전극들(CE1, CE2)에 의해 커버될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CE1, CE2) 각각의 일단은, 절연 패턴(INP)을 사이에 개재하고, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 이격되어 배치될 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CE1, CE2)은 도 8a 및 도 8b에 도시된 바와 같이 베이스 층(BSL)의 일면 상에서 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다. 일 예로, 각각의 마스크 공정을 통해 제1 및 제2 컨택 전극들(CE1, CE2)을 형성하는 경우에 비해, 화소(PXL)의 형성에 필요한 마스크 공정의 수를 줄이고, 제1 및 제2 컨택 전극들(CE1, CE2)을 보다 용이하게 형성할 수 있다.
다른 실시예에서, 제1 및 제2 컨택 전극들(CE1, CE2)은 도 8c 및 도 8d에 도시된 바와 같이 베이스 층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 이 경우, 제1 및 제2 컨택 전극들(CE1, CE2)의 사이에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 즉, 제1 및 제2 컨택 전극들(CE1, CE2)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다.
또한, 제1 및 제2 컨택 전극들(CE1, CE2)은 각각 제1 및 제2 전극들(ET1, ET2)의 노출 영역(일 예로, 제1 및 제2 컨택부들(CNT1, CNT2))을 커버하도록 상기 제1 및 제2 전극들(ET1, ET2)의 상부에 배치될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CE1, CE2)은 각각 제1 및 제2 컨택부들(CNT1, CNT2)에서 제1 및 제2 전극들(ET1, ET2)과 접촉되도록 상기 제1 및 제2 전극들(ET1, ET2)의 적어도 일 영역 상에 배치될 수 있다. 이에 따라, 제1 및 제2 컨택 전극들(CE1, CE2)이 각각 제1 및 제2 전극들(ET1, ET2)에 전기적으로 연결되고, 상기 제1 및 제2 컨택 전극들(CE1, CE2)을 통해 제1 및 제2 전극들(ET1, ET2)이 각각 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 전기적으로 연결될 수 있다.
실시예에 따라, 제1 및 제2 컨택 전극들(CE1, CE2)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CE1, CE2)은 ITO, IZO 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 빛이 제1 및 제2 컨택 전극들(CE1, CE2)을 투과하여 표시 장치의 외부로 방출될 수 있게 된다.
제1 및 제2 컨택 전극들(CE1, CE2) 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ET1, ET2), 발광 소자들(LD), 절연 패턴(INP), 및 제1 및 제2 컨택 전극들(CE1, CE2)을 커버하도록, 상기 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ET1, ET2), 발광 소자들(LD), 절연 패턴(INP), 및 제1 및 제2 컨택 전극들(CE1, CE2)이 형성된 베이스 층(BSL)의 표시 영역(DA) 상에 전면적으로 형성 및/또는 배치될 수 있다.
일 실시예에서, 제2 절연층(INS2)은 노출된 제3 전극(ET3)을 커버하도록 배치될 수 있다.
이러한 제2 절연층(INS2)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다.
일 실시예에서, 제2 절연층(INS2)은 다층 구조의 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라서는, 제2 절연층(INS2)의 상부에 도시되지 않은 적어도 한 층의 오버코트층 및/또는 봉지 기판 등이 더 배치될 수도 있다.
실시예에 따라, 제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제2 절연층(INS2)의 구성 물질이 특별히 한정되지는 않는다.
도 9는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도이다.
실시예에 따라, 도 9는 도 6 내지 도 8d의 실시예에 의한 화소(PXL) 또는 발광 장치의 변경 실시예를 나타내는 것으로서, 앞서 설명한 실시예와 동일 또는 유사한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 6 및 도 9를 참조하면, 발광 장치는 제1 방향(DR1)을 따라 배열되는 제1 및 제2 전극들(ETS1, ETS2) 및 기 설정된 간격으로 배치되는 복수의 제3 전극들(ET31, ET32)을 포함할 수 있다.
실시예에 따라, 제1 전극들(ETS1)은 제1 연결 전극(예를 들어, 도 6의 CNL1)을 통해 소정의 회로 소자, 전원선 및/또는 신호선에 전기적으로 연결될 수 있다. 제1 전극들(ETS1) 전체가 동일한 제1 연결 전극에 연결되거나, 제1 전극들(ETS1)의 적어도 일부는 서로 다른 제1 연결 전극들에 연결될 수도 있다.
제2 전극들(ETS2)은 제2 연결 전극(예를 들어, 도 6의 CNL2)을 통해 소정의 회로 소자, 전원선 및/또는 신호선에 전기적으로 연결될 수 있다. 제2 전극들(ETS2) 전체가 동일한 제2 연결 전극에 연결되거나, 제2 전극들(ETS2)의 적어도 일부는 서로 다른 제2 연결 전극들에 연결될 수도 있다.
제1 및 제2 전극들(ETS1, ETS2) 중 서로 인접한 제1 및 제2 전극들(예를 들어, 도 6의 ET1, ET2)은 하나의 전극 쌍을 형성할 수 있다. 이러한 전극 쌍에 발광 소자들(LD)이 전기적으로 연결될 수 있다.
실시예에 따라, 제3 전극들(ET31, ET32)은 균일한 간격으로 배치될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제3 전극들(ET31, ET32)은 6개의 전극 쌍(즉, 서로 교번하여 배치되는 6개의 제1 전극들과 6개의 제2 전극들)을 사이에 두고 배치될 수 있다. 다만, 이는 예시적인 것으로서, 제3 전극들(ET31, ET32)의 배치 간격이 이에 한정되는 것은 아니다.
일 실시예에서, 제3 전극들(ET31, ET32) 각각의 양 측에는 동일한 극성의 전극이 배치될 수 있다. 여기서, 동일한 극성의 전극은, 발광 소자들(LD)의 정렬 단계에서 동일한 정렬 전압을 공급받는 전극이다. 예를 들어, 제1 전극들(ETS1)은 발광 소자들(LD)의 정렬 단계에서 제1 정렬 전압을 공통으로 공급받고, 제2 전극들(ETS2)은 발광 소자들(LD)의 정렬 단계에서 제1 정렬 전압과 다른 제2 정렬 전압을 공통으로 공급받을 수 있다.
일 예로, 첫 번째 제3 전극(ET31)의 양 측에 제2 전극들(ETS2) 중 일부가 첫 번째 제3 전극(ET31)과 대향하여 배치되고, 두 번째 제3 전극(ET32)의 양 측에 제1 전극들(ETS1) 중 일부가 두 번째 제3 전극(ET32)과 대향하여 배치될 수 있다. 발광 소자들(LD)의 정렬 단계에서 제1 및 제2 정렬 전압들이 인가될 때, 제3 전극들(ET31, ET32) 각각의 양측에 배치되는 전극들에 동일한 전압이 인가되므로, 제3 전극들(ET31, ET32) 근처의 발광 소자들(LD)은 제3 전극들(ET31, ET32) 각각으로부터 멀어지도록 이동될 수 있다.
또한, 전압이 인가되지 않는 제3 전극들(ET31, ET32)은 전계를 형성하지 않는다. 이에 따라, 발광 소자들(LD)은 제3 전극들(ET31, ET32) 쪽으로 정렬 또는 유도되지 않고, 제3 전극(ET3)의 주변에 배치되는 다른 전극들로 이동될 수 있다. 이에 따라, 발광 소자들(LD)의 배열은 제3 전극(ET3)에 인접한 전극들의 전극 쌍으로 집중될 수 있다.
도 9에 도시된 바와 같이, 제3 전극들(ET31, ET32) 각각에 가장 인접한 전극 쌍인 제1 전극 쌍에 배치되는 발광 소자들(LD)의 개수가 제3 전극들(ET31, ET32) 각각으로부터 제1 전극 쌍보다 멀리 위치하는 제2 전극 쌍에 배치되는 발광 소자들의 개수보다 많을 수 있다. 또한, 제3 전극들(ET31, ET32) 각각으로부터 멀어질수록 전극 쌍에 배열되는 발광 소자들(LD)의 밀도(또는 발광 소자들(LD)의 개수)가 감소할 수 있다.
이와 같이, 플로팅 상태의 제3 전극들(ET31, ET32)이 소정의 전극 쌍들 사이에 배치됨으로써 제3 전극들(ET31, ET32) 주변의 발광 소자들(LD)(또는 유효 발광 소자들)의 개수가 증가할 수 있다. 따라서, 제3 전극들(ET31, ET32) 주변의 단위 면적 당 휘도 및 발광 균일도가 개선될 수 있다.
일 실시예에서, 도 9와 같은 전극들의 배치에 기초하여 화소들의 경계를 구획함으로써 화소의 발광 휘도가 제어될 수 있다.
실시예에 따라, 제3 전극들(ET31, ET32)은 제1 및 제2 전극들(ETS1, ETS2)을 형성하는 패터닝 공정을 통해 제1 및 제2 전극들(ETS1, ETS2)과 동시에 형성될 수 있다. 예를 들어, 제1 및 제2 전극들(ETS1, ETS2) 중 일부가 다른 소자들로부터 단선(open)되도록 추가적인 영역이 패터닝됨으로써 제3 전극들(ET31, ET32)이 형성될 수 있다. 이에 따라, 제조 비용의 증가 없이 동일한 극성을 갖는 전극들 사이의 소정의 이격 거리를 확보하는 플로팅 상태의 제3 전극들(ET31, ET32)이 형성될 수 있다.
도 10은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도로서, 일 예로 상기 표시 장치를 구성하는 화소의 실시예를 나타내는 도면이다.
실시예에 따라, 도 10에서는 각 화소(PXL1, PXL2)의 발광 소자들(LD1, LD2)이 배치되는 표시 소자층을 중심으로 화소(PXL1, PXL2)의 구조를 도시하기로 한다.
도 4 내지 도 6, 및 도 10을 참조하면, 화소들(PXL1, PXL2)은 기판(SUB, 또는 도 4의 베이스 층(BSL)) 상에 규정된 표시 영역(DA)에 배치된다.
각각의 제1 및 제2 화소들(PXL1, PXL2)은, 적어도 한 쌍의 제1 전극(ET1) 및 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 연결된 적어도 하나의 발광 소자(LD)가 배치되는 발광 영역(EMA)을 포함할 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 제1 및 제2 화소들(PXL1, PXL2) 각각은 3개의 제1 전극들 및 3개의 제2 전극들을 포함할 수 있다.
실시예에 따라, 제1 화소(PXL1)는, 이에 대응하는 발광 영역(EMA)에 서로 이격되어 배치된 복수의 제1 전극들(ET11, ET12, ET13) 및 복수의 제2 전극들(ET21, ET22, ET23)과, 서로 인접한 제1 전극들(ET11, ET12, ET13) 및 제2 전극들(ET21, ET22, ET23) 각각의 사이에 연결된 복수의 제1 발광 소자들(LD1)을 포함할 수 있다.
실시예에 따라, 제2 화소(PXL2)는, 이에 대응하는 발광 영역(EMA)에 서로 이격되어 배치된 복수의 제1 전극들(ET14, ET15, ET16) 및 복수의 제2 전극들(ET24, ET25, ET26)과, 서로 인접한 제1 전극들(ET14, ET15, ET16) 및 제2 전극들(ET24, ET25, ET26) 각각의 사이에 연결된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
실시예에 따라, 제1 화소(PXL1)는 비발광 영역(예를 들어, 도 10의 뱅크(BNK)와 중첩함)에 배치되는 제1 연결 전극(CNL11) 및 제2 연결 전극(CNL21)을 더 포함할 수 있다.
실시예에 따라, 제1 화소(PXL1)의 제1 전극들(ET11, ET12, ET13)은 제1 연결 전극(CNL11)에 연결될 수 있다. 예를 들면, 제1 전극들(ET11, ET12, ET13)은 제1 연결 전극(CNL11)과 일체로 연결될 수 있다. 일 예로, 제1 전극들(ET11, ET12, ET13)은 제1 연결 전극(CNL11)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 전극들(ET11, ET12, ET13)은 및 제1 연결 전극(CNL11)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 전극들(ET11, ET12, ET13)은 및 제1 연결 전극(CNL11)은 각각의 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제1 연결 전극(CNL11)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제1 전극들(ET11, ET12, ET13)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
실시예에 따라, 제2 전극들(ET21, ET22, ET23)은 제2 연결 전극(CNL2)에 연결될 수 있다. 예를 들면, 제2 전극들(ET21, ET22, ET23)은 제2 연결 전극(CNL2)과 일체로 연결될 수 있다. 일 예로, 제2 전극들(ET21, ET22, ET23)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제2 전극들(ET21, ET22, ET23) 및 제2 연결 전극(CNL2)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제2 전극들(ET21, ET22, ET23) 및 제2 연결 전극(CNL2)은 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제2 연결 전극(CNL2)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제2 전극들(ET21, ET22, ET23)은 제2 방향(DR2)을 따라 연장될 수 있다.
제2 화소(PXL2)는 비발광 영역(예를 들어, 도 10의 뱅크(BNK)와 중첩함)에 배치되는 제1 연결 전극(CNL12) 및 제2 연결 전극(CNL22)을 더 포함할 수 있다.
일 실시예에서, 제1 및 제2 화소들(PXL1, PXL2) 각각의 제1 연결 전극들(CNL11, CNL12)은 제1 및 제2 화소들(PXL1, PXL2) 사이에서 전기적(및 물리적)으로 분리될 수 있다. 제1 및 제2 화소들(PXL1, PXL2)의 제2 연결 전극(CNL2)은 일체로 연결된다. 이에 따라, 제1 화소(PXL1)에 포함되는 제1 발광 소자들(LD1)과 제2 화소(PXL2)에 포함되는 제2 발광 소자들(LD2)이 별개로 발광할 수 있다.
실시예에 따라, 제1 및 제2 화소들(PXL1, PXL2)은, 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 또는, 제1 및 제2 화소들(PXL1, PXL2)은, 제3 전극(ET3)을 중심으로 실질적으로 대칭되는 구조를 가질 수 있다. 편의상, 이하에서는, 제1 및 제2 화소들(PXL1, PXL2) 중 임의의 하나를 "화소(PXL)"로, 화소(PXL)에 배치되는 적어도 하나의 제1 또는 제2 발광 소자(LD1 또는 LD2)를 "발광 소자(LD)"로 포괄적으로 지칭하여 설명하기로 한다.
일 실시예에서, 제1 및 제2 발광 소자들(LD1, LD2)은 서로 동일하거나 상이한 색상의 빛을 방출할 수 있다. 일 예로, 제1 및 제2 발광 소자들(LD1, LD2)은 모두 청색 광을 방출하는 청색 발광 다이오드들일 수 있다. 또는, 제1 및 제2 발광 소자들(LD1, LD2)은 적색 광, 녹색 광, 및 청색 광 중 하나를 방출할 수 있다. 다만, 이는 예시적인 것으로서, 제1 및 제2 발광 소자들(LD1, LD2)이 방출하는 광의 색상이 이에 한정되는 것은 아니다.
제3 전극(ET3)은 제1 및 제2 전극들(ET1, ET2)과 전기적으로 연결되지 않는다. 제3 전극(ET3)은 제1 및 제2 전극들(ET1, ET2)과 이격하여 배치될 수 있다. 실시예에 따라, 제3 전극(ET3)은 제1 화소(PXL1)의 비발광 영역의 일 측에 배치될 수 있다. 예를 들어, 제3 전극(ET3)은 제1 화소(PXL1)의 발광 영역(EMA)과 제2 화소(PXL)의 발광 영역(EMA) 사이의 비발광 영역에 배치될 수 있다.
또한, 제1 화소(PXL1)의 제1 및 제2 전극들(ET11, ET12, ET13, ET21, ET22, ET23)과 제2 화소(PXL2)의 제1 및 제2 전극들(ET14, ET15, ET16, ET24, ET25, ET26)은 제3 전극(ET3)을 중심으로 대칭되는 형상을 가질 수 있다.
실시예에 따라, 제1 및 제2 화소들(PXL1, PXL2)의 발광 소자들(LD)이 배치되는 밀도는 각각의 발광 영역(EMA)의 중앙으로부터 제3 전극(ET3)에 가까워질수록 증가할 수 있다. 예를 들어, 제1 발광 소자들(LD1)은 제1 화소(PXL1)의 발광 영역(EMA)의 우측에 집중될 수 있고, 제2 발광 소자들(LD2)은 제2 화소(PXL2)의 발광 영역(EMA)의 좌측에 집중될 수 있다.
일 실시예에서, 제3 전극(ET3)은 제1 및 제2 화소들(PXL1, PXL2)의 발광 영역(EMA)의 좌측 및 우측에 배치될 수 있다. 이 경우, 발광 소자들(LD)은 해당 화소(PXL)의 발광 영역(EMA)의 양 쪽 가장자리로 집중될 수 있다. 예를 들어, 발광 영역(EMA)의 중앙 부분의 발광 소자들(LD)의 밀도가 가장 낮고, 중앙으로부터 양 측면으로 갈수록 발광 소자들(LD)의 밀도가 증가할 수 있다.
도 11a 내지 도 11c는 도 10의 표시 장치의 II-II' 선에 대응하는 단면의 일 예들을 나타내는 단면도들이다.
편의상, 도 10에서는, 앞서 도 6 내지 도 8d에서 상세히 설명한 표시 소자층(DPL)과 화소 회로층(PCL)에 대해서는 일부 구성요소를 중심으로 그 구조를 개략적으로 도시하고, 이에 대한 상세한 설명은 생략하기로 한다. 또한, 도 11a 내지 도 11c는 서로 이웃하는 화소들(PXL1, PXL2)의 일부 발광 영역들과 비발광 영역을 보여준다.
도 4, 도 10, 도 11a 내지 도 11c를 참조하면, 표시 장치는, 제1 기판(SUB1) 상에 배치되는 제1 전극들(ET11 내지 ET16), 제2 전극들(ET21 내지 ET26), 제3 전극(ET3), 발광 소자들(LD1, LD2), 및 뱅크(BNK)를 포함할 수 있다.
일 실시예에서, 제1 기판(SUB1)은 도 4 등의 베이스 층(BSL)으로 구현될 수 있다.
제3 전극(ET3)은 제1 화소(PXL1)와 제2 화소(PXL2)의 경계를 구획하는 비발광 영역에 배치될 수 있다. 도 11a 내지 도 11c는 제1 및 제2 화소들(PXL1, PXL2)의 최외곽에 배치되는 제1 전극들(ET11, ET14) 및 제2 전극들(ET21, ET24)의 전극 쌍을 보여준다.
일 실시예에서, 서로 인접한 제1 및 제2 전극들(ET1, ET2) 각각의 사이에 발광 소자(LD)가 직접 연결될 수 있다. 예를 들어, 도 11a에 도시된 바와 같이, 제1 및 제2 전극들(ET11, ET14, ET21, ET24) 각각의 하부에 중첩하는 격벽이 존재하지 않는다. 제3 전극(ET3)은 제1 및 제2 전극(ET1, ET2)들과 동일한 공정으로 형성될 수 있다.
일 실시예에서, 도 11b에 도시된 바와 같이, 제1 및 제2 전극들(ET11, ET14, ET21, ET24) 각각의 하부에 제1 및 제2 격벽들(PW11, PW14, PW21, PW24)이 배치될 수 있다. 제1 및 제2 격벽들(PW11, PW14, PW21, PW24)이 배치된 영역에서 제1 및 제2 전극들(ET11, ET14, ET21, ET24)이 상부 방향으로 돌출될 수 있다. 이에 따라, 발광 소자들(LD)의 양측 단부들(또는 측면)에서 방출되는 광이 보다 표시 장치의 정면 방향을 향하도록 제어될 수 있다.
또한, 도 11c에 도시된 바와 같이, 제3 전극(ET3) 하부에 개별 패턴의 제3 격벽(PW3)이 더 배치될 수 있다. 예를 들어, 전극들(ET1, ET2, ET3) 및 격벽들(PW1, PW2, PW3)이 균일한 간격으로 형성됨으로써 기존의 제조 공정으로 플로팅 상태의 제3 전극(ET3)이 형성될 수 있다.
실시예에 따라, 비발광 영역에는 제3 전극(ET3)을 커버하는 뱅크(BNK)가 배치될 수 있다. 뱅크(BNK)는 화소(PXL)를 둘러싸도록 배치될 수 있다. 예를 들어, 뱅크(BNK)는 발광 영역(EMA)을 둘러싸도록 화소들(PXL) 사이에 형성되어, 각 화소(PXL)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다.
실시예에 따라, 뱅크(BNK)는, 제1 및 제2 격벽들(PW1, PW2)(및 제3 격벽(PW3))의 높이보다 높은 높이를 가지도록 형성될 수 있다. 이러한 뱅크(BNK)는, 각각의 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 상기 발광 소자들(LD)이 혼합된 용액이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
실시예에 따라, 뱅크(BNK)는 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크(BNK)는 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 일 예로, 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EMA)과 접하는 영역에서 상부로 갈수록 폭이 좁아지는 경사면을 가질 수 있다. 다른 실시예에서, 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EMA)과 접하는 영역에서 상부로 갈수록 폭이 좁아지는 곡면을 가질 수도 있다. 실시예에 따라, 뱅크(BNK)는 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있으며, 그 형상은 다양하게 변경될 수 있다.
또한, 뱅크(BNK)는, 각각의 발광 영역(EMA)에서 방출되는 빛이 인접한 발광 영역(EMA)으로 유입되어 광 간섭을 발생시키는 것을 차단하도록 형성될 수 있다. 이를 위해, 뱅크(BNK)는, 각 화소(PXL)의 발광 소자들(LD)에서 방출된 빛이 상기 뱅크(BNK)를 투과하는 것을 차단하도록 형성될 수 있다.
예를 들어, 뱅크(BNK)는, 제1 및 제2 발광 소자들(LD1, LD2)이 방출하는 색상 및/또는 파장의 빛을 차단하는 컬러 필터 물질을 포함한 컬러 뱅크로 구성될 수 있다. 실시예에 따라, 상기 컬러 뱅크는, 제1 및 제2 발광 소자들(LD1, LD2)이 방출하는 빛의 색상과 상이한 색상의 컬러 안료(또는, 컬러 염료)를 포함할 수 있다. 일 예로, 뱅크(BNK)는 제1 및 제2 발광 소자들(LD1, LD2)이 방출하는 색상 및/또는 파장의 빛을 차단하는 컬러 필터 물질을 포함한 적어도 한 층의 컬러 뱅크층을 포함할 수 있다. 이에 따라, 뱅크(BNK)는, 제1 및 제2 발광 소자들(LD1, LD2)에서 방출된 빛이 인접한 발광 영역(EMA)으로 새어나가는 것을 방지하는 차광막으로 기능할 수 있다.
일 실시예에서, 발광 소자들(LD)은 서로 동일한 색상의 빛을 방출할 수 있다. 일 예로, 발광 소자들(LD)은 모두 청색의 빛을 방출하는 청색 발광 소자들일 수 있다. 이 경우, 뱅크(BNK)는 청색 파장 대역의 빛은 차단하고, 다른 파장 대역의 빛, 일 예로, 청색과 상이한 소정 색상 및 파장 대역의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다.
예를 들어, 뱅크(BNK)는 가시광선 영역 중 청색의 파장 대역으로부터 비교적 멀리 떨어진 파장 대역의 빛, 일 예로, 적색의 빛을 선택적으로 투과시키는 적색 계열의 컬러 필터 물질을 포함할 수 있다. 다만, 뱅크(BNK)의 구성 물질이 이에 한정되지는 않는다.
예를 들어, 발광 소자들(LD)은 모두 청색의 빛을 방출하고, 뱅크(BNK)는 황색 계열의 컬러 필터 물질을 포함할 수도 있다. 또는, 뱅크(BNK)는 적어도 두 가지 색상의 컬러 필터 물질을 포함할 수도 있다. 일 예로, 뱅크(BNK)는 적색 컬러 안료와 황색 컬러 안료를 복합적으로 포함하는 주황색의 컬러 뱅크로 구성될 수도 있다.
이와 같이, 각 화소(PXL)의 발광 소자들(LD)이 방출하는 색상의 빛을 차단하는 컬러 필터 물질을 포함하도록 뱅크(BNK)를 구성하게 되면, 카본 블랙 등의 블랙 매트릭스 물질을 이용하지 않고 뱅크(BNK)를 형성하면서도, 인접한 화소(PXL)들의 사이에서 빛샘이 발생하는 것을 효과적으로 방지할 수 있다.
한편, 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 뱅크(BNK) 등이 배치된 제1 기판(SUB1) 상에는 제4 절연막(미도시)이 배치될 수 있다. 일 예로, 제4 절연막은, 표시 영역(DA)에 전면적으로 형성되어, 제1 및 제2 전극들(ET1, ET2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CE1, CE2) 및 뱅크(BNK) 등이 배치된 제1 기판(SUB1, 또는 도 4의 베이스 층(BSL))의 상면을 커버할 수 있다. 실시예에 따라, 제4 절연막(INS4)은 표시 소자층(DPL)의 각 구성 요소들을 보호하기 위한 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있으며, 이외에도 다양한 기능막 등을 포함할 수 있다.
도 12는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 단면도로서, 일 예로 도 10의 표시 장치의 II-II' 선에 대응하는 단면의 일 예를 나타내는 단면도이다.
실시예에 따라, 도 12에서는 상하부 패널이 합착된 상태의 표시 패널(PNL)에서, 일부 화소들(PXL)이 배치되는 일부 영역을 도시하기로 한다. 편의상, 도 12에서는, 앞서 도 6 내지 도 8d 및 도 11a 내지 도 11c에서 상세히 설명한 하부 패널에 대해서는 일부 구성요소를 중심으로 그 구조를 개략적으로 도시하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4 및 도 12를 참조하면, 표시 장치는, 제1 및 제2 화소들(PXL1, PXL2)이 배치된 제1 기판(SUB1)의 일면 상에 위치되는 제2 기판(SUB2)과, 각각 제1 및 제2 화소들(PXL1, PXL2)과 마주하도록 제2 기판(SUB2)의 일면 상에 배치되는 광 변환 패턴층(LCP)을 포함할 수 있다.
실시예에 따라, 제2 기판(SUB2)은, 적어도 화소들(PXL)이 배치된 표시 영역(DA)을 커버하도록 상기 제1 기판(SUB1) 상에 배치될 수 있다. 이러한 제2 기판(SUB2)은, 표시 패널(PNL)의 상부 기판(일 예로, 봉지 기판 또는 박막 봉지층) 및/또는 윈도우 부재를 구성할 수 있다.
실시예에 따라, 제2 기판(SUB2)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 또한, 제2 기판(SUB2)은 제1 기판(SUB1)과 동일한 물질로 구성되거나, 또는 상기 제1 기판(SUB1)과 상이한 물질로 구성될 수 있다.
실시예에 따라, 광 변환 패턴층(LCP)은, 제1 화소(PXL1)와 마주하도록 배치되는 제1 광 변환 패턴층(LCP1) 및 제2 화소(PXL2)와 마주하도록 배치되는 제2 광 변환 패턴층(LCP2)을 포함할 수 있다. 실시예에 따라, 제1 및 제2 광 변환 패턴층들(LCP1, LCP2) 중 적어도 일부는, 소정 색상에 대응하는 컬러 변환층(CCL) 및/또는 컬러 필터(CF)를 포함할 수 있다.
예를 들어, 제1 광 변환 패턴층(LCP1)은, 제1 색상에 대응하는 제1 색 변환 입자들을 포함하는 제1 컬러 변환층(CCL1)과, 상기 제1 색상의 빛을 선택적으로 투과시키는 제1 컬러 필터(CF1)를 포함할 수 있다. 유사하게, 제2 광 변환 패턴층(LCP2)은, 제2 색상에 대응하는 제2 색 변환 입자들을 포함하는 제2 컬러 변환층(CCL2)과, 상기 제2 색상의 빛을 선택적으로 투과시키는 제2 컬러 필터(CF2)를 포함할 수 있다.
본 발명의 일 실시예에서, 제1 및 제2 발광 소자들(LD1, LD2)은 모두 동일한 색상의 빛을 방출할 수 있다. 그리고, 제1 및 제2 화소들(PXL1, PXL2) 중 적어도 일부의 상부에는 컬러 변환층(CCL)이 배치될 수 있다. 일 예로, 제1 및 제2 서브 화소들(SPX1, SPX2)의 상부에는, 각각 제1 및 제2 컬러 변환층들(CCL1, CCL2)이 배치될 수 있다. 한편, 도시되지는 않았으나, 서로 인접한 3개 이상의 화소들에 각각 대응하는 서로 다른 색의 컬러 변환층들이 배치될 수도 있다. 이에 의해, 본 발명의 실시예에 의한 표시 장치는 풀-컬러의 영상을 표시할 수 있다.
실시예에 따라, 제1 컬러 변환층(CCL1)은 제1 발광 소자들(LD1)에서 방출되는 색상의 빛을 제1 색상의 빛으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 일 예로, 제1 발광 소자들(LD1)이 청색의 빛을 방출하는 청색 발광 소자들이고 제1 화소(PXL1)가 적색 서브 화소인 경우, 제1 컬러 변환층(CCL1)은, 제1 발광 소자들(LD1)에서 방출되는 청색의 빛을 적색의 빛으로 변환하는 제1 퀀텀 닷(QD1)을 포함할 수 있다. 일 예로, 제1 컬러 변환층(CCL1)은 투명한 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷(QD1)을 포함할 수 있다. 제1 퀀텀 닷(QD1)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 620nm 내지 780nm 파장의 적색 광을 방출할 수 있다. 한편, 제1 화소(PXL1)가 다른 색상의 서브 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 제1 화소(PXL1)의 색상에 대응하는 퀀텀 닷을 포함할 수 있다.
실시예에 따라, 제1 컬러 필터(CF1)는, 제1 컬러 변환층(CCL1)과 제2 기판(SUB2)의 사이에 배치되며, 제1 컬러 변환층(CCL1)에서 변환된 제1 색상의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 컬러 변환층(CCL1)이 제1 퀀텀 닷(QD1)을 포함할 경우, 제1 컬러 필터(CF1)는, 적색의 광을 선택적으로 투과시키는 적색 컬러 필터일 수 있다.
실시예에 따라, 제2 컬러 변환층(CCL2)은 제2 발광 소자들(LD2)에서 방출되는 색상의 빛을 제2 색상의 빛으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 일 예로, 제2 발광 소자들(LD2)이 청색의 빛을 방출하는 청색 발광 소자들이고 제2 화소(PXL2)가 녹색 서브 화소인 경우, 제2 컬러 변환층(CCL2)은, 제2 발광 소자들(LD2)에서 방출되는 청색의 빛을 녹색의 빛으로 변환하는 제2 퀀텀 닷(QD2)을 포함할 수 있다. 한편, 제2 화소(PXL2)가 다른 색상의 서브 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 제2 화소(PXL2)의 색상에 대응하는 퀀텀 닷을 포함할 수 있다.
한편, 제1 및 제2 퀀텀 닷은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 이에 한정되지는 않는다. 즉, 제1 및 제2 퀀텀 닷의 형태는 다양하게 변경될 수 있다.
실시예에 따라, 제2 컬러 필터(CF2)는, 제2 컬러 변환층(CCL2)과 제2 기판(SUB2)의 사이에 배치되며, 제2 컬러 변환층(CCL2)에서 변환된 제2 색상의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제2 컬러 변환층(CCL2)이 녹색 퀀텀 닷(QDg)을 포함할 경우, 제2 컬러 필터(CF2)는, 녹색의 광을 선택적으로 투과시키는 녹색 컬러 필터일 수 있다.
실시예에 따라, 화소(PXL) 중 적어도 하나에는 컬러 변환층을 대체하여 화소(PXL)와 컬러 필터(CF) 사이에 광 산란층이 배치될 수 있다.
실시예에 따라, 발광 소자들(LD)이 청색의 빛을 방출하는 청색 발광 소자들이고 화소(PXL)가 청색 화소인 경우, 광 산란층은 발광 소자들(LD)로부터 방출되는 빛을 효율적으로 이용하기 위하여 선택적으로 구비될 수 있다. 이러한 광 산란층은 적어도 한 종류의 광 산란 입자들을 포함할 수 있다. 일 예로, 광 산란층은 TiO 2나 실리카(Silica) 등의 광 산란 입자들(SCT)을 포함할 수 있다. 예를 들어, 광 산란층은 투명한 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들(SCT)을 포함할 수 있다. 본 발명에서, 광 산란 입자들(SCT)의 구성 물질이 특별히 한정되지는 않으며, 광 산란층은 현재 공지된 다양한 물질로 구성될 수 있다.
한편, 실시예에 따라, 컬러 필터들(CF)의 사이에는 블랙 매트릭스(BM)가 배치될 수 있다. 일 예로, 블랙 매트릭스(BM)는, 제1 기판(SUB1) 상의 뱅크(BNK)와 중첩되도록, 제2 기판(SUB2) 상에 배치될 수 있다. 블랙 매트릭스(BM)는 비발광 영역(NEMA)에 대응할 수 있다.
상술한 실시예에 의하면, 단일 색상의 발광 소자들(LD)을 이용하여 각각의 화소(PXL) 및 이를 구비한 표시 장치를 용이하게 제조하면서도, 적어도 일부의 화소들(PXL) 상에 컬러 변환층(CCL)을 배치함으로써 풀-컬러의 화소(PXL) 및 이를 구비한 표시 장치를 제조할 수 있다.
도 13은 본 발명의 일 실시예에 의한 표시 장치에 포함되는 화소의 실시예를 나타내는 도면이다.
실시예에 따라, 도 13은 도 10의 실시예에 의한 화소(PXL) 또는 발광 장치의 변경 실시예를 나타내는 것으로서, 앞서 설명한 실시예와 동일 또는 유사한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다. 도 13의 화소(PXL)는 제3 전극의 배치, 화소(PXL)를 구획하는 발광 영역(EMA)의 위치를 제외하면, 도 10의 화소(PXL)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 13을 참조하면, 플로팅 상태의 제3 전극들(ET31, ET32)은 각각 화소(PXL)의 발광 영역(EMA) 내에 배치될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 12개씩의 제1 전극들(ET1) 및 제2 전극들(ET2)을 포함할 수 있다. 제3 전극들(ET31, ET32) 각각의 제1 및 제2 전극들(ET1, ET2)의 중앙에 배치될 수 있다. 예를 들어, 제3 전극들(ET31, ET32) 각각을 중심으로 각각의 화소(PXL) 내에서 제1 및 제2 전극들(ET1, ET2)은 실질적으로 대칭하여 배치될 수 있다.
일 예로, 제1 화소(PXL1)에는 제3 전극(ET31)의 양 측에 각각 대향하여 제2 전극들(ET2)의 일부들이 배치되고, 제2 화소(PXL2)에는 제3 전극(ET32)의 양 측에 각각 인접하여 제1 전극들(ET1)의 일부들이 배치될 수 있다.
전계를 형성하지 않는 제3 전극들(ET31, ET32)에 인접한 발광 소자들(LD)은, 발광 소자들(LD)의 정렬을 위한 상기 제1 정렬 전압 및 제2 정렬 전압을 인가하는 공정에서 제3 전극들(ET31, ET32) 주변의 다른 전극들로 이동 및 정렬될 수 있다. 또한, 제3 전극들(ET31, ET32)의 양측에 동일한 정렬 전압이 인가되는 전극들이 배치됨에 따라, 발광 소자들(LD)의 배열은 제3 전극들(ET31, ET32)에 인접한 제1 및 제2 전극들(ET1, ET2)의 전극 쌍으로 집중될 수 있다. 이에 따라, 화소들(PXL) 각각의 중앙 영역으로 발광 소자들(LD)의 배치 및 발광이 집중될 수 있다.
도 14는 본 발명의 일 실시예에 의한 표시 장치에 포함되는 화소의 실시예를 나타내는 도면이다.
실시예에 따라, 도 14는 도 10 및 도 13의 실시예에 의한 화소(PXL) 또는 발광 장치의 변경 실시예를 나타내는 것으로서, 앞서 설명한 실시예와 동일 또는 유사한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 14를 참조하면, 플로팅 상태의 제3 전극(ET3)은 각각 화소(PXL)의 발광 영역(EMA) 내에 배치될 수 있다. 또한, 발광 영역(EMA) 내에서 제3 전극(ET3) 양측에 배치되는 제1 및 제2 전극들(ET1, ET2) 각각의 개수는 서로 다를 수 있다.
예를 들어, 도 14에 도시된 바와 같이, 발광 영역 내에서, 제3 전극(ET3)의 제1 측(예를 들어, 좌측)에는 6개의 전극들이 배치되고, 제3 전극(ET3)의 제2 측(예를 들어, 우측)에는 3개의 전극들이 배치될 수 있다. 다만, 이는 예시적인 것으로서, 제3 전극(ET3)의 위치 및 발광 영역(EMA)에 배치되는 제1 및 제2 전극들(ET1, ET2)의 개수가 이에 한정되는 것은 아니다. 또한, 발광 영역(EMA)에는 적어도 두 개의 제3 전극(ET3)이 배치될 수도 있다.
제3 전극(ET3) 양 측의 전극 쌍들에 가장 많은 발광 소자들(LD)이 집중될 수 있다. 도 14a 도시된 바와 같이, 발광 영역(EMA)의 중앙으로 발광 소자들(LD)을 집중시키기 위해, 제3 전극(ET3)은 발광 영역(EMA)의 중앙으로부터 벗어난 위치에 배치될 수도 있다.
상술한 바와 같이, 제3 전극(ET3)의 배치 위치를 제어함에 따라 화소(PXL)의 발광 영역 내의 발광 소자들(LD)이 집중적으로 배치되는 부분이 용이하게 제어될 수 있다. 따라서, 화소(PXL)의 평면 형상 및 사이즈의 설계 변경이 용이할 수 있다. 또한, 단위 면적 당 발광되는 광량 및 휘도가 증가됨으로써 화소(PXL)의 사이즈가 감소될 수 있고, 고해상도 구현이 용이해질 수 있다.
도 15 및 도 16은 본 발명의 일 실시예 의한 발광 장치에 포함되는 제1 내지 제3 전극들의 일 예들을 나타내는 평면도들이다.
실시예에 따라, 도 15 및 도 16은 도 6 및 도 7 등의 실시예에 의한 화소(PXL) 또는 발광 장치의 변경 실시예를 나타내는 것으로서, 앞서 설명한 실시예와 동일 또는 유사한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 15 및 도 16을 참조하면, 서로 교번하여 배열되는 제1 및 제2 전극들(ET1, ET2) 사이의 소정의 위치에 제3 전극(ET3)이 배치될 수 있다.
일 실시예에서, 도 15 에 도시된 바와 같이, 제2 전극들(ET2) 중 하나(예를 들어, ET21)가 제3 전극(ET3)의 제1 측과 대향하여 배치될 수 있고, 제1 전극들(ET1) 중 하나(예를 들어, ET12)가 제3 전극(ET3)의 제2 측과 대향하여 배치될 수 있다. 전계를 형성하지 않는 제3 전극(ET3) 상에는 유효 발광 소자들이 배치 및 정렬되지 않는다. 또한, 제3 전극(ET3)의 양 측에 위치하는 전극 쌍들에 발광 소자들이 집중될 수 있다.
이와 같이, 전극 패턴을 형성하는 공정에 따라 제3 전극(ET3)의 양 측에 서로 다른 정렬 전압이 인가되는 서로 다른 전극들(예를 들어, ET21 및 ET12)이 배치될 수 있다. 따라서, 제1 내지 제3 전극들(ET1, ET2, ET3)의 패터닝 공정에 구애되지 않고, 화소(PXL)의 발광 영역(EMA)의 설계 변경이 용이할 수 있다.
도 16에 도시된 바와 같이, 제3 전극(ET3)은 제1 방향으로 이격되어 연속적으로 배치되는 복수의 도전 패턴들(CP1, CP2, CP2)을 포함할 수 있다. 제3 전극(ET3)에 대향하는 제2 전극들(ET21, ET22) 사이에 전계가 형성되지 않는 부분이 증가함에 따라, 제3 전극(ET3) 양 측의 전극 쌍들에 정렬되는 발광 소자들의 개수가 더욱 증가할 수 있다. 이에 따라, 더욱 좁은 영역에서의 발광 소자들의 밀집도가 증가되고, 단위 면적 당 휘도가 증가될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 발광 장치 및 이를 포함하는 표시 장치는, 플로팅 상태의 제3 전극(ET3)의 배치 위치를 제어함에 따라 발광 영역 내의 발광 소자들(LD)이 집중적으로 배치되는 부분이 용이하게 제어될 수 있다. 따라서, 화소(PXL)의 평면 형상 및 사이즈의 설계 변경이 용이할 수 있다.
또한, 단위 면적 당 발광되는 광량 및 휘도가 증가됨으로써 화소(PXL)의 사이즈가 감소될 수 있고, 고해상도 구현이 용이해질 수 있다.
본 발명은 본 발명의 실시예가 반드시 표시 장치에만 국한되지는 않으며, 이는 광원을 필요로 하는 다른 종류의 장치에도 폭 넓게 적용될 수 있을 것이다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 제1 방향으로 이격하여 배치되는 복수의 제1 전극들 및 복수의 제2 전극들;
    상기 제1 및 제2 전극들 중 서로 인접한 제1 전극과 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들; 및
    상기 제1 전극들 및 상기 제2 전극들에 이격하여 기 설정된 위치에 배치되는 제3 전극을 포함하고,
    상기 제3 전극은 상기 제1 전극들 및 상기 제2 전극들과 전기적으로 연결되지 않는 발광 장치.
  2. 제 1 항에 있어서, 상기 제3 전극은 섬 형상의 전극인 발광 장치.
  3. 제 1 항에 있어서, 서로 인접한 상기 제1 전극들 및 상기 제2 전극들 각각은 전극 쌍을 이루고,
    상기 제3 전극에 가장 인접한 제1 전극 쌍에 배치되는 발광 소자들의 개수가 상기 제3 전극으로부터 상기 제1 전극 쌍보다 멀리 위치하는 제2 전극 쌍에 배치되는 발광 소자들의 개수보다 많은 발광 장치.
  4. 제 1 항에 있어서, 상기 제3 전극으로부터 상기 제1 방향으로 멀어질수록 상기 발광 소자들의 밀도가 감소하는 발광 장치.
  5. 제 1 항에 있어서, 상기 제1 전극들 중 하나가 상기 제3 전극의 제1 측과 대향하여 배치되고,
    상기 제1 전극들 중 다른 하나가 상기 제3 전극의 상기 제1 측의 반대측인 제2 측과 대향하여 배치되는 발광 장치.
  6. 제 1 항에 있어서, 상기 제2 전극들 중 하나가 상기 제3 전극의 제1 측과 대향하여 배치되고,
    상기 제2 전극들 중 다른 하나가 상기 제3 전극의 상기 제1 측의 반대측인 제2 측과 대향하여 배치되는 발광 장치.
  7. 제 1 항에 있어서, 상기 제3 전극의 상기 제1 방향으로의 폭은 상기 제1 및 제2 전극들의 폭들보다 큰 것을 특징으로 하는 발광 장치.
  8. 제 1 항에 있어서, 상기 제3 전극은 상기 제1 방향으로 이격되어 연속적으로 배치되는 복수의 도전 패턴들을 포함하는 것을 특징으로 하는 발광 장치.
  9. 제 1 항에 있어서, 상기 제1 내지 제3 전극들은 동일한 도전 물질로 형성되고, 동일한 절연층 상에 배치되는 것을 특징으로 하는 발광 장치.
  10. 표시 영역에 배치되며, 발광 영역을 포함하는 제1 화소를 구비하고,
    상기 제1 화소는,
    상기 발광 영역에 제1 방향으로 서로 이격하여 배치되는 복수의 제1 전극들 및 복수의 제2 전극들;
    상기 제1 및 제2 전극들 중 서로 인접한 제1 전극과 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들;
    상기 제1 전극들에 연결된 제1 연결 전극;
    상기 제2 전극들에 연결된 제2 연결 전극; 및
    상기 제1 전극들 및 상기 제2 전극들과 전기적으로 연결되지 않고, 상기 제1 전극들 및 상기 제2 전극들과 이격하여 배치되는 제3 전극을 포함하는 표시 장치.
  11. 제 10 항에 있어서, 상기 제3 전극은 섬 형상의 전극인 표시 장치.
  12. 제 10 항에 있어서, 서로 인접한 상기 제1 전극들 및 상기 제2 전극들 각각은 전극 쌍을 이루고,
    상기 제3 전극에 가장 인접한 제1 전극 쌍에 배치되는 발광 소자들의 개수가 상기 제3 전극으로부터 상기 제1 전극 쌍보다 멀리 위치하는 제2 전극 쌍에 배치되는 발광 소자들의 개수보다 많은 표시 장치.
  13. 제 10 항에 있어서, 상기 제3 전극으로부터 상기 제1 방향으로 멀어질수록 상기 발광 소자들의 밀도가 감소하는 표시 장치.
  14. 제 13 항에 있어서, 상기 제3 전극은 상기 발광 영역 내에 배치되고,
    상기 제1 및 제2 전극들은 상기 제3 전극을 중심으로 대칭을 이루는 형상으로 배치된 표시 장치.
  15. 제 13 항에 있어서, 상기 제3 전극은 상기 발광 영역 내에 배치되고,
    상기 제3 전극의 일 측에 위치하는 상기 제1 및 제2 전극들의 일부의 개수와 상기 제3 전극의 타 측에 위치하는 상기 제1 및 제2 전극들의 나머지 일부의 개수가 다른 표시 장치.
  16. 제 10 항에 있어서, 상기 제3 전극은 상기 제1 화소의 상기 발광 영역을 둘러싸는 비발광 영역의 일 측에 배치되는 표시 장치.
  17. 제 16 항에 있어서,
    상기 비발광 영역 상기 제1 화소를 둘러싸도록 배치되며, 상기 제3 전극 상에 배치되는 뱅크를 더 포함하는 표시 장치.
  18. 제 16 항에 있어서,
    상기 제1 화소와 동일한 구조를 가지면서 상기 제3 전극에 인접하여 배치된 제2 화소를 더 구비하며,
    상기 제1 및 제2 화소들의 제1 연결 전극들은, 상기 제1 및 제2 화소들의 사이에서 서로 분리되고,
    상기 제1 및 제2 화소들의 제2 연결 전극들은 서로 일체로 연결된 표시 장치.
  19. 제 18 항에 있어서, 상기 제1 및 제2 화소들의 발광 소자들이 배치되는 밀도는 각각 상기 발광 영역의 중앙으로부터 상기 제3 전극에 가까워질수록 증가하는 것을 특징으로 하는 표시 장치.
  20. 제 10 항에 있어서, 상기 제1 내지 제3 전극들은 동일한 도전 물질로 형성되고, 동일한 절연층 상에 배치되는 것을 특징으로 하는 표시 장치.
PCT/KR2019/008732 2019-01-15 2019-07-15 발광 장치 및 이를 포함하는 표시 장치 WO2020149475A1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201980089124.2A CN113330571A (zh) 2019-01-15 2019-07-15 发光器件及包括发光器件的显示装置
US17/423,017 US11967607B2 (en) 2019-01-15 2019-07-15 Light-emitting device and display device comprising same
EP19910640.2A EP3913678A4 (en) 2019-01-15 2019-07-15 ELECTROLUMINESCENT DEVICE AND DISPLAY DEVICE COMPRISING IT

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190005455A KR20200088962A (ko) 2019-01-15 2019-01-15 발광 장치 및 이를 포함하는 표시 장치
KR10-2019-0005455 2019-01-15

Publications (1)

Publication Number Publication Date
WO2020149475A1 true WO2020149475A1 (ko) 2020-07-23

Family

ID=71613653

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2019/008732 WO2020149475A1 (ko) 2019-01-15 2019-07-15 발광 장치 및 이를 포함하는 표시 장치

Country Status (5)

Country Link
US (1) US11967607B2 (ko)
EP (1) EP3913678A4 (ko)
KR (1) KR20200088962A (ko)
CN (1) CN113330571A (ko)
WO (1) WO2020149475A1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113571620A (zh) * 2021-06-30 2021-10-29 上海天马微电子有限公司 显示面板及显示装置
CN113725251A (zh) * 2021-08-30 2021-11-30 上海天马微电子有限公司 驱动基板和显示面板
EP3968374A1 (en) * 2020-09-09 2022-03-16 Samsung Display Co., Ltd. Display device
EP4016623A1 (en) * 2020-12-16 2022-06-22 Samsung Display Co., Ltd. Display device with floating electrodes
US20220392922A1 (en) * 2021-06-03 2022-12-08 Samsung Display Co., Ltd. Display device and method of fabricating the same

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102604659B1 (ko) * 2018-07-13 2023-11-21 삼성디스플레이 주식회사 발광 장치 및 이의 제조 방법
KR102715637B1 (ko) 2019-01-15 2024-10-14 삼성디스플레이 주식회사 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
KR20200088961A (ko) 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치, 이를 포함하는 표시 장치
KR20210065239A (ko) * 2019-11-26 2021-06-04 삼성디스플레이 주식회사 표시 장치
KR20210132782A (ko) * 2020-04-27 2021-11-05 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20220019198A (ko) * 2020-08-07 2022-02-16 삼성디스플레이 주식회사 표시 장치
KR20220019195A (ko) * 2020-08-07 2022-02-16 삼성디스플레이 주식회사 표시 장치
KR20220021949A (ko) 2020-08-13 2022-02-23 삼성디스플레이 주식회사 표시 장치
KR20220037553A (ko) * 2020-09-17 2022-03-25 삼성디스플레이 주식회사 표시 장치
KR20220039914A (ko) 2020-09-21 2022-03-30 삼성디스플레이 주식회사 표시 장치
KR20220078798A (ko) * 2020-12-03 2022-06-13 삼성디스플레이 주식회사 화소 및 이를 포함한 표시 장치
KR20220080814A (ko) * 2020-12-07 2022-06-15 삼성디스플레이 주식회사 화소 및 이를 포함한 표시 장치
KR20220083935A (ko) * 2020-12-11 2022-06-21 삼성디스플레이 주식회사 표시 장치
KR20220113602A (ko) 2021-02-05 2022-08-16 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20220118571A (ko) * 2021-02-18 2022-08-26 삼성디스플레이 주식회사 표시 장치
KR20220120784A (ko) * 2021-02-23 2022-08-31 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20220145992A (ko) * 2021-04-22 2022-11-01 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20220147187A (ko) * 2021-04-26 2022-11-03 삼성디스플레이 주식회사 표시 장치
KR20220148351A (ko) * 2021-04-28 2022-11-07 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20230110391A (ko) * 2022-01-14 2023-07-24 삼성디스플레이 주식회사 표시 장치
KR20240020311A (ko) * 2022-08-03 2024-02-15 삼성디스플레이 주식회사 도전성 소자, 표시 장치, 및 표시 장치의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110058126A1 (en) * 2008-02-14 2011-03-10 Yasunobu Okada Semiconductor element, method of manufacturing fine structure arranging substrate, and display element
JP2011086865A (ja) * 2009-10-19 2011-04-28 Sharp Corp 発光装置、バックライト、照明装置および表示装置
JP2011086758A (ja) * 2009-10-15 2011-04-28 Sharp Corp 発光装置およびその製造方法
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
KR20180071465A (ko) * 2016-12-19 2018-06-28 삼성디스플레이 주식회사 발광장치 및 그의 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4381428B2 (ja) * 2007-04-10 2009-12-09 シャープ株式会社 微細構造体の配列方法及び微細構造体を配列した基板、並びに集積回路装置及び表示素子
KR100955319B1 (ko) 2008-05-23 2010-04-29 고려대학교 산학협력단 발광다이오드 제조방법 및 이에 의해 제조되는발광다이오드
KR20110041401A (ko) * 2009-10-15 2011-04-21 샤프 가부시키가이샤 발광 장치 및 그 제조 방법
US8872214B2 (en) 2009-10-19 2014-10-28 Sharp Kabushiki Kaisha Rod-like light-emitting device, method of manufacturing rod-like light-emitting device, backlight, illuminating device, and display device
US9329433B2 (en) * 2010-03-12 2016-05-03 Sharp Kabushiki Kaisha Light-emitting device manufacturing method, light-emitting device, lighting device, backlight, liquid-crystal panel, display device, display device manufacturing method, display device drive method and liquid-crystal display device
KR102587215B1 (ko) 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR20200088961A (ko) 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치, 이를 포함하는 표시 장치
KR102715637B1 (ko) 2019-01-15 2024-10-14 삼성디스플레이 주식회사 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
KR102704785B1 (ko) 2019-01-15 2024-09-10 삼성디스플레이 주식회사 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110058126A1 (en) * 2008-02-14 2011-03-10 Yasunobu Okada Semiconductor element, method of manufacturing fine structure arranging substrate, and display element
JP2011086758A (ja) * 2009-10-15 2011-04-28 Sharp Corp 発光装置およびその製造方法
JP2011086865A (ja) * 2009-10-19 2011-04-28 Sharp Corp 発光装置、バックライト、照明装置および表示装置
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
KR20180071465A (ko) * 2016-12-19 2018-06-28 삼성디스플레이 주식회사 발광장치 및 그의 제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3913678A4 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3968374A1 (en) * 2020-09-09 2022-03-16 Samsung Display Co., Ltd. Display device
EP4016623A1 (en) * 2020-12-16 2022-06-22 Samsung Display Co., Ltd. Display device with floating electrodes
US11908849B2 (en) 2020-12-16 2024-02-20 Samsung Display Co., Ltd. Display device
US20220392922A1 (en) * 2021-06-03 2022-12-08 Samsung Display Co., Ltd. Display device and method of fabricating the same
CN113571620A (zh) * 2021-06-30 2021-10-29 上海天马微电子有限公司 显示面板及显示装置
CN113571620B (zh) * 2021-06-30 2023-08-04 上海天马微电子有限公司 显示面板及显示装置
CN113725251A (zh) * 2021-08-30 2021-11-30 上海天马微电子有限公司 驱动基板和显示面板
CN113725251B (zh) * 2021-08-30 2024-04-09 上海天马微电子有限公司 驱动基板和显示面板

Also Published As

Publication number Publication date
US11967607B2 (en) 2024-04-23
EP3913678A4 (en) 2022-12-14
US20220077228A1 (en) 2022-03-10
CN113330571A (zh) 2021-08-31
KR20200088962A (ko) 2020-07-24
EP3913678A1 (en) 2021-11-24

Similar Documents

Publication Publication Date Title
WO2020149475A1 (ko) 발광 장치 및 이를 포함하는 표시 장치
WO2020116732A1 (ko) 표시 장치 및 이의 제조 방법
WO2020145461A1 (ko) 표시 장치 및 그의 제조 방법
WO2020059990A1 (ko) 표시 장치 및 그의 제조 방법
WO2020145462A1 (ko) 표시 장치 및 이의 제조 방법
WO2020059989A1 (ko) 표시 장치 및 그의 제조 방법
WO2020166774A1 (ko) 화소 및 이를 구비한 표시 장치
WO2020130249A1 (ko) 표시 장치 및 그의 제조 방법
WO2020111413A1 (ko) 표시 장치
WO2020122337A1 (ko) 표시 장치 및 그의 제조 방법
WO2020075935A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020013407A1 (ko) 발광 장치 및 이를 구비한 표시 장치
WO2020213832A1 (ko) 표시 장치 및 그의 제조 방법
WO2020149471A1 (ko) 표시 장치
WO2021045605A1 (ko) 표시 장치 및 그의 제조 방법
WO2022108157A1 (ko) 표시 장치
WO2020149477A1 (ko) 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
WO2020171323A1 (ko) 표시 장치 및 이의 제조 방법
WO2020218713A1 (ko) 표시 장치 및 그의 제조 방법
WO2020075936A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020226276A1 (ko) 화소 및 이를 구비한 표시 장치
WO2020256265A1 (ko) 표시 장치 및 그의 제조 방법
WO2022050771A1 (ko) 표시 장치
WO2020175783A1 (ko) 표시 장치
WO2022035163A1 (ko) 화소 및 이를 구비한 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19910640

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2019910640

Country of ref document: EP

Effective date: 20210816