WO2018116706A1 - 静電容量検出装置及び入力装置 - Google Patents

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Abstract

静電容量検出装置２は、検出電極Ｅｓに近接して配置されたシールド電極Ｅａに供給される第１交流電圧Ｖ１を出力する第１電圧出力回路２１と、周波数と位相が第１交流電圧Ｖ１に等しく、かつ、振幅が第１交流電圧Ｖ１より小さい第２交流電圧Ｖ２を出力する第２電圧出力回路２２と、検出電極Ｅｓの電圧と第２交流電圧Ｖ２との電圧差が小さくなるように検出電極Ｅｓへ駆動電流Ｉｓを出力するとともに、駆動電流Ｉｓに応じた検出信号Ｖｏを出力する電流出力回路２３とを有する。第２電圧出力回路２２は、検出電極Ｅｓに近接する対象物６が存在しない状態における駆動電流Ｉｓがゼロになるように振幅が調整された第２交流電圧Ｖ２を出力する。

Description

静電容量検出装置及び入力装置
　本発明は、対象物と電極との間の静電容量を検出する静電容量検出装置、及び、タッチパッドなどの静電容量型の入力装置に関するものである。
　指などの対象物の近接を静電容量に基づいて検出するタッチセンサやタッチパッドなどの入力装置が知られている。入力装置に用いられる静電容量の検出方式には、一般に、相互容量式と自己容量式がある。相互容量式では、交差して配置された２つの電極間の静電容量が検出され、自己容量式では、グランドに対する検出電極の静電容量が検出される。
　自己容量式は、相互容量式に比べて静電容量の検出感度が高いという利点を有する。しかしながら、グランドと検出電極の間に容量の大きな寄生キャパシタが存在すると、検出結果の信号に寄生キャパシタの成分が大きな割合を占めるようになり、検出対象の容量成分のダイナミックレンジが小さくなるため、検出感度が低下する。また、寄生キャパシタの容量変動がノイズとなり、静電容量の検出精度が低下する。
　従来、このような寄生キャパシタの影響を軽減するため、検出電極と同電位に駆動されたシールド電極（アクティブシールドとも呼ばれる）が検出電極の周囲に配置されている（例えば、下記の特許文献１を参照）。アクティブシールドを設けることにより、検出電極が周囲の導体と静電結合を生じ難くなるため、寄生キャパシタの容量が減少する。また、アクティブシールドが検出電極と同電位であるため、アクティブシールドと検出電極との間の静電容量は検出結果に影響を与えない。
特開２００１－９４４０８号公報 特開２０１１－２４７６１０号公報 国際公開第２０１６／０５９９６７号
　アクティブシールドによって寄生キャパシタの容量は減少するものの、全てを無くすことはできない。そのため、より高い検出感度を得ようとした場合は、残留する寄生キャパシタの影響が問題となる。
　上記の特許文献２に記載される装置では、被測定容量に応じた電流が検出回路において電圧に変換され、この検出回路の出力電圧が補正回路に入力されて、寄生キャパシタの影響による位相のずれが補正される（特許文献２の図１等）。しかしながら、検出回路の出力電圧の振幅が寄生キャパシタの影響によって増大するため、被測定容量のダイナミックレンジが小さくなり、検出感度が低下するという問題がある。
　他方、特許文献３に記載される装置では、検出対象のキャパシタに流れる駆動電流に比例した検出電流が電流出力回路から出力され、この検出電流に補正用キャパシタを介して補正電流が加えられることで、寄生キャパシタによる電流の増大分が相殺される（特許文献３の図７等）。しかしながら、補正用キャパシタの静電容量は寄生キャパシタに相当する微小な値に設定する必要があるため、静電容量の設定精度を高め難いという問題がある。
　本発明はかかる事情に鑑みてなされたものであり、その目的は、寄生キャパシタの影響による検出感度や検出精度の低下を抑制できる静電容量検出装置と、これを備えた入力装置を提供することにある。
　本発明の第１の観点は、検出電極に近接する対象物と前記検出電極との間の静電容量を検出する静電容量検出装置に関する。この静電容量検出装置は、前記検出電極に近接して配置されたシールド電極に供給される第１交流電圧を出力する第１電圧出力回路と、周波数と位相が前記第１交流電圧に等しく、かつ、振幅が前記第１交流電圧より小さい第２交流電圧を出力する第２電圧出力回路と、前記検出電極の電圧と前記第２交流電圧との電圧差が小さくなるように前記検出電極へ駆動電流を出力するとともに、当該駆動電流に応じた検出信号を出力する電流出力回路とを有する。前記第２電圧出力回路は、前記検出電極に近接する前記対象物が存在しない状態における前記駆動電流がゼロになるように振幅が調整された前記第２交流電圧を出力する。
　この構成によれば、前記検出電極と前記シールド電極との間に形成されるキャパシタ（以下、「シールド電極側キャパシタ」と記す場合がある。）には、前記第１交流電圧と前記第２交流電圧との差に応じた交流電流が流れる。前記第２交流電圧の振幅が、前記検出電極に近接する前記対象物が存在しない状態における前記駆動電流がゼロになるように調整された振幅であるため、シールド電極側キャパシタに流れる交流電流は、前記検出電極の寄生キャパシタ（以下、単に「寄生キャパシタ」と記す場合がある。）に流れる交流電流と概ね等しくなる。すなわち、シールド電極側キャパシタに流れる交流電流と寄生キャパシタに流れる交流電流とが相殺されることにより、前記駆動電流には、寄生キャパシタによる交流電流が殆ど含まれなくなる。そのため、前記電流出力回路から出力される前記検出信号は、寄生キャパシタによる成分を殆ど含まなくなる。従って、前記対象物と前記検出電極との間の静電容量（以下、「被検出容量」と記す場合がある。）の検出感度や検出精度が、寄生キャパシタの影響を受け難くなる。
　好適に、前記第２電圧出力回路は、前記第１交流電圧を減衰させた電圧を前記第２交流電圧として出力する。
　この構成によれば、減衰器を用いて前記第１交流電圧から前記第２交流電圧を生成することが可能になる。トランジスタ等の能動素子を含まない減衰器を用いることにより、前記第２交流電圧のノイズが小さくなり、被検出容量の検出精度が向上する。
　好適に、前記第２電圧出力回路は、第１キャパシタと第２キャパシタとの直列回路を含んでよい。前記第１電圧出力回路は、前記直列回路の両端に前記第１交流電圧を印加してよい。前記第２キャパシタにおいて、前記第１交流電圧に応じた前記第２交流電圧が生じてよい。
　この構成によれば、前記第１キャパシタと前記第２キャパシタとの直列回路に前記第１交流電圧が印加され、前記第１交流電圧に応じた前記第２交流電圧が前記第２キャパシタにおいて生じる。そのため、抵抗による減衰器を用いる場合に比べてノイズが小さくなる。
　好適に、前記第１キャパシタと前記第２キャパシタとの静電容量比が、前記検出電極に近接する前記対象物が存在しない状態における前記駆動電流がゼロになるように調整された値を持ってよい。
　この構成によれば、前記第１キャパシタと前記第２キャパシタとの静電容量比の調整により、前記第２交流電圧の振幅が調整され、この振幅の調整により、シールド電極側キャパシタに流れる交流電流と寄生キャパシタに流れる交流電流とが相殺される。そのため、前記第１キャパシタ及び前記第２キャパシタの静電容量は、寄生キャパシタの静電容量に依らず、比較的大きな値にすることが可能となる。前記第１キャパシタ及び前記第２キャパシタの静電容量が大きくなることで、前記静電容量比の設定精度を高めやすくなり、前記シールド電極側キャパシタに流れる交流電流と寄生キャパシタに流れる交流電流とを精度よく相殺することが可能になる。
　好適に、前記第２キャパシタの静電容量値が調整可能であって、前記第２キャパシタは、前記検出電極に近接する前記対象物が存在しない状態における前記駆動電流がゼロになるように調整された静電容量値を持ってよい。
　この構成によれば、前記第２キャパシタの静電容量値の調整により、前記第２交流電圧の振幅が調整され、この振幅の調整により、前記シールド電極側キャパシタに流れる交流電流と寄生キャパシタに流れる交流電流とが相殺される。この交流電流の相殺が成立する場合、前記第２キャパシタの静電容量と寄生キャパシタの静電容量とが比例するため、前記第２キャパシタの静電容量の調整が容易になる。
　好適に、前記電流出力回路は、前記検出電極に接続される反転入力端子と前記第２交流電圧が印加される非反転入力端子との電圧差を増幅し、当該増幅結果を前記検出信号として出力する演算増幅器と、前記演算増幅器の前記検出信号の出力端子と前記反転入力端子との間の経路に設けられた帰還キャパシタと、前記帰還キャパシタと並列に接続された帰還抵抗と、前記演算増幅器の前記反転入力端子と前記検出電極との間の経路に設けられた第１抵抗とを含んでよい。
　この構成によれば、前記帰還キャパシタと前記第１抵抗と前記演算増幅器とによりローパスフィルタが構成されるため、前記検出電極を介して入力されるノイズが減衰し、検出精度の低下が抑えられる。
　好適に、前記電流出力回路は、前記検出電極に接続される反転入力端子と前記第２交流電圧が印加される非反転入力端子との電圧差を増幅し、当該増幅結果を前記検出信号として出力する演算増幅器と、前記演算増幅器の前記検出信号の出力端子と前記反転入力端子との間の経路に設けられた帰還キャパシタと、前記演算増幅器の前記反転入力端子と前記検出電極との間の経路に設けられた第１抵抗と、前記検出電極に接続される前記第１抵抗の一端と前記演算増幅器の前記出力端子との間の経路に設けられた帰還抵抗とを含んでよい。
　この構成によれば、前記帰還キャパシタと前記第１抵抗と前記帰還抵抗と前記演算増幅器とによりローパスフィルタが構成されるため、前記検出電極を介して入力されるノイズが減衰し、検出精度が向上する。また、前記ローパスフィルタのゲインの伝達関数における極が複素極となり、極付近の周波数においてゲインが高くなるため、検出感度が高くなる。
　好適に、前記第１電圧出力回路及び前記第２電圧出力回路は、出力する交流電圧の周波数をそれぞれ変更可能であってよい。前記第１抵抗は、前記第１交流電圧及び前記第２交流電圧の周波数に応じて抵抗値が変更される可変抵抗であってよい。
　この構成によれば、前記第１交流電圧及び前記第２交流電圧の周波数（以下、「駆動周波数」と記す場合がある。）をそれぞれ変更可能であるため、ノイズの影響が小さくなるように周波数を選択することが可能になる。また、前記第１交流電圧及び前記第２交流電圧の周波数に応じて、前記ローパスフィルタのカットオフ周波数を適切に設定することが可能になる。
　好適に、前記帰還キャパシタの静電容量値及び前記帰還抵抗の抵抗値がそれぞれ調整可能であってよい。
　この構成によれば、前記帰還キャパシタの静電容量値及び前記帰還抵抗の抵抗値がそれぞれ調整可能であるため、前記第１交流電圧及び前記第２交流電圧と前記検出信号との位相差や、被測定容量に対する検出信号のゲインを適切に調整することが可能になる。
　好適に、前記電流出力回路は、前記検出電極に接続される反転入力端子と前記第２交流電圧が印加される非反転入力端子との電圧差を増幅し、当該増幅結果を前記検出信号として出力する演算増幅器と、前記演算増幅器の前記検出信号の出力端子と前記反転入力端子との間の経路に設けられた帰還回路とを含んでよい。また、上記静電容量検出装置は、前記検出電極に近接する前記対象物が存在しない状態において前記演算増幅器から前記検出信号として出力される交流電圧に相当する基準交流電圧を前記検出信号から減算する減算回路を有してよい。
　この構成によれば、前記検出電極に近接する前記対象物が存在しない状態において前記演算増幅器から前記検出信号として出力される交流電圧に相当する前記基準交流電圧が、前記検出信号から減算される。この減算の結果として得られる信号は、前記検出信号の被検出容量にほぼ比例した振幅を持ち、前記検出電極に近接する前記対象物が存在しない状態において微小になる。そのため、被検出容量の変化に対応する前記検出信号のダイナミックレンジがより大きくなり、被検出容量の検出感度が向上する。
　好適に、前記減算回路は、前記検出信号と前記第１交流電圧とを入力し、前記第１交流電圧を減衰させた電圧である前記基準交流電圧を前記検出信号から減算してよい。
　この構成によれば、前記減算回路において前記検出信号から減算される前記基準交流電圧が、前記第１交流電圧を減衰させた電圧であるため、前記検出信号に含まれるノイズ成分と前記基準交流電圧に含まれるノイズ成分との相関性が高い。これにより、前記減算回路の減算結果として得られる信号のノイズ成分が減少する。
　好適に、前記減算回路は、前記検出信号から前記基準交流電圧を減算した結果を差動信号として出力してよい。
　この構成によれば、全差動アンプを用いて前記減算回路を構成することが可能である。
　好適に、前記電流出力回路は、前記検出電極に接続される反転入力端子と前記第２交流電圧が印加される非反転入力端子との電圧差を増幅し、当該増幅結果を前記検出信号として出力する演算増幅器と、前記演算増幅器の前記検出信号の出力端子と共通ノードとの間の経路に設けられた帰還回路と、複数の入力ノードから１つの前記入力ノードを選択して前記共通ノードに接続する第１スイッチ回路と、前記複数の入力ノードから前記第１スイッチ回路と同じ１つの前記入力ノードを選択して前記反転入力端子に接続する第２スイッチ回路とを含んでよい。前記複数の入力ノードが、それぞれ異なる前記検出電極に接続されてよい。
　この構成によれば、前記演算増幅器の前記反転入力端子と前記出力端子との間の帰還ループに前記第１スイッチ回路及び前記第２スイッチ回路の各スイッチが挿入される。　ＭＯＳトランジスタ等によるスイッチは、信号レベルに応じて導通抵抗が変化する非線形性を有する。駆動周波数における前記帰還回路のインピーダンスが、前記検出電極側のインピーダンス（主にシールド電極側キャパシタのインピーダンス）に比べて大きいものとすると、前記第１スイッチ回路のスイッチを前記入力ノードと前記共通ノードとの間の経路に設けることにより、前記入力ノードと前記検出電極との間の経路にスイッチを設ける場合に比べて、前記非線形性による影響（前記検出信号の歪など）が抑制される。また、前記演算増幅器の前記反転入力端子のインピーダンスは非常に大きいため、前記入力ノードと前記反転入力端子との間に前記第２スイッチ回路のスイッチを設けることにより、前記非線形性の影響がほとんど生じない。
　好適に、前記電流出力回路は、前記複数の入力ノードと前記複数の検出電極との間の複数の経路に設けられた複数の第１抵抗を含んでよい。前記帰還回路は、並列に接続された帰還キャパシタと帰還抵抗とを含んでよい。
　この構成によれば、前記帰還キャパシタと前記第１抵抗と前記演算増幅器とによりローパスフィルタが構成されるため、前記検出電極を介して入力されるノイズが減衰し、検出精度の低下が抑制される。
　好適に、前記電流出力回路は、前記複数の入力ノードと前記複数の検出電極との間の複数の経路に設けられた複数の第１抵抗と、前記複数の検出電極と前記複数の第１抵抗とを接続する複数の接続ノードから１つの接続ノードを選択して前記演算増幅器の前記出力端子に接続する第３スイッチ回路と、前記第３スイッチ回路と前記出力端子との間の経路に設けられた帰還抵抗とを含んでよい。前記帰還回路は、帰還キャパシタを含んでよい。
　この構成によれば、前記帰還キャパシタと前記第１抵抗と前記帰還抵抗と前記演算増幅器とによりローパスフィルタが構成されるため、前記検出電極を介して入力されるノイズが減衰し、検出精度の低下が抑制される。また、前記ローパスフィルタのゲインの伝達関数における極が複素極となり、極付近の周波数においてゲインが高くなるため、検出感度が高くなる。
　本発明の第２の観点は、対象物の近接に応じた情報を入力する入力装置に関する。この入力装置は、前記対象物の近接に応じて前記対象物との間の静電容量が変化する少なくとも１つの検出電極と、前記検出電極に近接して配置されたシールド電極と、前記対象物と前記検出電極との間の静電容量を検出する上記第１の観点の静電容量検出装置とを有する。
　本発明によれば、寄生キャパシタの影響による検出感度や検出精度の低下を抑制できる静電容量検出装置と、これを備えた入力装置を提供できる。
本発明の実施形態に係る入力装置の構成の一例を示す図である。 第１の実施形態に係る静電容量検出装置の構成の一例を示す図である。 減算回路の構成の一例を示す図である。 静電容量検出装置の一変形例を示す図である。 第２の実施形態に係る静電容量検出装置の構成の一例を示す図である。 第１抵抗の有無による周波数特性の違いを示す図である。 第３の実施形態に係る静電容量検出装置の構成の一例を示す図である。 図５における静電容量検出装置と図７における静電容量検出装置との周波数特性の違いを示す図である。 第４の実施形態に係る静電容量検出装置の構成の一例を示す図である。 外乱に対する妨害耐性のシミュレーション結果を示す図である。 外乱に対する妨害耐性のシミュレーション結果を示す図である。 外乱に対する妨害耐性のシミュレーション結果を示す図である。 外乱に対する妨害耐性のシミュレーション結果を示す図である。 外乱に対する妨害耐性のシミュレーション結果を示す図である。 外乱に対する妨害耐性のシミュレーション結果を示す図である。 第５の実施形態に係る静電容量検出装置の構成の一例を示す図である。 第６の実施形態に係る静電容量検出装置の構成の一例を示す図である。
＜第１の実施形態＞
　図１は、本発明の実施形態に係る入力装置の構成の一例を示す図である。図１に示す入力装置は、センサ部１と、静電容量検出装置２と、処理部３と、記憶部４と、インターフェース部５を有する。
　本実施形態に係る入力装置は、指やペンなどの対象物６がセンサ部１に近接した場合に、センサ部１に設けられた電極と対象物との間の静電容量を検出し、この検出結果に基づいて、対象物６の近接に応じた情報を入力する。例えば入力装置は、センサ部１に対する対象物６の近接の有無や、センサ部１と対象物６との距離などの情報を、静電容量の検出結果に基づいて取得する。入力装置は、例えばタッチセンサやタッチパッドなどのユーザーインターフェース装置に適用される。なお、本明細書における「近接」とは、近くにあることを意味しており、近接する物同士の接触の有無を限定しない。
　センサ部１は、指やペンなどの対象物６の近接を検出するための検出電極Ｅｓと、検出電極Ｅｓに近接して配置されたシールド電極Ｅａを有する。検出電極Ｅｓは、センサ部１において対象物が近接する領域に配置される。例えば、対象物６の検出領域の表面が絶縁性のカバー層で覆われており、カバー層より下層側に検出電極Ｅｓが配置される。シールド電極Ｅａは、対象物６以外の導体と検出電極Ｅｓとの静電結合を防止するための静電シールドであり、対象物６の検出領域において検出電極Ｅｓよりも下層側に配置される。
　図１に示すように、検出電極Ｅｓと対象物６との間には、静電容量の検出対象であるキャパシタＣｒｇが形成される。シールド電極Ｅａと検出電極Ｅｓとの間には、キャパシタＣｒｓ（シールド電極側キャパシタ）が形成される。また、検出電極Ｅｓとグランドとの間には、寄生キャパシタＣｒｇｌが形成される。
　静電容量検出装置２は、対象物６と検出電極Ｅｓとの間に形成されるキャパシタＣｒｇの静電容量を検出し、その検出結果を示す信号Ｄｓを出力する。
　処理部３は、入力装置の全体的な動作を制御する回路であり、例えば、記憶部４に格納されるプログラムの命令コードに従って処理を実行するコンピュータや、特定の機能を実現するロジック回路を含む。処理部３の処理は、コンピュータにおいてプログラムに基づいて実現してもよいし、少なくとも一部を専用のロジック回路で実現してもよい。
　処理部３は、静電容量検出装置２にから出力される検出結果の信号Ｄｓに基づいて、対象物６がセンサ部１に近接しているか否かの判定や、対象物６とセンサ部１との距離の算出を行う。なお、後述する図９等の実施形態のように、センサ部１は複数の検出電極Ｅｓを含んでいてもよく、静電容量検出装置２は複数の検出電極Ｅｓの各々についてキャパシタＣｒｇの静電容量の検出を行ってもよい。この場合、処理部３は、各検出電極Ｅｓについて得られた検出結果の信号Ｄｓに基づいて、センサ部１における対象物６の近接位置や、対象物６の大きさなどを算出してもよい。
　また、処理部３は、外来ノイズの影響による静電容量検出装置２の検出感度の低下を回避するため、後述する静電容量検出装置２の第１交流電圧Ｖ１の周波数を変更する処理も行う。
　記憶部４は、処理部３を構成するコンピュータのプログラムや、処理部３において処理に使用されるデータ、処理の過程で一時的に保持されるデータなどを記憶する。記憶部４は、例えばＤＲＡＭやＳＲＡＭ、フラッシュメモリ、ハードディスクなど、任意の記憶デバイスを用いて構成される。
　インターフェース部５は、入力装置と他の装置（例えば入力装置を搭載する電子機器のホストコントローラなど）との間でデータをやり取りするための回路である。処理部３は、静電容量検出装置２の検出結果に基づいて得られた情報（対象物６の有無、対象物６の近接位置、対象物６との距離、対象物６の大きさなど）を、インターフェース部５によって図示しない上位装置に出力する。上位装置では、これらの情報を用いて、例えばポインティング操作やジェスチャ操作などを認識するユーザーインターフェースが構築される。
　次に、静電容量検出装置２の構成について説明する。図２は、第１の実施形態に係る静電容量検出装置２の構成の一例を示す図である。図２に示す静電容量検出装置２は、第１交流電圧Ｖ１を出力する第１電圧出力回路２１と、第２交流電圧Ｖ２を出力する第２電圧出力回路２２と、駆動電流Ｉｓを出力する電流出力回路２３と、減算回路２４と、Ａ／Ｄ変換器２５と、信号処理部２６を有する。
　第１電圧出力回路２１は、シールド電極Ｅａに供給される第１交流電圧Ｖ１を出力する。例えば第１電圧出力回路２１は、一定の振幅及び周波数を持つ正弦波の第１交流電圧Ｖ１を発生する。
　また、第１電圧出力回路２１は、処理部３の制御に従って第１交流電圧Ｖ１の周波数を変更することが可能である。外来ノイズの周波数と第１交流電圧Ｖ１の周波数とが近いことによる検出感度の低下を回避するため、処理部３は第１交流電圧Ｖ１の周波数を変更する制御を行う。
　第２電圧出力回路２２は、周波数と位相が第１交流電圧Ｖ１に等しく、かつ、振幅が第１交流電圧Ｖ１より小さい第２交流電圧Ｖ２を出力する。第２交流電圧Ｖ２の振幅は、キャパシタＣｒｓ（シールド電極側キャパシタ）に流れる電流Ｉ２と寄生キャパシタＣｒｇｌに流れる電流Ｉ３とが相殺されるように調整される。すなわち、第２電圧出力回路２２は、検出電極Ｅｓに近接する対象物６が存在しない状態（キャパシタＣｒｇの静電容量がゼロの状態）における電流出力回路２３の駆動電流Ｉｓがゼロになるように振幅が調整された第２交流電圧Ｖ２を出力する。
　第２電圧出力回路２２は、例えば減衰器であり、第１交流電圧Ｖ１を減衰させた電圧を第２交流電圧Ｖ２として出力する。図２の例において、第２電圧出力回路２２は、第１キャパシタＣａ及び第２キャパシタＣｂの直列回路を含む。第１電圧出力回路２１は、この直列回路の両端に第１交流電圧Ｖ１を印加する。第１交流電圧Ｖ１が第１キャパシタＣａ及び第２キャパシタＣｂにより分圧されることで、第２キャパシタＣｂに第２交流電圧Ｖ２が生じる。第１キャパシタＣａの一方の端子が第１電圧出力回路２１の出力に接続され、第１キャパシタＣａの他方の端子が第２キャパシタＣｂの一方の端子に接続され、第２キャパシタＣｂの他方の端子がグランドに接続される。
　第１キャパシタＣａ及び第２キャパシタＣｂの静電容量比は、キャパシタＣｒｓ（シールド電極側キャパシタ）に流れる電流Ｉ２と寄生キャパシタＣｒｇｌに流れる電流Ｉ３とが相殺されるように調整される。すなわち、第１キャパシタＣａ及び第２キャパシタＣｂの静電容量比は、検出電極Ｅｓに近接する対象物６が存在しない状態における駆動電流Ｉｓがゼロになるように調整された値を持つ。後述する式（１２）において示すように、第２キャパシタＣｂと第１キャパシタＣａとの静電容量比が、寄生キャパシタＣｒｇｌとキャパシタＣｒｓとの静電容量比に一致した場合、キャパシタＣｒｓに流れる電流Ｉ２と寄生キャパシタＣｒｇｌに流れる電流Ｉ３とが相殺される。
　図２の例において、第１キャパシタＣａの静電容量値は一定であり、第２キャパシタＣｂの静電容量値が調整される。すなわち、第２キャパシタＣｂは、検出電極Ｅｓに近接する対象物６が存在しない状態における駆動電流Ｉｓがゼロになるように調整された静電容量値を持つ。第２キャパシタＣｂは、可変容量のディスクリート部品でもよいし、ＩＣ内部の半導体チップ等に形成される部品でもよい。後者の場合、例えば第２キャパシタＣｂは、並列に接続された複数のキャパシタにより構成されており、レーザートリミング等で並列接続されるキャパシタの数を選択することにより静電容量値が調整される。
　電流出力回路２３は、検出電極Ｅｓの電圧と第２交流電圧Ｖ２との電圧差が小さくなるように検出電極Ｅｓへ駆動電流Ｉｓを出力するとともに、駆動電流Ｉｓに応じた検出信号Ｖｏを出力する。
　図２の例において、電流出力回路２３は、演算増幅器ＯＰ１と帰還キャパシタＣａｇと帰還抵抗Ｒａｇを含む。演算増幅器ＯＰ１は、検出電極Ｅｓに接続される反転入力端子と第２交流電圧Ｖ２が印加される非反転入力端子との電圧差を増幅し、この増幅結果を検出信号Ｖｏとして出力する。帰還キャパシタＣａｇは、演算増幅器ＯＰ１の検出信号Ｖｏの出力端子と反転入力端子との間の経路に設けられる。帰還抵抗Ｒａｇは、帰還キャパシタＣａｇと並列に接続される。
　図２の例において、帰還キャパシタＣａｇの静電容量値及び帰還抵抗Ｒａｇの抵抗値はそれぞれ調整可能である。これらの素子の値を調整することにより、第１交流電圧Ｖ１及び第２交流電圧Ｖ２と検出信号Ｖｏとの位相差や、キャパシタＣｒｇの静電容量値に対する検出信号Ｖｏの振幅のゲインが調整される。帰還キャパシタＣａｇ及び帰還抵抗Ｒａｇは、例えば素子値の調整が可能なディスクリート部品でもよいし、レーザートリミング等によって素子値の調整が可能なＩＣ内部の部品でもよい。
　減算回路２４は、検出電極Ｅｓに近接する対象物６が存在しない状態において演算増幅器ＯＰ１から検出信号Ｖｏとして出力される交流電圧に相当する基準交流電圧を、検出信号Ｖｏから減算する。この減算により、キャパシタＣｒｇの静電容量に概ね比例した振幅を持つ交流電圧が得られる。減算回路２４は、例えば全作動増幅器を含んでおり、検出信号Ｖｏから基準交流電圧を減算した結果を差動信号Ｖｍとして出力する。
　図３は、減算回路２４の構成の一例を示す図である。図３の例において、減算回路２４は、全差動増幅器２４１と、抵抗Ｒ１～Ｒ７と、キャパシタＣ１～Ｃ３を有する。キャパシタＣ１は、全差動増幅器２４１の反転入力端子と非反転出力端子との間に接続される。キャパシタＣ２は、全差動増幅器２４１の非反転入力端子と反転出力端子との間に接続される。全差動増幅器２４１の反転入力端子には、直列に接続された抵抗Ｒ３及び抵抗Ｒ４を介して検出信号Ｖｏが入力される。抵抗Ｒ３の一端に検出信号Ｖｏが入力され、抵抗Ｒ４の一端に全差動増幅器２４１の反転入力端子が接続される。抵抗Ｒ３及び抵抗Ｒ４の接続中点は、抵抗Ｒ１を介して全差動増幅器２４１の非反転出力端子に接続される。全差動増幅器２４１の非反転入力端子には、直列に接続された抵抗Ｒ５及び抵抗Ｒ６を介して第２交流電圧Ｖ２が入力される。抵抗Ｒ５の一端に第２交流電圧Ｖ２が入力され、抵抗Ｒ６の一端に全差動増幅器２４１の非反転入力端子が接続される。抵抗Ｒ５及び抵抗Ｒ６の接続中点は、抵抗Ｒ２を介して全差動増幅器２４１の反転出力端子に接続される。キャパシタＣ３は、抵抗Ｒ３及び抵抗Ｒ４の接続中点と抵抗Ｒ５及び抵抗Ｒ６の接続中点との間に接続される。また、抵抗Ｒ５及び抵抗Ｒ６の接続中点には、抵抗Ｒ７を介して直流のバイアス電圧Ｖｒ１が入力される。
　図３に示す減算回路２４では、２つの入力（検出信号Ｖｏ，第２交流電圧Ｖ２）に対するゲインが異なっており、抵抗Ｒ７が接続された経路に入力される第２交流電圧Ｖ２のゲインが検出信号Ｖｏに比べて小さい。すなわち、減算回路２４は、第２交流電圧Ｖ２に比べて減衰した交流電圧（基準交流電圧）と検出信号Ｖｏとの差を増幅し、その増幅結果を差動信号Ｖｍとして出力する。また、減算回路２４はローパスフィルタを構成しており、対象物６からキャパシタＣｒｇを通じて入力される高周波成分を除去する。このローパスフィルタ機能により、後述するＡ／Ｄ変換器２５における折り返し雑音が低減する。
　図２に戻る。
　Ａ／Ｄ変換器２５は、減算回路２４から出力されるアナログの差動信号Ｖｍをデジタルの信号Ｄｍに変換する。Ａ／Ｄ変換器２５には、例えば差動入力方式のΔΣ型Ａ／Ｄ変換器などを用いることができる。
　信号処理部２６は、Ａ／Ｄ変換器２５から出力される信号Ｄｍから、第１交流電圧Ｖ１と同じ周波数を持つ交流成分の振幅に比例した信号Ｄｓを抽出する。信号処理部２６は、例えば図２に示すように、第１交流電圧Ｖ１と同じ周波数を持つ信号Ｄｘを信号Ｄｍに乗算する乗算器２６１と、乗算器２６１の乗算結果から交流成分を除去するローパスフィルタ２６３とを有する。ローパスフィルタ２６３から出力される信号Ｄｍは、キャパシタＣｒｇの静電容量に概ね比例した値を持つ。
　次に、上述した構成を有する入力装置の動作を説明する。
　演算増幅器ＯＰ１のゲインが十分に高い場合、演算増幅器ＯＰ１の反転入力端子と非反転入力端子との電圧差が微小になり、演算増幅器ＯＰ１の反転入力端子の電圧は概ね第２交流電圧Ｖ２と等しくなる。ここで、演算増幅器ＯＰ１の出力端子と反転入力端子との間の経路に設けられた回路（図２の例では帰還キャパシタＣａｇと帰還抵抗Ｒａｇの並列回路）を「帰還回路Ｚｆ」と呼び、そのインピーダンスを「Ｚｆ」で表すものとすると、検出信号Ｖｏは次の式で表される。
Figure JPOXMLDOC01-appb-M000001
　第１交流電圧Ｖ１の駆動周波数における帰還キャパシタＣａｇのインピーダンスに比べて帰還抵抗Ｒａｇが十分に大きい場合、検出信号Ｖｏは次の式で表される。
Figure JPOXMLDOC01-appb-M000002
　他方、検出電極Ｅｓからグランドに流れる交流電流を「Ｉ１」、シールド電極Ｅａから検出電極Ｅｓに流れる交流電流を「Ｉ２」とすると、駆動電流Ｉｓは次の式で表される。
Figure JPOXMLDOC01-appb-M000003
　通常、対象物６とグランドとの間の静電容量は対象物６と検出電極Ｅｓとの間の静電容量（Ｃｒｇ）に比べて十分大きく、対象物６は駆動周波数において接地しているとみなせる。そのため、式（３）においては、キャパシタＣｒｇが寄生キャパシタＣｒｇｌと並列接続されているとみなして電流Ｉ１を計算している。
　式（３）を式（２）に代入すると、検出信号Ｖｏは次の式で表される。
Figure JPOXMLDOC01-appb-M000004
　第１交流電圧Ｖ１に対する第２交流電圧Ｖ２の比を「Ｋ」とすると、第２交流電圧Ｖ２は次の式で表される。
Figure JPOXMLDOC01-appb-M000005
　式（５）を式（４）に代入すると、検出信号Ｖｏは次の式で表される。
Figure JPOXMLDOC01-appb-M000006
　式（６）は、更に次の式のように変形される。
Figure JPOXMLDOC01-appb-M000007
　式（７）から、検出信号Ｖｏに含まれる寄生キャパシタＣｒｇｌの成分が消去される条件は、次の式で表される。
Figure JPOXMLDOC01-appb-M000008
　式（８）から、第１交流電圧Ｖ１に対する第２交流電圧Ｖ２の比Ｋを調整することによって、検出信号Ｖｏに含まれる寄生キャパシタＣｒｇｌの成分を消去できることが分かる。
　なお、式（３）において駆動電流Ｉｓ及びキャパシタＣｒｇにゼロを代入すると、式（８）と同様の関係が導かれる。従って、検出電極Ｅｓに対象物６が近接していない状態（Ｃｒｇ＝０）において駆動電流Ｉｓがゼロとなるように比Ｋ（第２交流電圧Ｖ２の振幅）を調整することにより、検出信号Ｖｏに含まれる寄生キャパシタＣｒｇｌの成分を消去できることが分かる。これは、キャパシタＣｒｓを介してシールド電極Ｅａから検出電極Ｅｓに流れる交流電流Ｉ２と、寄生キャパシタＣｒｇｌを介して検出電極Ｅｓからグランドに流れる交流電流Ｉ３とが相殺されるように比Ｋ（第２交流電圧Ｖ２の振幅）を調整することと等価である。
　式（８）を式（７）に代入すると、検出信号Ｖｏは次の式で表される。
Figure JPOXMLDOC01-appb-M000009
　寄生キャパシタＣｒｇｌの成分が消去された場合、式（９）から分かるように、検出信号Ｖｏは、キャパシタＣｒｇに比例する成分（Ｋ・Ｖ１・Ｃｒｇ／Ｃａｇ）と第２交流電圧Ｖ２（Ｋ・Ｖ１）との和になる。第１交流電圧Ｖ１に対する検出信号Ｖｏのゲインは比Ｋに比例しており、比Ｋが小さいほどゲインも小さくなる。
　第１交流電圧Ｖ１に対する第２交流電圧Ｖ２の比Ｋは、第１キャパシタＣａ及び第２キャパシタＣｂの静電容量により、次の式で表される。
Figure JPOXMLDOC01-appb-M000010
　式（１０）を式（７）に代入すると、検出信号Ｖｏは次の式で表される。
Figure JPOXMLDOC01-appb-M000011
　式（１１）から、検出信号Ｖｏに含まれる寄生キャパシタＣｒｇｌの成分が消去される条件は、次の式で表される。
Figure JPOXMLDOC01-appb-M000012
　キャパシタＣｒｓ及び第１キャパシタＣａの静電容量は一定であるため、式（１２）の条件を満たす場合、第２キャパシタＣｂの静電容量と寄生キャパシタＣｒｇｌの静電容量とが比例関係にあることが分かる。
　以上説明したように、本実施形態によれば、検出電極Ｅｓとシールド電極Ｅａとの間に形成されるキャパシタＣｒｓには、第１交流電圧Ｖ１と第２交流電圧Ｖ２との差に応じた交流電流Ｉ２が流れる。第２交流電圧Ｖ２の振幅が、検出電極Ｅｓに近接する対象物６が存在しない状態における駆動電流Ｉｓがゼロになるように調整された振幅であるため、キャパシタＣｒｓに流れる交流電流Ｉ２は、検出電極Ｅｓの寄生キャパシタＣｒｇｌに流れる交流電流Ｉ３と概ね等しくなる。すなわち、キャパシタＣｒｓに流れる交流電流Ｉ２と寄生キャパシタＣｒｇｌに流れる交流電流Ｉ３とが相殺される。これにより、駆動電流Ｉｓには、寄生キャパシタＣｒｇｌによる交流電流が殆ど含まれなくなる。そのため、電流出力回路２３から出力される検出信号Ｖｏは、寄生キャパシタＣｒｇｌによる成分を殆ど含まなくなる。従って、寄生キャパシタＣｒｇｌが存在する場合でも、対象物６と検出電極Ｅｓとの間に形成されるキャパシタＣｒｇの静電容量を高い感度で精度よく検出できる。
　本実施形態によれば、第１交流電圧Ｖ１を減衰させた電圧が第２交流電圧Ｖ２として第２電圧出力回路２２から出力される。トランジスタ等の能動素子を含まない減衰器を用いて第２交流電圧Ｖ２を生成することにより、第２交流電圧Ｖ２のノイズが小さくなるため、キャパシタＣｒｇの静電容量の検出精度を高めることができる。
　本実施形態によれば、第１キャパシタＣａと第２キャパシタＣｂとの直列回路に第１交流電圧Ｖ１が印加され、第１交流電圧Ｖ１に応じた第２交流電圧Ｖ２が第２キャパシタＣｂにおいて生じる。これにより、抵抗による減衰器を用いる場合に比べてノイズが小さくなるため、キャパシタＣｒｇの静電容量の検出精度を高めることができる。
　本実施形態によれば、第１キャパシタＣａと第２キャパシタＣｂとの静電容量比の調整により、第２交流電圧Ｖ２の振幅が調整され、この振幅の調整により、キャパシタＣｒｓに流れる交流電流Ｉ２と寄生キャパシタＣｒｇｌに流れる交流電流Ｉ３とが相殺される。そのため、第１キャパシタＣａ及び第２キャパシタＣｂの静電容量は、寄生キャパシタＣｒｇｌの静電容量に制限されず、比較的大きな値にすることが可能となる。第１キャパシタＣａ及び第２キャパシタＣｂの静電容量が大きくなることで、静電容量比の設定精度を高めやすくなり、キャパシタＣｒｓに流れる交流電流Ｉ２と寄生キャパシタＣｒｇｌに流れる交流電流Ｉ３とを精度よく相殺できる。
　本実施形態によれば、第２キャパシタＣｂの静電容量値の調整により、第２交流電圧Ｖ２の振幅が調整され、この振幅の調整により、キャパシタＣｒｓに流れる交流電流Ｉ２と寄生キャパシタＣｒｇｌに流れる交流電流Ｉ３とが相殺される。交流電流（Ｉ２，Ｉ３）の相殺が成立する場合、式（１２）に示すように、第２キャパシタＣｂの静電容量と寄生キャパシタＣｒｇｌの静電容量とが比例する。例えば、調整のために第２キャパシタＣｂの静電容量を変化させた場合、その変化の範囲と、交流電流（Ｉ２，Ｉ３）の相殺が成立する寄生キャパシタＣｒｇｌの静電容量の範囲とが比例する。従って、交流電流Ｉ２と交流電流Ｉ３とが相殺されるように第２キャパシタＣｂの静電容量を調整する作業を容易に行うことができる。
　本実施形態によれば、検出電極Ｅｓに近接する対象物６が存在しない状態において演算増幅器ＯＰ１から検出信号Ｖｏとして出力される交流電圧に相当する基準交流電圧が、減算回路２４によって検出信号Ｖｏから減算される。この減算の結果として得られる信号Ｖｍは、キャパシタＣｒｇの静電容量にほぼ比例した振幅を持ち、検出電極Ｅｓに近接する対象物６が存在しない状態において微小になる。キャパシタＣｒｇの静電容量がゼロでも検出信号Ｖｏは第２交流電圧Ｖ２に相当する大きな振幅を持つため（式（９））、減算回路２４を設けることにより、キャパシタＣｒｇの静電容量の変化に対応する検出信号Ｖｏのダイナミックレンジをより大きくすることができる。従って、キャパシタＣｒｇの静電容量の検出感度を更に高めることができる。
　本実施形態によれば、減算回路２４において検出信号Ｖｏから減算される基準交流電圧が、第１交流電圧Ｖ１を減衰させた電圧であるため、検出信号Ｖｏに含まれるノイズ成分と基準交流電圧に含まれるノイズ成分との相関性が高くなる。これにより、減算回路２４の減算結果として得られる信号Ｖｍのノイズ成分を減らすことができるため、キャパシタＣｒｇの静電容量の検出精度を高めることができる。
　なお、上述した実施形態では、寄生キャパシタＣｒｇｌの交流電流Ｉ３を相殺させるために、シールド電極Ｅａと検出電極Ｅｓとの間に形成されるキャパシタＣｒｓ（シールド電極側キャパシタ）が利用されている。このキャパシタＣｒｓの静電容量は、式（８）に示すように、第１交流電圧Ｖ１に対する第２交流電圧Ｖ２の比Ｋの調整値に影響を与える。寄生キャパシタＣｒｇｌの静電容量が比較的大きい場合や、キャパシタＣｒｓの静電容量が比較的小さい場合は、式（８）の関係から、比Ｋを小さい値にしなくてはならない。そうすると、式（９）の関係から、キャパシタＣｒｇの静電容量に対する検出信号Ｖｏのゲインが小さくなってしまう。そこで、図４に示す静電容量検出装置２の変形例では、図２に示す静電容量検出装置２と同様の構成に加えて、検出電極Ｅｓとシールド電極Ｅａとの間にキャパシタＣｒｓａが接続されている。キャパシタＣｒｓａはキャパシタＣｒｓと並列に接続されるため、実質的にキャパシタＣｒｓの静電容量値が大きくなったことと等価になる。そのため、この変形例によれば、寄生キャパシタＣｒｇｌの静電容量が大きい場合やキャパシタＣｒｓの静電容量が小さい場合でも、キャパシタＣｒｇの静電容量に対する検出信号Ｖｏのゲインの低下を抑えることができる。
＜第２の実施形態＞
　次に、本発明の第２の実施形態について説明する。図５は、第２の実施形態に係る静電容量検出装置２の構成の一例を示す図である。静電容量検出装置２を含む入力装置の全体の構成は、図１と同じである。
　図５に示す静電容量検出装置２は、図２に示す静電容量検出装置２における電流出力回路２３を電流出力回路２３Ａに変更したものである。電流出力回路２３Ａは、図２における電流出力回路２３と同様の構成を有するとともに、第１抵抗Ｒｓを有する。第１抵抗Ｒｓは、演算増幅器ＯＰ１の反転入力端子と検出電極Ｅｓとの間の経路に設けられる。第１抵抗Ｒｓは、例えば可変抵抗であり、処理部３の制御によって第１交流電圧Ｖ１の駆動周波数が変更されると、この駆動周波数に応じて抵抗値が変更される。
　図５に示す静電容量検出装置２では、対象物６からキャパシタＣｒｇを介して入力される信号に対して、電流出力回路２３Ａの演算増幅器ＯＰ１、第１抵抗Ｒｓ及び帰還キャパシタＣａｇがローパスフィルタを構成する。そのため、対象物６が接地されるグランドと静電容量検出装置２のグランドとの間に交流のノイズ電圧が重畳しても、電流出力回路２３Ａのローパスフィルタによってノイズ電圧が減衰する。
　図６は、対象物６から入力される電圧Ｖｉに対する検出信号Ｖｏのゲインの周波数特性をシミュレーションした結果を示す図であり、第１抵抗Ｒｓの有無による周波数特性の違いを示す。図６の例では、第１抵抗Ｒｓを設けることにより１００ｋＨｚを超える周波数においてゲインが低下しており、ローパスフィルタとして有効に機能することが分かる。
　キャパシタＣｒｇの静電容量に対する検出信号ＶｏのゲインＧは、次の式で表される。
Figure JPOXMLDOC01-appb-M000013
　式（１３）において、「Ｃｒｇｔ」は「Ｃｒｇ」と「Ｃｒｇｌ」と「Ｃｒｓ」の和を示し、「ｓ」は複素数を示す。式（１３）は、更に次式のように変形することができる。
Figure JPOXMLDOC01-appb-M000014
　複素数「ｓ」を虚数「ｊω」に変更した式（１４）において、分母の虚数の項がゼロになる条件が満たされる場合にゲインＧが最大になり、かつ、第２交流電圧Ｖ２と検出信号Ｖｏとの間における位相のずれがゼロになる。帰還抵抗Ｒａｇの抵抗値及び帰還キャパシタＣａｇの静電容量値は、この条件が満たされるように調整される。この条件が満たされる場合のゲインＧは、次の式で表される。
Figure JPOXMLDOC01-appb-M000015
　以上説明したように、本実施形態によれば、対象物６を通じて入力される外来ノイズを減衰させることができるため、外来ノイズによる静電容量の検出精度の低下を抑制できる。
　本実施形態によれば、第１交流電圧Ｖ１の駆動周波数に応じて第１抵抗Ｒｓの抵抗値が変更されるため、ローパスフィルタ（ＯＰ１，Ｒｓ，Ｃａｇ）のカットオフ周波数を第１交流電圧Ｖ１の駆動周波数に応じた適切な周波数に設定することが可能であり、対象物６からのノイズをより効果的に減衰させることができる。
　本実施形態によれば、帰還抵抗Ｒａｇの抵抗値及び帰還キャパシタＣａｇの静電容量値を調整することにより、第１交流電圧Ｖ１及び第２交流電圧Ｖ２と検出信号Ｖｏとの位相差や、キャパシタＣｒｇの静電容量に対する検出信号ＶｏのゲインＧを適切に設定することができる。
＜第３の実施形態＞
　次に、本発明の第３の実施形態について説明する。図７は、第３の実施形態に係る静電容量検出装置２の構成の一例を示す図である。静電容量検出装置２を含む入力装置の全体の構成は、図１と同じである。
　図７に示す静電容量検出装置２は、図２に示す静電容量検出装置２における電流出力回路２３を電流出力回路２３Ｂに変更したものである。電流出力回路２３Ｂは、上述した第２の実施形態の電流出力回路２３Ａにおける帰還抵抗Ｒａｇを帰還抵抗Ｒａｇｚに置き換えたものであり、他の構成は電流出力回路２３Ａと同じである。帰還抵抗Ｒａｇｚは、検出電極Ｅｓに接続される第１抵抗Ｒｓの一端と演算増幅器ＯＰ１の出力端子との間の経路に設けられている。
　図７に示す静電容量検出装置２では、対象物６からキャパシタＣｒｇを介して入力される信号に対して、電流出力回路２３Ｂの演算増幅器ＯＰ１、第１抵抗Ｒｓ、帰還抵抗Ｒａｇｚ及び帰還キャパシタＣａｇがローパスフィルタを構成する。図５の電流出力回路２３Ａにおいて構成されるけるローパスフィルタ（ＯＰ１，Ｒｓ，Ｃａｇ）は、実数の極を持つフィルタであるのに対し、図７の電流出力回路２３Ｂにおいて構成されるローパスフィルタ（ＯＰ１，Ｒｓ，Ｒａｇｚ，Ｃａｇ）は、複素数の極を持つフィルタである。
　図８は、対象物６から入力される電圧Ｖｉに対する検出信号Ｖｏのゲインの周波数特性をシミュレーションした結果を示す図であり、図５における静電容量検出装置２と図７における静電容量検出装置２との周波数特性の違いを示す。図７における静電容量検出装置２の周波数特性（実線）は、図５における静電容量検出装置２の周波数特性（点線）に比べてゲインのピークが高くなっている。
　以上説明したように、本実施形態によれば、ローパスフィルタ（ＯＰ１，Ｒｓ，Ｒａｇｚ，Ｃａｇ）のゲインの伝達関数における極が複素極となり、極付近の周波数においてゲインが高くなるため、検出感度を更に高めることできる。
＜第４の実施形態＞
　次に、本発明の第４の実施形態について説明する。図９は、第４の実施形態に係る静電容量検出装置２の構成の一例を示す図である。静電容量検出装置２を含む入力装置の全体の構成は、図１と同じである。
　図９の例において、センサ部１は複数の検出電極（Ｅｓ１～Ｅｓ４）を有するとともに、検出電極Ｅｓ１～Ｅｓ４の静電シールドとして働くシールド電極Ｅａ１～Ｅａ４を有する。検出電極Ｅｓ１～Ｅｓ４には、後述する静電容量検出装置２からそれぞれ駆動電流Ｉｓが供給される。シールド電極Ｅａ１～Ｅａ４には、共通の第１交流電圧Ｖ１が印加される。なお図９の例において、シールド電極Ｅａ１～Ｅａ４は検出電極ごとに分かれているが、これらの電極の少なくとも一部が共通化されていてもよい。また検出電極の数は４に限定されず、３以下でも５以上でもよい。
　静電容量検出装置２は、検出電極Ｅｓ１～Ｅｓ４の各々について静電容量の検出を行う。図９に示す静電容量検出装置２は、既に説明した静電容量検出装置２と同様な構成（第１電圧出力回路２１、第２電圧出力回路２２、減算回路２４）を有するとともに、電流出力回路２３Ｃを有する。
　電流出力回路２３Ｃは、演算増幅器ＯＰ１と、帰還回路Ｚｆと、第１スイッチ回路ＳＷ１と、第２スイッチ回路ＳＷ２と、第４スイッチ回路ＳＷ４とを有する。帰還回路Ｚｆは、並列に接続された帰還抵抗Ｒａｇと帰還キャパシタＣａｇを含む。
　演算増幅器ＯＰ１は、第２スイッチ回路ＳＷ２を介して検出電極Ｅｓ１～Ｅｓ４の何れかに接続される反転入力端子と、第２交流電圧Ｖ２が印加される非反転入力端子との電圧差を増幅し、この増幅結果を検出信号Ｖｏとして出力する。帰還回路Ｚｆは、演算増幅器ＯＰ１の検出信号Ｖｏの出力端子と共通ノードＮｃとの間の経路に設けられる。第１スイッチ回路ＳＷ１は、複数の入力ノードＮ１～Ｎ４から１つの入力ノードを選択して、共通ノードＮｃに接続する。第２スイッチ回路ＳＷ２は、複数の入力ノードＮ１～Ｎ４から第１スイッチ回路ＳＷ１と同じ１つの入力ノードを選択して、演算増幅器ＯＰ１の反転入力端子に接続する。入力ノードＮｉ（ｉは１から４までの整数を示す。）は、検出電極Ｅｓｉに接続される。
　第４スイッチ回路ＳＷ４は、複数の入力ノードＮ１～Ｎ４から第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２によって選択されていない入力ノードを選択し、当該選択した入力ノードに第１交流電圧Ｖ１を印加する。すなわち、第４スイッチ回路ＳＷ４は、静電容量の検出が行われない検出電極に対して、シールド電極Ｅａ１～Ｅａ４と同じ第１交流電圧Ｖ１を印加する。これにより、静電容量の検出が行われない検出電極と検出対象の検出電極との間に形成される寄生キャパシタに電流が流れなくなるため、これらの寄生キャパシタの影響が軽減され、静電容量の検出感度及び検出精度が向上する。
　検出電極Ｅｓｉの静電容量の検出が行われる場合、第１スイッチ回路ＳＷ１は入力ノードＮｉを選択して共通ノードＮｃに接続し、第２スイッチ回路ＳＷ２は入力ノードＮｉを選択して演算増幅器ＯＰ１の反転入力端子に接続する。これにより、検出電極Ｅｓｉからみた電流出力回路２３Ｃの構成は、図２における電流出力回路２３と等価になる。従って、図２に示す静電容量検出装置２と同様の動作により検出信号Ｖｏが生成される。
　本実施形態においてスイッチ回路（ＳＷ１、ＳＷ２）に含まれる各スイッチは、ＭＯＳトランジスタ等の能動素子によって構成される。能動素子によるスイッチ（アナログスイッチ）は、信号レベルに応じて導通抵抗が変化する非線形性を有する。そのため、スイッチの導通抵抗による電圧降下が大きくなると、導通抵抗の非線形性の影響により、スイッチを通過する信号の歪みが大きくなる。仮に、入力ノードＮｉと検出電極Ｅｓｉとの間にスイッチを設けた場合、キャパシタＣｒｓの静電容量が比較的大きいため（キャパシタＣｒｓのインピーダンスが比較的小さいため）、スイッチの非線形性による検出信号Ｖｏの歪みが現れやすくなる。これに対して、本実施形態では、演算増幅器ＯＰ１の反転入力端子と出力端子との間の帰還ループ内に第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２の各スイッチが設けられている。帰還回路Ｚｆの帰還キャパシタＣａｇの静電容量は、キャパシタＣｒｓの静電容量に比べて十分に小さい（例えば数十分の１程度）。そのため、第１スイッチ回路ＳＷ１を構成するスイッチの非線形性は、帰還ループ外にスイッチを設ける場合（入力ノードＮｉと検出電極Ｅｓｉの間の経路にスイッチを設ける場合）に比べて、検出信号Ｖｏの歪みを生じ難くい。また、演算増幅器ＯＰ１の反転入力端子のインピーダンスは非常に大きいため、入力ノードＮｉと反転入力端子との間に第２スイッチ回路ＳＷ２のスイッチを設けることにより、スイッチの非線形性の影響がほとんど生じない。従って、本実施形態によれば、スイッチ回路（ＳＷ１、ＳＷ２）を構成するスイッチの非線形性の影響による検出信号Ｖｏの歪みを効果的に低減できる。
　図１０Ａ～図１０Ｆは、外乱に対する妨害耐性のシミュレーション結果を示す図である。図１０Ａ～図１０Ｆの各グラフにおいて、縦軸はＳＮ比を示し、横軸は温度を示す。このＳＮ比は、キャパシタＣｒｇを介して検出電極にノイズを与えた場合における検出信号Ｖｏと、このノイズをゼロにした場合における検出信号Ｖｏとの比である。図１０Ａ～図１０Ｃのシミュレーションでは、キャパシタＣｒｓの静電容量が１３０ｐＦであり、図１０Ｄ～図１０Ｆのシミュレーションでは、キャパシタＣｒｓの静電容量が４０ｐＦである。また、図１０Ａ及び図１０Ｄのシミュレーションでは、ノイズの周波数が駆動周波数の２倍であり、図１０Ｂ及び図１０Ｅのシミュレーションでは、ノイズの周波数が駆動周波数の３倍であり、図１０Ｃ及び図１０Ｆのシミュレーションでは、ノイズの周波数が駆動周波数の５倍である。これらのシミュレーションから、スイッチ回路（ＳＷ１、ＳＷ２）を構成するスイッチを帰還ループ内（演算増幅器ＯＰ１の出力端子と反転入力端子の間の経路）に設けることにより、これらのスイッチを帰還ループ外（入力ノードＮｉと検出電極Ｅｓｉの間の経路）に設ける場合に比べて、常温（２０℃）でのＳＮ比が５ｄＢ程度向上することが分かる。
＜第５の実施形態＞
　次に、本発明の第５の実施形態について説明する。図１１は、第５の実施形態に係る静電容量検出装置２の構成の一例を示す図である。静電容量検出装置２を含む入力装置の全体の構成は、図１と同じである。
　図１１に示す静電容量検出装置２は、図９に示す静電容量検出装置２における電流出力回路２３Ｃを電流出力回路２３Ｄに変更したものである。電流出力回路２３Ｄは、上述した第４の実施形態の電流出力回路２３Ｃ（図９）と同様の構成に加えて、第１抵抗Ｒｓ１～Ｒｓ４を有する。第１抵抗Ｒｓｉは、検出電極Ｅｓｉと入力ノードＮｉとの間の経路に設けられる。第１抵抗Ｒｓｉは、例えば可変抵抗であり、処理部３の制御によって第１交流電圧Ｖ１の駆動周波数が変更されると、この駆動周波数に応じて抵抗値が変更される。
　図１１に示す静電容量検出装置２では、検出電極Ｅｓｉの静電容量の検出が行われる場合（第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２において入力ノードＮｉが選択された場合）、検出電極Ｅｓｉからみた電流出力回路２３Ｄの構成は、図５における電流出力回路２３Ａと等価になる。従って、図５に示す静電容量検出装置２と同様に、対象物６を通じて入力される外来ノイズを減衰させることができる。
＜第６の実施形態＞
　次に、本発明の第６の実施形態について説明する。図１２は、第６の実施形態に係る静電容量検出装置２の構成の一例を示す図である。静電容量検出装置２を含む入力装置の全体の構成は、図１と同じである。
　図１２に示す静電容量検出装置２は、図１１に示す静電容量検出装置２における電流出力回路２３Ｄを電流出力回路２３Ｅに変更したものである。電流出力回路２３Ｅは、上述した第５の実施形態の電流出力回路２３Ｄ（図１１）に第３スイッチ回路ＳＷ３を追加し、帰還抵抗Ｒａｇを帰還抵抗Ｒａｇｚに変更したものであり、他の構成は電流出力回路２３Ｄと同じである。
　第３スイッチ回路ＳＷ３は、複数の接続ノード（ＮＡ１～ＮＡ４）から１つの接続ノードＮＡｉ（ｉは１から４までの整数を示す。）を選択し、帰還抵抗Ｒａｇｚを介して演算増幅器ＯＰ１の出力端子に接続する。ただし、接続ノードＮＡｉは、第１抵抗Ｒｓｉと検出電極Ｅｓｉとを接続するノードである。第３スイッチ回路ＳＷ３が接続ノードＮＡｉを選択する場合、第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２は入力ノードＮｉを選択する。
　帰還抵抗Ｒａｇｚは、第３スイッチ回路ＳＷ３と演算増幅器ＯＰ１の出力端子との間の経路に設けられる。帰還抵抗Ｒａｇｚは、一方の端子が第３スイッチ回路ＳＷ３に接続され、他方の端子が演算増幅器ＯＰ１の出力端子に接続される。
　図１２に示す静電容量検出装置２では、検出電極Ｅｓｉの静電容量の検出が行われる場合（第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２において入力ノードＮｉが選択され、第３スイッチ回路ＳＷ３において接続ノードＮＡｉが選択された場合）、検出電極Ｅｓｉからみた電流出力回路２３Ｄの構成は、図７における電流出力回路２３Ｂと等価になる。従って、図７に示す静電容量検出装置２と同様にローパスフィルタのゲインが高くなり、静電容量の検出感度が向上する。
　なお、本発明は上述した実施形態に限定されるものではなく、種々のバリエーションを含んでいる。
　例えば、上述した実施形態（図２等）では、電流出力回路における演算増幅器の帰還回路として帰還キャパシタ（Ｃａｇ）と帰還抵抗（Ｒａｇ）の並列回路を用いているが、本発明はこれに限定されない。本発明の他の実施形態では、帰還回路として帰還抵抗のみを用いてもよいし、帰還キャパシタのみを用いてもよい。
　上述した実施形態では、演算増幅器（ＯＰ１）の帰還ループに設けられた帰還回路（Ｚｆ）を介して演算増幅器（ＯＰ１）から駆動電流（Ｉｓ）を出力するとともに、演算増幅器（ＯＰ１）から電圧の検出信号（Ｖｏ）を出力しているが、本発明はこの例に限定されない。例えば電流出力回路は、駆動電流に比例した電流を出力する電流出力部と、その出力電流を電圧に変換し、電圧の検出信号として出力する電流－電圧変換部とを有してもよい。
　本発明の入力装置は、指等の操作による情報を入力するユーザーインターフェース装置に限定されない。すなわち、本発明の入力装置は、人体に限定されない種々の物体の近接に応じて変化する検出電極の静電容量に応じた情報を入力する装置に広く適用可能である。
　本特許出願は２０１６年１２月２１日に出願した日本国特許出願第２０１６－２４７４７５号に基づきその優先権を主張するものであり、日本国特許出願第２０１６－２４７４７５号の全内容を本願に援用する。
　１…センサ部、２…静電容量検出装置、３…処理部、４…記憶部、５…インターフェー
ス部、６…対象物、２１…第１電圧出力回路、２２…第２電圧出力回路、２３，２３Ａ～
２３Ｅ…電流出力回路、２４…減算回路、２４１…全差動増幅器、２５…Ａ／Ｄ変換器、
２６…信号処理部、２６１…乗算器、２６３…ローパスフィルタ、ＳＷ１…第１スイッチ
回路、ＳＷ２…第２スイッチ回路、ＳＷ３…第３スイッチ回路、ＳＷ４…第４スイッチ回
路、ＯＰ１…演算増幅器、Ｚｆ…帰還回路、Ｒａｇ…帰還抵抗、Ｃａｇ…帰還キャパシタ
、Ｒｓ，Ｒｓ１～Ｒｓ４…第１抵抗、Ｃａ…第１キャパシタ、Ｃｂ…第２キャパシタ、Ｃ
ｒｇｌ…寄生キャパシタ、Ｅｓ，Ｅｓ１～Ｅｓ４…検出電極、Ｅａ，Ｅａ１～Ｅａ４…シ
ールド電極、Ｖ１…第１交流電圧、Ｖ２…第２交流電圧、Ｉｓ…駆動電流、Ｖｏ…検出信
号、Ｎ１～Ｎ４…入力ノード、ＮＡ１～ＮＡ４…接続ノード

Claims (17)

  1. 　検出電極に近接する対象物と前記検出電極との間の静電容量を検出する静電容量検出装置であって、
    　前記検出電極に近接して配置されたシールド電極に供給される第１交流電圧を出力する第１電圧出力回路と、
    　周波数と位相が前記第１交流電圧に等しく、かつ、振幅が前記第１交流電圧より小さい第２交流電圧を出力する第２電圧出力回路と、
    　前記検出電極の電圧と前記第２交流電圧との電圧差が小さくなるように前記検出電極へ駆動電流を出力するとともに、当該駆動電流に応じた検出信号を出力する電流出力回路とを有し、
    　前記第２電圧出力回路は、前記検出電極に近接する前記対象物が存在しない状態における前記駆動電流がゼロになるように振幅が調整された前記第２交流電圧を出力する、
    　静電容量検出装置。
  2. 　前記第２電圧出力回路は、前記第１交流電圧を減衰させた電圧を前記第２交流電圧として出力する、
    　請求項１に記載の静電容量検出装置。
  3. 　前記第２電圧出力回路は、第１キャパシタと第２キャパシタとの直列回路を含み、
    　前記第１電圧出力回路は、前記直列回路の両端に前記第１交流電圧を印加し、
    　前記第２キャパシタにおいて前記第１交流電圧に応じた前記第２交流電圧が生じる、
    　請求項２に記載の静電容量検出装置。
  4. 　前記第１キャパシタと前記第２キャパシタとの静電容量比が、前記検出電極に近接する前記対象物が存在しない状態における前記駆動電流がゼロになるように調整された値を持つ、
    　請求項３に記載の静電容量検出装置。
  5. 　前記第２キャパシタの静電容量値が調整可能であって、前記第２キャパシタは、前記検出電極に近接する前記対象物が存在しない状態における前記駆動電流がゼロになるように調整された静電容量値を持つ、
    　請求項４に記載の静電容量検出装置。
  6. 　前記電流出力回路は、
    　　前記検出電極に接続される反転入力端子と前記第２交流電圧が印加される非反転入力端子との電圧差を増幅し、当該増幅結果を前記検出信号として出力する演算増幅器と、
    　　前記演算増幅器の前記検出信号の出力端子と前記反転入力端子との間の経路に設けられた帰還キャパシタと、
    　　前記帰還キャパシタと並列に接続された帰還抵抗と、
    　　前記演算増幅器の前記反転入力端子と前記検出電極との間の経路に設けられた第１抵抗とを含む、
    　請求項１乃至５の何れか一項に記載の静電容量検出装置。
  7. 　前記電流出力回路は、
    　　前記検出電極に接続される反転入力端子と前記第２交流電圧が印加される非反転入力端子との電圧差を増幅し、当該増幅結果を前記検出信号として出力する演算増幅器と、
    　　前記演算増幅器の前記検出信号の出力端子と前記反転入力端子との間の経路に設けられた帰還キャパシタと、
    　　前記演算増幅器の前記反転入力端子と前記検出電極との間の経路に設けられた第１抵抗と、
    　　前記検出電極に接続される前記第１抵抗の一端と前記演算増幅器の前記出力端子との間の経路に設けられた帰還抵抗とを含む、
    　請求項１乃至５の何れか一項に記載の静電容量検出装置。
  8. 　前記第１電圧出力回路及び前記第２電圧出力回路は、出力する交流電圧の周波数をそれぞれ変更可能であり、
    　前記第１抵抗は、前記第１交流電圧及び前記第２交流電圧の周波数に応じて抵抗値が変更される可変抵抗である、
    　請求項６又は７に記載の静電容量検出装置。
  9. 　前記帰還キャパシタの静電容量値及び前記帰還抵抗の抵抗値がそれぞれ調整可能である、
    　請求項６乃至８の何れか一項に記載の静電容量検出装置。
  10. 　前記電流出力回路は、
    　　前記検出電極に接続される反転入力端子と前記第２交流電圧が印加される非反転入力端子との電圧差を増幅し、当該増幅結果を前記検出信号として出力する演算増幅器と、
    　　前記演算増幅器の前記検出信号の出力端子と前記反転入力端子との間の経路に設けられた帰還回路とを含み、
    　前記検出電極に近接する前記対象物が存在しない状態において前記演算増幅器から前記検出信号として出力される交流電圧に相当する基準交流電圧を前記検出信号から減算する減算回路を有する、
    　請求項１乃至５の何れか一項に記載の静電容量検出装置。
  11. 　前記減算回路は、前記検出信号と前記第１交流電圧とを入力し、前記第１交流電圧を減衰させた電圧である前記基準交流電圧を前記検出信号から減算する、
    　請求項１０に記載の静電容量検出装置。
  12. 　前記減算回路は、前記検出信号から前記基準交流電圧を減算した結果を差動信号として出力する、
    　請求項１１に記載の静電容量検出装置。
  13. 　前記電流出力回路は、
    　　前記検出電極に接続される反転入力端子と前記第２交流電圧が印加される非反転入力端子との電圧差を増幅し、当該増幅結果を前記検出信号として出力する演算増幅器と、
    　　前記演算増幅器の前記検出信号の出力端子と共通ノードとの間の経路に設けられた帰還回路と、
    　　複数の入力ノードから１つの前記入力ノードを選択して前記共通ノードに接続する第１スイッチ回路と、
    　　前記複数の入力ノードから前記第１スイッチ回路と同じ１つの前記入力ノードを選択して前記反転入力端子に接続する第２スイッチ回路とを含み、
    　前記複数の入力ノードが、それぞれ異なる前記検出電極に接続される、
    　請求項１乃至５の何れか一項に記載の静電容量検出装置。
  14. 　前記電流出力回路は、前記複数の入力ノードと前記複数の検出電極との間の複数の経路に設けられた複数の第１抵抗を含み、
    　前記帰還回路は、並列に接続された帰還キャパシタと帰還抵抗とを含む、
    　請求項１３に記載の静電容量検出装置。
  15. 　前記電流出力回路は、
    　　前記複数の入力ノードと前記複数の検出電極との間の複数の経路に設けられた複数の第１抵抗と、
    　　前記複数の検出電極と前記複数の第１抵抗とを接続する複数の接続ノードから１つの接続ノードを選択して前記演算増幅器の前記出力端子に接続する第３スイッチ回路と、
    　　前記第３スイッチ回路と前記出力端子との間の経路に設けられた帰還抵抗とを含み、
    　前記帰還回路は帰還キャパシタを含む、
    　請求項１３に記載の静電容量検出装置。
  16. 　前記第１電圧出力回路及び前記第２電圧出力回路は、出力する交流電圧の周波数をそれぞれ変更可能であり、
    　前記第１抵抗は、前記第１交流電圧及び前記第２交流電圧の周波数に応じて抵抗値が変更される可変抵抗である、
    　請求項１４又は１５に記載の静電容量検出装置。
  17. 　対象物の近接に応じた情報を入力する入力装置であって、
    　前記対象物の近接に応じて前記対象物との間の静電容量が変化する少なくとも１つの検出電極と、
    　前記検出電極に近接して配置されたシールド電極と、
    　前記対象物と前記検出電極との間の静電容量を検出する請求項１乃至１６の何れか一項に記載の静電容量検出装置とを有する、
    　入力装置。 
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