JP7406650B2 - 静電容量検出装置及び入力装置 - Google Patents

静電容量検出装置及び入力装置 Download PDF

Info

Publication number
JP7406650B2
JP7406650B2 JP2022555301A JP2022555301A JP7406650B2 JP 7406650 B2 JP7406650 B2 JP 7406650B2 JP 2022555301 A JP2022555301 A JP 2022555301A JP 2022555301 A JP2022555301 A JP 2022555301A JP 7406650 B2 JP7406650 B2 JP 7406650B2
Authority
JP
Japan
Prior art keywords
detection
signal
voltage
capacitance
phase difference
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022555301A
Other languages
English (en)
Other versions
JPWO2022074963A1 (ja
Inventor
昭久 飯倉
基史 大井
友哉 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alps Alpine Co Ltd
Original Assignee
Alps Electric Co Ltd
Alps Alpine Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alps Electric Co Ltd, Alps Alpine Co Ltd filed Critical Alps Electric Co Ltd
Publication of JPWO2022074963A1 publication Critical patent/JPWO2022074963A1/ja
Application granted granted Critical
Publication of JP7406650B2 publication Critical patent/JP7406650B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G06F3/0418—Control or interface arrangements specially adapted for digitisers for error correction or compensation, e.g. based on parallax, calibration or alignment
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B7/00—Measuring arrangements characterised by the use of electric or magnetic techniques
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
    • G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
    • G01R27/26—Measuring inductance or capacitance; Measuring quality factor, e.g. by using the resonance method; Measuring loss factor; Measuring dielectric constants ; Measuring impedance or related variables
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/54—Testing for continuity
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G06F3/04164—Connections between sensors and controllers, e.g. routing lines between electrodes and connection pads
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G06F3/0418—Control or interface arrangements specially adapted for digitisers for error correction or compensation, e.g. based on parallax, calibration or alignment
    • G06F3/04182—Filtering of noise external to the device and not generated by digitiser components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0446—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a grid-like structure of electrodes in at least two directions, e.g. using row and column electrodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04107—Shielding in digitiser, i.e. guard or shielding arrangements, mostly for capacitive touchscreens, e.g. driven shields, driven grounds

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Measurement Of Resistance Or Impedance (AREA)
  • Transmission And Conversion Of Sensor Element Output (AREA)
  • User Interface Of Digital Computer (AREA)

Description

本発明は、静電容量検出装置及び入力装置に関するものである。
指などの対象物と検出電極との間の静電容量を検出する自己容量方式の静電容量センサでは、対象物以外の物体と検出電極との間の寄生容量が検出結果の誤差になる。このような誤差を低減する方法として、検出電極と同じ電位を持つシールド電極（アクティブシールドとも呼ばれる）を検出電極の周囲に配置させる方法が知られている。下記の特許文献１には、シールド電極を備えた静電容量検出装置において上述した寄生容量の影響を更に低減する技術が記載されている。
国際公開第２０１８/１１６７０６号 特開平５－２８８７９０号公報
ところで、センシング用の電極（検出電極、シールド電極）が設けられた配線基板と静電容量の検出を行う電子回路が設けられた配線基板とを離れた場所に配置する場合、これらの配線基板をケーブル等によって配線しなければならないため、断線による故障や動作不良が発生し易くなる。
検出電極につながる配線が断線した場合は、静電容量の検出ができなくなるため、断線の発生を容易に判別することができる。他方、シールド電極につながる複数の配線の一部が断線した場合は、外来ノイズの影響を受け易くなったり、周囲にノイズを放射し易くなったりするものの、シールド電極と電子回路との電気的な導通は維持されていることから、静電容量の検出結果に異常が表れ難い。そのため、静電容量の検出結果からは断線の発生を容易に判別できないという不利益がある。
本発明はかかる事情に鑑みてなされたものであり、その目的は、シールド電極につながる複数の配線の一部が断線したことを容易に判別することが可能な静電容量検出装置と、そのような静電容量検出装置を備えた入力装置を提供することにある。
本発明の第１の観点は、シールド電極に近接して配置された検出電極と対象物との間の静電容量を検出する静電容量検出装置であって、複数の第１配線を介して前記シールド電極に交流電圧を出力する交流電圧出力部と、それぞれ前記第１配線と近接して配置された複数の第２配線を介して複数の前記検出電極と一対一に接続された複数の検出ノードを持ち、前記検出ノードの電圧が前記交流電圧に応じて振動するように前記検出ノードから前記第２配線を介して前記検出電極に電荷を供給し、複数の前記検出ノードの各々から供給した前記電荷に応じた複数の第１検出信号を生成する第１検出信号生成部と、前記交流電圧出力部が前記交流電圧を出力する交流出力ノードから前記複数の第１配線の各々へ分岐する複数の第１経路に設けられた複数の第１フィルタと、一の前記第１検出信号と前記交流電圧との位相差に応じた位相差信号を生成する少なくとも１つの位相差信号生成部とを有する静電容量検出装置である。
第１の観点の静電容量検出装置によれば、前記交流出力ノードから前記複数の第１配線の各々へ分岐する前記複数の第１経路に前記第１フィルタがそれぞれ設けられていることから、前記複数の第１配線の一部が断線した場合、前記交流出力ノードと前記シールド電極との間で並列に接続される前記第１フィルタの数が変化する。これにより、前記交流出力ノードから前記シールド電極までの周波数特性が変化し、前記交流出力ノードから前記第１検出信号の出力ノードまでの周波数特性も変化するため、前記交流出力ノードにおいて出力される前記交流電圧と、前記第１検出信号に含まれる交流成分との位相差が変化する。前記位相差信号生成部が生成する前記位相差信号は、一の前記第１検出信号と前記交流電圧との位相差に応じた信号であるため、前記複数の第１配線の一部が断線したことによる前記第１検出信号と前記交流電圧との位相差の変化を、前記位相差信号に基づいて容易に判別することが可能となる。
好適に、前記第１フィルタが、前記交流電圧の周波数より高いカットオフ周波数を持ったローパスフィルタである。
これにより、前記第１配線から伝搬する周波数の高い外来ノイズを前記第１フィルタにおいて減衰させることが可能となる。
好適に、前記複数の第２配線と前記複数の検出ノードとの間の複数の第２経路に設けられた複数の第２フィルタを有し、前記第２フィルタが、前記交流電圧の周波数より高いカットオフ周波数を持ったローパスフィルタである。
これにより、前記第２配線から伝搬する周波数の高い外来ノイズを前記第２フィルタにおいて減衰させることが可能となる。
好適に、上記第１の観点の静電容量検出装置は、正弦波信号を発生する正弦波発生部と、前記第１検出信号に含まれる交流成分の振幅に応じた第２検出信号を生成する少なくとも１つの第２検出信号生成部とを有し、前記交流電圧出力部は、前記正弦波信号に応じた前記交流電圧を出力し、前記第２検出信号生成部は、前記正弦波信号と前記第１検出信号とを乗算する第１乗算部と、前記第１乗算部の出力信号の高域成分を減衰させる第１ローパスフィルタとを含み、前記位相差信号生成部は、前記正弦波信号の位相を９０度遅延させる第１遅延部と、前記第１遅延部により遅延した前記正弦波信号と前記第１検出信号とを乗算する第２乗算部と、前記第２乗算部の出力信号の高域成分を減衰させる第２ローパスフィルタとを含み、前記第２検出信号生成部は、前記第１ローパスフィルタの出力信号に応じた前記第２検出信号を生成し、前記位相差信号生成部は、前記第２ローパスフィルタの出力信号に応じた前記位相差信号を生成する。
この構成によれば、前記第１検出信号に含まれる交流成分と前記正弦波信号との位相差が小さい場合、前記第２ローパスフィルタの出力信号に応じた前記位相差信号は、前記第２検出信号に比べて、当該位相差の変化に応じた変化率が大きくなる。そのため、前記複数の第１配線の一部が断線したことによる前記第１検出信号と前記交流電圧との位相差の変化を、前記位相差信号の変化に基づいて容易に判別することが可能となる。
また、この構成によれば、前記第２検出信号と前記位相信号の両方を一つの前記正弦波信号に基づいて効率的に生成することが可能となる。
好適に、上記第１の観点の静電容量検出装置は、前記正弦波信号を遅延させる第２遅延部を有し、前記交流電圧出力部は、前記第２遅延部により遅延した前記正弦波信号に応じた前記交流電圧を出力し、前記第２遅延部の遅延量は、前記第２ローパスフィルタの出力信号が最小となるように調整されている。
この構成によれば、前記第２ローパスフィルタの出力信号が最小となる場合に、前記第１検出信号に含まれる交流成分と前記正弦波信号との位相差がゼロに近い状態となるため、前記第２検出信号による前記静電容量の検出感度を高めることが可能となる。
また、この構成によれば、前記第２遅延部の遅延量の変化に応じた前記位相差信号の変化を観測することにより、前記第１検出信号に含まれる交流成分と前記正弦波信号との位相差をゼロに近づける調整を行うことが可能となる。
好適に、前記第１検出信号生成部は、前記検出ノードの電圧が前記交流電圧に応じて振動するように前記検出ノードへ前記電荷を供給し、供給した前記電荷に応じた信号を出力する少なくとも１つのチャージアンプと、前記チャージアンプの出力信号と前記交流電圧との差に応じた信号を出力する少なくとも１つの差動アンプと、前記差動アンプの出力信号をデジタル信号に変換し、前記第１検出信号として出力する少なくとも１つのアナログ－デジタル変換部とを含む。
この構成によれば、前記チャージアンプと前記差動アンプと前記アナログ－デジタル変換部とを用いた簡易な構成により前記第１検出信号を生成することが可能となる。
好適に、前記交流電圧出力部と、前記第１検出信号生成部と、前記第２検出信号生成部と、前記位相差信号生成部と、前記正弦波発生部とが１以上の集積回路内に設けられており、前記第１フィルタと前記第２フィルタとが、前記１以上の集積回路と異なる１以上の部品により構成されている。
これにより、集積回路内では実現が難しい比較的大きな時定数を持つ前記第１フィルタ及び前記第２フィルタを、前記１以上の部品によって構成することが可能となる。
好適に、前記第１フィルタは、前記第１経路に設けられた第１インダクタと、前記第１インダクタの両端のノードとグランドとの間にそれぞれ設けられた２つの第１キャパシタとを含み、前記第２フィルタは、前記第２経路に設けられた第２インダクタと、前記第２インダクタの両端のノードと前記グランドとの間にそれぞれ設けられた２つの第２キャパシタとを含む。
この構成によれば、前記第１フィルタにおいて、比較的インピーダンスが高い前記第１配線側からの外来ノイズを減衰させ易くなり、前記第２フィルタにおいて、比較的インピーダンスが高い前記第２配線側からの外来ノイズを減衰させ易くなる。
好適に、前記第１フィルタは、前記第１経路に設けられた第１抵抗と、前記第１抵抗の両端のノードとグランドとの間にそれぞれ設けられた２つの第１キャパシタとを含み、前記第２フィルタは、前記第２経路に設けられた第２抵抗と、前記第２抵抗の両端のノードと前記グランドとの間にそれぞれ設けられた２つの第２キャパシタとを含む。
この構成によれば、前記第１フィルタにおいて、比較的インピーダンスが高い前記第１配線側からの外来ノイズを減衰させ易くなり、前記第２フィルタにおいて、比較的インピーダンスが高い前記第２配線側からの外来ノイズを減衰させ易くなる。
好適に、前記交流電圧出力部と、前記第１検出信号生成部と、前記複数の第１フィルタと、前記少なくとも１つの位相差信号生成部とが、共通の第１配線基板に設けられており、前記シールド電極と前記複数の検出電極とが、１以上の第２配線基板に設けられており、前記第１配線基板と前記１以上の第２配線基板とが、１以上の配線ケーブルにより接続されており、前記第１配線及び前記第２配線が、それぞれ前記配線ケーブルに含まれている。
この構成によれば、前記複数の第１配線の一部が１以上の前記配線ケーブルにおいて断線したことによる前記第１検出信号と前記交流電圧との位相差の変化を、前記位相差信号に基づいて容易に判別することが可能となる。
好適に、前記交流電圧出力部は、振幅の半分より大きい直流電圧が重畳した前記交流電圧を出力する。
これにより、前記交流電圧を入力する回路を単電源で動作させることが可能となる。
本発明の第２の観点は、対象物の近接に応じた情報を入力する入力装置であって、前記対象物の近接に応じて前記対象物との間の静電容量が変化する複数の検出電極と、前記複数の検出電極に近接して配置されたシールド電極と、前記対象物と前記複数の検出電極との間の前記静電容量をそれぞれ検出する上記第１の観点の静電容量検出装置とを有する、入力装置である。
本発明によれば、シールド電極につながる複数の配線の一部が断線したことを容易に判別することが可能な静電容量検出装置と、そのような静電容量検出装置を備えた入力装置を提供できる。
図１は、本実施形態に係る入力装置の構成の一例を示す図である。 図２は、本実施形態に係る静電容量検出装置の構成の一例を示す図である。 図３Ａ～図３Ｂは、第１フィルタ及び第２フィルタの構成の一例を示す図である。 図４は、第２信号生成部及び位相差信号生成部の構成の一例を示す図である。 図５は、シールド電極につながる複数の第１配線の一部が断線した状態を説明するための図である。 図６は、位相差信号生成部の一変形例を示す図である。
図１は、本実施形態に係る入力装置の構成の一例を示す図である。図１に示す入力装置１は、２つの検出電極Ｅｓ－１及びＥｓ－２と、検出電極Ｅｓ－１及びＥｓ－２に近接して配置されたシールド電極Ｅａと、静電容量検出装置３と、処理部４と、記憶部５と、インターフェース部６とを有する。
本実施形態に係る入力装置１は、指やペンなどの対象物９が検出電極Ｅｓ－ｉ（ｉは１又は２の整数を示す。）に近接した場合に、検出電極Ｅｓ－ｉと対象物９との間の静電容量を検出し、この検出結果に基づいて、対象物９の近接に応じた情報を入力する。例えば入力装置１は、検出電極Ｅｓ－ｉに対する対象物９の近接の有無や、検出電極Ｅｓ－ｉと対象物９との距離に関する情報などを、静電容量の検出結果に基づいて取得する。例えば入力装置１は、タッチセンサやタッチパッドなどのユーザーインターフェース装置に適用される。なお、本明細書における「近接」とは、近くにあることを意味しており、近接する物同士の接触の有無を限定しない。
検出電極Ｅｓ－ｉは、導電体である指やペンなどの対象物９との間に静電容量を生じる。シールド電極Ｅａは、検出電極Ｅｓ－ｉに近接して配置される。検出電極Ｅｓ－ｉは、指などの対象物９が近接可能な検出領域に配置される。検出領域の表面は、例えば絶縁性のカバー層で覆われており、カバー層より下層側に検出電極Ｅｓ－ｉが配置される。シールド電極Ｅａは、対象物９以外の物体と検出電極Ｅｓ－ｉとの静電結合を防止するための静電シールドであり、例えば検出領域において検出電極Ｅｓ－ｉよりも下層側に配置される。
図１に示すように、検出電極Ｅｓ－ｉと対象物９との間には、寄生的な容量成分Ｃｒｇが形成される。シールド電極Ｅａと検出電極Ｅｓとの間には、寄生的な容量成分Ｃｒｓが形成される。シールド電極Ｅａとグランドとの間には、寄生的な容量成分Ｃｓｇが形成される。
静電容量検出装置３は、検出電極Ｅｓ－１及びＥｓ－２と対象物９との間にそれぞれ形成される容量成分Ｃｒｇの静電容量（以下、「検出対象容量Ｃｒｇ」と記す場合がある。）を検出し、その検出結果を示す第２検出信号Ｄ２－１及びＤ２－２を出力する。
また、静電容量検出装置３は、後述するように、第１検出信号Ｄ１－１と交流電圧Ｖａｓとの位相差に応じた信号位相差信号Ｐ－１、及び、第１検出信号Ｄ１－２と交流電圧Ｖａｓとの位相差に応じた位相差信号Ｐ－２をそれぞれ生成する。
静電容量検出装置３は、図１に示すように、ケーブル２－１を介して検出電極Ｅｓ－１及びシールド電極Ｅａに接続され、ケーブル２－２を介して検出電極Ｅｓ－２及びシールド電極Ｅａに接続される。ケーブル２－１の内部では、シールド電極Ｅａにつながる第１配線Ｗ１－１と検出電極Ｅｓ－１につながる第２配線Ｗ２－１とが近接して配置される。ケーブル２－２の内部では、シールド電極Ｅａにつながる第１配線Ｗ１－２と検出電極Ｅｓ－１につながる第２配線Ｗ２－２とが近接して配置される。以下の説明では、第１配線Ｗ１－１及びＷ１－２を区別せずに「第１配線Ｗ１」と記す場合がある。
処理部４は、入力装置１の全体的な動作を制御する回路であり、例えば記憶部５に格納されるプログラムの命令コードに従って処理を行う１以上のプロセッサ（ＣＰＵ、ＤＳＰなど）を含む。また処理部４は、特定の機能を果たすように構成された専用のハードウェア（ＡＳＩＣ、ＦＰＧＡなど）を含んでもよい。処理部４による処理は、プロセッサがプログラムの命令コードを実行することにより実現してもよいし、少なくとも一部を専用のハードウェアにより実現してもよい。
処理部４は、静電容量検出装置３から出力される第２検出信号Ｄ２－１及びＤ２－２に基づいて、対象物９が検出電極Ｅｓ－１、Ｅｓ－２に近接しているか否かの判定や、対象物９と検出電極Ｅｓ－ｉとの距離の算出、検出領域における対象物９の近接位置の算出、対象物９の大きさの算出などの処理を行う。
また処理部４は、静電容量検出装置３から出力される位相差信号Ｐ－ｉに基づいて、シールド電極Ｅａにつながる複数の第１配線Ｗ１の一部が断線したかを判定する処理を行う。
記憶部５は、処理部４のプロセッサにおいて実行される命令コードを含んだプログラムや、処理部４において処理に使用されるデータ、処理の過程で一時的に保持されるデータなどを記憶する。記憶部５は、例えばＤＲＡＭやＳＲＡＭ、フラッシュメモリ、ハードディスクなど、１種類以上の記憶デバイスを用いて構成される。
インターフェース部６は、入力装置１と他の装置（例えば入力装置１を搭載する電子機器のホストコントローラなど）との間でデータをやり取りするための回路である。処理部４は、静電容量検出装置３の検出結果に基づいて得られた情報（対象物９の有無、対象物９の近接位置、対象物９との距離、対象物９の大きさなど）を、インターフェース部６によって図示しない上位装置に出力する。上位装置では、これらの情報を用いて、例えばポインティング操作やジェスチャ操作などを認識するユーザーインターフェースが構築される。
図１の例において、静電容量検出装置３と処理部４と記憶部５とインターフェース部６とが第１配線基板Ｂ１に設けられており、検出電極Ｅｓ－１及びＥｓ－２とシールド電極Ｅａとが第２配線基板Ｂ２に設けられている。第１配線基板Ｂ１と第２配線基板Ｂ２とは、ケーブル２－１及び２－２によって接続されている。
次に、静電容量検出装置３の構成について説明する。図２は、本実施形態に係る静電容量検出装置３の構成の一例を示す図である。
図１及び図２の例において、静電容量検出装置３は、第１検出信号生成部１０と、交流電圧出力部２０と、第２信号生成部３０－１及び３０－２と、位相差信号生成部４０－１及び４０－２と、正弦波発生部５０と、第２遅延部６０と、Ｄ／Ａ変換部７０と、第１フィルタＦ１－１及びＦ１－２と、第２フィルタＦ２－１及びＦ２－２とを有する。
また図２の例において、静電容量検出装置３は、キャパシタＣ１－１及びＣ１－２と、キャパシタＣ２－１及びＣ２－２と、キャパシタＣ３－１及びＣ３－２とを有する。
［第１検出信号生成部１０］
第１検出信号生成部１０は、図２に示すように、２つの第２配線Ｗ２を介して２つの検出電極Ｅｓと一対一に接続された２つの検出ノードＮ１－１及びＮ１－２を持つ。検出ノードＮ１－ｉは、第２配線Ｗ２－ｉを介して検出電極Ｅｓ－ｉに接続される。
第１検出信号生成部１０は、交流電圧出力部２０から出力される交流電圧Ｖａｓに応じて検出ノードＮ１－ｉの電圧が振動するように、検出ノードＮ１－ｉから第２配線Ｗ２－ｉを介して検出電極Ｅｓ－ｉに電荷を供給する。
第１検出信号生成部１０は、２つの検出ノードＮ１－１及びＮ１－２の各々から供給した電荷に応じた２つの第１検出信号Ｄ１－１及びＤ１－２を生成する。すなわち、第１検出信号生成部１０は、検出ノードＮ１－ｉから検出電極Ｅｓ－ｉへ供給した電荷に応じた第１検出信号Ｄ１－ｉを生成する。
図２の例において、第１検出信号生成部１０は、チャージアンプ１１－１及び１１－２と、減衰回路１２－１及び１２－２と、差動アンプ１３－１及び１３－２と、Ａ／Ｄ変換部１４－１及び１４－２と、抵抗Ｒ１－１及びＲ１－２とを有する。
減衰回路１２－ｉは、交流電圧出力部２０が出力する交流電圧Ｖａｓの振幅を減衰させた交流電圧Ｖｄｒｖ－ｉを出力する。減衰回路１２－ｉは、交流電圧Ｖａｓの振幅に対する交流電圧Ｖｄｒｖ－ｉの振幅の比である減衰比Ｋを、対象物９が存在しない非検出状態においてチャージアンプ１１－ｉの出力信号Ｖｏ－ｉの電圧振幅がゼロ付近となる比に保持する。
図２の例において、減衰回路１２－ｉは、直列に接続されたキャパシタＣ４－ｉ及びキャパシタＣ５－ｉを含む。交流電圧出力部２０は、キャパシタＣ４－ｉとキャパシタＣ５－ｉとの直列回路に交流電圧Ｖａｓを印加する。キャパシタＣ４－ｉの一方の端子は、交流電圧出力部２０の交流電圧Ｖａｓが出力される交流出力ノードＮ３に接続され、キャパシタＣ４－ｉの他方の端子は、キャパシタＣ５－ｉを介してグランドに接続される。減衰回路１２－ｉは、キャパシタＣ５－ｉに生じる交流電圧を交流電圧Ｖｄｒｖ－ｉとして出力する。キャパシタＣ４－ｉの静電容量及びキャパシタＣ５－ｉの静電容量は、対象物９が存在しない非検出状態においてチャージアンプ１１－ｉの出力信号Ｖｏ－ｉの電圧振幅がゼロ付近となるようにそれぞれ設定された静電容量である。
図２の例において、キャパシタＣ５－ｉは静電容量値の調整が可能であり、対象物９が存在しない非検出状態においてチャージアンプ１１－ｉの出力信号Ｖｏ－ｉの電圧振幅がゼロ付近となるようにキャパシタＣ５－ｉの静電容量値が調整される。キャパシタＣ５－ｉは、ＩＣ内部の半導体チップ等に形成される部品でもよい。この場合、例えばキャパシタＣ５－ｉは、並列に接続された複数のキャパシタにより構成されており、レーザートリミング等で並列接続されるキャパシタの数を選択することにより静電容量値が調整される。またキャパシタＣ５－ｉは、素子値の調整が可能なディスクリート部品でもよい。
キャパシタＣ４－ｉとキャパシタＣ５－ｉとが接続される交流入力ノードＮ２－ｉは、抵抗Ｒ２－ｉを介して交流出力ノードＮ３に接続される。交流入力ノードＮ２－ｉが接続されるチャージアンプ１１－ｉの入力（後述するオペアンプＵ１－ｉの非反転入力端子）は、この抵抗Ｒ２－ｉに比べて入力インピーダンスが十分に大きいため、交流入力ノードＮ２－ｉの直流電位は交流出力ノードＮ３の直流電位と概ね等しくなる。図２の例において、抵抗Ｒ２－ｉの抵抗値は製造時に調整可能であり、この抵抗値を調整することによって交流電圧Ｖａｓに対する交流電圧Ｖｄｒｖ－ｉの位相を調整することが可能である。
チャージアンプ１１－ｉは、検出ノードＮ１－ｉの電圧が交流電圧Ｖａｓに応じて振動するように検出ノードＮ１－ｉへ電荷を供給し、供給した電荷に応じた信号Ｖｏ－ｉを出力する。チャージアンプ１１－ｉは、交流電圧Ｖａｓの振幅を減衰させた交流電圧Ｖｄｒｖ－ｉを交流入力ノードＮ２－ｉにおいて入力し、検出ノードＮ１－ｉの電圧が交流入力ノードＮ２－ｉの電圧に近づくように（すなわち検出ノードＮ１－ｉにおいて交流電圧Ｖｄｒｖ－ｉが生じるように）検出ノードＮ１－ｉへ電荷を供給する。
図２の例において、チャージアンプ１１－ｉは、帰還キャパシタＣａｇと、オペアンプＵ１－ｉとを有する。オペアンプＵ１－ｉは、検出ノードＮ１－ｉに接続される反転入力端子と交流入力ノードＮ２－ｉに接続される非反転入力端子との電圧差を増幅し、当該増幅した電圧差に応じた信号Ｖｏ－ｉを出力する。帰還キャパシタＣａｇは、信号Ｖｏ－ｉを出力するオペアンプＵ１－ｉの出力ノードと検出ノードＮ１－ｉとの間の経路に設けられる。
差動アンプ１３－ｉは、チャージアンプ１１－ｉの出力信号Ｖｏ－ｉと交流電圧Ｖａｓとの差に応じた信号Ｖｍ－ｉを出力する。例えば差動アンプ１３－ｉは全差動増幅器を含んでおり、信号Ｖｍ－ｉを差動信号として出力する。また差動アンプ１３－ｉは、後段のＡ／Ｄ変換部１４－ｉの変換動作に伴うエイリアシングを抑制するため、所定の周波数帯域より高域の周波数成分を減衰させるローパスフィルタとしての機能を備える。
Ａ／Ｄ変換部１４－ｉは、差動アンプ１３－ｉから出力される信号Ｖｍ－ｉをデジタル信号である第１検出信号Ｄ１－ｉに変換する。
抵抗Ｒ１－ｉは、検出ノードＮ１－ｉと第２配線Ｗ２－ｉとの間の導電路である第２経路Ｐ２－ｉに設けられている。
［交流電圧出力部２０］
交流電圧出力部２０は、複数の第１配線Ｗ１を介してシールド電極Ｅａに交流電圧Ｖａｓを出力する。例えば交流電圧出力部２０は、一定の振幅及び周波数を持つ正弦波の交流電圧Ｖａｓを出力する。
図２の例において、交流電圧出力部２０は、直流電圧を出力する定電圧源２１と、オペアンプＵ２と、抵抗Ｒ３及びＲ４とを含む。オペアンプＵ２の非反転入力端子には定電圧源２１の直流電圧Ｖｂが印加され、オペアンプＵ２の反転入力端子には抵抗Ｒ３を介して正弦波の信号Ｖｓｉｎが入力される。オペアンプＵ２の出力端子と反転入力端子との間の経路には、抵抗Ｒ４が設けられる。オペアンプＵ２の出力端子は、交流出力ノードＮ３に接続される。オペアンプＵ２は、定電圧源２１の直流電圧Ｖｂが重畳した交流電圧Ｖａｓを出力端子から交流出力ノードＮ３に出力する。直流電圧Ｖｂが交流電圧Ｖａｓの振幅の半分より大きいため、交流電圧Ｖａｓは常に正の電圧となる。図２の例において、抵抗Ｒ４の抵抗値が調整可能であり、交流電圧Ｖａｓが所定の振幅を持つように抵抗Ｒ４の抵抗値が調整される。
［第１フィルタＦ１－ｉ、第２フィルタＦ２－ｉ］
第１フィルタＦ１－１及びＦ１－２は、交流出力ノードＮ３から２つの第１配線Ｗ１の各々へ分岐する２つの導電路（第１経路Ｐ１－１、Ｐ１－２）に設けられている。すなわち、第１フィルタＦ１－ｉは、交流出力ノードＮ３から第１配線Ｗ１－ｉへ分岐する第１経路Ｐ１－ｉに設けられている。
第２フィルタＦ２－１及びＦ２－２は、第２配線Ｗ２－１及びＷ２－２と検出ノードＮ１－１及びＮ１－２との間の２つの導電路（第２経路Ｐ２－１、Ｐ２－２）に設けられている。すなわち、第２フィルタＦ２－ｉは、第２配線Ｗ２－ｉと検出ノードＮ１－ｉとの間の第２経路Ｐ２－ｉに設けられている。
第１フィルタＦ１－ｉ及び第２フィルタＦ２－ｉは、例えば、交流電圧Ｖａｓの周波数より高いカットオフ周波数を持ったローパスフィルタである。これらのフィルタにより、第１配線Ｗ１－ｉや第２配線Ｗ２－ｉから静電容量検出装置３へ伝搬する外来ノイズが減衰すると共に、第１配線Ｗ１－ｉや第２配線Ｗ２－ｉを通じて静電容量検出装置３から周囲に放射されるノイズが減衰する。
図３Ａは、第１フィルタＦ１－ｉ及び第２フィルタＦ２－ｉの構成の一例を示す図である。図３Ａの例において、第１フィルタＦ１－ｉ及び第２フィルタＦ２－ｉは、インダクタとキャパシタとがπ型に接続されたローパスフィルタである。
図３Ａに示す第１フィルタＦ１－ｉは、第１経路Ｐ１－ｉに設けられた第１インダクタＬ１－ｉと、第１インダクタＬ１－ｉの両端のノードとグランドとの間にそれぞれ設けられた第１キャパシタＣ６－ｉ及び第１キャパシタＣ７－ｉとを有する。第１キャパシタＣ６－ｉは第１インダクタＬ１－ｉの一方（第１配線Ｗ１－ｉ側）の端子に接続され、第１キャパシタＣ７－ｉは第１インダクタＬ１－ｉの他方の端子に接続される。
図３Ａに示す第２フィルタＦ２－ｉは、第２経路Ｐ２－ｉに設けられた第２インダクタＬ２－ｉと、第２インダクタＬ２－ｉの両端のノードとグランドとの間にそれぞれ設けられた第２キャパシタＣ８－ｉ及び第２キャパシタＣ９－ｉとを有する。第２キャパシタＣ８－ｉは第２インダクタＬ２－ｉの一方（第２配線Ｗ２－ｉ側）の端子に接続され、第２キャパシタＣ９－ｉは第２インダクタＬ２－ｉの他方の端子に接続される。
図３Ｂは、第１フィルタＦ１－ｉ及び第２フィルタＦ２－ｉの別の構成例を示す図である。図３Ｂの例において、第１フィルタＦ１－ｉ及び第２フィルタＦ２－ｉは、抵抗とキャパシタとがπ型に接続されたローパスフィルタである。
図３Ｂに示す第１フィルタＦ１－ｉは、第１経路Ｐ１－ｉに設けられた第１抵抗Ｒ５－ｉと、第１抵抗Ｒ５－ｉの両端のノードとグランドとの間にそれぞれ設けられた第１キャパシタＣ１０－ｉ及び第１キャパシタＣ１１－ｉとを有する。第１キャパシタＣ１０－ｉは第１抵抗Ｒ５－ｉの一方（第１配線Ｗ１－ｉ側）の端子に接続され、第１キャパシタＣ１１－ｉは第１抵抗Ｒ５－ｉの他方の端子に接続される。
図３Ｂに示す第２フィルタＦ２－ｉは、第２経路Ｐ２－ｉに設けられた第２抵抗Ｒ６－ｉと、第２抵抗Ｒ６－ｉの両端のノードとグランドとの間にそれぞれ設けられた第２キャパシタＣ１２－ｉ及び第２キャパシタＣ１３－ｉとを有する。第２キャパシタＣ１２－ｉは第２抵抗Ｒ６－ｉの一方（第２配線Ｗ２－ｉ側）の端子に接続され、第２キャパシタＣ１３－ｉは第２抵抗Ｒ６－ｉの他方の端子に接続される。
［キャパシタＣ１－ｉ、Ｃ２－ｉ、Ｃ３－ｉ］
キャパシタＣ１－ｉは、第２経路Ｐ２－ｉにおける抵抗Ｒ１－ｉと第２フィルタＦ２－ｉとの間に設けられている。キャパシタＣ２－ｉは、キャパシタＣ１－ｉの第２フィルタＦ２－ｉ側の端子とグランドとの間に設けられている。キャパシタＣ１－ｉとキャパシタＣ２－ｉにより、容量成分Ｃｒｓの静電容量が大きいことによるチャージアンプ１１－ｉの電荷の増大を抑制して、検出感度を適切な範囲に抑えることができる。
キャパシタＣ３－ｉは、キャパシタＣ１－ｉの第２フィルタＦ２－ｉ側の端子と交流出力ノードＮ３との間に設けられている。キャパシタＣ３－ｉにより、第１配線Ｗ１－ｉ及び第２配線Ｗ２－ｉから静電容量検出装置３に伝搬する外来ノイズを低減できる。
［正弦波発生部５０］
正弦波発生部５０は、交流電圧Ｖａｓの基準となる正弦波信号Ｄｓ１を発生する。正弦波発生部５０は、例えばメモリに記憶された正弦波の数値データを所定のタイミングで順次に読み出すことにより正弦波信号Ｄｓ１を生成する。
［第２信号生成部３０－ｉ］
第２信号生成部３０－ｉは、第１検出信号Ｄ１－ｉに含まれる交流成分（交流電圧Ｖａｓに同期した成分）の振幅に応じた第２検出信号Ｄ２－ｉを生成する。第１検出信号Ｄ１－ｉに含まれる交流電圧Ｖａｓに同期した交流成分は検出対象容量Ｃｒｇに応じた振幅を持つため、第１検出信号Ｄ１－ｉは検出対象容量Ｃｒｇに応じた値を持つ。
第２信号生成部３０－ｉは、例えば図４に示すように、第１乗算部３１－ｉと第１ローパスフィルタ３２－ｉとを有する。第１乗算部３１－ｉは、正弦波信号Ｄｓ１と第１検出信号Ｄ１－ｉとを乗算する。第１ローパスフィルタ３２－ｉは、第１乗算部３１－ｉの出力信号の高域成分を減衰させた信号を第２検出信号Ｄ２－ｉとして出力する。
［位相差信号生成部４０－ｉ］
位相差信号生成部４０－ｉは、第１検出信号Ｄ１－ｉと交流電圧Ｖａｓとの位相差に応じた位相差信号Ｐ－ｉを生成する。
位相差信号生成部４０－ｉは、例えば図４に示すように、第２乗算部４１－ｉと、第２ローパスフィルタ４２－ｉと、第１遅延部４３－ｉとを有する。
第１遅延部４３－ｉは、正弦波信号Ｄｓ１の位相を９０度遅延させる。第２乗算部４１－ｉは、第１遅延部４３－ｉにより遅延した正弦波信号Ｄｓ１と第１検出信号Ｄ１－ｉとを乗算する。第２ローパスフィルタ４２－ｉは、第２乗算部４１－ｉの出力信号の高域成分を減衰させた信号を位相差信号Ｐ－ｉとして出力する。第１検出信号Ｄ１－ｉと交流電圧Ｖａｓとの位相差がゼロに近い場合、位相差信号Ｐ－ｉはゼロに近い値となる。
なお、位相差信号生成部４０－ｉは、第１ローパスフィルタ３２－ｉの出力信号と第２ローパスフィルタ４２－ｉの出力信号とに基づいて、第１検出信号Ｄ１－ｉと交流電圧Ｖａｓとの位相差に応じた位相差信号Ｐ－ｉを生成してもよい。例えば、第１ローパスフィルタ３２－ｉの出力信号を実部、第２ローパスフィルタ４２－ｉの出力信号を虚部とする複素ベクトルの正弦値を位相差信号Ｐ－ｉとして算出してもよい。このように算出した位相差信号Ｐ－ｉも、第１検出信号Ｄ１－ｉと交流電圧Ｖａｓとの位相差がゼロに近い場合、ゼロに近い値となる。
［第２遅延部６０、Ｄ／Ａ変換部７０］
第２遅延部６０は、正弦波発生部５０が生成した正弦波信号Ｄｓ１を遅延させた正弦波信号Ｄｓ２を生成する。Ｄ／Ａ変換部７０は、正弦波信号Ｄｓ２をデジタル信号からアナログの正弦波の信号Ｖｓｉｎに変換し、交流電圧出力部２０に入力する。交流電圧出力部２０は、正弦波信号Ｄｓ１を遅延させてアナログ信号に変換した正弦波の信号Ｖｓｉｎに基づいて交流電圧Ｖａｓを生成する。
第２遅延部６０の遅延量は、位相差信号生成部４０－ｉの第２ローパスフィルタ４２－ｉの出力信号が最小となるように調整されている。第２ローパスフィルタ４２－ｉの出力信号が最小となる場合に、第１検出信号Ｄ１－ｉに含まれる交流成分と正弦波信号Ｄｓ１との位相差がゼロに近い状態となるため、第２検出信号Ｄ２－ｉによる検出対象容量Ｃｒｇの検出感度が高くなる。
静電容量検出装置３は、例えば１以上の集積回路（ＩＣ）と、集積回路とは異なる１以上の部品（ディスクリート部品）によって構成される。例えば上述した構成において、第１検出信号生成部１０と、交流電圧出力部２０と、第２信号生成部３０－ｉと、位相差信号生成部４０－ｉと、正弦波発生部５０と、第２遅延部６０と、Ｄ／Ａ変換部７０とが、１以上の集積回路内に設けられている。また、第１フィルタＦ１－ｉ、第２フィルタＦ２－ｉ、キャパシタＣ１－ｉ、キャパシタＣ２－ｉ、キャパシタＣ３－ｉは、集積回路とは異なる部品（ディスクリート部品）により構成される。
次に、上述した構成を有する入力装置１における静電容量検出装置３の動作を説明する。
断線等が発生していない通常の動作において、第１検出信号生成部１０のチャージアンプ１１－ｉは、交流電圧Ｖａｓの振幅を減衰回路１２－ｉにより減衰させた交流電圧Ｖｄｒｖ－ｉとほぼ同じ交流電圧が検出ノードＮ１－ｉにおいて発生するように、検出ノードＮ１へ電荷を供給する。この電荷は、検出ノードＮ１－ｉから第２配線Ｗ２－ｉを介して検出電極Ｅｓ－ｉに供給されるため、交流電圧Ｖｄｒｖ－ｉに応じた電荷の変動の振幅は、検出対象容量Ｃｒｇに応じて変化する。そのため、チャージアンプ１１－ｉの出力信号Ｖｏ－ｉの振幅は検出対象容量Ｃｒｇに応じて変化し、チャージアンプ１１－ｉの出力信号Ｖｏ－ｉと交流電圧Ｖａｓとの差を増幅してデジタル信号に変換した第１検出信号Ｄ１－ｉの振幅も、検出対象容量Ｃｒｇに応じて変化する。第２信号生成部３０－ｉは、第１検出信号Ｄ１－ｉに含まれる交流成分（交流電圧Ｖａｓに同期した成分）の振幅に応じた第２検出信号Ｄ２－ｉを生成するため、第２検出信号Ｄ２－ｉの値は検出対象容量Ｃｒｇに応じて変化する。これにより、対象物９が検出電極Ｅｓ－ｉに近づくことによる検出対象容量Ｃｒｇの変化を、第２検出信号Ｄ２－ｉの変化として検出することが可能となる。
断線等が発生していない場合、第１検出信号Ｄ１－ｉに含まれる交流成分（交流電圧Ｖａｓに同期した成分）と正弦波信号Ｄｓ１との位相差は小さいため、位相差信号生成部４０－ｉが生成する位相差信号Ｐ－ｉはゼロに近い値となっている。
ここで、例えば図５に示すように、複数の第１配線Ｗ１の一部（図５の例では第１配線Ｗ１－２）が断線したものとする。この場合、交流出力ノードＮ３とシールド電極Ｅａとの間において並列に接続される第１フィルタＦ１－ｉの個数が少なくなる。また、第１フィルタＦ１－ｉが図３Ａや図３Ｂに示すようなπ型のローパスフィルタである場合、断線が生じた第１配線Ｗ１につながる第１フィルタＦ１－ｉの交流出力ノードＮ３とグランドとの間の静電容量が見かけ上大きくなる。これにより、交流出力ノードＮ３からシールド電極Ｅａまでの周波数特性が変化し、交流出力ノードＮ３から第１検出信号Ｄ１－ｉの出力ノードまでの周波数特性も変化するため、交流出力ノードＮ３において出力される交流電圧Ｖａｓと、第１検出信号Ｄ１－ｉに含まれる交流成分との位相差が変化する。具体的には、交流出力ノードＮ３から第１検出信号Ｄ１－ｉの出力ノードまでのローパスフィルタ特性のカットオフ周波数が低くなることにより、第１検出信号Ｄ１－ｉに含まれる交流成分の位相が正弦波信号Ｄｓ１の位相に対して遅れる。この位相差の変化により、位相差信号生成部４０－ｉが生成する位相差信号Ｐ－ｉも変化する。従って、位相差信号Ｐ－ｉの変化に基づいて、複数の第１配線Ｗ１の一部に生じた断線を検出することが可能となる。
第１検出信号Ｄ１－ｉに含まれる交流成分と正弦波信号Ｄｓ１との位相差が微小である場合、第１検出信号Ｄ１－ｉと正弦波信号Ｄｓ１との乗算結果に基づいて得られる第２信号生成部３０－ｉの第２検出信号Ｄ２－ｉは、位相差に対する変化率がゼロに近い。そのため、この位相差を第２検出信号Ｄ２－ｉに基づいて検出することは困難である。これに対し、正弦波信号Ｄｓ１を９０度遅延させた信号と第１検出信号Ｄ１－ｉとの乗算結果に基づいて得られる位相差信号生成部４０－ｉの位相差信号Ｐ－ｉは、位相差に対する変化率が最も大きい状態になっている。そのため、位相差の変化に応じて位相差信号Ｐ－ｉも大きく変化するため、位相差信号Ｐ－ｉの変化から第１配線Ｗ１の断線を容易に判別することができる。
なお、本実施形態は上述した例に限定されるものではなく、種々の変形例を含んでいる。
図６は、位相差信号生成部４０－ｉの一変形例を示す図である。図６に示す位相差信号生成部４０－ｉは、入力される制御信号に応じて正弦波信号Ｄｓ１を遅延させる遅延部４４－ｉと、遅延部４４－ｉの出力信号と第１検出信号Ｄ１－ｉとの位相を比較する位相比較部４５－ｉと、位相比較部４５－ｉの位相比較結果に応じた信号を積分し、位相差信号Ｐ－ｉとして出力する積分部４６－ｉとを有する。遅延部４４－ｉは、積分部４６－ｉが出力する位相差信号Ｐ－ｉを制御信号として入力し、位相差信号Ｐ－ｉに応じて正弦波信号Ｄｓ１の遅延量を制御する。
図６に示す位相差信号生成部４０－ｉにおいて、位相比較部４５－ｉは、遅延部４４－ｉの出力信号と第１検出信号Ｄ１－ｉとの位相比較結果に応じて、正又は負の信号を出力する。例えば、遅延部４４－ｉの出力信号の位相が第１検出信号Ｄ１－ｉの位相に比べて進むと正の信号を出力し、逆の場合に負の信号を出力する。遅延部４４－ｉは、位相差信号Ｐ－ｉの値が正に増大すると遅延量を大きくし、逆の場合に遅延量を小さくする。これにより、位相差信号Ｐ－ｉの値は、第１検出信号Ｄ１－ｉと正弦波信号Ｄｓ１との位相差に応じた値となる。
上述した実施形態において検出電極は２つであるが、本実施形態の他の例において検出電極は３以上でもよい。
上述した実施形態において、第１検出信号生成部は検出電極と同じ数のチャージアンプを備えているが、本実施形態の他の例では、複数の検出電極とチャージアンプとの接続をセレクタ回路によって切り替えることにより、第１検出信号生成部におけるチャージアンプの数を検出電極の数より少なくしてもよい。
本実施形態の入力装置は、指等の操作による情報を入力するユーザーインターフェース装置に限定されない。すなわち、本実施形態の入力装置は、人体に限定されない種々の物体と検出電極との間の静電容量を検出する装置に広く適用可能である。
１…入力装置、２－１，２－２…ケーブル、３…静電容量検出装置、４…処理部、５…記憶部、６…インターフェース部、９…対象物、１０…第１検出信号生成部、１１－１，１１－２…チャージアンプ、１２－１，１２－２…減衰回路、１３－１，１３－２…差動アンプ、１４－１，１４－２…Ａ／Ｄ変換部、２０…交流電圧出力部、２１…定電圧源、３０－１，３０－２…第２信号生成部、３１－１，３１－２…第１乗算部、３２－１，３２－２…第１ローパスフィルタ、４０－１，４０－２…位相差信号生成部、４１－１，４１－２…第２乗算部、４２－１，４２－２…第２ローパスフィルタ、４３－１，４３－２…第１遅延部、４４－１，４４－２…遅延部、４５－１，４５－２…位相比較部、４６－１，４５－２…積分部、５０…正弦波発生部、６０…第２遅延部、７０…Ｄ／Ａ変換部Ｅｓ－１，Ｅｓ－２…検出電極、Ｅａ…シールド電極、Ｆ１－１，Ｆ１－２…第１フィルタ、Ｆ２－１，Ｆ２－２…第２フィルタ、Ｗ１，Ｗ１－１，Ｗ１－２…第１配線、Ｗ２－１，Ｗ２－２…第２配線

Claims (12)

  1. シールド電極に近接して配置された検出電極と対象物との間の静電容量を検出する静電容量検出装置であって、
    複数の第１配線を介して前記シールド電極に交流電圧を出力する交流電圧出力部と、
    それぞれ前記第１配線と近接して配置された複数の第２配線を介して複数の前記検出電極と一対一に接続された複数の検出ノードを持ち、前記検出ノードの電圧が前記交流電圧に応じて振動するように前記検出ノードから前記第２配線を介して前記検出電極に電荷を供給し、複数の前記検出ノードの各々から供給した前記電荷に応じた複数の第１検出信号を生成する第１検出信号生成部と、
    前記交流電圧出力部が前記交流電圧を出力する交流出力ノードから前記複数の第１配線の各々へ分岐する複数の第１経路に設けられた複数の第１フィルタと、
    一の前記第１検出信号と前記交流電圧との位相差に応じた位相差信号を生成する少なくとも１つの位相差信号生成部と
    を有する静電容量検出装置。
  2. 前記第１フィルタが、前記交流電圧の周波数より高いカットオフ周波数を持ったローパスフィルタである、
    請求項１に記載の静電容量検出装置。
  3. 前記複数の第２配線と前記複数の検出ノードとの間の複数の第２経路に設けられた複数の第２フィルタを有し、
    前記第２フィルタが、前記交流電圧の周波数より高いカットオフ周波数を持ったローパスフィルタである、
    請求項２に記載の静電容量検出装置。
  4. 正弦波信号を発生する正弦波発生部と、
    前記第１検出信号に含まれる交流成分の振幅に応じた第２検出信号を生成する少なくとも１つの第２検出信号生成部とを有し、
    前記交流電圧出力部は、前記正弦波信号に応じた前記交流電圧を出力し、
    前記第２検出信号生成部は、
    前記正弦波信号と前記第１検出信号とを乗算する第１乗算部と、
    前記第１乗算部の出力信号の高域成分を減衰させる第１ローパスフィルタとを含み、
    前記位相差信号生成部は、
    前記正弦波信号の位相を９０度遅延させる第１遅延部と、
    前記第１遅延部により遅延した前記正弦波信号と前記第１検出信号とを乗算する第２乗算部と、
    前記第２乗算部の出力信号の高域成分を減衰させる第２ローパスフィルタとを含み、
    前記第２検出信号生成部は、前記第１ローパスフィルタの出力信号に応じた前記第２検出信号を生成し、
    前記位相差信号生成部は、前記第２ローパスフィルタの出力信号に応じた前記位相差信号を生成する、
    請求項３に記載の静電容量検出装置。
  5. 前記正弦波信号を遅延させる第２遅延部を有し、
    前記交流電圧出力部は、前記第２遅延部により遅延した前記正弦波信号に応じた前記交流電圧を出力し、
    前記第２遅延部の遅延量は、前記第２ローパスフィルタの出力信号が最小となるように調整されている、
    請求項４に記載の静電容量検出装置。
  6. 前記第１検出信号生成部は、
    前記検出ノードの電圧が前記交流電圧に応じて振動するように前記検出ノードへ前記電荷を供給し、供給した前記電荷に応じた信号を出力する少なくとも１つのチャージアンプと、
    前記チャージアンプの出力信号と前記交流電圧との差に応じた信号を出力する少なくとも１つの差動アンプと、
    前記差動アンプの出力信号をデジタル信号に変換し、前記第１検出信号として出力する少なくとも１つのアナログ－デジタル変換部とを含む、
    請求項４又は５に記載の静電容量検出装置。
  7. 前記交流電圧出力部と、前記第１検出信号生成部と、前記第２検出信号生成部と、前記位相差信号生成部と、前記正弦波発生部とが１以上の集積回路内に設けられており、
    前記第１フィルタと前記第２フィルタとが、前記１以上の集積回路と異なる１以上の部品により構成されている、
    請求項４～６のいずれか一項に記載の静電容量検出装置。
  8. 前記第１フィルタは、
    前記第１経路に設けられた第１インダクタと、
    前記第１インダクタの両端のノードとグランドとの間にそれぞれ設けられた２つの第１キャパシタとを含み、
    前記第２フィルタは、
    前記第２経路に設けられた第２インダクタと、
    前記第２インダクタの両端のノードと前記グランドとの間にそれぞれ設けられた２つの第２キャパシタとを含む、
    請求項３～７のいずれか一項に記載の静電容量検出装置。
  9. 前記第１フィルタは、
    前記第１経路に設けられた第１抵抗と、
    前記第１抵抗の両端のノードとグランドとの間にそれぞれ設けられた２つの第１キャパシタとを含み、
    前記第２フィルタは、
    前記第２経路に設けられた第２抵抗と、
    前記第２抵抗の両端のノードと前記グランドとの間にそれぞれ設けられた２つの第２キャパシタとを含む、
    請求項３～７のいずれか一項に記載の静電容量検出装置。
  10. 前記交流電圧出力部と、前記第１検出信号生成部と、前記複数の第１フィルタと、前記少なくとも１つの位相差信号生成部とが、共通の第１配線基板に設けられており、
    前記シールド電極と前記複数の検出電極とが、１以上の第２配線基板に設けられており、
    前記第１配線基板と前記１以上の第２配線基板とが、１以上の配線ケーブルにより接続されており、
    前記第１配線及び前記第２配線が、それぞれ前記配線ケーブルに含まれている、
    請求項１～９のいずれか一項に記載の静電容量検出装置。
  11. 前記交流電圧出力部は、振幅の半分より大きい直流電圧が重畳した前記交流電圧を出力する、
    請求項１～１０のいずれか一項に記載の静電容量検出装置。
  12. 対象物の近接に応じた情報を入力する入力装置であって、
    前記対象物の近接に応じて前記対象物との間の静電容量が変化する複数の検出電極と、
    前記複数の検出電極に近接して配置されたシールド電極と、
    前記対象物と前記複数の検出電極との間の前記静電容量をそれぞれ検出する請求項１～請求項１１のいずれか一項に記載の静電容量検出装置とを有する、
    入力装置。
JP2022555301A 2020-10-08 2021-08-31 静電容量検出装置及び入力装置 Active JP7406650B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020170629 2020-10-08
JP2020170629 2020-10-08
PCT/JP2021/031977 WO2022074963A1 (ja) 2020-10-08 2021-08-31 静電容量検出装置及び入力装置

Publications (2)

Publication Number Publication Date
JPWO2022074963A1 JPWO2022074963A1 (ja) 2022-04-14
JP7406650B2 true JP7406650B2 (ja) 2023-12-27

Family

ID=81125807

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022555301A Active JP7406650B2 (ja) 2020-10-08 2021-08-31 静電容量検出装置及び入力装置

Country Status (5)

Country Link
US (1) US11983362B2 (ja)
JP (1) JP7406650B2 (ja)
CN (1) CN116235021A (ja)
DE (1) DE112021005309T5 (ja)
WO (1) WO2022074963A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021225061A1 (ja) * 2020-05-07 2021-11-11 アルプスアルパイン株式会社 静電容量検出装置及び入力装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010266338A (ja) 2009-05-14 2010-11-25 Nidec-Read Corp タッチパネル検査装置
JP2011169783A (ja) 2010-02-19 2011-09-01 Honda Motor Co Ltd 電荷変化型センサの出力回路
US20130320994A1 (en) 2012-05-30 2013-12-05 3M Innovative Properties Company Electrode testing apparatus
WO2018116706A1 (ja) 2016-12-21 2018-06-28 アルプス電気株式会社 静電容量検出装置及び入力装置
JP2020113960A (ja) 2019-01-17 2020-07-27 株式会社東海理化電機製作所 検出装置
WO2021090636A1 (ja) 2019-11-07 2021-05-14 アルプスアルパイン株式会社 静電容量検出装置及び静電容量検出方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05288790A (ja) 1992-04-13 1993-11-02 Hitachi Cable Ltd 架空地線電流センサ断線検知装置
JP5288790B2 (ja) 2007-08-02 2013-09-11 三洋電機株式会社 太陽電池モジュール及びその製造方法
US10067580B2 (en) * 2013-07-31 2018-09-04 Apple Inc. Active stylus for use with touch controller architecture
US10037094B2 (en) * 2015-10-29 2018-07-31 Novatek Microelectronics Corp. Carrier touch sensing system capable of performing phase calibration and carrier signal demodulation
US10353518B2 (en) * 2016-10-14 2019-07-16 Synaptics Incorporated Touch controller with signal combining and simultaneous I/Q demodulation
JP2020010198A (ja) * 2018-07-09 2020-01-16 株式会社東海理化電機製作所 検出装置
US11144162B1 (en) * 2020-11-20 2021-10-12 Synaptics Incorporated Device and method for sensor electrode testing

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010266338A (ja) 2009-05-14 2010-11-25 Nidec-Read Corp タッチパネル検査装置
JP2011169783A (ja) 2010-02-19 2011-09-01 Honda Motor Co Ltd 電荷変化型センサの出力回路
US20130320994A1 (en) 2012-05-30 2013-12-05 3M Innovative Properties Company Electrode testing apparatus
WO2018116706A1 (ja) 2016-12-21 2018-06-28 アルプス電気株式会社 静電容量検出装置及び入力装置
JP2020113960A (ja) 2019-01-17 2020-07-27 株式会社東海理化電機製作所 検出装置
WO2021090636A1 (ja) 2019-11-07 2021-05-14 アルプスアルパイン株式会社 静電容量検出装置及び静電容量検出方法

Also Published As

Publication number Publication date
JPWO2022074963A1 (ja) 2022-04-14
CN116235021A (zh) 2023-06-06
US11983362B2 (en) 2024-05-14
DE112021005309T5 (de) 2023-07-20
WO2022074963A1 (ja) 2022-04-14
US20230229261A1 (en) 2023-07-20

Similar Documents

Publication Publication Date Title
CN110088637B (zh) 静电电容检测装置以及输入装置
JP6609619B2 (ja) ジェスチャ検出および追跡のための電極配列
JP7406650B2 (ja) 静電容量検出装置及び入力装置
JP5529881B2 (ja) 静電容量式センサシステム
WO2018159460A1 (ja) 入力装置とその制御方法
JP2017528803A5 (ja)
JP2010182290A (ja) タッチパネルの信号処理装置
JP2009080008A (ja) センサ装置、及びこれを用いたセンサシステムと電子機器
US11444623B2 (en) Sensor device, method of controlling sensor device, and program therefor
US20170269741A1 (en) Compensation Of A Target Objects Coupling To Feeding Lines In Capacitive Sensing System
JP2015121958A (ja) 入力装置
JP2001094408A (ja) 静電容量型センサ、静電容量型センサ部品および物体搭載体
CN114556278B (zh) 静电电容检测装置及静电电容检测方法
JP2011039663A (ja) 静電容量型タッチセンサ用の信号処理回路
JP2010282471A (ja) 静電容量型タッチパネルの信号処理回路
TWI694363B (zh) 偵測裝置及其偵測方法
CN112363003B (zh) 自电容检测电路、触控芯片和电子设备
JP7354432B2 (ja) 静電容量検出装置及び入力装置
WO2021245993A1 (ja) 慣性力検出回路、慣性力センサ及び慣性力検出方法
WO2022087974A1 (zh) 电容检测电路、触控芯片和电容检测电路的参数调整方法
US11513630B2 (en) Touch operation sensing device using impedance change caused by touch operation
JP2010282470A (ja) 静電容量型タッチセンサ用の信号処理回路
TWI581166B (zh) 電容性觸控裝置及其電容觸控面板的偵測方法
TW202335443A (zh) 具有可偵錯功能的射頻電路
WO2023118091A1 (en) Touch-sensitive apparatus with improved noise immunity and method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230131

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231215

R150 Certificate of patent or registration of utility model

Ref document number: 7406650

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150