JP2024055404A - 半導体集積回路 - Google Patents

Abstract

【課題】外乱ノイズの影響を抑えることが可能となる半導体集積回路を提供する。【解決手段】半導体集積回路は、電圧が急峻に変化する信号が入力可能に構成される入力端子（Ｄｔ）と、２つの入力信号の差分を増幅するように構成される増幅回路（Ｏｐ）と、前記増幅回路の第１入力端に接続される第１素子（Ｃａ）と、前記増幅回路の第２入力端に接続される第２素子（Ｃｂ）と、を備え、平面視において、前記第１素子の配置領域に含まれる第１位置（Ｐｃ１）と前記入力端子に含まれる第３位置（Ｐｃ０）との間の距離（Ｌ１）と、前記第２素子の配置領域に含まれる第２位置（Ｐｃ２）と前記第３位置との間の距離（Ｌ２）と、は等しい。【選択図】図３

Description

本開示は、半導体集積回路に関する。

従来、様々な内部回路を備える半導体集積回路（半導体ＩＣ）が知られている。特に、半導体集積回路には、内部回路として増幅回路を備えるものがある（増幅回路については例えば特許文献１参照）。

特開２０２０－１９５０７５号公報

従来、半導体集積回路においては、内部回路に外乱ノイズが侵入する場合があった。ただし、多くの内部回路では、回路自体が発生するノイズが主体的であり、外乱ノイズの影響は小さい。

しかしながら、内部回路が増幅回路の場合、図１０に示すように、回路自体のノイズＮｃは十分小さくなるように設計され、主信号Ｓおよび外乱ノイズＮｄが増幅されることで、主信号Ｓが外乱ノイズＮｄに埋もれてしまい、外乱ノイズＮｄの影響が大きくなる。

上記状況に鑑み、本開示は、外乱ノイズの影響を抑えることが可能となる半導体集積回路を提供することを目的とする。

本開示の一態様に係る半導体集積回路は、
電圧が急峻に変化する信号が入力可能に構成される入力端子と、
２つの入力信号の差分を増幅するように構成される増幅回路と、
前記増幅回路の第１入力端に接続される第１素子と、
前記増幅回路の第２入力端に接続される第２素子と、
を備え、
平面視において、前記第１素子の配置領域に含まれる第１位置と前記入力端子に含まれる第３位置との間の距離と、前記第２素子の配置領域に含まれる第２位置と前記第３位置との間の距離と、は等しい構成としている。

また、本開示の別の一態様に係る半導体集積回路は、
半導体基板と、
前記半導体基板の上側に配置される下側電極と、前記下側電極の上側に配置される上側電極と、を有するキャパシタと、
を備え、
前記上側電極は、前記下側電極よりもローインピーダンスである構成としている。

本開示の一態様に係る半導体集積回路によれば、外乱ノイズの影響を抑えることが可能となる。

図１は、本開示の例示的な実施形態に係る差動増幅回路の構成を示す図である。 図２は、半導体集積回路に形成されたキャパシタの縦構造を示す概略図である。 図３は、キャパシタのレイアウトの一例を示す平面図である。 図４は、キャパシタのレイアウトの変形例を示す平面図である。 図５は、キャパシタの電極接続方法の第１例を示す図である。 図６は、キャパシタの電極接続方法の第２例を示す図である。 図７は、キャパシタの電極接続方法の第１例に対応する回路図である。 図８は、キャパシタの電極接続方法の第２例に対応する回路図である。 図９は、本開示の例示的な実施形態に係る全帰還回路の構成を示す図である。 図１０は、主信号、回路自体のノイズ、および外乱ノイズを示す模式的な波形図である。

＜１．差動増幅回路＞
図１は、本開示の例示的な実施形態に係る差動増幅回路１の構成を示す図である。差動増幅回路１は、オペアンプＯｐと、入力抵抗Ｒ１，Ｒ２と、帰還抵抗Ｒｆと、基準抵抗Ｒｇと、キャパシタＣａ，Ｃｂと、を備える。差動増幅回路１は、半導体集積回路において形成される。オペアンプＯｐは、２つの入力信号の差分を増幅する増幅回路の一例である。

入力抵抗Ｒ１の一端は、入力電圧Ｖｉｎの印加端に接続される。入力抵抗Ｒ１の他端は、オペアンプＯｐの非反転入力端（＋）に接続される。基準抵抗Ｒｇの一端は、入力抵抗Ｒ１の他端に接続される。基準抵抗Ｒｇの他端は、基準電圧Ｒｅｆの印加端に接続される。

入力抵抗Ｒ２の一端は、基準電圧Ｒｅｆの印加端に接続される。入力抵抗Ｒ２の他端は、オペアンプＯｐの反転入力端（－）に接続される。オペアンプＯｐの出力端は、帰還抵抗Ｒｆの一端に接続される。帰還抵抗Ｒｆの他端は、入力抵抗Ｒ２の他端に接続される。

抵抗値は、Ｒ１＝Ｒ２およびＲｆ＝Ｒｇである。Ｒ１，Ｒｆで決まるゲインにより入力電圧Ｖｉｎが増幅されて出力電圧ＶｏｕｔとしてオペアンプＯｐの出力端から出力される。

＜２．キャパシタのレイアウト＞
キャパシタＣａは、基準抵抗Ｒｇの両端間に接続される。キャパシタＣｂは、帰還抵抗Ｒｆの両端間に接続される。Ｒ１とＣａ、Ｒ２とＣｂによりそれぞれＬＰＦ（ローパスフィルタ）が形成される。

キャパシタＣａ，Ｃｂは、半導体集積回路に形成され、図２に示すような縦構造を有する。キャパシタＣａ，Ｃｂは、上側電極Ｅ１と、下側電極Ｅ２と、を有する。下側電極Ｅ２は、半導体基板Ｓｂの上側に形成される。上側電極Ｅ１は、下側電極Ｅ２の上側に形成される。上側電極Ｅ１と下側電極Ｅ２との間に主容量Ｃが形成される。上側電極Ｅ１および下側電極Ｅ２は、例えばポリシリコンにより形成される。

図３は、キャパシタＣａ，Ｃｂを上側から視た平面図である。従って、図３では、キャパシタＣａ，Ｃｂそれぞれの上側電極Ｅ１ａ，Ｅ１ｂが図示されている。なお、上側電極Ｅ１ａ，Ｅ１ｂにそれぞれ対向して下側電極Ｅ２ａ，Ｅ２ｂが設けられる。また、図３には、半導体集積回路に設けられるデジタル信号端子Ｄｔが図示されている。デジタル信号端子Ｄｔは、デジタル信号を入力可能とする端子（パッド）である。デジタル信号は、電圧が急峻に変化する信号の一例である。

図３に示すように、デジタル信号端子Ｄｔと上側電極Ｅ１ａ，Ｅ１ｂは、それぞれ例えば半導体集積回路を封止するパッケージ樹脂などを介して容量結合する。これにより、デジタル信号端子Ｄｔから外乱ノイズが上側電極Ｅ１ａ，Ｅ１ｂに入力される可能性がある。

そこで、本実施形態では、キャパシタＣａ，Ｃｂのレイアウトを図３に示すようにしている。具体的には、上側から視た平面視で、上側電極Ｅ１ａの中心位置Ｐｃ１とデジタル信号端子Ｄｔの中心位置Ｐｃ０との間の距離Ｌ１と、上側電極Ｅ１ｂの中心位置Ｐｃ２とデジタル信号端子Ｄｔの中心位置Ｐｃ０との間の距離Ｌ２と、を等しくしている。ただし、上側電極Ｅ１ａと上側電極Ｅ１ｂとデジタル信号端子Ｄｔの縦方向位置（半導体集積回路の厚み方向位置）は同じとしている。なお、上側電極Ｅ１ａと上側電極Ｅ１ｂとの縦方向位置が同じで、当該縦方向位置とデジタル信号端子Ｄｔの縦方向位置は異なってもよい。

このようなキャパシタＣａ，Ｃｂのレイアウトにより、容量結合を介した外乱ノイズ（図１に示すノイズＮｓ１，Ｎｓ２）は同相で上側電極Ｅ１ａ，Ｅ１ｂに入力されるため、オペアンプＯｐによりキャンセルされる。

より具体的には、図３に示すレイアウトでは、平面視において、デジタル信号端子Ｄｔの中心軸ＣＬ（中心位置Ｐｃ０を通る線分）に対して上側電極Ｅ１ａ，Ｅ１ｂの中心位置Ｐｃ１，Ｐｃ２が線対称に配置される。しかしながら、これに限らず、例えば図４に示すように、平面視において、中心位置Ｐｃ０に対して中心位置Ｐｃ１，Ｐｃ２が点対称に配置されてもよい。これによっても、距離Ｌ１と距離Ｌ２とが等しくなる。

なお、距離Ｌ１と距離Ｌ２は、必ずしも等しくなくてもよく、最大１０％のずれがあってもよい。この場合でも、外乱ノイズの影響を９０％抑制する効果が得られる。

＜３．キャパシタの電極の接続方法＞
図１に示す差動増幅回路１の構成では、キャパシタＣａの一端は、ハイインピーダンスノードであるオペアンプＯｐの入力端に接続され、キャパシタＣａの他端は、ローインピーダンスノードである基準電圧Ｒｅｆの印加端に接続される。キャパシタＣｂの一端は、ハイインピーダンスノードであるオペアンプＯｐの入力端に接続され、キャパシタＣｂの他端は、ローインピーダンスノードであるオペアンプＯｐの出力端に接続される。

キャパシタの電極の接続方法には、以下のような２通りの方法がある。図５は、キャパシタの電極接続方法の第１例を示す。図５では、下側電極Ｅ２をグランド電位（ローインピーダンスノード）に接続し、上側電極Ｅ１をハイインピーダンスノードに接続している。この場合、図７の左方に示すように、上側電極Ｅ１を正極とした接続としている。

ここで、図２に示すように、下側電極Ｅ２と半導体基板Ｓｂとの間には寄生容量Ｃｐが形成される。寄生容量Ｃｐは、主容量Ｃの０．数～数％程度の容量値となる。なお、上側電極Ｅ１と半導体基板Ｓｂとの間の寄生容量（図２の破線）は、無視できるレベルである。上記のように上側電極Ｅ１を正極とした接続とすると、図７の右方に示すような接続形態となり、主容量Ｃの一端がグランド電位の印加端に接続されるため、キャパシタの全体容量Ｃ’はＣとなる。これにより、寄生容量Ｃｐの影響による特性変化を抑えることができる。

そこで、図１に示す構成では、キャパシタＣａ，Ｃｂのそれぞれの上側電極Ｅ１を正極とする接続としており、寄生容量Ｃｐの影響による特性変化を抑制している。

一方、図６は、キャパシタの電極接続方法の第２例を示す。図６では、上側電極Ｅ１をグランド電位（ローインピーダンスノード）に接続し、下側電極Ｅ２をハイインピーダンスノードに接続している。この場合、図８の左方に示すように、下側電極Ｅ２を正極とした接続としている。これにより、図８の右方に示すような接続形態となり、主容量Ｃと寄生容量Ｃｐが並列接続されるため、キャパシタの全体容量Ｃ’はＣ＋Ｃｐとなる。

ここで、図５および図６に示すように、デジタル信号端子Ｄｔとの容量結合を介したノイズ、またはＥＭＩ（Electro Magnetic Interference）によるノイズＮｅは、下側電極Ｅ２よりも上側電極Ｅ１に影響する。従って、図５に示すように下側電極Ｅ２をローインピーダンスノード（グランド電位の印加端）に接続するよりも、図６に示すように上側電極Ｅ１をローインピーダンスノードに接続するほうが、外乱ノイズの影響を抑えることができる。従って、図８に示すように、下側電極Ｅ２を正極とした接続であると、寄生容量Ｃｐの影響による特性変化は生じるが、外乱ノイズの影響を抑えることができる点で有利である。なお、デジタル信号端子ＤｔにボンディングワイヤＢＷが接続されている場合は、容量結合ＣｃはボンディングワイヤＢＷとの容量結合分を含む。

従って、図１に示す構成において、キャパシタＣａ，Ｃｂを下側電極Ｅ２を正極とした接続（図１と電極を反対とした接続）としてもよい。これにより、ノイズＮｓ１，Ｎｓ２の影響をより抑えることができる。

なお、上記のようなキャパシタの電極の接続方法は、上記のようなレイアウト（図３等）としたキャパシタの組（Ｃａ，Ｃｂ）を有する回路への適用には限らない。例えば、図９に示す全帰還回路（ボルテージフォロワ）１０は、オペアンプＯｐと、ＬＰＦ１０Ａと、を有し、半導体集積回路に形成される。

ＬＰＦ１０Ａは、入力抵抗Ｒ１０と、キャパシタＣ１０と、を有する。入力抵抗Ｒ１０の一端は、入力電圧Ｖｉｎの印加端に接続される。入力抵抗Ｒ１０の他端は、オペアンプＯｐの非反転入力端（＋）に接続される。オペアンプＯｐの反転入力端（－）は、オペアンプＯｐの出力端に接続される。オペアンプＯｐの出力端に出力電圧Ｖｏｕｔが生成される。

図９に示す構成では、キャパシタＣ１０の上側電極をグランド電位の印加端（ローインピーダンスノード）に接続し、キャパシタＣ１０の下側電極をオペアンプＯｐの非反転入力端（ハイインピーダンスノード）に接続している。すなわち、キャパシタＣ１０の下側電極を正極としている。これにより、全帰還回路１０において外乱ノイズの影響を抑えることができる。

＜４．その他＞
以上、例示的な実施形態について説明したが、本発明の趣旨の範囲内において、実施形態は種々に変形が可能である。

例えば、先述したキャパシタＣａ，Ｃｂ（図１）のレイアウトは、抵抗Ｒｇ，Ｒｆの組に適用してもよい。また、上記レイアウトは、キャパシタＣａと抵抗Ｒｆの組、キャパシタＣｂと抵抗Ｒｇの組に適用してもよい。すなわち、同じ種類の素子の組に限らず、異なる種類の素子の組に適用してもよい。ただし、キャパシタの電極は比較的領域が広くなりやすく、外乱ノイズの影響を受けやすいため、上記レイアウトは特にキャパシタの組に適している。

また、先述したレイアウトを適用した素子の組が接続される増幅回路は、オペアンプに限らなくてもよい。また、先述したような接続方法を適用したキャパシタの下側電極が接続されるハイインピーダンスノードは、増幅回路（オペアンプなど）の入力端に限らない。

＜５．付記＞
以上の通り、本開示の一態様に係る半導体集積回路は、
電圧が急峻に変化する信号が入力可能に構成される入力端子（Ｄｔ）と、
２つの入力信号の差分を増幅するように構成される増幅回路（Ｏｐ）と、
前記増幅回路の第１入力端に接続される第１素子（Ｃａ）と、
前記増幅回路の第２入力端に接続される第２素子（Ｃｂ）と、
を備え、
平面視において、前記第１素子の配置領域に含まれる第１位置（Ｐｃ１）と前記入力端子に含まれる第３位置（Ｐｃ０）との間の距離（Ｌ１）と、前記第２素子の配置領域に含まれる第２位置（Ｐｃ２）と前記第３位置との間の距離（Ｌ２）と、は等しい構成としている（第１の構成）。

また、上記第１の構成において、前記第１位置（Ｐｃ１）は、前記第１素子（Ｃａ）の前記配置領域の中心位置であり、
前記第２位置（Ｐｃ２）は、前記第２素子（Ｃｂ）の前記配置領域の中心位置であり、
前記第３位置（Ｐｃ０）は、前記入力端子（Ｄｔ）の中心位置である構成としてもよい（第２の構成）。

また、上記第２の構成において、平面視において、前記入力端子（Ｄｔ）の前記第３位置（Ｐｃ０）を通る中心軸（ＣＬ）に対して前記第１位置（Ｐｃ１）と前記第２位置（Ｐｃ２）が線対称に配置される構成としてもよい（第３の構成）。

また、上記第１から第３のいずれかの構成において、前記第１素子（Ｃａ）は、第１キャパシタであり、
前記第２素子（Ｃｂ）は、第２キャパシタであり、
前記第１キャパシタは、半導体基板（Ｓｂ）の上側に配置される第１下側電極（Ｅ２ａ）と、前記第１下側電極の上側に配置される第１上側電極（Ｅ１ａ）と、を有し、
前記第２キャパシタは、前記半導体基板の上側に配置される第２下側電極（Ｅ２ｂ）と、前記第２下側電極の上側に配置される第２上側電極（Ｅ１ｂ）と、を有し、
前記第１素子の前記配置領域は、前記第１上側電極の領域であり、
前記第２素子の前記配置領域は、前記第２上側電極の領域である構成としてもよい（第４の構成）。

また、上記第４の構成において、前記第１上側電極（Ｅ１ａ）は、第１ハイインピーダンスノードである前記第１入力端に接続され、
前記第１下側電極（Ｅ２ａ）は、第１ローインピーダンスノードに接続され、
前記第２上側電極（Ｅ１ｂ）は、第２ハイインピーダンスノードである前記第２入力端に接続され、
前記第２下側電極（Ｅ２ｂ）は、第２ローインピーダンスノードに接続される構成としてもよい（第５の構成）。

また、上記第４の構成において、前記第１下側電極（Ｅ２ａ）は、第１ハイインピーダンスノードである前記第１入力端に接続され、
前記第１上側電極（Ｅ１ａ）は、第１ローインピーダンスノードに接続され、
前記第２下側電極（Ｅ２ｂ）は、第２ハイインピーダンスノードである前記第２入力端に接続され、
前記第２上側電極（Ｅ１ｂ）は、第２ローインピーダンスノードに接続される構成としてもよい（第６の構成）。

また、上記第５または第６の構成において、オペアンプである前記増幅回路（Ｏｐ）と、
前記第１入力端に接続される第１入力抵抗（Ｒ１）と、
前記第２入力端に接続される第２入力抵抗（Ｒ２）と、
前記第２入力抵抗と前記オペアンプの出力端との間に接続される帰還抵抗（Ｒｆ）と、
前記第１入力抵抗と基準電圧（Ｒｅｆ）の印加端との間に接続される基準抵抗（Ｒｇ）と、を有する差動増幅回路（１）を備え、
前記第１ローインピーダンスノードは、前記基準電位の印加端であり、
前記第２ローインピーダンスノードは、前記オペアンプの出力端である構成としてもよい（第７の構成）。

また、上記第１から第７のいずれかの構成において、前記入力端子（Ｄｔ）は、デジタル信号が入力可能に構成されるデジタル信号端子である構成としてもよい（第８の構成）。

また、本開示の一態様に係る半導体集積回路は、
半導体基板（Ｓｂ）と、
前記半導体基板の上側に配置される下側電極（Ｅ２）と、前記下側電極の上側に配置される上側電極（Ｅ１）と、を有するキャパシタと、
を備え、
前記上側電極は、前記下側電極よりもローインピーダンスである構成としている（第９の構成、図６）。

また、上記第９の構成において、前記上側電極（Ｅ１）は、ローインピーダンスノードに接続される構成としてもよい（第１０の構成）。

また、上記第１０の構成において、前記ローインピーダンスノードは、グランド電位の印加端である構成としてもよい（第１１の構成）。

また、上記第９から第１１のいずれかの構成において、前記キャパシタ（Ｃ１０）と抵抗（Ｒ１０）とを有するローパスフィルタ（１０Ａ）を備える構成としてもよい（第１２の構成）。

また、上記第９から第１２のいずれかの構成において、前記下側電極（Ｅ２）が接続される入力端を有するオペアンプ（Ｏｐ）を備える構成としてもよい（第１３の構成）。

また、上記第９から第１３のいずれかの構成において、前記上側電極（Ｅ１）と容量結合され、電圧が急峻に変化する信号が入力可能に構成される入力端子（Ｄｔ）を備える構成としてもよい（第１４の構成）。

また、上記第１４の構成において、前記入力端子（Ｄｔ）は、デジタル信号が入力可能に構成されるデジタル信号端子である構成としてもよい（第１５の構成）。

本開示は、例えば、増幅回路を形成した半導体集積回路に利用することが可能である。

１ 差動増幅回路
１０ 全帰還回路
１０Ａ ＬＰＦ（ローパスフィルタ）
ＢＷ ボンディングワイヤ
Ｃ 主容量
Ｃ１０ キャパシタ
ＣＬ 中心軸
Ｃａ，Ｃｂ キャパシタ
Ｃｃ 容量結合
Ｃｐ 寄生容量
Ｄｔ デジタル信号端子
Ｅ１ 上側電極
Ｅ１ａ，Ｅ１ｂ 上側電極
Ｅ２ 下側電極
Ｎｅ ノイズ
Ｎｓ１，Ｎｓ２ ノイズ
Ｏｐ オペアンプ
Ｒ１，Ｒ２ 入力抵抗
Ｒ１０ 入力抵抗
Ｒｆ 帰還抵抗
Ｒｇ 基準抵抗
Ｓｂ 半導体基板

Claims (15)

1. 電圧が急峻に変化する信号が入力可能に構成される入力端子と、
   ２つの入力信号の差分を増幅するように構成される増幅回路と、
   前記増幅回路の第１入力端に接続される第１素子と、
   前記増幅回路の第２入力端に接続される第２素子と、
   を備え、
   平面視において、前記第１素子の配置領域に含まれる第１位置と前記入力端子に含まれる第３位置との間の距離と、前記第２素子の配置領域に含まれる第２位置と前記第３位置との間の距離と、は等しい、半導体集積回路。
2. 前記第１位置は、前記第１素子の前記配置領域の中心位置であり、
   前記第２位置は、前記第２素子の前記配置領域の中心位置であり、
   前記第３位置は、前記入力端子の中心位置である、請求項１に記載の半導体集積回路。
3. 平面視において、前記入力端子の前記第３位置を通る中心軸に対して前記第１位置と前記第２位置が線対称に配置される、請求項２に記載の半導体集積回路。
4. 前記第１素子は、第１キャパシタであり、
   前記第２素子は、第２キャパシタであり、
   前記第１キャパシタは、半導体基板の上側に配置される第１下側電極と、前記第１下側電極の上側に配置される第１上側電極と、を有し、
   前記第２キャパシタは、前記半導体基板の上側に配置される第２下側電極と、前記第２下側電極の上側に配置される第２上側電極と、を有し、
   前記第１素子の前記配置領域は、前記第１上側電極の領域であり、
   前記第２素子の前記配置領域は、前記第２上側電極の領域である、請求項１に記載の半導体集積回路。
5. 前記第１上側電極は、第１ハイインピーダンスノードである前記第１入力端に接続され、
   前記第１下側電極は、第１ローインピーダンスノードに接続され、
   前記第２上側電極は、第２ハイインピーダンスノードである前記第２入力端に接続され、
   前記第２下側電極は、第２ローインピーダンスノードに接続される、請求項４に記載の半導体集積回路。
6. 前記第１下側電極は、第１ハイインピーダンスノードである前記第１入力端に接続され、
   前記第１上側電極は、第１ローインピーダンスノードに接続され、
   前記第２下側電極は、第２ハイインピーダンスノードである前記第２入力端に接続され、
   前記第２上側電極は、第２ローインピーダンスノードに接続される、請求項４に記載の半導体集積回路。
7. オペアンプである前記増幅回路と、
   前記第１入力端に接続される第１入力抵抗と、
   前記第２入力端に接続される第２入力抵抗と、
   前記第２入力抵抗と前記オペアンプの出力端との間に接続される帰還抵抗と、
   前記第１入力抵抗と基準電圧の印加端との間に接続される基準抵抗と、
   を有する差動増幅回路を備え、
   前記第１ローインピーダンスノードは、前記基準電位の印加端であり、
   前記第２ローインピーダンスノードは、前記オペアンプの出力端である、請求項５または請求項６に記載の半導体集積回路。
8. 前記入力端子は、デジタル信号が入力可能に構成されるデジタル信号端子である、請求項１に記載に半導体集積回路。
9. 半導体基板と、
   前記半導体基板の上側に配置される下側電極と、前記下側電極の上側に配置される上側電極と、を有するキャパシタと、
   を備え、
   前記上側電極は、前記下側電極よりもローインピーダンスである、半導体集積回路。
10. 前記上側電極は、ローインピーダンスノードに接続される、請求項９に記載の半導体集積回路。
11. 前記ローインピーダンスノードは、グランド電位の印加端である、請求項１０に記載の半導体集積回路。
12. 前記キャパシタと抵抗とを有するローパスフィルタを備える、請求項９に記載の半導体集積回路。
13. 前記下側電極が接続される入力端を有するオペアンプを備える、請求項９に記載の半導体集積回路。
14. 前記上側電極と容量結合され、電圧が急峻に変化する信号が入力可能に構成される入力端子を備える、請求項９に記載の半導体集積回路。
15. 前記入力端子は、デジタル信号が入力可能に構成されるデジタル信号端子である、請求項１４に記載に半導体集積回路。

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