WO2018003001A1 - 半導体装置及び半導体集積回路 - Google Patents
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Abstract
素子分離領域(14)と、凸状の半導体領域(11)と、凸状の半導体領域の一部分の両側面及び上面に形成されたゲート電極であって、素子分離領域の対向する一対の端部の間に形成された複数の第1のゲート電極(12A)と、複数の第1のゲート電極と同一の層に複数の第1のゲート電極の間に形成され、トランジスタをオフ状態とする電圧が印加される少なくとも1つの第2のゲート電極(12B)と、第1のゲート電極及び第2のゲート電極の両側の凸状の半導体領域に形成されたソース領域及びドレイン領域とを有するようにし、第1のゲート電極を有するトランジスタの間に、オフ状態とする電圧が印加される第2のゲート電極を有するトランジスタを配置することで、トランジスタの飽和電流を低下させずにトランジスタにおける発熱を減らせるようにする。
Description
本発明は、半導体装置及び半導体集積回路に関する。
基板の上に形成された一方向に延在する凸状(フィン形)の半導体領域の一部について、その両側面及び上面にゲート絶縁膜及びゲート電極が形成され、ゲート電極の両側の凸状の半導体領域にソース領域及びドレイン領域が形成されるフィン形の構造を有する電界効果トランジスタ(Fin Field Effect Transistor:FinFET)がある(例えば、特許文献1参照)。FinFETは、その構造上、熱がこもりやすいため、レイアウトにより発熱を減らすような工夫が必要となってくる。
図8は、ゲート電極が櫛歯状(フィンガー状)に複数形成されたマルチフィンガー構造を有するFinFETの構成例を示す図である。図8において、101は、基板の上に形成された一方向に延在する凸状(フィン形)の半導体領域である。
凸状の半導体領域101の一部について、その両側面及び上面をゲート絶縁膜を介して覆うゲート電極102が凸状の半導体領域101に交差するように形成され、ゲート電極102の両側の凸状の半導体領域101にソース領域及びドレイン領域が形成される。複数のゲート電極102は、例えばポリシリコンで構成され、ビアを介して金属配線103に接続されている。
また、図8において、104はトランジスタが形成される領域を分離するための素子分離絶縁膜(Shallow Trench Isolation:STI)であり、105はゲート電極102とSTI104との間に配置され、ゲート電極102と同一の層に形成されたダミーのゲート電極である。ダミーのゲート電極102も、例えばポリシリコンで構成される。
マルチフィンガー構造を有するFinFETは、隣接するトランジスタの発熱の影響を受け、図9に示すようにフィンガー数が多くなるほど発熱しやすくなる。つまり、FinFETは、図8に示したようなマルチフィンガー構造にすると、フィンガー数が1である場合よりも発熱しやすくなる。
FinFETの発熱を抑える一つの方法として、図10に示すようにフィンガー数を1にするなどして、隣接するトランジスタからの発熱の影響を低減し発熱を抑える方法が考えられる。図10は、フィンガー数を1にしたFinFETの構成例を示す図であり、図8に示した構成要素と同じ構成要素には同一の符号を付している。
しかし、図10に示したようにフィンガー数を1にしたFinFETでは、ゲート電極102の両側に配置されているSTI104間の距離xが短くなる。STI104間の距離xが短くなると、STIストレス(STI104による応力)により、図11に示すようにトランジスタの飽和電流Ionが減少する。そのため、例えば図8に示したマルチフィンガー構造を有するFinFETと同じ飽和電流Ionを得るにはトランジスタ数を増加する必要があり、消費電力や面積が増加してしまう。
本発明の目的は、トランジスタの飽和電流を低下させずにトランジスタにおける発熱を減らすことができるFinFET型の半導体装置を提供することにある。
半導体装置の一態様は、素子分離領域と、凸状の半導体領域と、凸状の半導体領域の一部分の両側面及び上面に形成されたゲート電極であって、素子分離領域の対向する一対の端部の間に形成された複数の第1のゲート電極と、複数の第1のゲート電極と同一の層に、複数の第1のゲート電極の間に形成され、トランジスタをオフ状態とする電圧が印加される第2のゲート電極と、第1のゲート電極及び第2のゲート電極の両側の凸状の半導体領域に形成されたソース領域及びドレイン領域とを有する。
開示の半導体装置は、第1のゲート電極を有するトランジスタの間に、オフ状態とする電圧が印加される第2のゲート電極を有するトランジスタを配置することにより、トランジスタの飽和電流を低下させずにトランジスタにおける発熱を減らすことができる。
以下、本発明の実施形態を図面に基づいて説明する。
図1は、本発明の一実施形態における半導体装置としてのフィン形の構造を有する電界効果トランジスタ(Fin Field Effect Transistor:FinFET)の構成例を示す図である。図2Aは図1のI-I線に沿った概略断面図であり、図2Bは図1のII-II線に沿った概略断面図であり、図2Cは図1のIII-III線に沿った概略断面図である。
本実施形態におけるFinFETは、基板17の上に一方向に延在する凸状(フィン形)の半導体領域11が形成されている。凸状の半導体領域11の一部について、その両側面及び上面に図示しないゲート絶縁膜が形成されている。凸状の半導体領域11の一部には、両側面及び上面にゲート絶縁膜を介して覆うゲート電極12A、12Bが形成されている。凸状の半導体領域11のゲート絶縁膜の被覆部分、言い換えればゲート電極12A、12Bの両側の凸状の半導体領域11にソース領域及びドレイン領域が形成されている。
ゲート電極12A、12Bは、素子分離領域の対向する一対の端部の間に、同じ層に形成されており、例えばポリシリコンで構成されている。ゲート電極12Aの各々は、ビア16Aを介して信号が入力される金属配線13Aに接続されている。ゲート電極12Bの各々は、ビア16Bを介してバックゲートと同じ電圧が印加される金属配線13Bに接続されている。また、凸状の半導体領域11に形成されたソース領域及びドレイン領域は、それぞれ図示しないコンタクト電極を介してソース電極及びドレイン電極に接続されている。
また、基板17の上にトランジスタが形成される領域を分離するための素子分離絶縁膜(Shallow Trench Isolation:STI)14が形成されている。STI14とゲート電極12A又は12Bとの間に、ゲート電極12A、12Bと同一の層に例えばポリシリコンで構成されたダミーのゲート電極15が形成されている。なお、図1、図2A、図2B、及び図2Cに示した半導体装置は、周知の製造方法を用いて形成することができ、例えば、上記特許文献1に記載された製造方法の少なくとも一部を用いて形成することができる。
このように本実施形態におけるFinFETは、STI14が配された素子分離領域の対向する一対の端部の間に、信号が印加されるゲート電極12Aが櫛歯状(フィンガー状)に複数形成されたマルチフィンガー構造を有し、信号が印加されるゲート電極12Aの間に、バックゲートと同じ電圧が印加されるゲート電極12Bを設けている。すなわち、信号に応じて駆動されるトランジスタMAの間に、ゲート電極12Bの電位がオフ状態にするようにクリップされているトランジスタMBが配置されている。
これにより、FinFETにおける発熱を抑制することができる。また、ゲート電極の両側に形成されているSTI14間の距離も十分長くなり、STIストレスを緩和し飽和電流Ionを維持することができる。
なお、前述した例では、信号が入力されるゲート電極12Aとバックゲートと同じ電圧が印加されるゲート電極12Bとを交互に設けている。すなわち、信号に応じて駆動されるトランジスタの間にオフ状態にするようにゲート電極の電位がクリップされているトランジスタが1つ設けている。しかし、本発明は、これに限定されるものではない。
信号が入力されるゲート電極12A間に設けるバックゲートと同じ電圧が印加されるゲート電極12Bの数は任意であり、例えば、図3に示すように、信号が入力されるゲート電極12Aの間にバックゲートと同じ電圧が印加される2つのゲート電極12Bを設けるようにしてもよい。すなわち、信号に応じて駆動されるトランジスタの間にオフ状態にするようにゲート電極の電位がクリップされているトランジスタを2つ設けるようにしてもよい。
また、例えば、図4に示すように、信号が入力されるゲート電極12Aを2つずつ隣接して配置し、その間にバックゲートと同じ電圧が印加される1つのゲート電極12Bを設けるようにしてもよい。すなわち、信号に応じて駆動されるトランジスタを2つ隣接させ、その間にオフ状態にするようにゲート電極の電位がクリップされているトランジスタを1つ設けるようにしてもよい。
また、例えば、図5に示すように、信号が入力されるゲート電極12Aを2つずつ隣接して配置し、その間にバックゲートと同じ電圧が印加される2つのゲート電極12Bを設けるようにしてもよい。すなわち、信号に応じて駆動されるトランジスタを2つ隣接させ、その間にオフ状態にするようにゲート電極の電位がクリップされているトランジスタを2つ設けるようにしてもよい。なお、信号に応じて駆動されるトランジスタを隣接して配置する数を多くすると発熱が増加するので、信号に応じて駆動されるトランジスタは1つ又は2つ隣接して配置することが好ましい。
次に、本実施形態におけるFinFETを適用した半導体集積回路について説明する。図6Aは、本実施形態におけるFinFETの適用例としての電圧制御発振回路(VCO)の構成例を示す回路図である。電圧制御発振回路は、PチャネルトランジスタM11、M13、NチャネルトランジスタM12、M14、インダクタL11、容量C11、及び電圧制御される可変容量C12を有する。
PチャネルトランジスタM11は、ソースが電源電圧VDDを供給する信号線に接続され、ドレインがNチャネルトランジスタM12のドレインに接続される。NチャネルトランジスタM12のソースは、基準電圧(例えばグランドGND)を供給する信号線に接続される。
同様に、PチャネルトランジスタM13は、ソースが電源電圧VDDを供給する信号線に接続され、ドレインがNチャネルトランジスタM14のドレインに接続される。NチャネルトランジスタM14のソースは、基準電圧を供給する信号線に接続される。
また、PチャネルトランジスタM11のゲート及びNチャネルトランジスタM12のゲートは、PチャネルトランジスタM13のドレインとNチャネルトランジスタM14のドレインとの相互接続点に接続される。PチャネルトランジスタM13のゲート及びNチャネルトランジスタM14のゲートは、PチャネルトランジスタM11のドレインとNチャネルトランジスタM12のドレインとの相互接続点に接続される。すなわち、トランジスタM11、M12により構成された第1のインバータと、トランジスタM13、M14により構成された第2のインバータとがクロスカップリングされている。
トランジスタM11、M12のドレインの相互接続点と、トランジスタM13、M14のドレインの相互接続点との間に、インダクタL11、容量C11、及び可変容量C12が並列に接続される。
図6Aに示した発振回路の発振周波数fは、インダクタL11、容量C11、及び可変容量C12によって決まり、f=1/(2π√(L11(C11+C12)))で表される。高周波な発振周波数を実現するにはインダクタL11や容量C11を小さくするが、インダクタL11を小さくしすぎると発振しにくくなるため、一般的には容量C11を小さくする。
容量C11の成分としては配線の寄生負荷やクロスカップルのトランジスタ負荷が支配的となる。また、発振信号は正弦波であるので、トランジスタM11~M14がオン状態になっている期間が比較的長く、発熱しやすい傾向がある。ここで、例えば図10に示したようにして発熱を抑制しようとすると、配線による負荷が増加するとともにトランジスタの飽和電流Ionが低下するため、トランジスタの数を増加する必要がある。その結果、容量C11が増加し、所望の発振周波数を実現しにくくなる。
トランジスタM11~M14として、本実施形態におけるFinFETを適用することで、トランジスタの飽和電流Ionを低下させずに発熱を抑えることができ、配線負荷による容量C11の増加を抑制し、所望の発振周波数の信号を出力することが可能となる。
例えば、PチャネルトランジスタM11、M13を図6Bに示すような構成とし、NチャネルトランジスタM12、M14を図6Cに示すような構成とすることでトランジスタの飽和電流Ionを低下させずに発熱を抑えることが可能である。図6B及び図6Cは、図6Aに示したPチャネルトランジスタM11、M13及びNチャネルトランジスタM12、M14の構成例を示す図であり、図1に示した構成要素と同一の構成要素には同一の符号を付している。
図6Bに示すFinFETは、ゲート電極12Aをゲート電極とするトランジスタのソース領域がゲート電極12Aとゲート電極12B(又はダミーのゲート電極15)との間の半導体領域11に形成され、ドレイン領域が隣接するゲート電極12Aの間の半導体領域11に形成されている。ゲート電極12Aをゲート電極とするトランジスタのソース領域は、図示しないコンタクト電極を介して電源電圧VDDが供給されるソース電極に接続され、ドレイン領域は図示しないコンタクト電極を介してドレイン電極に接続されている。
また、図6Cに示すFinFETは、ゲート電極12Aをゲート電極とするトランジスタのソース領域がゲート電極12Aとゲート電極12B(又はダミーのゲート電極15)との間の半導体領域11に形成され、ドレイン領域が隣接するゲート電極12Aの間の半導体領域11に形成されている。ゲート電極12Aをゲート電極とするトランジスタのソース領域は、図示しないコンタクト電極を介して基準電圧(例えばグランドGND)が供給されるソース電極に接続され、ドレイン領域は図示しないコンタクト電極を介してドレイン電極に接続されている。
図7Aは、本実施形態におけるFinFETの適用例としてのバイアス回路の構成例を示す回路図である。図7Aに示すバイアス回路は、PチャネルトランジスタM21、M22がカレントミラー接続され、電流I2として電流I1の2倍の電流を流す回路である。
例えば、PチャネルトランジスタM21、M22を図7Bに示すような構成とすることでトランジスタの飽和電流Ionを低下させずに発熱を抑えることが可能である。図7Bは、図7Aに示したPチャネルトランジスタM21、M22の構成例を示す図であり、図1に示した構成要素と同一の構成要素には同一の符号を付している。PチャネルトランジスタM21として1組の2つの隣接するゲート電極12Aを有するトランジスタを用い、PチャネルトランジスタM22として2組の2つの隣接するゲート電極12Aを有するトランジスタを用いることで、電流I2としてトランジスタM21を流れる電流I1の2倍の電流を流すことが可能となる。
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明によれば、FinFETにおいて、信号が印加されるゲート電極を有するトランジスタの間に、オフ状態とする電圧が印加されるゲート電極を有するトランジスタを配置することにより、トランジスタの飽和電流を低下させずにトランジスタにおける発熱を減らすことができる。
Claims (12)
- 素子分離領域と、
凸状の半導体領域と、
前記凸状の半導体領域の第1の部分の両側面及び上面に形成されたゲート電極であって、前記素子分離領域の対向する一対の端部の間に形成された複数の第1のゲート電極と、
前記第1の部分とは異なる前記凸状の半導体領域の第2の部分の両側面及び上面に形成されたゲート電極であって、前記複数の第1のゲート電極と同一の層に、前記複数の第1のゲート電極の間に形成され、トランジスタをオフ状態とする電圧が印加される少なくとも1つの第2のゲート電極と、
前記第1のゲート電極及び前記第2のゲート電極の両側の前記凸状の半導体領域に形成されたソース領域及びドレイン領域と
を有することを特徴とする半導体装置。 - 前記第2のゲート電極には、前記トランジスタのバックゲートと同じ電圧が印加されることを特徴とする請求項1記載の半導体装置。
- 前記複数の第1のゲート電極の各々の間に、前記第2のゲート電極が形成されていることを特徴とする請求項1又は2記載の半導体装置。
- 2つの前記第1のゲート電極を1組とし、前記第1のゲート電極の組の各々の間に、前記第2のゲート電極が形成されていることを特徴とする請求項1又は2記載の半導体装置。
- 前記トランジスタは、FinFETであることを特徴とする請求項1~4の何れか1項に記載の半導体装置。
- 素子分離領域と、
凸状の半導体領域と、
前記凸状の半導体領域の第1の部分の両側面及び上面に形成されたゲート電極であって、前記素子分離領域の対向する一対の端部の間に形成された複数の第1のゲート電極と、
前記第1の部分とは異なる前記凸状の半導体領域の第2の部分の両側面及び上面に形成されたゲート電極であって、前記複数の第1のゲート電極と同一の層に、前記複数の第1のゲート電極の間に形成され、トランジスタをオフ状態とする電圧が印加される少なくとも1つの第2のゲート電極と、
前記第1のゲート電極及び前記第2のゲート電極の両側の前記凸状の半導体領域に形成されたソース領域及びドレイン領域と
を有する基板に形成された回路であって、少なくとも前記第1のゲート電極、前記ソース領域及びドレイン領域を含むトランジスタを用いた回路を有することを特徴とする半導体集積回路。 - 前記トランジスタを用いた回路は、
前記トランジスタを用いて構成されクロスカップリングされたインバータと、
前記インバータの出力ノード間に接続されたインダクタと、
前記インバータの出力ノード間に、前記インダクタと並列に接続された容量とを有する発振回路であることを特徴とする請求項6記載の半導体集積回路。 - 前記トランジスタを用いた回路は、
第1の前記トランジスタと、
前記第1のトランジスタとカレントミラー接続された第2の前記トランジスタとを有するバイアス回路であることを特徴とする請求項6記載の半導体集積回路。 - 前記トランジスタの前記第2のゲート電極には、該トランジスタのバックゲートと同じ電圧が印加されることを特徴とする請求項6~8の何れか1項に記載の半導体集積回路。
- 前記複数の第1のゲート電極の各々の間に、前記第2のゲート電極が形成されていることを特徴とする請求項6~9の何れか1項に記載の半導体集積回路。
- 2つの前記第1のゲート電極を1組とし、前記第1のゲート電極の組の各々の間に、前記第2のゲート電極が形成されていることを特徴とする請求項6~9の何れか1項に記載の半導体集積回路。
- 前記トランジスタは、FinFETであることを特徴とする請求項6~11の何れか1項に記載の半導体集積回路。
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