WO2017128473A1 - 一种tft基板、显示装置以及制造方法 - Google Patents

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Definitions

  • the present invention relates to the field of display technologies, and in particular, to a TFT substrate, a display device, and a manufacturing method.
  • liquid crystal display Liquid Crystal Display, LCD
  • Organic Light Emitting Organic Light Emitting
  • CRT monitors CRT monitors.
  • OLED Organic Light Emitting
  • OLED has self-illumination, low driving voltage, high luminous efficiency, short response time, high definition and contrast, nearly 180° viewing angle, wide temperature range, flexible display and large-area full-color display.
  • the industry is recognized as the most promising display device.
  • the AMOLED circuit architecture usually requires at least two TFTs, wherein the drain of the switching TFT acts as the gate of the second driving TFT.
  • the conventional layout is usually implemented by layer-transfer, but the layout is occupied by the metal bridge layer. High PPI competition, the traditional circuit structure design has been unable to adapt to the needs of higher PPI.
  • the technical problem to be solved by the present invention is to provide a TFT substrate, a display device, and a manufacturing method, which can save space and facilitate realization of a higher PPI.
  • the present invention provides a TFT substrate including a substrate and a first TFT structure and a second TFT structure formed on the substrate, wherein the first TFT structure includes a first gate pattern and a first semiconductor pattern, a semiconductor pattern is divided into a first channel region and a first doped region and a second doped region on both sides of the first channel region, wherein the first channel region is disposed corresponding to the first gate pattern, thereby enabling A first conductive channel is formed under the action of the first gate pattern, the first doped region extending into the second TFT structure and serving as a second gate pattern of the second TFT structure.
  • the second TFT structure further includes a second semiconductor pattern, the second semiconductor pattern being divided into a second channel region and third and fourth doped regions on both sides of the second channel region, the second channel The region is disposed corresponding to a portion of the first doped region extending into the second TFT structure, thereby being capable of forming a second conductive channel under the action of the first doped region.
  • first channel region and the first gate pattern are at least partially disposed, and the second channel region and the portion of the first doping region extending into the second TFT structure are at least partially overlapped.
  • first semiconductor pattern and the second semiconductor pattern are perpendicular to each other in the length direction such that projections of the third doped region and the fourth doped region on the substrate are respectively located on both sides of the projection of the first doped region on the substrate .
  • the first gate pattern is located between the substrate and the first semiconductor pattern
  • the first TFT structure and the second TFT structure further comprise a first insulating layer for spacing the first gate pattern and the first semiconductor pattern, for spacing a second insulating layer of the first semiconductor pattern and the second semiconductor pattern; and a third insulating layer for covering the second semiconductor pattern and the second insulating layer;
  • the first TFT structure further includes a first source/drain pattern formed on the third insulating layer, the first TFT structure further provided with a first via hole penetrating the third insulating layer and the second insulating layer, the first source The /drain pattern is in electrical contact with the second doped region via the first via;
  • the second TFT structure further includes a second source/drain pattern and a third source/drain pattern formed on the third insulating layer; the second TFT structure is further provided with a second via hole penetrating the third insulating layer and The third via, the second source/drain pattern and the third source/drain pattern are in electrical contact with the third doped region and the fourth doped region via the second via and the third via, respectively.
  • the first gate pattern is located on a side of the first semiconductor pattern away from the substrate, and the first TFT structure and the second TFT structure further include a first insulating layer for spacing the first gate pattern and the first semiconductor pattern, for a second insulating layer separating the first gate pattern and the second semiconductor pattern; and a third insulating layer covering the second semiconductor pattern and the second insulating layer;
  • the first TFT structure further includes a first source/drain pattern formed on the third insulating layer, the first TFT structure further provided with a first via hole penetrating the third insulating layer, the second insulating layer, and the first insulating layer
  • the first source/drain pattern is in electrical contact with the second doped region via the first via;
  • the second TFT structure further includes a second source/drain pattern and a third source/drain pattern formed on the third insulating layer; the second TFT structure is further provided with a second via hole penetrating the third insulating layer and The third via, the second source/drain pattern and the third source/drain pattern are in electrical contact with the third doped region and the fourth doped region via the second via and the third via, respectively.
  • the present invention also provides a display device including a TFT substrate including a substrate and a first TFT structure and a second TFT structure formed on the substrate, wherein the first TFT structure includes a first gate pattern and a first semiconductor a first semiconductor pattern is divided into a first channel region and a first doped region and a second doped region on both sides of the first channel region, wherein the first channel region is corresponding to the first gate pattern And forming a first conductive channel under the action of the first gate pattern, the first doped region extending into the second TFT structure and serving as a second gate pattern of the second TFT structure.
  • the second TFT structure further includes a second semiconductor pattern, the second semiconductor pattern being divided into a second channel region and third and fourth doped regions on both sides of the second channel region, the second channel The region is disposed corresponding to a portion of the first doped region extending into the second TFT structure, thereby being capable of forming a second conductive channel under the action of the first doped region.
  • first channel region and the first gate pattern are at least partially disposed, and the second channel region and the portion of the first doping region extending into the second TFT structure are at least partially overlapped.
  • first semiconductor pattern and the second semiconductor pattern are perpendicular to each other in the length direction such that projections of the third doped region and the fourth doped region on the substrate are respectively located on both sides of the projection of the first doped region on the substrate .
  • the first gate pattern is located between the substrate and the first semiconductor pattern
  • the first TFT structure and the second TFT structure further comprise a first insulating layer for spacing the first gate pattern and the first semiconductor pattern, for spacing a second insulating layer of the first semiconductor pattern and the second semiconductor pattern; and a third insulating layer for covering the second semiconductor pattern and the second insulating layer;
  • the first TFT structure further includes a first source/drain pattern formed on the third insulating layer, the first TFT structure further provided with a first via hole penetrating the third insulating layer and the second insulating layer, first The source/drain pattern is in electrical contact with the second doped region via the first via;
  • the second TFT structure further includes a second source/drain pattern and a third source/drain pattern formed on the third insulating layer; the second TFT structure is further provided with a second via hole penetrating the third insulating layer and The third via, the second source/drain pattern and the third source/drain pattern are in electrical contact with the third doped region and the fourth doped region via the second via and the third via, respectively.
  • the first gate pattern is located on a side of the first semiconductor pattern away from the substrate, and the first TFT structure and the second TFT structure further include a first insulating layer for spacing the first gate pattern and the first semiconductor pattern, for a second insulating layer separating the first gate pattern and the second semiconductor pattern; and a third insulating layer covering the second semiconductor pattern and the second insulating layer;
  • the first TFT structure further includes a first source/drain pattern formed on the third insulating layer, the first TFT structure further provided with a first via hole penetrating the third insulating layer, the second insulating layer, and the first insulating layer
  • the first source/drain pattern is in electrical contact with the second doped region via the first via;
  • the second TFT structure further includes a second source/drain pattern and a third source/drain pattern formed on the third insulating layer; the second TFT structure is further provided with a second via hole penetrating the third insulating layer and The third via, the second source/drain pattern and the third source/drain pattern are in electrical contact with the third doped region and the fourth doped region via the second via and the third via, respectively.
  • the present invention also provides a method of manufacturing a TFT substrate, the manufacturing method comprising the following steps:
  • first gate pattern and a first semiconductor pattern for the first TFT structure Forming a first gate pattern and a first semiconductor pattern for the first TFT structure, wherein the first semiconductor pattern is divided into a first channel region and a first doped region and a second doped region on both sides of the first channel region a miscellaneous region, wherein the first channel region is disposed corresponding to the first gate pattern;
  • Forming a second semiconductor pattern for the second TFT structure wherein the second semiconductor pattern is divided into a second channel region and third and fourth doped regions on both sides of the second channel region, the second trench The track region is disposed corresponding to the first doped region, thereby making the first doped region serve as a second gate pattern for the second TFT structure.
  • the step of forming the first gate pattern and the first semiconductor pattern for the first TFT structure includes:
  • first gate pattern between the substrate and the first semiconductor pattern, and further forming a first insulating layer for spacing the first gate pattern and the first semiconductor pattern and for spacing the first semiconductor pattern and the second semiconductor a second insulating layer of the pattern;
  • the step of forming the second semiconductor pattern for the second TFT structure includes:
  • first source/drain pattern Forming a first source/drain pattern, a second source/drain pattern, and a third source/drain pattern on the third insulating layer such that the first source/drain pattern passes through the first via
  • the second doped region is electrically contacted, and the second source/drain pattern and the third source/drain pattern are electrically connected to the third and fourth doped regions through the second via and the third via, respectively sexual contact.
  • the step of forming the first gate pattern and the first semiconductor pattern for the first TFT structure includes:
  • first gate pattern on a side of the first semiconductor pattern away from the substrate, and further forming a first insulating layer for spacing the first gate pattern and the first semiconductor pattern and for spacing the first gate pattern and a second insulating layer of the second semiconductor pattern;
  • the step of forming the second semiconductor pattern for the second TFT structure includes:
  • first source/drain pattern Forming a first source/drain pattern, a second source/drain pattern, and a third source/drain pattern on the third insulating layer such that the first source/drain pattern passes through the first via
  • the second doped region is electrically contacted, and the second source/drain pattern and the third source/drain pattern are electrically connected to the third and fourth doped regions through the second via and the third via, respectively sexual contact.
  • the invention has the beneficial effects that the TFT substrate, the display and the manufacturing method of the invention are different from the prior art, and the layout of the gate of the driving TFT is saved by using the drain doping of the switching TFT, thereby saving layout space and facilitating the layout.
  • FIG. 1 is a schematic plan view showing a first embodiment of a TFT substrate of the present invention
  • FIG. 2 is a schematic cross-sectional view showing the A-A cross section and the B-B cross-sectional structure of the first embodiment of the TFT substrate of the present invention
  • FIG. 3 is a top plan view showing a second embodiment of a TFT substrate of the present invention.
  • FIG. 4 is a schematic structural view of an embodiment of a display device according to the present invention.
  • FIG. 5 is a schematic flow chart of a first embodiment of a method for manufacturing a TFT substrate of the present invention
  • step S2 is a schematic flow chart of the specific steps of step S2 of the first embodiment of the method for fabricating the TFT substrate of the present invention
  • FIG. 7 is a schematic flow chart of a second embodiment of a method for fabricating a TFT substrate of the present invention.
  • step S1 of the second embodiment of the method for fabricating the TFT substrate of the present invention is a schematic flow chart showing the specific steps of step S1 of the second embodiment of the method for fabricating the TFT substrate of the present invention.
  • step S2 of the second embodiment of the method for fabricating the TFT substrate of the present invention is a schematic flow chart showing the specific steps of step S2 of the second embodiment of the method for fabricating the TFT substrate of the present invention.
  • step S1 of the second embodiment of the method for fabricating the TFT substrate of the present invention is a schematic flow chart showing the specific steps of step S1 of the second embodiment of the method for fabricating the TFT substrate of the present invention
  • Figure 11 is a flow chart showing the specific steps of the step S2 of the second embodiment of the method for fabricating the TFT substrate of the present invention.
  • FIG. 1 is a top plan view of a first embodiment of a TFT substrate of the present invention.
  • FIG. 2 is a schematic cross-sectional view of a first embodiment of a TFT substrate of the present invention, taken along a line AA and a BB cross-sectional view.
  • the substrate 11 includes a first TFT structure 12 and a second TFT structure 13 formed on the substrate, wherein the first TFT structure 12 includes a first gate pattern 121 and a first semiconductor pattern 122, and the first semiconductor pattern 122 is divided into the first a channel region 1221 and a first doped region 1222 and a second doped region 1223 on both sides of the first channel region, wherein the first channel region 1221 is disposed corresponding to the first gate pattern 121, and is further capable of A first conductive channel is formed under the action of a gate pattern 121, and the first doped region 1222 extends into the second TFT structure 13 and serves as the second gate pattern 131 of the second TFT structure 13.
  • the second TFT structure 13 includes a second semiconductor pattern 132 divided into a second channel region 1321 and third doped regions 1322 and fourth doped regions on both sides of the second channel region 1321. 1323, the second channel region 1321 is disposed corresponding to a portion of the first doping region 1222 extending into the second TFT structure 13, thereby forming a second conductive channel under the action of the first doping region 1222.
  • the first channel region 1221 and the first gate pattern 121 are at least partially disposed, and the second channel region 1321 and the portion of the first doping region 1222 extending into the second TFT structure 13 are at least partially overlapped.
  • the first semiconductor pattern 122 and the second semiconductor pattern 132 are perpendicular to each other in the length direction such that the projections of the third doping region 1322 and the fourth doping region 1321 on the substrate 11 are respectively located at the first doping.
  • the regions 1222 are on either side of the projection on the substrate 11.
  • the first gate pattern 121 is located between the substrate 11 and the first semiconductor pattern 122, and the first TFT structure 12 and the second TFT structure 13 further include a case for spacing the first gate pattern 121 and the first semiconductor pattern 122. a first insulating layer 123, a second insulating layer 133 for spacing the first semiconductor pattern 122 and the second semiconductor pattern 132, and a third insulating layer 134 for covering the second semiconductor pattern 132 and the second insulating layer 133;
  • the first TFT structure 12 further includes a first source/drain pattern 124 formed on the third insulating layer 134, and the first TFT structure 12 is further provided with a first via hole penetrating the third insulating layer and the second insulating layer, The first source/drain pattern 124 is in electrical contact with the second doping region 1223 via the first via;
  • the second TFT structure 13 further includes a second source/drain pattern 135 and a third source/drain pattern 136 formed on the third insulating layer 134; the second TFT structure 13 is further provided with a third insulating layer a second via hole and a third via hole, the second source/drain pattern 135 and the third source/drain pattern 136 passing through the second via and the third via and the third doping region 1322 and the fourth The doped region 1321 is in electrical contact.
  • the substrate 11 may be a glass substrate, the material of the first gate pattern 121 may be copper, aluminum or molybdenum, and the material of the insulating layer may be silicon oxide or silicon nitride, and the first semiconductor pattern 122 and the second semiconductor pattern 132 may be It is a metal oxide.
  • the first doping region 1222 extends into the second TFT structure 13 and serves as a layout pattern of the second gate pattern 131 of the second TFT structure 13, saving The layout space is conducive to the realization of higher PPI.
  • the substrate 31 includes a first TFT structure 32 and a second TFT structure 33 formed on the substrate, wherein A TFT structure 32 includes a first gate pattern 321 and a first semiconductor pattern 322.
  • the first semiconductor pattern 322 is divided into a first channel region 3221 and first doped regions 3222 and 2 located on both sides of the first channel region.
  • the second TFT structure 33 is included in the second TFT structure 33 as the second gate pattern 331 of the second TFT structure 33.
  • the second TFT structure 33 includes a second semiconductor pattern 332, and the second semiconductor pattern 332 is divided into a second channel region 3321 and a third doping region 3322 and a fourth doping region on both sides of the second channel region 3321. 3323, the second channel region 3321 is disposed corresponding to a portion of the first doping region 3222 extending into the second TFT structure 33, thereby forming a second conductive channel under the action of the first doping region 3222.
  • the first channel region 3221 and the first gate pattern 321 are at least partially disposed, and the second channel region 3321 and the portion of the first doping region 3222 extending into the second TFT structure 33 are at least partially overlapped.
  • FIG. 4 is a schematic cross-sectional view showing a CC structure and a DD cross-sectional view of a second embodiment of the TFT substrate of the present invention, the first semiconductor pattern 322 and the second semiconductor pattern 332 being perpendicular to each other in the length direction, so that the third The projections of the doped region 3322 and the fourth doped region 3323 on the substrate 31 are respectively located on both sides of the projection of the first doped region 3222 on the substrate 31.
  • the first gate pattern 321 is located on a side of the first semiconductor pattern 322 away from the substrate 31.
  • the first TFT structure 32 and the second TFT structure 33 further include a first gate pattern 321 and a first semiconductor pattern 322. a first insulating layer 323, a second insulating layer 333 for spacing the first gate pattern 321 and the second semiconductor pattern 332, and a third insulating layer 334 for covering the second semiconductor pattern 332 and the second insulating layer 333;
  • the first TFT structure 32 further includes a first source/drain pattern 324 formed on the third insulating layer 334.
  • the first TFT structure 32 is further disposed through the third insulating layer 334, the second insulating layer 333, and the first insulating layer. a first via of the layer 323, the first source/drain pattern 324 is in electrical contact with the second doped region 3223 via the first via;
  • the second TFT structure 33 further includes a second source/drain pattern 335 and a third source/drain pattern 336 formed on the third insulating layer 334; the second TFT structure 33 is further disposed through the third insulating layer 334
  • the second via hole and the third via hole, the second source/drain pattern 335 and the third source/drain pattern 336 pass through the second via hole and the third via hole and the third doping region 3322 and The four doped regions 3323 are in electrical contact.
  • the first doping region 3222 extends into the second TFT structure 33 and serves as a layout pattern of the second gate pattern 131 of the second TFT structure 33, saving The layout space is conducive to the realization of higher PPI.
  • FIG. 5 is a schematic structural diagram of an embodiment of a display device according to the present invention.
  • the display device includes a display panel 501 and a backlight 502.
  • the display panel 501 includes the TFT substrate, and the specific implementation is similar, and details are not described herein.
  • FIG. 6 is a schematic flow chart of a first embodiment of a method for manufacturing a TFT substrate according to the present invention.
  • the manufacturing method includes the following steps:
  • the doping treatment for the doping region may be an N-type heavy doping treatment, and the deposition process for the semiconductor process and the metal layer to be deposited may be physical vapor deposition deposition or chemical vapor deposition deposition.
  • the step of forming the first gate pattern and the first semiconductor pattern for the first TFT structure by S61 includes:
  • the step of forming a second semiconductor pattern for the second TFT structure by S62 includes:
  • the method of forming the pattern may be a photolithography process, including photoresisting, exposure, development, wet etching, and photoresist removal processes.
  • the first doped region of the first TFT structure is extended into the second TFT structure and serves as the second gate pattern of the second TFT structure, thereby saving layout space. Conducive to the realization of higher PPI.
  • FIG. 9 is a schematic flow chart of a second embodiment of a method for manufacturing a TFT substrate according to the present invention.
  • the manufacturing method includes the following steps:
  • the first semiconductor pattern is divided into a first channel region and a first doped region and a second doped region on both sides of the first channel region, wherein the first channel region is corresponding to the first gate pattern ;
  • the doping treatment for the doping region may be an N-type heavy doping treatment, and the deposition process for the semiconductor process and the metal layer to be deposited may be physical vapor deposition deposition or chemical vapor deposition deposition.
  • FIG. 10 and FIG. 11 are schematic flowcharts showing specific steps of steps S91 and S92 of the second embodiment of the TFT substrate manufacturing method of the present invention, respectively.
  • the step of forming the first gate pattern and the first semiconductor pattern for the first TFT structure by S91 includes:
  • the step of forming the second semiconductor pattern for the second TFT structure includes:
  • the first doped region of the first TFT structure is extended into the second TFT structure and serves as the second gate pattern of the second TFT structure, thereby saving layout space. Conducive to the realization of higher PPI.

Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

提供一种TFT基板、显示装置以及制造方法。该TFT基板包括基板（11）以及形成在所述基板（11）上的第一TFT结构（12）和第二TFT结构（13），其中第一TFT结构（12）包括第一栅极图案（121）和第一半导体图案（122），第一半导体图案（122）划分为第一沟道区（1221）以及位于第一沟道区（1221）两侧的第一掺杂区（1222）和第二掺杂区（1223），其中，第一沟道区（1221）与第一栅极图案（121）对应设置，进而能够在第一栅极图案（121）的作用下形成第一导电沟道，第一掺杂区（1222）延伸至第二TFT结构（13）内作为第二TFT结构（13）的第二栅极图案（131）。该TFT基板、显示器以及制造方法通过利用开关TFT漏极掺杂作为驱动TFT栅极的布局方式，节省了布局空间，有利于更高PPI的实现。

Description

一种TFT基板、显示装置以及制造方法
【技术领域】
本发明涉及显示技术领域，尤其涉及一种 TFT 基板、显示装置以及制造方法。
【背景技术】
在显示技术领域，液晶显示器(Liquid Crystal Display，LCD)与有机发光二极管显示器(Organic Light Emitting Diode，OLED)等平板显示技术已经逐步取代CRT显示器。其中，OLED具有自发光、驱动电压低、发光效率高、响应时间短、清晰度与对比度高、近180°视角、使用温度范围宽，可实现柔性显示与大面积全色显示等诸多优点，被业界公认为是最有发展潜力的显示装置。
AMOLED电路架构，通常至少需要两颗TFT组成，其中开关TFT漏极会作为第二颗驱动TFT的栅极，传统布局方式通常通过转层来实现，但是通过金属桥接转层占用了布局空间，随着High PPI的竞争，传统的电路结构设计已经无法适应更高PPI的需要。
【发明内容】
本发明主要解决的技术问题是提供一种TFT基板、显示装置以及制造方法，能够使节省空间，有利于更高PPI的实现。
为解决上述技术问题，本发明提供一种TFT基板，包括基板以及形成在基板上的第一TFT结构和第二TFT结构，其中第一TFT结构包括第一栅极图案和第一半导体图案，第一半导体图案划分为第一沟道区以及位于第一沟道区两侧的第一掺杂区和第二掺杂区，其中，第一沟道区与第一栅极图案对应设置，进而能够在第一栅极图案的作用下形成第一导电沟道，第一掺杂区延伸至第二TFT结构内并作为第二TFT结构的第二栅极图案。
其中，第二TFT结构进一步包括第二半导体图案，第二半导体图案划分为第二沟道区以及位于第二沟道区两侧的第三掺杂区和第四掺杂区，第二沟道区与第一掺杂区延伸至第二TFT结构内的部分对应设置，进而能够在第一掺杂区的作用下形成第二导电沟道。
其中，第一沟道区与第一栅极图案至少部分设置，第二沟道区与第一掺杂区延伸至第二TFT结构内的部分至少部分重叠设置。
其中，第一半导体图案和第二半导体图案在长度方向彼此垂直，以使得第三掺杂区和第四掺杂区在基板上的投影分别位于第一掺杂区在基板上的投影的两侧。
其中，第一栅极图案位于基板与第一半导体图案之间，第一TFT结构和第二TFT结构进一步包括用于间隔第一栅极图案与第一半导体图案的第一绝缘层、用于间隔第一半导体图案与第二半导体图案的第二绝缘层以及用于覆盖第二半导体图案和第二绝缘层的第三绝缘层；
第一TFT结构进一步包括形成于第三绝缘层上的第一源极/漏极图案，第一TFT结构进一步设置有贯穿第三绝缘层和第二绝缘层的第一通孔，第一源极/漏极图案经第一通孔与第二掺杂区电性接触；
第二TFT结构进一步包括形成于第三绝缘层上的第二源极/漏极图案和第三源极/漏极图案；第二TFT结构进一步设置有贯穿第三绝缘层的第二通孔和第三通孔，第二源极/漏极图案和第三源极/漏极图案分别经第二通孔和第三通孔与第三掺杂区和第四掺杂区电性接触。
其中，第一栅极图案位于第一半导体图案远离基板的一侧，第一TFT结构和第二TFT结构进一步包括用于间隔第一栅极图案与第一半导体图案的第一绝缘层、用于间隔第一栅极图案与第二半导体图案的第二绝缘层以及用于覆盖第二半导体图案和第二绝缘层的第三绝缘层；
第一TFT结构进一步包括形成于第三绝缘层上的第一源极/漏极图案，第一TFT结构进一步设置有贯穿第三绝缘层、第二绝缘层和第一绝缘层的第一通孔，第一源极/漏极图案经第一通孔与第二掺杂区电性接触；
第二TFT结构进一步包括形成于第三绝缘层上的第二源极/漏极图案和第三源极/漏极图案；第二TFT结构进一步设置有贯穿第三绝缘层的第二通孔和第三通孔，第二源极/漏极图案和第三源极/漏极图案分别经第二通孔和第三通孔与第三掺杂区和第四掺杂区电性接触。
本发明还提供了一种显示装置，包括一TFT基板，基板包括包括基板以及形成在基板上的第一TFT结构和第二TFT结构，其中第一TFT结构包括第一栅极图案和第一半导体图案，第一半导体图案划分为第一沟道区以及位于第一沟道区两侧的第一掺杂区和第二掺杂区，其中，第一沟道区与第一栅极图案对应设置，进而能够在第一栅极图案的作用下形成第一导电沟道，第一掺杂区延伸至第二TFT结构内并作为第二TFT结构的第二栅极图案。
其中，第二TFT结构进一步包括第二半导体图案，第二半导体图案划分为第二沟道区以及位于第二沟道区两侧的第三掺杂区和第四掺杂区，第二沟道区与第一掺杂区延伸至第二TFT结构内的部分对应设置，进而能够在第一掺杂区的作用下形成第二导电沟道。
其中，第一沟道区与第一栅极图案至少部分设置，第二沟道区与第一掺杂区延伸至第二TFT结构内的部分至少部分重叠设置。
其中，第一半导体图案和第二半导体图案在长度方向彼此垂直，以使得第三掺杂区和第四掺杂区在基板上的投影分别位于第一掺杂区在基板上的投影的两侧。
其中，第一栅极图案位于基板与第一半导体图案之间，第一TFT结构和第二TFT结构进一步包括用于间隔第一栅极图案与第一半导体图案的第一绝缘层、用于间隔第一半导体图案与第二半导体图案的第二绝缘层以及用于覆盖第二半导体图案和第二绝缘层的第三绝缘层；
其中，第一TFT结构进一步包括形成于第三绝缘层上的第一源极/漏极图案，第一TFT结构进一步设置有贯穿第三绝缘层和第二绝缘层的第一通孔，第一源极/漏极图案经第一通孔与第二掺杂区电性接触；
第二TFT结构进一步包括形成于第三绝缘层上的第二源极/漏极图案和第三源极/漏极图案；第二TFT结构进一步设置有贯穿第三绝缘层的第二通孔和第三通孔，第二源极/漏极图案和第三源极/漏极图案分别经第二通孔和第三通孔与第三掺杂区和第四掺杂区电性接触。
其中，第一栅极图案位于第一半导体图案远离基板的一侧，第一TFT结构和第二TFT结构进一步包括用于间隔第一栅极图案与第一半导体图案的第一绝缘层、用于间隔第一栅极图案与第二半导体图案的第二绝缘层以及用于覆盖第二半导体图案和第二绝缘层的第三绝缘层；
第一TFT结构进一步包括形成于第三绝缘层上的第一源极/漏极图案，第一TFT结构进一步设置有贯穿第三绝缘层、第二绝缘层和第一绝缘层的第一通孔，第一源极/漏极图案经第一通孔与第二掺杂区电性接触；
第二TFT结构进一步包括形成于第三绝缘层上的第二源极/漏极图案和第三源极/漏极图案；第二TFT结构进一步设置有贯穿第三绝缘层的第二通孔和第三通孔，第二源极/漏极图案和第三源极/漏极图案分别经第二通孔和第三通孔与第三掺杂区和第四掺杂区电性接触。
为了解决上述问题，本发明还提供了一种TFT基板的制造方法，制造方法包括以下步骤：
形成用于第一TFT结构的第一栅极图案和第一半导体图案，其中第一半导体图案划分为第一沟道区以及位于第一沟道区两侧的第一掺杂区和第二掺杂区，其中，第一沟道区与第一栅极图案对应设置；
形成用于第二TFT结构的第二半导体图案，其中第二半导体图案划分为第二沟道区以及位于第二沟道区两侧的第三掺杂区和第四掺杂区，第二沟道区与第一掺杂区对应设置，进而使得第一掺杂区作为用于第二TFT结构的第二栅极图案。
其中，形成用于第一TFT结构的第一栅极图案和第一半导体图案的步骤包括：
将第一栅极图案形成于基板与第一半导体图案之间，并进一步形成用于间隔第一栅极图案与第一半导体图案的第一绝缘层以及用于间隔第一半导体图案与第二半导体图案的第二绝缘层；
形成用于第二TFT结构的第二半导体图案的步骤包括：
形成用于覆盖第二半导体图案和第二绝缘层的第三绝缘层；
形成贯穿第三绝缘层和第二绝缘层的第一通孔以及贯穿第三绝缘层的第二通孔和第三通孔；
在第三绝缘层上形成第一源极/漏极图案、第二源极/漏极图案和第三源极/漏极图案，以使得第一源极/漏极图案经第一通孔与第二掺杂区电性接触，第二源极/漏极图案和第三源极/漏极图案分别经第二通孔和第三通孔与第三掺杂区和第四掺杂区电性接触。
其中，形成用于第一TFT结构的第一栅极图案和第一半导体图案的步骤包括：
将第一栅极图案形成于第一半导体图案远离基板的一侧，并进一步形成用于间隔第一栅极图案与第一半导体图案的第一绝缘层以及用于间隔第一栅极图案与第二半导体图案的第二绝缘层；
形成用于第二TFT结构的第二半导体图案的步骤包括：
形成用于覆盖第二半导体图案和第二绝缘层的第三绝缘层；
形成贯穿第三绝缘层、第二绝缘层和第一绝缘层的第一通孔以及贯穿第三绝缘层的第二通孔和第三通孔；
在第三绝缘层上形成第一源极/漏极图案、第二源极/漏极图案和第三源极/漏极图案，以使得第一源极/漏极图案经第一通孔与第二掺杂区电性接触，第二源极/漏极图案和第三源极/漏极图案分别经第二通孔和第三通孔与第三掺杂区和第四掺杂区电性接触。
本发明的有益效果是：区别于现有技术的情况，本发明TFT基板、显示器以及制造方法，通过利用开关TFT漏极掺杂作为驱动TFT栅极的布局方式，节省了布局空间，有利于更高PPI的实现。
【附图说明】
图1是本发明TFT基板第一实施例的俯视结构示意图；
图2是本发明TFT基板第一实施例的俯视结构示意图的A-A剖面以及B-B剖面结构示意图；
图3是本发明TFT基板第二实施例的俯视结构示意图；
本发明TFT基板第二实施例的俯视结构示意图的C-C剖面以及D-D剖面结构示意图；
图4是本发明一种显示装置一实施例的结构示意图；
图5是本发明TFT基板的制造方法第一实施例的流程示意图；
本发明TFT基板的制造方法第一实施例步骤S1具体步骤的流程示意图；
图6是本发明TFT基板的制造方法第一实施例步骤S2具体步骤的流程示意图；
图7是本发明TFT基板的制造方法第二实施例的流程示意图；
图8是本发明TFT基板的制造方法第二实施例步骤S1具体步骤的流程示意图；
图9是本发明TFT基板的制造方法第二实施例步骤S2具体步骤的流程示意图；
图10是本发明TFT基板的制造方法第二实施例步骤S1具体步骤的流程示意图；
图11是本发明TFT基板的制造方法第二实施例步骤S2具体步骤的流程示意图。
【具体实施方式】
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的实施例及其附图进行详细描述。
参照图1，是本发明TFT基板第一实施例的俯视结构示意图，参照图2，是本发明TFT基板第一实施例的俯视结构示意图的A-A剖面以及B-B剖面结构示意图，在本实施例中，包括基板11以及形成在基板上的第一TFT结构12和第二TFT结构13，其中第一TFT结构12包括第一栅极图案121和第一半导体图案122，第一半导体图案122划分为第一沟道区1221以及位于第一沟道区两侧的第一掺杂区1222和第二掺杂区1223，其中，第一沟道区1221与第一栅极图案121对应设置，进而能够在第一栅极图案121的作用下形成第一导电沟道，第一掺杂区1222延伸至第二TFT结构13内并作为第二TFT结构13的第二栅极图案131。
其中，第二TFT结构13包括第二半导体图案132，第二半导体图案132划分为第二沟道区1321以及位于第二沟道区1321两侧的第三掺杂区1322和第四掺杂区1323，第二沟道区1321与第一掺杂区1222延伸至第二TFT结构13内的部分对应设置，进而能够在第一掺杂区1222的作用下形成第二导电沟道。
其中，第一沟道区1221与第一栅极图案121至少部分设置，第二沟道区1321与第一掺杂区1222延伸至第二TFT结构13内的部分至少部分重叠设置。
如图1所示，第一半导体图案122和第二半导体图案132在长度方向彼此垂直，以使得第三掺杂区1322和第四掺杂区1321在基板11上的投影分别位于第一掺杂区1222在基板11上的投影的两侧。
其中，第一栅极图案121位于基板11与第一半导体图案122之间，第一TFT结构12和第二TFT结构13进一步包括用于间隔第一栅极图案121与第一半导体图122案的第一绝缘层123、用于间隔第一半导体图案122与第二半导体图案132的第二绝缘层133以及用于覆盖第二半导体图案132和第二绝缘层133的第三绝缘层134；
第一TFT结构12进一步包括形成于第三绝缘层134上的第一源极/漏极图案124，第一TFT结构12进一步设置有贯穿第三绝缘层和第二绝缘层的第一通孔，第一源极/漏极图案124经第一通孔与第二掺杂区1223电性接触；
第二TFT结构13进一步包括形成于第三绝缘层134上的第二源极/漏极图案135和第三源极/漏极图案136；第二TFT结构13进一步设置有贯穿第三绝缘层的第二通孔和第三通孔，第二源极/漏极图案135和第三源极/漏极图案136分别经第二通孔和第三通孔与第三掺杂区1322和第四掺杂区1321电性接触。
其中，基板11可以是玻璃基板，第一栅极图案121材料可以是铜、铝或钼，而绝缘层的材料可以是氧化硅或氮化硅，第一半导体图案122和第二半导体图案132可以是金属氧化物。
本发明TFT基板第一实施例中，通过利用第一TFT结构12第一掺杂区1222延伸至第二TFT结构13内并作为第二TFT结构13的第二栅极图案131的布局方式，节省了布局空间，有利于更高PPI的实现。
参照图3，是本发明TFT基板第二实施例的俯视结构示意图，在本发明第二实施例中，包括基板31以及形成在基板上的第一TFT结构32和第二TFT结构33，其中第一TFT结构32包括第一栅极图案321和第一半导体图案322，第一半导体图案322划分为第一沟道区3221以及位于第一沟道区两侧的第一掺杂区3222和第二掺杂区3223，其中，第一沟道区3221与第一栅极图案321对应设置，进而能够在第一栅极图案321的作用下形成第一导电沟道，第一掺杂区3222延伸至第二TFT结构33内并作为第二TFT结构33的第二栅极图案331。
其中，第二TFT结构33包括第二半导体图案332，第二半导体图案332划分为第二沟道区3321以及位于第二沟道区3321两侧的第三掺杂区3322和第四掺杂区3323，第二沟道区3321与第一掺杂区3222延伸至第二TFT结构33内的部分对应设置，进而能够在第一掺杂区3222的作用下形成第二导电沟道。
其中，第一沟道区3221与第一栅极图案321至少部分设置，第二沟道区3321与第一掺杂区3222延伸至第二TFT结构33内的部分至少部分重叠设置。
如图4所示，为本发明TFT基板第二实施例的俯视结构示意图的C-C剖面以及D-D剖面结构示意图图，第一半导体图案322和第二半导体图案332在长度方向彼此垂直，以使得第三掺杂区3322和第四掺杂区3323在基板31上的投影分别位于第一掺杂区3222在基板31上的投影的两侧。
其中，第一栅极图案321位于第一半导体图案322远离基板31的一侧，第一TFT结构32和第二TFT结构33进一步包括用于间隔第一栅极图案321与第一半导体图案322的第一绝缘层323、用于间隔第一栅极图案321与第二半导体图案332的第二绝缘层333以及用于覆盖第二半导体图案332和第二绝缘层333的第三绝缘层334；
第一TFT结构32进一步包括形成于第三绝缘层334上的第一源极/漏极图案324，第一TFT结构32进一步设置有贯穿第三绝缘层334、第二绝缘层333和第一绝缘层323的第一通孔，第一源极/漏极图案324经第一通孔与第二掺杂区3223电性接触；
第二TFT结构33进一步包括形成于第三绝缘层334上的第二源极/漏极图案335和第三源极/漏极图案336；第二TFT结构33进一步设置有贯穿第三绝缘层334的第二通孔和第三通孔，第二源极/漏极图案335和第三源极/漏极图案336分别经第二通孔和第三通孔与第三掺杂区3322和第四掺杂区3323电性接触。
本发明TFT基板第二实施例中，通过利用第一TFT结构32第一掺杂区3222延伸至第二TFT结构33内并作为第二TFT结构33的第二栅极图案131的布局方式，节省了布局空间，有利于更高PPI的实现。
参阅图5，是本发明一种显示装置一实施例的结构示意图，该显示装置包括显示面板501及背光502，显示面板501中包括上述TFT基板，其具体实施方式类似，这里不再赘述。
参阅图6，是本发明TFT基板的制造方法第一实施例的流程示意图，在本实施例中，制造方法包括以下步骤：
S61，形成用于第一TFT结构的第一栅极图案和第一半导体图案，其中，第一半导体图案划分为第一沟道区以及位于第一沟道区两侧的第一掺杂区和第二掺杂区，其中，第一沟道区与第一栅极图案对应设置；
S62，形成用于第二TFT结构的第二半导体图案，其中第二半导体图案划分为第二沟道区以及位于第二沟道区两侧的第三掺杂区和第四掺杂区，第二沟道区与第一掺杂区对应设置，进而使得第一掺杂区作为用于第二TFT结构的第二栅极图案。
其中，对参杂区的参杂处理可以是N型重参杂处理，对需要沉积形成的半导体程和金属层的沉积处理可以是物理气相沉积法沉积或化学气相沉积法沉积。
参阅图7和图8，分别是步骤S1和S2具体步骤的流程示意图，
S61形成用于第一TFT结构的第一栅极图案和第一半导体图案的步骤包括：
S611，将第一栅极图案形成于基板与第一半导体图案之间;
S612，进一步形成用于间隔第一栅极图案与第一半导体图案的第一绝缘层;
S613，进一步形成用于间隔第一半导体图案与第二半导体图案的第二绝缘层；
S62形成用于第二TFT结构的第二半导体图案的步骤包括：
S621，形成用于覆盖第二半导体图案和第二绝缘层的第三绝缘层；
S622，形成贯穿第三绝缘层和第二绝缘层的第一通孔以及贯穿第三绝缘层的第二通孔和第三通孔；
S623，在第三绝缘层上形成第一源极/漏极图案、第二源极/漏极图案和第三源极/漏极图案，以使得第一源极/漏极图案经第一通孔与第二掺杂区电性接触，第二源极/漏极图案和第三源极/漏极图案分别经第二通孔和第三通孔与第三掺杂区和第四掺杂区电性接触。
其中，形成图案的方法可以是光刻制程，包括涂光阻、曝光、显影、湿蚀刻以及去光阻制程。
本发明TFT基板的制造方法第一实施例中，通过设置第一TFT结构第一掺杂区延伸至第二TFT结构内并作为第二TFT结构的第二栅极图案，节省了布局空间，有利于更高PPI的实现。
参阅图9，是本发明TFT基板的制造方法第二实施例的流程示意图，在本实施例中，制造方法包括以下步骤：
S91，形成用于第一TFT结构的第一栅极图案和第一半导体图案， 其中，第一半导体图案划分为第一沟道区以及位于第一沟道区两侧的第一掺杂区和第二掺杂区，其中，第一沟道区与第一栅极图案对应设置；
S92，形成用于第二TFT结构的第二半导体图案，其中第二半导体图案划分为第二沟道区以及位于第二沟道区两侧的第三掺杂区和第四掺杂区，第二沟道区与第一掺杂区对应设置，进而使得第一掺杂区作为用于第二TFT结构的第二栅极图案。
其中，对参杂区的参杂处理可以是N型重参杂处理，对需要沉积形成的半导体程和金属层的沉积处理可以是物理气相沉积法沉积或化学气相沉积法沉积。
参阅图10和图11，分别是本发明TFT基板的制造方法第二实施例的步骤S91和S92的具体步骤的流程示意图，
S91形成用于第一TFT结构的第一栅极图案和第一半导体图案的步骤包括：
S911，将第一栅极图案形成于第一半导体图案远离基板的一侧；
S912，进一步形成用于间隔第一栅极图案与第一半导体图案的第一绝缘层；
S913，进一步形成用于间隔第一栅极图案与第二半导体图案的第二绝缘层；
形成用于第二TFT结构的第二半导体图案的步骤包括：
S921，形成用于覆盖第二半导体图案和第二绝缘层的第三绝缘层；
S922，形成贯穿第三绝缘层、第二绝缘层和第一绝缘层的第一通孔以及贯穿第三绝缘层的第二通孔和第三通孔；
S923，在第三绝缘层上形成第一源极/漏极图案、第二源极/漏极图案和第三源极/漏极图案，以使得第一源极/漏极图案经第一通孔与第二掺杂区电性接触，第二源极/漏极图案和第三源极/漏极图案分别经第二通孔和第三通孔与第三掺杂区和第四掺杂区电性接触。
本发明TFT基板的制造方法第二实施例中，通过设置第一TFT结构第一掺杂区延伸至第二TFT结构内并作为第二TFT结构的第二栅极图案，节省了布局空间，有利于更高PPI的实现。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (15)

  1. 一种TFT基板，其中，包括基板以及形成在所述基板上的第一TFT结构和第二TFT结构，其中所述第一TFT结构包括第一栅极图案和第一半导体图案，所述第一半导体图案划分为第一沟道区以及位于所述第一沟道区两侧的第一掺杂区和第二掺杂区，其中，所述第一沟道区与所述第一栅极图案对应设置，进而能够在所述第一栅极图案的作用下形成第一导电沟道，所述第一掺杂区延伸至所述第二TFT结构内并作为所述第二TFT结构的第二栅极图案。
  2. 根据权利要求1所述的TFT基板，其中，所述第二TFT结构进一步包括第二半导体图案，所述第二半导体图案划分为第二沟道区以及位于所述第二沟道区两侧的第三掺杂区和第四掺杂区，所述第二沟道区与所述第一掺杂区延伸至所述第二TFT结构内的部分对应设置，进而能够在所述第一掺杂区的作用下形成第二导电沟道。
  3. 根据权利要求2所述的TFT基板，其中，所述第一沟道区与所述第一栅极图案至少部分设置，所述第二沟道区与所述第一掺杂区延伸至所述第二TFT结构内的部分至少部分重叠设置。
  4. 根据权利要求3所述的TFT基板，其中，所述第一半导体图案和第二半导体图案在长度方向彼此垂直，以使得所述第三掺杂区和第四掺杂区在所述基板上的投影分别位于所述第一掺杂区在所述基板上的投影的两侧。
  5. 根据权利要求2所述的TFT基板，其中，所述第一栅极图案位于所述基板与所述第一半导体图案之间，所述第一TFT结构和第二TFT结构进一步包括用于间隔所述第一栅极图案与所述第一半导体图案的第一绝缘层、用于间隔所述第一半导体图案与所述第二半导体图案的第二绝缘层以及用于覆盖所述第二半导体图案和所述第二绝缘层的第三绝缘层；
    所述第一TFT结构进一步包括形成于所述第三绝缘层上的第一源极/漏极图案，所述第一TFT结构进一步设置有贯穿所述第三绝缘层和所述第二绝缘层的第一通孔，所述第一源极/漏极图案经所述第一通孔与所述第二掺杂区电性接触；
    所述第二TFT结构进一步包括形成于所述第三绝缘层上的第二源极/漏极图案和第三源极/漏极图案；所述第二TFT结构进一步设置有贯穿所述第三绝缘层的第二通孔和第三通孔，所述第二源极/漏极图案和第三源极/漏极图案分别经所述第二通孔和第三通孔与所述第三掺杂区和第四掺杂区电性接触。
  6. 根据权利要求2所述的TFT基板，其中，所述第一栅极图案位于所述第一半导体图案远离所述基板的一侧，所述第一TFT结构和第二TFT结构进一步包括用于间隔所述第一栅极图案与所述第一半导体图案的第一绝缘层、用于间隔所述第一栅极图案与所述第二半导体图案的第二绝缘层以及用于覆盖所述第二半导体图案和所述第二绝缘层的第三绝缘层；
    所述第一TFT结构进一步包括形成于所述第三绝缘层上的第一源极/漏极图案，所述第一TFT结构进一步设置有贯穿所述第三绝缘层、所述第二绝缘层和所述第一绝缘层的第一通孔，所述第一源极/漏极图案经所述第一通孔与所述第二掺杂区电性接触；
    所述第二TFT结构进一步包括形成于所述第三绝缘层上的第二源极/漏极图案和第三源极/漏极图案；所述第二TFT结构进一步设置有贯穿所述第三绝缘层的第二通孔和第三通孔，所述第二源极/漏极图案和第三源极/漏极图案分别经所述第二通孔和第三通孔与所述第三掺杂区和第四掺杂区电性接触。
  7. 一种显示装置，其中，所述显示装置包括一TFT基板，所述基板包括包括基板以及形成在所述基板上的第一TFT结构和第二TFT结构，其中所述第一TFT结构包括第一栅极图案和第一半导体图案，所述第一半导体图案划分为第一沟道区以及位于所述第一沟道区两侧的第一掺杂区和第二掺杂区，其中，所述第一沟道区与所述第一栅极图案对应设置，进而能够在所述第一栅极图案的作用下形成第一导电沟道，所述第一掺杂区延伸至所述第二TFT结构内并作为所述第二TFT结构的第二栅极图案。
  8. 根据权利要求7所述的显示装置，其中，所述第二TFT结构进一步包括第二半导体图案，所述第二半导体图案划分为第二沟道区以及位于所述第二沟道区两侧的第三掺杂区和第四掺杂区，所述第二沟道区与所述第一掺杂区延伸至所述第二TFT结构内的部分对应设置，进而能够在所述第一掺杂区的作用下形成第二导电沟道。
  9. 根据权利要求8所述的显示装置，其中，所述第一沟道区与所述第一栅极图案至少部分设置，所述第二沟道区与所述第一掺杂区延伸至所述第二TFT结构内的部分至少部分重叠设置。
  10. 根据权利要求9所述的显示装置，其中，所述第一半导体图案和第二半导体图案在长度方向彼此垂直，以使得所述第三掺杂区和第四掺杂区在所述基板上的投影分别位于所述第一掺杂区在所述基板上的投影的两侧。
  11. 根据权利要求8所述的显示装置，其中，所述第一栅极图案位于所述基板与所述第一半导体图案之间，所述第一TFT结构和第二TFT结构进一步包括用于间隔所述第一栅极图案与所述第一半导体图案的第一绝缘层、用于间隔所述第一半导体图案与所述第二半导体图案的第二绝缘层以及用于覆盖所述第二半导体图案和所述第二绝缘层的第三绝缘层；
    所述第一TFT结构进一步包括形成于所述第三绝缘层上的第一源极/漏极图案，所述第一TFT结构进一步设置有贯穿所述第三绝缘层和所述第二绝缘层的第一通孔，所述第一源极/漏极图案经所述第一通孔与所述第二掺杂区电性接触；
    所述第二TFT结构进一步包括形成于所述第三绝缘层上的第二源极/漏极图案和第三源极/漏极图案；所述第二TFT结构进一步设置有贯穿所述第三绝缘层的第二通孔和第三通孔，所述第二源极/漏极图案和第三源极/漏极图案分别经所述第二通孔和第三通孔与所述第三掺杂区和第四掺杂区电性接触。
  12. 根据权利要求8所述的显示装置，其中，所述第一栅极图案位于所述第一半导体图案远离所述基板的一侧，所述第一TFT结构和第二TFT结构进一步包括用于间隔所述第一栅极图案与所述第一半导体图案的第一绝缘层、用于间隔所述第一栅极图案与所述第二半导体图案的第二绝缘层以及用于覆盖所述第二半导体图案和所述第二绝缘层的第三绝缘层；
    所述第一TFT结构进一步包括形成于所述第三绝缘层上的第一源极/漏极图案，所述第一TFT结构进一步设置有贯穿所述第三绝缘层、所述第二绝缘层和所述第一绝缘层的第一通孔，所述第一源极/漏极图案经所述第一通孔与所述第二掺杂区电性接触；
    所述第二TFT结构进一步包括形成于所述第三绝缘层上的第二源极/漏极图案和第三源极/漏极图案；所述第二TFT结构进一步设置有贯穿所述第三绝缘层的第二通孔和第三通孔，所述第二源极/漏极图案和第三源极/漏极图案分别经所述第二通孔和第三通孔与所述第三掺杂区和第四掺杂区电性接触。
  13. 一种TFT基板的制造方法，其中，所述制造方法包括以下步骤：
    形成用于第一TFT结构的第一栅极图案和第一半导体图案，其中所述第一半导体图案划分为第一沟道区以及位于所述第一沟道区两侧的第一掺杂区和第二掺杂区，其中，所述第一沟道区与所述第一栅极图案对应设置；
    形成用于第二TFT结构的第二半导体图案，其中所述第二半导体图案划分为第二沟道区以及位于所述第二沟道区两侧的第三掺杂区和第四掺杂区，所述第二沟道区与所述第一掺杂区对应设置，进而使得所述第一掺杂区作为用于所述第二TFT结构的第二栅极图案。
  14. 根据权利要求13所述的制造方法，其中，所述形成用于第一TFT结构的第一栅极图案和第一半导体图案的步骤包括：
    将所述第一栅极图案形成于所述基板与所述第一半导体图案之间，并进一步形成用于间隔所述第一栅极图案与所述第一半导体图案的第一绝缘层以及用于间隔所述第一半导体图案与所述第二半导体图案的第二绝缘层；
    所述形成用于第二TFT结构的第二半导体图案的步骤包括：
    形成用于覆盖所述第二半导体图案和所述第二绝缘层的第三绝缘层；
    形成贯穿所述第三绝缘层和所述第二绝缘层的第一通孔以及贯穿所述第三绝缘层的第二通孔和第三通孔；
    在所述第三绝缘层上形成第一源极/漏极图案、第二源极/漏极图案和第三源极/漏极图案，以使得所述第一源极/漏极图案经所述第一通孔与所述第二掺杂区电性接触，所述第二源极/漏极图案和第三源极/漏极图案分别经所述第二通孔和第三通孔与所述第三掺杂区和第四掺杂区电性接触。
  15. 根据权利要求14所述的制造方法，其中，所述形成用于第一TFT结构的第一栅极图案和第一半导体图案的步骤包括：
    将所述第一栅极图案形成于所述第一半导体图案远离所述基板的一侧，并进一步形成用于间隔所述第一栅极图案与所述第一半导体图案的第一绝缘层以及用于间隔所述第一栅极图案与所述第二半导体图案的第二绝缘层；
    所述形成用于第二TFT结构的第二半导体图案的步骤包括：
    形成用于覆盖所述第二半导体图案和所述第二绝缘层的第三绝缘层；
    形成贯穿所述第三绝缘层、所述第二绝缘层和所述第一绝缘层的第一通孔以及贯穿所述第三绝缘层的第二通孔和第三通孔；
    在所述第三绝缘层上形成第一源极/漏极图案、第二源极/漏极图案和第三源极/漏极图案，以使得所述第一源极/漏极图案经所述第一通孔与所述第二掺杂区电性接触，所述第二源极/漏极图案和第三源极/漏极图案分别经所述第二通孔和第三通孔与所述第三掺杂区和第四掺杂区电性接触。
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