WO2018176566A1 - 一种阵列基板的制作方法及阵列基板 - Google Patents

一种阵列基板的制作方法及阵列基板 Download PDF

Info

Publication number
WO2018176566A1
WO2018176566A1 PCT/CN2017/082813 CN2017082813W WO2018176566A1 WO 2018176566 A1 WO2018176566 A1 WO 2018176566A1 CN 2017082813 W CN2017082813 W CN 2017082813W WO 2018176566 A1 WO2018176566 A1 WO 2018176566A1
Authority
WO
WIPO (PCT)
Prior art keywords
thin film
film transistor
layer
insulating layer
array substrate
Prior art date
Application number
PCT/CN2017/082813
Other languages
English (en)
French (fr)
Inventor
洪光辉
龚强
Original Assignee
武汉华星光电技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 武汉华星光电技术有限公司 filed Critical 武汉华星光电技术有限公司
Priority to US15/566,708 priority Critical patent/US10490577B2/en
Publication of WO2018176566A1 publication Critical patent/WO2018176566A1/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Definitions

  • the present invention relates to the field of display technologies, and in particular, to a method for fabricating an array substrate and an array substrate.
  • Self-contained in-line (Incell) Touch) touch technology is to divide the common electrode of the effective display area into cell blocks as touch electrodes.
  • Each touch electrode has a touch signal line connected to the touch chip to receive the touch signal.
  • FIG. 1 is a schematic structural diagram of a conventional array substrate.
  • an active layer is grown on a substrate 101 to form a conductive channel 102 of a thin film transistor.
  • a first insulating layer 103 and a first metal layer are sequentially grown on the active layer to form a gate electrode 104 of the thin film transistor and a scan line 105.
  • a second insulating layer 106 is grown on the first metal layer, and then a second metal layer is grown on the second insulating layer to form a source 107 and a drain 108 of the thin film transistor, and a data line 109, followed by a second metal layer
  • the organic planarization layer 110 and the third metal layer are sequentially grown to form the touch signal line 111.
  • the third insulating layer 112 and the fourth metal layer are sequentially grown on the third metal layer to form the touch electrode 113.
  • a fourth insulating layer 114 and a fifth metal layer are grown on the fourth metal layer to form the pixel electrode 115.
  • the pixel 115 is connected to the drain 108 of the thin film transistor through the first via 116, and the touch electrode 113 is connected to the touch signal line 111 through the second via 117.
  • the object of the present invention is to provide a method for fabricating an array substrate and an array substrate, which can simplify the process flow, thereby saving cost, improving product yield and market competitiveness.
  • the invention provides a method for fabricating an array substrate, comprising:
  • An active layer is grown on the substrate to form a conductive channel of the thin film transistor
  • connection line is used to connect the first data line And the second data line;
  • a third metal layer is grown on the organic planarization layer to form a touch electrode, wherein the touch electrode is connected to the touch signal line;
  • a first through hole and a second through hole are disposed on the second insulating layer, and the connecting line is connected to the first data line through the first through hole, and the connecting line passes through the second through hole Connected to the second data line;
  • a source of the thin film transistor is connected to one end of a conductive channel of the thin film transistor through a third via hole, and a drain of the thin film transistor is connected to another end of the conductive channel of the thin film transistor through a fourth via hole .
  • the third via hole and the fourth via hole both penetrate the first insulating layer and the second insulating layer.
  • the pixel electrode is connected to the drain of the thin film transistor through a fifth via.
  • the fifth via hole penetrates through the third insulating layer, the third metal layer, and the organic planarization layer.
  • the touch electrode is connected to the touch signal line through a sixth via.
  • the sixth via hole penetrates through the organic planarization layer.
  • the method before the step of growing the active layer on the substrate to form a conductive channel of the thin film transistor, the method further includes:
  • a light shielding layer and a fourth insulating layer are sequentially formed on the substrate.
  • the invention also provides a method for fabricating an array substrate, comprising:
  • An active layer is grown on the substrate to form a conductive channel of the thin film transistor
  • connection line is used to connect the first data line And the second data line;
  • a third metal layer is grown on the organic planarization layer to form a touch electrode, wherein the touch electrode is connected to the touch signal line;
  • a fourth metal layer is grown on the third insulating layer to form a pixel electrode, and the pixel electrode is connected to a drain of the thin film transistor.
  • the second insulating layer is provided with a first through hole and a second through hole, and the connecting line is connected to the first data line through the first through hole.
  • the connecting line is connected to the second data line through the second through hole.
  • the source of the thin film transistor is connected to one end of the conductive channel of the thin film transistor through a third via, and the drain of the thin film transistor passes through the fourth via The other end of the conductive channel of the thin film transistor is connected.
  • the third via hole and the fourth via hole both penetrate the first insulating layer and the second insulating layer.
  • the pixel electrode is connected to the drain of the thin film transistor through a fifth via.
  • the fifth via hole penetrates through the third insulating layer, the third metal layer, and the organic planarization layer.
  • the touch electrode is connected to the touch signal line through a sixth via.
  • the sixth via hole penetrates through the organic planarization layer.
  • the method before the step of growing the active layer on the substrate to form a conductive channel of the thin film transistor, the method further includes:
  • a light shielding layer and a fourth insulating layer are sequentially formed on the substrate.
  • an array substrate including:
  • first metal layer on the first insulating layer to form a gate of the thin film transistor, a scan line, a first data line, a second data line; wherein the first data line and the second data The lines are located at both ends of the scan line and are not connected to each other;
  • connection line is used to connect the first data line And the second data line;
  • a fourth metal layer on the third insulating layer to form a pixel electrode the pixel electrode being connected to a drain of the thin film transistor.
  • the second insulating layer is provided with a first through hole and a second through hole, and the connecting line is connected to the first data line through the first through hole, the connection A line is connected to the second data line through the second via.
  • a source of the thin film transistor is connected to one end of a conductive channel of the thin film transistor through a third via hole, and a drain of the thin film transistor passes through the fourth via hole and the thin film transistor The other end of the conductive channel is connected.
  • the touch electrode is connected to the touch signal line through a sixth through hole.
  • the method for fabricating an array substrate and the array substrate of the present invention by growing a first metal layer on the first insulating layer to form a gate of the thin film transistor, a scan line, a second data line of the first data line, and a second insulation
  • a second metal layer is grown on the layer to form a source, a drain, a connection line, and a touch signal line of the thin film transistor; wherein the connection line is used to connect the first data line and the second data line, thereby simplifying the process flow. In turn, it saves costs, improves product yield and market competitiveness.
  • 1 is a schematic structural view of a conventional array substrate
  • FIG. 2 is a schematic flow chart showing the steps of a method for fabricating an array substrate according to a preferred embodiment of the present invention
  • FIG 3 is a schematic structural view of an array substrate fabricated by the method for fabricating an array substrate according to a preferred embodiment of the present invention.
  • FIG. 2 is a schematic flow chart showing the steps of a method for fabricating an array substrate according to a preferred embodiment of the present invention. As shown in FIG. 1 , a method for fabricating an array substrate of the preferred embodiment includes the following steps:
  • Step S101 growing an active layer on the substrate to form a conductive channel of the thin film transistor.
  • Step S102 growing a first insulating layer on the active layer.
  • Step S103 growing a first metal layer on the first insulating layer to form a gate of the thin film transistor, a scan line, a first data line, and a second data line; wherein the first data line and the second data line are located on the scan line Both ends, and are not connected to each other.
  • Step S104 growing a second insulating layer on the first metal layer.
  • Step S105 growing a second metal layer on the second insulating layer to form a source, a drain, a connection line, and a touch signal line of the thin film transistor; wherein the connection line is used to connect the first data line and the second data line .
  • Step S106 growing an organic planarization layer on the second metal layer.
  • Step S107 growing a third metal layer on the organic planarization layer to form a touch electrode, wherein the touch electrode is connected to the touch signal line.
  • Step S108 growing a third insulating layer on the third metal layer.
  • Step S109 a fourth metal layer is grown on the third insulating layer to form a pixel electrode, and the pixel electrode is connected to the drain of the thin film transistor.
  • a light shielding layer is generally disposed under the conductive channel of the thin film transistor, wherein the light shielding layer
  • the material used is metal. Therefore, in the method of fabricating the array substrate of the present invention, before the step S102, the method further includes sequentially forming a light shielding layer and a fourth insulating layer on the substrate. Wherein, the fourth insulating layer is used for blocking the light shielding layer and the active layer, so that the conductive channel is blocked from the light shielding layer.
  • FIG. 3 is a schematic structural diagram of an array substrate fabricated by the method for fabricating an array substrate according to a preferred embodiment of the present invention.
  • a light shielding layer 302, a fourth insulating layer 303, an active layer 304, a first insulating layer 305, a first metal layer 306, a second insulating layer 307, and a second metal layer 308 are sequentially formed on the substrate 301.
  • the light shielding layer 302 is disposed under the thin film transistor in the array substrate; the active layer 304 is patterned to form the conductive channel 3041 of the thin film transistor; the first metal layer 306 forms the gate 3061 of the thin film transistor, the scan line 3062, and the first The data line 3063 and the second data line 3064; the second metal layer 308 forms the source 3081 of the thin film transistor, the drain 3082, the connection line 3083, and the touch signal line 3084; the third metal layer 310 is used to form the touch electrode 3101; The fourth metal layer 312 is used to form the pixel electrode 3121.
  • the prior art is to form a data line, a scan line, and a touch signal line by growing three metal layers respectively, and the process steps are complicated, and the array substrate of the preferred embodiment is fabricated.
  • the data line, the scan line and the touch signal line are formed by growing two metal layers, which simplifies the process and saves cost.
  • the scan line 3062, the first data line 3063, and the second data line 3064 are simultaneously formed in the first metal layer 306, wherein the first data line 3063 and the second data line 3064 are located at both ends of the scan line 3062, in order to The first data line 3063 and the second data line 3064 are connected and not connected to the scan line 3062, and a connection line 3083 is formed in the second metal layer 308 for connecting the first data line 3063 and the second data line 3064, and A first through hole 3071 and a second through hole 3072 are defined in the second insulating layer 307, and the connecting line 3083 is connected to one end of the first data line 3063 through the first through hole 3071, and the connecting line 3083 passes through the second through hole 3072 and the second The other end of the data line 3064 is connected.
  • the touch signal line 3084 is further formed in the second metal layer 308.
  • the touch signal line 3084 has no connection relationship with the connection line 3083 and the aperture ratio can be improved by disposing the touch signal line 3084
  • the source 3081 of the thin film transistor is connected to one end of the conductive channel 3041 of the thin film transistor through the third via 30811, and the drain 3082 of the thin film transistor is connected to the other end of the conductive channel 3041 of the thin film transistor through the fourth via 30821.
  • the third via hole 30811 and the fourth via hole 30821 each penetrate the first insulating layer 305 and the second insulating layer 307.
  • the pixel electrode 3121 is connected to the drain 3082 of the thin film transistor through the fifth via 31211.
  • the fifth via holes 31211 each penetrate the third insulating layer 311, the third metal layer 310, and the organic planarization layer 309.
  • the touch electrode 3101 is connected to the touch signal line 3084 through the sixth through hole 31011.
  • the sixth via 31011 penetrates through the organic planarization layer 309.
  • the first metal layer is grown on the first insulating layer to form a gate of the thin film transistor, the scan line, the second data line of the first data line, and the second insulating layer Forming a second metal layer to form a source, a drain, a connection line, and a touch signal line of the thin film transistor; wherein the connection line is used to connect the first data line and the second data line, thereby simplifying the process flow, and further Save costs, improve product yield and market competitiveness.
  • the invention also provides an array substrate comprising:
  • a substrate an active layer on the substrate to form a conductive channel of the thin film transistor; a first insulating layer on the active layer; a first metal layer on the first insulating layer to form a gate of the thin film transistor, a scan line, a first data line, a second data line, wherein the first data line and the second data line are located at both ends of the scan line and are not connected to each other; a second insulating layer on the first metal layer; and a second insulation a second metal layer on the layer to form a source, a drain, a connection line, and a touch signal line of the thin film transistor; wherein the connection line is used to connect the first data line and the second data line; on the second metal layer An organic planarization layer; a third metal layer on the organic planarization layer to form a touch electrode, wherein the touch electrode is connected to the touch signal line; and a third insulation layer on the third metal layer; A fourth metal layer on the third insulating layer to form a pixel electrode, and the pixel electrode
  • the first insulating layer and the second through hole are disposed on the second insulating layer, and the connecting line is connected to the first data line through the first through hole, and the connecting line is connected to the second data line through the second through hole.
  • the source of the thin film transistor is connected to one end of the conductive channel of the thin film transistor through the third via, and the drain of the thin film transistor is connected to the other end of the conductive channel of the thin film transistor through the fourth via.
  • the third via hole and the fourth via hole both penetrate the first insulating layer and the second insulating layer.
  • the pixel electrode is connected to the drain of the thin film transistor through the fifth via.
  • the fifth via holes each penetrate the third insulating layer, the third metal layer, and the organic planarization layer.
  • the touch electrode is connected to the touch signal line through the sixth through hole.
  • the sixth through hole penetrates the planarization layer.
  • a light shielding layer and a fourth insulating layer are further included on the substrate.
  • the array substrate of the present invention is identical to the array substrate formed by the method for fabricating the array substrate.
  • the details refer to the description of the preferred embodiment of the method for fabricating the array substrate, and details are not described herein.
  • the method for fabricating an array substrate and the array substrate of the present invention by growing a first metal layer on the first insulating layer to form a gate of the thin film transistor, a scan line, a second data line of the first data line, and a second insulation
  • a second metal layer is grown on the layer to form a source, a drain, a connection line, and a touch signal line of the thin film transistor; wherein the connection line is used to connect the first data line and the second data line, thereby simplifying the process flow. In turn, it saves costs, improves product yield and market competitiveness.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Human Computer Interaction (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种阵列基板的制作方法及阵列基板，包括第一金属层（306），以形成薄膜晶体管的栅极（3061）、扫描线（3062）、第一数据线（3063）以及第二数据线（3064）；其中，第一数据线（3063）与第二数据线（3064）位于扫描线（3062）两端，且互不连接；第二金属层（308），以形成薄膜晶体管的源极（3081）、漏极（3082）、连接线（3083）以及触控信号线（3084）；其中，连接线（3083）用于连接第一数据线（3063）与第二数据线（3064）。

Description

一种阵列基板的制作方法及阵列基板 技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板的制作方法及阵列基板。
 背景技术
现在开发的自容内嵌式（Incell Touch）触控技术是将有效显示区的公共电极分成小区块作为触控电极。每个触控电极都有连接触控芯片的触控信号线以接收触控信号。
参阅图1，图1为现有的阵列基板的结构示意图，如图1所示，在现有的阵列基板制程中，在基板101上生长有源层，以形成薄膜晶体管的导电沟道102。在有源层上依次生长第一绝缘层103和第一金属层，以形成薄膜晶体管的栅极104和扫描线105。在第一金属层上生长第二绝缘层106，随后在第二绝缘层上生长第二金属层，以形成薄膜晶体管的源极107和漏极108，以及数据线109，接着在第二金属层上依次生长有机平坦化层110和第三金属层，以形成触控信号线111。在第三金属层上依次生长第三绝缘层112和第四金属层，以形成触控电极113。在第四金属层上生长第四绝缘层114和第五金属层，以形成像素电极115。其中，像素115电极通过第一过孔116与薄膜晶体管的漏极108连接，触控电极113通过第二过孔117与触控信号线111连接。
由此可见，为了制作触控信号线111，在制作阵列基板时，新增一道金属制程，及第三金属层，其增加了产品的制作成本并且会降低产品的良率。
故，有必要提供一种阵列基板的制作方法及阵列基板，以解决现有技术所存在的问题。
 技术问题
本发明的目的在于提供一种阵列基板的制作方法及阵列基板，能够简化工艺流程，进而节约成本，提高产品的良率以及市场竞争力。
 技术解决方案
本发明提供一种阵列基板的制作方法，包括：
基板；
在所述基板上生长有源层，以形成薄膜晶体管的导电沟道；
在所述有源层上生长第一绝缘层；
在所述第一绝缘层上生长第一金属层，以形成所述薄膜晶体管的栅极、扫描线、第一数据线以及第二数据线；其中，所述第一数据线与所述第二数据线位于所述扫描线两端，且互不连接；
在所述第一金属层上生长第二绝缘层；
在所述第二绝缘层上生长第二金属层，以形成所述薄膜晶体管的源极、漏极、连接线以及触控信号线；其中，所述连接线用于连接所述第一数据线与所述第二数据线；
在所述第二金属层上生长有机平坦化层；
在所述有机平坦化层上生长第三金属层，以形成触控电极，其中，所述触控电极与所述触控信号线连接；
在所述第三金属层上生长第三绝缘层；
在所述第三绝缘层上生长第四金属层，以形成像素电极，所述像素电极与所述薄膜晶体管的漏极连接；
所述第二绝缘层上设有第一通孔和第二通孔，所述连接线通过所述第一通孔与所述第一数据线连接，所述连接线通过所述第二通孔与所述第二数据线连接；
所述薄膜晶体管的源极通过第三通孔与所述薄膜晶体管的导电沟道的一端连接，所述薄膜晶体管的漏极通过第四通孔与所述薄膜晶体管的导电沟道的另一端连接。
在本发明的阵列基板的制作方法中，所述第三通孔以及所述第四通孔均贯穿所述第一绝缘层和所述第二绝缘层。
在本发明的阵列基板的制作方法中，所述像素电极通过第五通孔与所述薄膜晶体管的漏极连接。
在本发明的阵列基板的制作方法中，所述第五通孔均贯穿所述第三绝缘层、所述第三金属层以及所述有机平坦化层。
在本发明的阵列基板的制作方法中，所述触控电极通过第六通孔与所述触控信号线连接。
在本发明的阵列基板的制作方法中，所述第六通孔贯穿所述有机平坦化层。
在本发明的阵列基板的制作方法中，在所述在所述基板上生长有源层，以形成薄膜晶体管的导电沟道的步骤之前，还包括：
在所述基板上依次形成遮光层以及第四绝缘层。
本发明还提供一种阵列基板的制作方法，包括：
基板；
在所述基板上生长有源层，以形成薄膜晶体管的导电沟道；
在所述有源层上生长第一绝缘层；
在所述第一绝缘层上生长第一金属层，以形成所述薄膜晶体管的栅极、扫描线、第一数据线第二数据线；其中，所述第一数据线与所述第二数据线位于所述扫描线两端，且互不连接；
在所述第一金属层上生长第二绝缘层；
在所述第二绝缘层上生长第二金属层，以形成所述薄膜晶体管的源极、漏极、连接线以及触控信号线；其中，所述连接线用于连接所述第一数据线与所述第二数据线；
在所述第二金属层上生长有机平坦化层；
在所述有机平坦化层上生长第三金属层，以形成触控电极，其中，所述触控电极与所述触控信号线连接；
在所述第三金属层上生长第三绝缘层；
在所述第三绝缘层上生长第四金属层，以形成像素电极，所述像素电极与所述薄膜晶体管的漏极连接。
在本发明的阵列基板的制作方法中，所述第二绝缘层上设有第一通孔和第二通孔，所述连接线通过所述第一通孔与所述第一数据线连接，所述连接线通过所述第二通孔与所述第二数据线连接。
在本发明的阵列基板的制作方法中，所述薄膜晶体管的源极通过第三通孔与所述薄膜晶体管的导电沟道的一端连接，所述薄膜晶体管的漏极通过第四通孔与所述薄膜晶体管的导电沟道的另一端连接。
在本发明的阵列基板的制作方法中，所述第三通孔以及所述第四通孔均贯穿所述第一绝缘层和所述第二绝缘层。
在本发明的阵列基板的制作方法中，所述像素电极通过第五通孔与所述薄膜晶体管的漏极连接。
在本发明的阵列基板的制作方法中，所述第五通孔均贯穿所述第三绝缘层、所述第三金属层以及所述有机平坦化层。
在本发明的阵列基板的制作方法中，所述触控电极通过第六通孔与所述触控信号线连接。
在本发明的阵列基板的制作方法中，所述第六通孔贯穿所述有机平坦化层。
在本发明的阵列基板的制作方法中，在所述在所述基板上生长有源层，以形成薄膜晶体管的导电沟道的步骤之前，还包括：
在所述基板上依次形成遮光层以及第四绝缘层。
依据本发明的上述目的，还提供一种阵列基板，包括：
基板；
在所述基板上的有源层，以形成薄膜晶体管的导电沟道；
在所述有源层上的第一绝缘层；
在所述第一绝缘层上的第一金属层，以形成所述薄膜晶体管的栅极、扫描线、第一数据线第二数据线；其中，所述第一数据线与所述第二数据线位于所述扫描线两端，且互不连接；
在所述第一金属层上的第二绝缘层；
在所述第二绝缘层上的第二金属层，以形成所述薄膜晶体管的源极、漏极、连接线以及触控信号线；其中，所述连接线用于连接所述第一数据线与所述第二数据线；
在所述第二金属层上的有机平坦化层；
在所述有机平坦化层上的第三金属层，以形成触控电极，其中，所述触控电极与所述触控信号线连接；
在所述第三金属层上的第三绝缘层；
在所述第三绝缘层上的第四金属层，以形成像素电极，所述像素电极与所述薄膜晶体管的漏极连接。
在本发明的阵列基板中，所述第二绝缘层上设有第一通孔和第二通孔，所述连接线通过所述第一通孔与所述第一数据线连接，所述连接线通过所述第二通孔与所述第二数据线连接。
在本发明的阵列基板中，所述薄膜晶体管的源极通过第三通孔与所述薄膜晶体管的导电沟道的一端连接，所述薄膜晶体管的漏极通过第四通孔与所述薄膜晶体管的导电沟道的另一端连接。
在本发明的阵列基板中，所述触控电极通过第六通孔与所述触控信号线连接。
 有益效果
本发明的阵列基板的制作方法及阵列基板，通过在第一绝缘层上生长第一金属层，以形成薄膜晶体管的栅极、扫描线、第一数据线第二数据线，且在第二绝缘层上生长第二金属层，以形成薄膜晶体管的源极、漏极、连接线以及触控信号线；其中，连接线用于连接第一数据线与第二数据线，从而简化了工艺流程，进而节约成本，提高产品的良率以及市场竞争力。
 附图说明
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为现有的阵列基板的结构示意图；
图2为本发明优选实施例提供的阵列基板的制作方法的步骤流程示意图；
图3为本发明优选实施例的阵列基板的制作方法制成的阵列基板结构示意图。
 本发明的最佳实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参阅图2，图2为本发明优选实施例提供的阵列基板的制作方法的步骤流程示意图。如图1所示，本优选实施例的阵列基板的制作方法，包括以下步骤：
步骤S101，在基板上生长有源层，以形成薄膜晶体管的导电沟道。
步骤S102，在有源层上生长第一绝缘层。
步骤S103，在第一绝缘层上生长第一金属层，以形成薄膜晶体管的栅极、扫描线、第一数据线以及第二数据线；其中，第一数据线与第二数据线位于扫描线两端，且互不连接。
步骤S104，在第一金属层上生长第二绝缘层。
步骤S105，在第二绝缘层上生长第二金属层，以形成薄膜晶体管的源极、漏极、连接线以及触控信号线；其中，连接线用于连接第一数据线与第二数据线。
步骤S106，在第二金属层上生长有机平坦化层。
步骤S107，在有机平坦化层上生长第三金属层，以形成触控电极，其中，触控电极与触控信号线连接。
步骤S108，在第三金属层上生长第三绝缘层。
步骤S109，在第三绝缘层上生长第四金属层，以形成像素电极，像素电极与薄膜晶体管的漏极连接。
特别地，本优选实施例的阵列基板的制作方法中，为了防止阵列基板的显示区中的薄膜晶体管器件漏电，一般会在薄膜晶体管的导电沟道的下方设置一遮光层，其中，该遮光层采用的材料为金属。因而，在采用本发明的阵列基板的制作方法时，上述步骤S102之前，还包括：在基板上依次形成遮光层以及第四绝缘层。其中，第四绝缘层用于阻隔遮光层与有源层，使得导电沟道与遮光层阻隔开。
具体地，以下对本优选实施例的阵列基板的制作方法形成的阵列基板的结构进行详细描述。参阅图3，图3为本发明优选实施例的阵列基板的制作方法制成的阵列基板结构示意图。如图3所示，在基板301上依次形成遮光层302、第四绝缘层303、有源层304、第一绝缘层305、第一金属层306、第二绝缘层307、第二金属层308、有机平坦化层309、第三金属层310、第三绝缘层311以及第四金属层312。其中，遮光层302设置在阵列基板中的薄膜晶体管的下方；有源层304图形化形成薄膜晶体管的导电沟道3041；第一金属层306形成薄膜晶体管的栅极3061、扫描线3062、第一数据线3063以及第二数据线3064；第二金属层308形成薄膜晶体管的源极3081、漏极3082、连接线3083以及触控信号线3084；第三金属层310用于形成触控电极3101；第四金属层312用于形成像素电极3121。
本优选实施例与现有技术的区别在于，现有技术是通过生长三层金属层分别形成数据线、扫描线以及触控信号线，制程步骤较复杂，而本优选实施例的阵列基板的制作方法，则是通过生长两层金属层形成数据线、扫描线以及触控信号线，简化了工艺，进而节约了成本。
具体地，在第一金属层306中同时形成的扫描线3062、第一数据线3063以及第二数据线3064，其中第一数据线3063与第二数据线3064位于扫描线3062两端，为了使第一数据线3063和第二数据线3064连接并且不与扫描线3062连接，通过在第二金属层308中形成一连接线3083用于连接第一数据线3063与第二数据线3064，并且在第二绝缘层307中开设第一通孔3071和第二通孔3072，连接线3083通过第一通孔3071与第一数据线3063的一端连接，连接线3083通过第二通孔3072与第二数据线3064的另一端连接。同时在第二金属层308中还形成触控信号线3084，触控信号线3084与连接线3083无连接关系并且通过将触控信号线3084设置在黑色矩阵区域，可以提高开口率。
另外，薄膜晶体管的源极3081通过第三通孔30811与薄膜晶体管的导电沟道3041的一端连接，薄膜晶体管的漏极3082通过第四通孔30821与薄膜晶体管的导电沟道3041的另一端连接。第三通孔30811以及第四通孔30821均贯穿第一绝缘层305和第二绝缘层307。
像素电3121通过第五通孔31211与薄膜晶体管的漏极3082连接。第五通孔31211均贯穿第三绝缘层311、第三金属层310以及有机平坦化层309。
触控电极3101通过第六通孔31011与触控信号线3084连接。第六通孔31011贯穿有机平坦化层309。
本优选实施例的阵列基板的制作方法，通过在第一绝缘层上生长第一金属层，以形成薄膜晶体管的栅极、扫描线、第一数据线第二数据线，且在第二绝缘层上生长第二金属层，以形成薄膜晶体管的源极、漏极、连接线以及触控信号线；其中，连接线用于连接第一数据线与第二数据线，从而简化了工艺流程，进而节约成本，提高产品的良率以及市场竞争力。
本发明还提供一种阵列基板，包括：
基板；在基板上的有源层，以形成薄膜晶体管的导电沟道；在有源层上的第一绝缘层；在第一绝缘层上的第一金属层，以形成薄膜晶体管的栅极、扫描线、第一数据线第二数据线；其中，第一数据线与第二数据线位于扫描线两端，且互不连接；在第一金属层上的第二绝缘层；在第二绝缘层上的第二金属层，以形成薄膜晶体管的源极、漏极、连接线以及触控信号线；其中，连接线用于连接第一数据线与第二数据线；在第二金属层上的有机平坦化层；在有机平坦化层上的第三金属层，以形成触控电极，其中，触控电极与触控信号线连接；在第三金属层上的第三绝缘层；在第三绝缘层上的第四金属层，以形成像素电极，像素电极与薄膜晶体管的漏极连接。
第二绝缘层上设有第一通孔和第二通孔，连接线通过第一通孔与第一数据线连接，连接线通过第二通孔与第二数据线连接。
薄膜晶体管的源极通过第三通孔与薄膜晶体管的导电沟道的一端连接，薄膜晶体管的漏极通过第四通孔与薄膜晶体管的导电沟道的另一端连接。
第三通孔以及所述第四通孔均贯穿第一绝缘层和第二绝缘层。
像素电极通过第五通孔与薄膜晶体管的漏极连接。第五通孔均贯穿第三绝缘层、第三金属层以及有机平坦化层。
触控电极通过第六通孔与触控信号线连接。第六通孔贯穿平坦化层。
另外，在基板上还包括遮光层以及第四绝缘层。
本发明的阵列基板与上述阵列基板的制作方法形成的阵列基板一致，具体可参照上述阵列基板的制作方法的优选实施例的描述，在此不再赘述。
本发明的阵列基板的制作方法及阵列基板，通过在第一绝缘层上生长第一金属层，以形成薄膜晶体管的栅极、扫描线、第一数据线第二数据线，且在第二绝缘层上生长第二金属层，以形成薄膜晶体管的源极、漏极、连接线以及触控信号线；其中，连接线用于连接第一数据线与第二数据线，从而简化了工艺流程，进而节约成本，提高产品的良率以及市场竞争力。
综上，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (20)

  1. 一种阵列基板的制作方法，其包括：
    基板；
    在所述基板上生长有源层，以形成薄膜晶体管的导电沟道；
    在所述有源层上生长第一绝缘层；
    在所述第一绝缘层上生长第一金属层，以形成所述薄膜晶体管的栅极、扫描线、第一数据线以及第二数据线；其中，所述第一数据线与所述第二数据线位于所述扫描线两端，且互不连接；
    在所述第一金属层上生长第二绝缘层；
    在所述第二绝缘层上生长第二金属层，以形成所述薄膜晶体管的源极、漏极、连接线以及触控信号线；其中，所述连接线用于连接所述第一数据线与所述第二数据线；
    在所述第二金属层上生长有机平坦化层；
    在所述有机平坦化层上生长第三金属层，以形成触控电极，其中，所述触控电极与所述触控信号线连接；
    在所述第三金属层上生长第三绝缘层；
    在所述第三绝缘层上生长第四金属层，以形成像素电极，所述像素电极与所述薄膜晶体管的漏极连接；
    所述第二绝缘层上设有第一通孔和第二通孔，所述连接线通过所述第一通孔与所述第一数据线连接，所述连接线通过所述第二通孔与所述第二数据线连接；
    所述薄膜晶体管的源极通过第三通孔与所述薄膜晶体管的导电沟道的一端连接，所述薄膜晶体管的漏极通过第四通孔与所述薄膜晶体管的导电沟道的另一端连接。
  2. 根据权利要求1所述的阵列基板的制作方法，其中所述第三通孔以及所述第四通孔均贯穿所述第一绝缘层和所述第二绝缘层。
  3. 根据权利要求1所述的阵列基板的制作方法，其中所述像素电极通过第五通孔与所述薄膜晶体管的漏极连接。
  4. 根据权利要求3所述的阵列基板的制作方法，其中所述第五通孔均贯穿所述第三绝缘层、所述第三金属层以及所述有机平坦化层。
  5. 根据权利要求1所述的阵列基板的制作方法，其中所述触控电极通过第六通孔与所述触控信号线连接。
  6. 根据权利要求5所述的阵列基板的制作方法，其中所述第六通孔贯穿所述有机平坦化层。
  7. 根据权利要求1所述的阵列基板的制作方法，其中在所述在所述基板上生长有源层，以形成薄膜晶体管的导电沟道的步骤之前，还包括：
    在所述基板上依次形成遮光层以及第四绝缘层。
  8. 一种阵列基板的制作方法，其包括：
    基板；
    在所述基板上生长有源层，以形成薄膜晶体管的导电沟道；
    在所述有源层上生长第一绝缘层；
    在所述第一绝缘层上生长第一金属层，以形成所述薄膜晶体管的栅极、扫描线、第一数据线以及第二数据线；其中，所述第一数据线与所述第二数据线位于所述扫描线两端，且互不连接；
    在所述第一金属层上生长第二绝缘层；
    在所述第二绝缘层上生长第二金属层，以形成所述薄膜晶体管的源极、漏极、连接线以及触控信号线；其中，所述连接线用于连接所述第一数据线与所述第二数据线；
    在所述第二金属层上生长有机平坦化层；
    在所述有机平坦化层上生长第三金属层，以形成触控电极，其中，所述触控电极与所述触控信号线连接；
    在所述第三金属层上生长第三绝缘层；
    在所述第三绝缘层上生长第四金属层，以形成像素电极，所述像素电极与所述薄膜晶体管的漏极连接。
  9. 根据权利要求8所述的阵列基板的制作方法，其中所述第二绝缘层上设有第一通孔和第二通孔，所述连接线通过所述第一通孔与所述第一数据线连接，所述连接线通过所述第二通孔与所述第二数据线连接。
  10. 根据权利要求8所述的阵列基板的制作方法，其中所述薄膜晶体管的源极通过第三通孔与所述薄膜晶体管的导电沟道的一端连接，所述薄膜晶体管的漏极通过第四通孔与所述薄膜晶体管的导电沟道的另一端连接。
  11. 根据权利要求10所述的阵列基板的制作方法，其中所述第三通孔以及所述第四通孔均贯穿所述第一绝缘层和所述第二绝缘层。
  12. 根据权利要求8所述的阵列基板的制作方法，其中所述像素电极通过第五通孔与所述薄膜晶体管的漏极连接。
  13. 根据权利要求12所述的阵列基板的制作方法，其中所述第五通孔均贯穿所述第三绝缘层、所述第三金属层以及所述有机平坦化层。
  14. 根据权利要求8所述的阵列基板的制作方法，其中所述触控电极通过第六通孔与所述触控信号线连接。
  15. 根据权利要求14所述的阵列基板的制作方法，其中所述第六通孔贯穿所述有机平坦化层。
  16. 根据权利要求8所述的阵列基板的制作方法，其中在所述在所述基板上生长有源层，以形成薄膜晶体管的导电沟道的步骤之前，还包括：
    在所述基板上依次形成遮光层以及第四绝缘层。
  17. 一种阵列基板，其包括：
    基板；
    在所述基板上的有源层，以形成薄膜晶体管的导电沟道；
    在所述有源层上的第一绝缘层；
    在所述第一绝缘层上的第一金属层，以形成所述薄膜晶体管的栅极、扫描线、第一数据线第二数据线；其中，所述第一数据线与所述第二数据线位于所述扫描线两端，且互不连接；
    在所述第一金属层上的第二绝缘层；
    在所述第二绝缘层上的第二金属层，以形成所述薄膜晶体管的源极、漏极、连接线以及触控信号线；其中，所述连接线用于连接所述第一数据线与所述第二数据线；
    在所述第二金属层上的有机平坦化层；
    在所述有机平坦化层上的第三金属层，以形成触控电极，其中，所述触控电极与所述触控信号线连接；
    在所述第三金属层上的第三绝缘层；
    在所述第三绝缘层上的第四金属层，以形成像素电极，所述像素电极与所述薄膜晶体管的漏极连接。
  18. 根据权利要求17所述的阵列基板，其中所述第二绝缘层上设有第一通孔和第二通孔，所述连接线通过所述第一通孔与所述第一数据线连接，所述连接线通过所述第二通孔与所述第二数据线连接。
  19. 根据权利要求17所述的阵列基板，其中所述薄膜晶体管的源极通过第三通孔与所述薄膜晶体管的导电沟道的一端连接，所述薄膜晶体管的漏极通过第四通孔与所述薄膜晶体管的导电沟道的另一端连接。
  20. 根据权利要求17所述的阵列基板，其中所述触控电极通过第六通孔与所述触控信号线连接。
PCT/CN2017/082813 2017-03-30 2017-05-03 一种阵列基板的制作方法及阵列基板 WO2018176566A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US15/566,708 US10490577B2 (en) 2017-03-30 2017-05-03 Method for manufacturing array substrate and array substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201710204719.0 2017-03-30
CN201710204719.0A CN106971980A (zh) 2017-03-30 2017-03-30 一种阵列基板的制作方法及阵列基板

Publications (1)

Publication Number Publication Date
WO2018176566A1 true WO2018176566A1 (zh) 2018-10-04

Family

ID=59337295

Family Applications (2)

Application Number Title Priority Date Filing Date
PCT/CN2017/082813 WO2018176566A1 (zh) 2017-03-30 2017-05-03 一种阵列基板的制作方法及阵列基板
PCT/CN2019/073859 WO2019179246A1 (zh) 2017-03-30 2019-01-30 阵列基板的制作方法、阵列基板及液晶显示面板

Family Applications After (1)

Application Number Title Priority Date Filing Date
PCT/CN2019/073859 WO2019179246A1 (zh) 2017-03-30 2019-01-30 阵列基板的制作方法、阵列基板及液晶显示面板

Country Status (3)

Country Link
US (1) US10490577B2 (zh)
CN (2) CN106971980A (zh)
WO (2) WO2018176566A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106971980A (zh) * 2017-03-30 2017-07-21 武汉华星光电技术有限公司 一种阵列基板的制作方法及阵列基板
CN108491110A (zh) * 2018-03-30 2018-09-04 武汉华星光电技术有限公司 触控面板
CN108511465A (zh) * 2018-04-28 2018-09-07 武汉华星光电技术有限公司 内嵌式触控阵列基板、显示面板及制造方法
US11448932B2 (en) 2018-12-29 2022-09-20 Wuhan China Star Optoelectronics Technology Co., Ltd. Array substrate and manufacturing method thereof
CN109545803B (zh) * 2018-12-29 2020-10-13 武汉华星光电技术有限公司 阵列基板及其制作方法
CN110634804A (zh) * 2019-08-09 2019-12-31 武汉华星光电技术有限公司 一种阵列基板及其制备方法、触控显示面板
CN110600424B (zh) * 2019-08-20 2023-08-01 武汉华星光电技术有限公司 阵列基板的制备方法及阵列基板
CN110600425B (zh) * 2019-08-20 2023-07-04 武汉华星光电技术有限公司 阵列基板的制备方法及阵列基板
CN110908199A (zh) * 2019-11-15 2020-03-24 武汉华星光电技术有限公司 阵列基板及液晶显示面板
CN111739841B (zh) * 2020-05-08 2023-10-03 福建华佳彩有限公司 一种顶栅结构的In-cell触控面板及制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202473923U (zh) * 2012-03-23 2012-10-03 京东方科技集团股份有限公司 阵列基板及显示装置
CN103699284A (zh) * 2013-12-27 2014-04-02 京东方科技集团股份有限公司 一种电容式内嵌触摸屏及其制备方法、显示装置
CN203688937U (zh) * 2013-12-17 2014-07-02 合肥京东方光电科技有限公司 阵列基板和触摸屏
CN104699340A (zh) * 2015-03-23 2015-06-10 京东方科技集团股份有限公司 一种阵列基板、触控显示装置和触控驱动方法
US20160147109A1 (en) * 2014-11-26 2016-05-26 Semiconductor Energy Laboratory Co., Ltd. Display Device and Electronic Device
CN106168865A (zh) * 2016-06-28 2016-11-30 京东方科技集团股份有限公司 内嵌式触摸屏及其制作方法、显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103151388B (zh) 2013-03-05 2015-11-11 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制备方法、阵列基板
CN104282696B (zh) * 2014-10-22 2018-07-13 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN104777692B (zh) * 2015-05-08 2018-09-04 厦门天马微电子有限公司 阵列基板及制作方法、触控显示面板
CN105118808A (zh) 2015-08-10 2015-12-02 深圳市华星光电技术有限公司 一种阵列基板及其制作方法
CN106201114B (zh) 2016-08-26 2019-03-12 京东方科技集团股份有限公司 触控结构、阵列基板和显示装置
CN106200077A (zh) 2016-08-31 2016-12-07 深圳市华星光电技术有限公司 一种触控面板及其制作方法
CN106773221A (zh) * 2017-02-17 2017-05-31 武汉华星光电技术有限公司 阵列基板及其制作方法与In Cell触控显示面板
CN106681044B (zh) * 2017-03-27 2020-02-18 厦门天马微电子有限公司 触控显示面板及触控显示装置
CN106971980A (zh) * 2017-03-30 2017-07-21 武汉华星光电技术有限公司 一种阵列基板的制作方法及阵列基板
KR102373441B1 (ko) * 2017-03-31 2022-03-14 삼성디스플레이 주식회사 디스플레이 장치
CN107092400B (zh) * 2017-06-27 2019-10-01 上海天马微电子有限公司 触控显示面板及包含其的触控显示装置
KR102393377B1 (ko) * 2017-08-07 2022-05-03 삼성디스플레이 주식회사 디스플레이 장치
KR102416038B1 (ko) * 2017-11-30 2022-07-04 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202473923U (zh) * 2012-03-23 2012-10-03 京东方科技集团股份有限公司 阵列基板及显示装置
CN203688937U (zh) * 2013-12-17 2014-07-02 合肥京东方光电科技有限公司 阵列基板和触摸屏
CN103699284A (zh) * 2013-12-27 2014-04-02 京东方科技集团股份有限公司 一种电容式内嵌触摸屏及其制备方法、显示装置
US20160147109A1 (en) * 2014-11-26 2016-05-26 Semiconductor Energy Laboratory Co., Ltd. Display Device and Electronic Device
CN104699340A (zh) * 2015-03-23 2015-06-10 京东方科技集团股份有限公司 一种阵列基板、触控显示装置和触控驱动方法
CN106168865A (zh) * 2016-06-28 2016-11-30 京东方科技集团股份有限公司 内嵌式触摸屏及其制作方法、显示装置

Also Published As

Publication number Publication date
CN106971980A (zh) 2017-07-21
US10490577B2 (en) 2019-11-26
WO2019179246A1 (zh) 2019-09-26
US20190050091A1 (en) 2019-02-14
CN108695342A (zh) 2018-10-23

Similar Documents

Publication Publication Date Title
WO2018176566A1 (zh) 一种阵列基板的制作方法及阵列基板
WO2019114063A1 (zh) Oled 触控显示面板及其制备方法
WO2018196112A1 (zh) Ltps阵列基板及其制作方法
WO2016119280A1 (zh) 氧化物薄膜晶体管及其制作方法
WO2016058172A1 (zh) 一种coa基板及其制作方法
WO2019015020A1 (zh) 一种液晶显示面板的制作方法
WO2016161665A1 (zh) 一种液晶显示面板及液晶显示装置
WO2017024573A1 (zh) 一种阵列基板及其制作方法
WO2017054191A1 (zh) 一种tft阵列基板及其制作方法
WO2017054250A1 (zh) 一种tft阵列基板及其制作方法
WO2016008184A1 (zh) 一种显示面板及显示装置
WO2017008340A1 (zh) 显示面板及其制作方法
WO2019109443A1 (zh) 阵列基板及其制备方法
WO2019037224A1 (zh) 显示屏及其制备方法
WO2018120309A1 (zh) Oled显示装置的阵列基板及其制作方法
WO2019024195A1 (zh) 一种低温多晶硅阵列基板的制程方法以及低温多晶硅薄膜晶体管的制程方法
WO2017008318A1 (zh) 一种阵列基板及其制作方法
WO2017035851A1 (zh) Tft、阵列基板及tft的制备方法
WO2018032558A1 (zh) 一种阵列基板及其制作方法
WO2018152874A1 (zh) 一种阵列基板及阵列基板的制作方法
WO2019090838A1 (zh) 一种oled器件、oled显示面板及制备方法
WO2016029517A1 (zh) 薄膜晶体管阵列基板及其像素暗点化处理方法
WO2017015940A1 (zh) 一种阵列基板及其制作方法
WO2017152450A1 (zh) Ffs模式的阵列基板及制作方法
WO2018176541A1 (zh) 柔性有机发光二极管显示器及其制作方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17902817

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17902817

Country of ref document: EP

Kind code of ref document: A1