CN102047426B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN102047426B
CN102047426B CN200980119066.XA CN200980119066A CN102047426B CN 102047426 B CN102047426 B CN 102047426B CN 200980119066 A CN200980119066 A CN 200980119066A CN 102047426 B CN102047426 B CN 102047426B
Authority
CN
China
Prior art keywords
mentioned
film
semiconductor layer
zone
crystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200980119066.XA
Other languages
English (en)
Other versions
CN102047426A (zh
Inventor
牧田直树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN102047426A publication Critical patent/CN102047426A/zh
Application granted granted Critical
Publication of CN102047426B publication Critical patent/CN102047426B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/58—Arrangements comprising a monitoring photodetector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/13—Active-matrix OLED [AMOLED] displays comprising photosensors that control luminance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体装置，其具备薄膜晶体管126和薄膜二极管127，薄膜晶体管126的半导体层109t和薄膜二极管127的半导体层109d是通过使同一非晶质半导体膜结晶化而形成的结晶质半导体层，薄膜晶体管126的半导体层109t包括具有促进非晶质半导体膜的结晶化的功能的催化剂元素，薄膜二极管127的半导体层109d实质上不包含催化剂元素。

Description

半导体装置及其制造方法
技术领域
本发明涉及具备薄膜晶体管(Thin Film Transistor：TFT)和薄膜二极管(Thin Film Diode：TFD)的半导体装置及其制造方法。 
背景技术
近年来，具备在同一基板上形成有薄膜晶体管(TFT)和薄膜二极管(TFD)的半导体装置、具有这种半导体装置的电子设备的开发正在推进。该半导体装置可利用在基板上形成的同一结晶质半导体膜形成TFT和TFD的半导体层来制造。 
在同一基板上形成的TFT和TFD的器件特性最受成为其活性区域的半导体层的结晶性的影响。一般使用如下方法作为在玻璃基板上得到良好的结晶质半导体层的方法：对非晶质半导体膜照射激光，使其结晶化。另外，也存在如下方法：对非晶质半导体膜添加具有促进结晶化作用的催化剂元素，其后，实施加热处理，进行结晶化。并且，也可以用该方法使非晶质半导体膜结晶化后，对所得到的结晶质半导体膜，为了进一步提高结晶性而照射激光。由此，与通过低温、短时间加热处理且仅照射激光而结晶化的以往的结晶质半导体膜相比，可以得到结晶取向性一致的良好的半导体膜。 
在专利文献1中，公开了图像传感器，其在同一基板上具备利用TFD的光传感器部以及利用TFT的驱动电路。根据专利文献1，使在基板上所形成的非晶质半导体膜结晶化来形成TFT以及TFD的半导体层。 
这样，当在同一基板上一体地形成TFT和TFD时，不仅可以使半导体装置小型化，而且可以得到能够减少部件件数等较大的成本优势。并且，还可以实现附加了在以往部件组合中得不到的新功能的商品。 
另一方面，专利文献2公开了如下内容：使用同一半导体膜(硅膜)，将使用了结晶质硅的TFT(结晶性硅TFT)和使用了非晶硅的TFD(非晶硅TFD)在同一基板上形成。具体地说，仅对在基板上 所形成的非晶硅膜中的要形成TFT的活性区域的区域，添加促进非晶硅的结晶化的催化剂元素。其后，通过进行加热处理，形成仅要形成TFT的活性区域的区域被结晶化，成为TFD的区域是非晶状态的硅膜。当使用该硅膜时，可以在同一基板上简便地制造结晶性硅TFT以及非晶硅TFD。 
现有技术文献 
专利文献
专利文献1：日本特开平6-275808号公报 
专利文献2：日本特开平6-275807号公报 
发明内容
发明要解决的问题
如专利文献1所示，存在如下问题：当使同一非晶质半导体膜结晶化来形成TFT和TFD的半导体层时，难以同时满足TFT和TFD分别要求的器件特性。在TFT和TFD中，根据各自的用途，所要求的器件特性不同，但是根据专利文献1，对非晶质半导体膜追加催化剂元素后，进行加热处理，由此使其结晶化。即，使用同一结晶质半导体膜，来形成TFT的半导体层和TFD的半导体层两者。但是，本发明的发明者们进行后述试验以及讨论的结果是：发现用在专利文献1中记载的方法所得到的TFT和TFD都难以满足对各个元件所要求的器件特性。 
另外，如专利文献2所示，当使同一结晶质半导体膜的一部分结晶化，从结晶化的部分形成结晶质硅TFT，从原样保持的非晶质部分形成非晶硅TFD时，可以通过控制结晶化条件来提高结晶质硅TFT的特性，但是不能充分地提高非晶硅TFD的特性。因为根据专利文献2，在制造非晶硅TFD的情况下，在将非晶硅膜的一部分向结晶质硅进行结晶化的工序中，原来的非晶硅所包含的氢跑掉，由此不能制造电性能良好的非晶硅TFD。即，在刚成膜后的非晶硅中，硅原子是与氢结合着的，埋盖住了其结合键，但在用于结晶化的退火工序中，该键断开，氢跑掉，成为满是硅的不成对结合键(悬空键)的劣质非晶硅。在后来的氢化工序中，一部分与氢再次结合， 但是不能得到刚成膜后的良好的结合状态。其结果是：其器件特性变得低于使用了结晶质半导体层的结晶质硅TFD。另外，即使可以形成良好状态的非晶硅TFD，其光灵敏度虽然也高于结晶质硅TFD，但是为了用于某种光传感器，正向的电流值不足。在实时图像传感等中，在对图像扫描1次的期间，进行光传感后，需要对应下一扫瞄而一下重置TFD的电位，但是在迁移率低的非晶硅TFD中，出现该重置扫描无法追上的情况。即，作为整体的器件特性，使用了结晶质半导体层的结晶质硅TFD更有优势。 
本发明是鉴于上述问题而完成的，其目的在于：使由同一非晶质半导体膜结晶化而形成的TFT和TFD的半导体层对应各自的器件特性实现最适化。 
用于解决问题的方案
本发明的半导体装置是具备薄膜晶体管和薄膜二极管的半导体装置，上述薄膜晶体管具有：半导体层，其包括沟道区域、源极区域以及漏极区域；栅极电极，其控制上述沟道区域的导电性；以及栅极绝缘膜，其设置在上述半导体层和上述栅极电极之间，上述薄膜二极管具有至少包括n型区域和p型区域的半导体层，上述薄膜晶体管的半导体层和上述薄膜二极管的半导体层是通过使同一非晶质半导体膜结晶化而形成的结晶质半导体层，上述薄膜晶体管的半导体层包括具有促进上述非晶质半导体膜的结晶化的作用的催化剂元素，上述薄膜二极管的半导体层实质上不包括上述催化剂元素。 
在某一优选的实施方式中，上述薄膜二极管的半导体层主要包括成为结晶的(100)面或/和(111)面的面方向。 
在某一优选的实施方式中，上述薄膜二极管包括上述薄膜二极管的半导体层中的位于上述n型区域和上述p型区域之间的本征区域，上述本征区域主要包括成为结晶的(100)面或/和(111)面的面方向。 
在某一优选的实施方式中，上述薄膜晶体管的半导体层中的至少上述沟道区域主要包括结晶的<111>晶带面所取向的面方向。 
在某一优选的实施方式中，上述薄膜晶体管的半导体层中的至 少上述沟道区域主要包括成为结晶的(110)面或/和(211)面的面方向。 
优选上述薄膜晶体管的半导体层中的至少上述沟道区域包括柱状结晶的集合，各个柱状结晶的生长方向与薄膜晶体管中的载流子的移动方向大致是平行的。 
也可以是，在上述薄膜晶体管的半导体层中，上述催化剂元素不析出而以固溶的状态被包含。 
也可以是，上述薄膜晶体管的半导体层的上述源极区域或者上述漏极区域的上述催化剂元素的浓度高于上述沟道区域的上述催化剂元素的浓度。 
也可以是，上述薄膜晶体管具有在上述薄膜晶体管的半导体层中的上述沟道区域、源极区域以及漏极区域以外的区域所形成的吸气区域，上述吸气区域的上述催化剂元素的浓度高于上述沟道区域、源极区域以及漏极区域的上述催化剂元素的浓度。 
也可以是，上述薄膜晶体管是包括n沟道型薄膜晶体管和p沟道型薄膜晶体管的多个薄膜晶体管。 
也可以是，上述催化剂元素是镍。 
本发明的半导体装置的制造方法包含以下工序：(a)准备在表面形成有非晶质半导体膜的基板；(b)仅对上述非晶质半导体膜的一部分有选择地添加促进结晶化的催化剂元素；(c)对有选择地添加了上述催化剂元素的非晶质半导体膜进行加热处理，使上述非晶质半导体膜的一部分结晶化来形成利用催化剂结晶化区域，使其它部分以非晶质区域原样保持；(d)得到包括高结晶质区域和低结晶质区域的结晶质半导体膜，所述高结晶质区域是通过对上述利用催化剂结晶化区域和上述非晶质区域照射激光，使上述利用催化剂结晶化区域进一步结晶化，或者再结晶化而形成的，所述低结晶质区域是通过使上述非晶质区域结晶化而形成的；(e)图案化上述结晶质半导体膜，来形成后来成为薄膜晶体管的活性区域的第1岛状半导体层和后来成为薄膜二极管的活性区域的第2岛状半导体层，上述第1岛状半导体层包括上述高结晶质区域，上述第2岛状半导体层包括上述低结晶质区域。 
在某一优选的实施方式中，在上述工序(c)中，使上述非晶质半导体膜中的添加了上述催化剂元素的部分结晶化来形成上述利用催化剂结晶化区域。 
在某一优选的实施方式中，上述工序(c)包括如下工序：(c1)使上述非晶质半导体膜中的添加了上述催化剂元素的部分结晶化来形成第1利用催化剂结晶化区域；以及(c2)从上述第1利用催化剂结晶化区域向其周围部横向地进行结晶生长来形成第2利用催化剂结晶化区域，上述工序(d)包括如下工序：使上述第1利用催化剂结晶化区域进一步结晶化或者再结晶化来形成第1高结晶质区域，并且使上述第2利用催化剂结晶化区域结晶化或者再结晶化来形成第2高结晶质区域，在上述工序(e)中，上述第1岛状半导体层包括上述第2高结晶质区域。 
也可以是，上述工序(e)包括如下工序：用上述结晶质半导体膜的上述高结晶质区域来形成上述第1岛状半导体层中的后来成为薄膜晶体管的沟道区域的区域。 
也可以是，上述工序(e)包括如下工序：用上述结晶质半导体膜的上述低结晶质区域来形成上述第2岛状半导体层中的后来成为薄膜二极管的本征区域的区域。 
也可以是，上述工序(e)是如下工序：用上述结晶质半导体膜的上述高结晶质区域来形成整个上述第1岛状半导体层。 
也可以是，上述工序(e)是如下工序：用上述结晶质半导体膜的上述低结晶质区域来形成整个上述第2岛状半导体层。 
也可以是，上述工序(e)是如下工序：用上述结晶质半导体膜的上述第1高结晶质区域来形成上述第1岛状半导体层中的后来成为薄膜晶体管的源极区域或/和漏极区域的区域的至少一部分，用上述第2高结晶质区域来形成上述第1岛状半导体层中的后来成为薄膜晶体管的沟道区域的区域。 
也可以是，上述工序(e)还包括如下工序：用上述结晶质半导体膜的上述低结晶质区域来形成后来成为电容的单方电极的半导体层。 
也可以是，上述工序(e)还包括如下工序：用上述结晶质半 导体膜的上述低结晶质区域来形成后来成为其它薄膜晶体管的活性区域的岛状半导体层。 
在某一优选的实施方式中，上述工序(b)包括如下工序：在上述非晶质半导体膜上形成具有开口部的掩模；以及通过上述开口部，对上述非晶质半导体膜的被选择了的区域添加上述催化剂元素。 
优选上述工序(d)包括如下工序：以能不完全重置照射激光前的上述利用催化剂结晶化区域的结晶状态且使上述非晶质区域结晶化的照射能量密度来照射激光。 
也可以是，上述基板具有透光性，在上述工序(a)之前还包括如下工序：在成为形成第2岛状半导体层的区域的下部的部分形成用于遮蔽来自上述基板的背面的光的遮光层，上述第2岛状半导体层在上述基板中后来成为薄膜二极管的活性区域。 
在某一优选的实施方式中，包括如下工序：(f)至少在上述第1岛状半导体层上形成栅极绝缘膜；(g)在上述第1岛状半导体层上的上述栅极绝缘膜上形成栅极电极；(h)对上述第1岛状半导体层中的成为后来的源极区域和漏极区域的区域，掺杂杂质元素；(i)对上述第2岛状半导体层中的成为后来的n型区域的区域，掺杂n型杂质元素；以及(j)对上述第2岛状半导体层中的成为后来的p型区域的区域，掺杂p型杂质元素。 
在本发明的半导体装置的某一优选的实施方式中，上述薄膜晶体管的半导体层中的至少上述沟道区域是通过添加催化剂元素进行加热处理而结晶化的结晶质区域，所述催化剂元素具有促进上述非晶质半导体膜的结晶化的功能。 
优选上述薄膜二极管的半导体层是不使用上述催化剂元素而结晶化的结晶质区域。也可以是，上述薄膜二极管的半导体层是通过对上述非晶质半导体膜照射激光而结晶化的结晶质半导体层。 
在某一优选的实施方式中，上述薄膜晶体管的半导体层包括柱状结晶，上述薄膜二极管的半导体层实质上不包括柱状结晶。 
也可以是，上述薄膜晶体管的半导体层包括连续晶界结晶硅(CG硅：Continuous Grain Silicon)，上述薄膜二极管的半导体层 包括多晶硅。 
在某一优选的实施方式中，上述薄膜晶体管的半导体层包括高结晶质区域，所述高结晶质区域是通过对上述非晶质半导体膜添加上述催化剂元素进行加热处理而结晶化，其后照射激光，由此进一步结晶化或者再结晶化，上述薄膜晶体管的半导体层中的至少上述沟道区域形成在上述高结晶质区域。 
在本发明的半导体装置的制造方法的某一优选的实施方式中，上述工序(h)包括如下工序：对上述第1岛状半导体层中的成为后来的源极区域和漏极区域的区域掺杂n型杂质元素，上述工序(h)和上述工序(i)同时进行。或者也可以是，上述工序(h)包括如下工序：对上述第1岛状半导体层的成为后来的源极区域和漏极区域的区域掺杂p型杂质元素，上述工序(h)和上述工序(j)同时进行。 
也可以是，上述第1岛状半导体层是包括后来成为n沟道型薄膜晶体管的活性区域的岛状半导体层以及后来成为p沟道型薄膜晶体管的活性区域的岛状半导体层的多个岛状半导体层，上述工序(h)包括：工序(h1)，其对上述第1岛状半导体层中的后来成为n沟道型薄膜晶体管的岛状半导体层掺杂n型杂质元素；以及工序(h2)，其对后来成为p沟道型薄膜晶体管的岛状半导体层掺杂p型杂质元素，上述工序(h1)与上述工序(i)同时进行，上述工序(h2)与上述工序(j)同时进行。 
本发明的其它半导体装置是通过上述任一方法而制造的半导体装置。 
本发明的电子设备具备上述任一半导体装置。本发明的电子设备可以具备显示部，也可以具备光传感器部。另外，也可以具备显示部和光传感器部。 
也可以是，上述显示部包括上述薄膜晶体管，上述光传感器部包括上述薄膜二极管。 
上述光传感器部也可以是用于调整上述显示部的亮度的环境传感器。另外，也可以是上述显示部的触摸面板传感器。 
本发明的显示装置是具备具有多个显示部的显示区域和位于 上述显示区域的周围的边框区域的显示装置，还具备包括薄膜二极管的光传感器部，各显示部具有电极以及连接到上述电极的薄膜晶体管，上述薄膜晶体管和上述薄膜二极管在同一基板上形成，上述薄膜晶体管包括：半导体层，其包括沟道区域、源极区域以及漏极区域；栅极电极，其控制上述沟道区域的导电性；以及栅极绝缘膜，其设置在上述半导体层与上述栅极电极之间，上述薄膜二极管具有半导体层，所述半导体层包括n型区域、p型区域以及在n型区域与p型区域之间设置的本征区域，上述薄膜晶体管的半导体层和上述薄膜二极管的半导体层是通过使同一非晶质半导体膜结晶化而形成的结晶质半导体层，上述薄膜晶体管的半导体层包括具有促进上述非晶质半导体膜的结晶化的功能的催化剂元素，上述薄膜二极管的半导体层实质上不包括上述催化剂元素。 
在某一优选的实施方式中，还包括通过使上述同一非晶质半导体膜结晶化而形成的其它结晶质半导体层以及将上述其它结晶质半导体层用作单侧电极的电容，上述其它结晶质半导体层实质上不包括上述催化剂元素。 
也可以是，上述其它结晶质半导体层与上述薄膜晶体管的半导体层的源极区域或者漏极区域连接。 
也可以是，本发明的其它显示装置是具备具有多个显示部的显示区域以及位于上述显示区域的周围的边框区域的显示装置，还具备包括薄膜二极管的光传感器部，各显示部具有电极以及连接到上述电极的第1薄膜晶体管，在上述边框区域，具有构成驱动电路的第2薄膜晶体管，上述第1和第2薄膜晶体管与上述薄膜二极管在同一基板上形成，上述第1和第2薄膜晶体管包括：半导体层，其包括沟道区域、源极区域以及漏极区域；栅极电极，其控制上述沟道区域的导电性；以及栅极绝缘膜，其设置在上述半导体层与上述栅极电极之间，上述薄膜二极管具有半导体层，所述半导体层包括n型区域、p型区域以及在n型区域与p型区域之间设置的本征区域，上述第1和第2薄膜晶体管的半导体层以及上述薄膜二极管的半导体层是通过使同一非晶质半导体膜结晶化而形成的结晶质半导体层，上述第1和第2薄膜晶体管的半导体层包括具有促进上述非晶质半 导体膜的结晶化的功能的催化剂元素，上述薄膜二极管的半导体层实质上不包括上述催化剂元素。 
也可以是，本发明的另外的其它显示装置是具备具有多个显示部的显示区域以及位于上述显示区域的周围的边框区域的显示装置，还具备包括薄膜二极管的光传感器部，各显示部具有电极以及连接到上述电极的第1薄膜晶体管，在上述边框区域，具有构成驱动电路的第2薄膜晶体管，上述第1和第2薄膜晶体管与上述薄膜二极管在同一基板上形成，上述第1和第2薄膜晶体管包括：半导体层，其包括沟道区域、源极区域以及漏极区域；栅极电极，其控制上述沟道区域的导电性；以及栅极绝缘膜，其设置在上述半导体层与上述栅极电极之间，上述薄膜二极管具有半导体层，所述半导体层包括n型区域、p型区域以及在n型区域与p型区域之间设置的本征区域，上述第1和第2薄膜晶体管的半导体层以及上述薄膜二极管的半导体层是通过使同一非晶质半导体膜结晶化而形成的结晶质半导体层，上述第2薄膜晶体管的半导体层包括具有促进上述非晶质半导体膜的结晶化的功能的催化剂元素，上述第1薄膜晶体管以及薄膜二极管的半导体层实质上不包括上述催化剂元素。 
也可以是，在上述边框区域，包括上述第2薄膜晶体管的驱动电路是驱动连接到各显示部的上述第1上述薄膜晶体管的驱动电路。 
也可以是，在上述边框区域，包括上述第2薄膜晶体管的驱动电路是驱动包括上述薄膜二极管的光传感器部的驱动电路。 
优选上述基板具有透光性，上述薄膜二极管还具备配置在上述薄膜二极管的半导体层与上述基板之间的遮光层，形成上述遮光层，使得当从上述基板的背面看时，与上述薄膜二极管的半导体层的至少本征区域重叠。 
也可以是，上述显示装置还具备背光源。 
也可以是，具有多个上述光传感器部，上述多个光传感器部分别对应各显示部或者包括2个以上的显示部的组而配置在上述显示区域。 
也可以是，上述背光源具有背光源控制电路，所述背光源控制 电路调整从上述背光源射出的光的亮度，上述光传感器部配置在上述边框区域，生成基于外光照度的照度信号，将其输出到上述背光源控制电路。 
发明效果
根据本发明，在具备在同一基板上形成的TFT和TFD的半导体装置中，TFT和TFD的半导体层根据各自所要求的器件特性而实现最适化，因此，可以提供具备具有良好特性的TFT和TFD的半导体装置。 
本发明可以适当地应用于附带传感器功能的液晶显示装置。若将本发明应用于例如具备驱动电路所用的TFT和用于切换像素电极的TFT以及用作光传感器的TFD的液晶显示装置，则可以将具有高电场效应迁移率和低阈值电压的TFT以及暗电流值低且对光的SN比(明暗电流值比)高的TFD用同一非晶质半导体膜来形成，因此，是有利的。特别是使较大地左右TFT的电场效应迁移率的沟道区域以及较大地影响TFD的光灵敏度的本征区域的结晶状态分别实现最适化，由此可以得到最适于各个半导体元件的元件特性。 
并且，根据本发明，可以不增加制造工序、制造成本而制造具备形成在同一基板上的TFT和TFD的高性能的半导体装置，可以实现产品的紧凑化、高性能化、低成本化。 
附图说明
图1是本发明的第1实施方式的半导体装置的示意性截面图。 
图2的(A)到(I)是示出本发明的第1实施方式的半导体装置的制造工序的示意性工序截面图。 
图3的(A)到(F)是示出本发明的第2实施方式的半导体装置的制造工序的示意性工序截面图。 
图4的(A)到(E)是示出本发明的第3实施方式的半导体装置的制造工序的示意性工序截面图。 
图5的(F)到(H)是示出本发明的第3实施方式的半导体装置的制造工序的示意性工序截面图。 
图6的(I)到(K)是示出本发明的第3实施方式的半导体装置 的制造工序的示意性工序截面图。 
图7的(A)到(E)是示出本发明的第4实施方式的半导体装置的制造工序的示意性工序截面图。 
图8的(A)到(E)是示出本发明的第5实施方式的半导体装置的制造工序的示意性工序截面图。 
图9是光传感器TFD的电路图。 
图10是光敏方式的触摸面板的结构图。 
图11是示例本发明的第6实施方式的触摸面板方式的液晶显示装置的背面基板的示意性平面图。 
图12是示例本发明的第6实施方式的附带环境光传感器的液晶显示装置的立体图。 
图13的(A)到(C)是示出光传感器TFD的暗电流、明电流、明暗比特性的图。 
具体实施方式
下面，说明本发明的实施方式的半导体装置及其制造方法。 
本实施方式的半导体装置具备薄膜晶体管和薄膜二极管。薄膜晶体管具有：半导体层，其包括沟道区域、源极区域以及漏极区域；栅极绝缘膜，其设置在半导体层上；以及栅极电极，其控制沟道区域的导电性。另外，薄膜二极管具有至少包括n型区域和p型区域的半导体层。薄膜晶体管的半导体层与薄膜二极管的半导体层是通过使同一非晶质半导体膜结晶化而得到的结晶质半导体层。薄膜晶体管的半导体层包括具有促进非晶质半导体膜的结晶化的作用的催化剂元素。另一方面，薄膜二极管的半导体层实质上不包含催化剂元素。 
薄膜晶体管的半导体层包括用催化剂元素进行结晶化的结晶化区域。更具体地说，包括在对非晶质半导体膜添加了具有促进结晶化作用的金属元素(催化剂元素)后，实施加热处理，由此结晶化的结晶化区域。这种结晶化区域包括结晶粒子的取向方向一致的连续晶界结晶硅(Continuous Grain Silicon：CG硅)。C G硅的结晶畴(大致同一面方向区域)的大小为约2μm以上约8μm以下，大于 用通常的通过激光结晶化来制造的多晶硅(Low Temperature Poly-Silicon：LPS)膜的平均结晶粒径(典型的约为200nm)，且结晶粒子的取向性高，因此，具有优秀的电特性(例如高迁移率)。 
另一方面，薄膜二极管的半导体层包括以不使用催化剂元素的方法结晶化的结晶质区域。优选的是对非晶质半导体膜照射激光，由此结晶化的结晶质半导体层，其包括上述多晶硅(LPS)，其平均结晶粒径例如是50nm以上500nm以下。如后所述，这种结晶质半导体层实质上不包含催化剂元素，因此，可以抑制暗电流的上升来实现高的S/N。 
另外，薄膜二极管的半导体层包括位于n型区域与p型区域之间的本征区域，本征区域实质上不包含催化剂元素。另外，优选薄膜二极管的半导体层包括位于n型区域与p型区域之间的本征区域，本征区域是通过对非晶质半导体膜照射激光而结晶化的结晶质半导体层。 
在上述实施方式的半导体装置中，TFT和TFD分别可以实现最适于该元件的元件特性。另外，使用了用同一非晶质半导体膜而形成的结晶质半导体层，因此，可以用简便的方法在同一基板上得到具备上述TFT和TFD的半导体装置，且可以实现简单的元件结构。 
使用催化剂元素而结晶化的结晶质半导体层由于其高的结晶性而具有高迁移率。因此，适合于驱动电路中使用的那种要求高电场效应迁移率、低阈值电压的TFT。并且，一般来说，半导体层的结晶性高时，TFT截止动作时的漏电流降低，导通/截止比也会提高。即，作为用于切换像素电极的TFT也是适合的。同样，这对TFD来说也是相同的，结晶性高时，正向的电流值当然会升高。并且，可以认为：当对TFD施加逆偏压而使其处于OFF状态时，结晶性高则其漏电流值会降低。 
但是，本发明的发明者们经过确认后得到完全不同的结果。当处于对TFD施加逆偏压的状态下，对其半导体层照射光时，漏电流增加。利用该电流变化，TFD可以作为光传感器加以利用。在施加逆偏压的状态下，将黑暗中的漏电流称为“暗电流”，将在照射光的状态下的漏电流称为“明电流”时，作为TFD的器件特性的SN比可以 
本发明的发明者们针对同一非晶质半导体膜，将通过使用催化剂元素的加热处理而结晶化的结晶质半导体层和未使用催化剂元素而结晶化的结晶质半导体层的特性进行了比较，得到如图13的(A)～(C)所示的结果。 
图13的(A)是示出暗电流相对于对TFD施加的阳极电压Va的依赖性的坐标图。横轴是阳极电压Va，负值示出对于TFD为反方向的偏压。纵轴是暗电流，示出了相对于TFD半导体层的宽度W标准化的、每一单位宽度的电流值。在此，1A示出了使用催化剂元素而结晶化的半导体层的特性，2A示出了未使用催化剂元素而结晶化的半导体层的特性。 
图13的(B)是示出明电流的Va依赖性的坐标图。横轴与图13的(A)相同，是对TFD施加的阳极电压Va，纵轴示出照射10000lux光时的明电流。在此，明电流与图13的(A)示出的坐标图相同，示出了相对于TFD半导体层的宽度W标准化的、每一单位宽度的电流值。1B是使用催化剂元素而结晶化的半导体层的特性，2B是未使用催化剂元素而结晶化的半导体层的特性。 
图13的(C)是将这些半导体层的明电流/暗电流的比作为S/N比而按纵轴画出，表示其对Va的依赖性的坐标图。在此，1C示出了使用催化剂元素而结晶化的半导体层的特性，2C示出了未使用催化剂元素而结晶化的半导体层的特性。可知无论对于哪个区域的Va，使用了催化剂元素的半导体层(1C)与未使用催化剂元素的半导体层(2C)相比，能得到高的S/N比。将相对于阳极电压的暗电流、明电流以及S/N比的具体数值在表1中示出。 
[表1] 
Figure BPA00001258820700141
对TFD施加的阳极电压Va的值在所需的电子设备中不同。作为一个例子，当考虑是-7V的情况时，与使用催化剂元素而结晶化的半导体层相比，在未使用催化剂元素而结晶化的半导体层中，暗电流约下降到1/5，明电流约上升到1.3倍，其结果是：S/N比约提高了6倍。特别是暗电流显著降低，由此可以实现S/N比的大幅度改善。 
为了调查该原因，对未使用催化剂元素而结晶化的半导体层，在结晶化后添加了催化剂元素时，确认到暗电流上升，较大地恶化。即，可知使暗电流恶化的原因不是半导体层的结晶性，而是在于存在催化剂元素。 
此外，催化剂元素中的在半导体层中形成了硅化物这样的析出物的元素被结晶化后所进行的吸气工序除去，因此，在使用催化剂元素而结晶化的半导体层中所残存的催化剂元素是固溶的状态。以往，在TFT中，未发现固溶状态的催化剂元素造成的不良影响。但是，已知在用作光传感器的TFD中，即使在半导体层中包含固溶状态的催化剂元素也会对特性带来不良的影响。这是因为：在TFD中，与TFT相比，要求将暗电流值抑制得小到极限，因此，催化剂元素对漏电流的影响比TFT更强地显现，作为缺陷而显现。 
因此，在本实施方式中，可以在由形成在同一基板上的、使同一非晶质半导体膜结晶化而成的结晶质半导体层来构成半导体层的TFT和TFD中，用利用催化剂元素而结晶化的半导体层，来形成具有高电场效应迁移率和低阈值电压的TFT，并且，用未使用催化 剂元素而结晶化的半导体层来形成对外光的灵敏度、对光的S/N比(明暗电流值比)高的TFD，所述TFD用作光传感器。特别是从用催化剂元素而结晶化的区域形成较大地左右TFT的电场效应迁移率的沟道区域，从未用催化剂元素而结晶化的区域形成较大地影响TFD的光灵敏度的本征区域，由此可以得到最适于各个半导体元件的元件特性。 
这些TFT和TFD的半导体层通过对非晶质半导体膜有选择地添加催化剂元素，仅使所添加的区域结晶化，将其以外的区域原样保持为非晶质，由此可以简便地分开制造。其后对原样保持为非晶质的区域照射激光而结晶化即可。即，优选TFD的半导体层或者其本征区域是对非晶质半导体膜照射激光而结晶化的结晶质半导体层。 
此时，对整个基板照射激光，由此对通过添加催化剂元素进行加热处理而结晶化的区域也照射激光，可以进一步提高该区域的结晶性。即，作为实施方式，优选TFT的半导体层的沟道区域是结晶质半导体层，所述结晶质半导体层是添加具有促进非晶质半导体膜的结晶化的功能的催化剂元素进行加热处理，由此结晶化后，照射激光，由此再结晶化。由此，当照射激光时，无需进行对非晶质区域的位置控制，可以用生产率较高的简便方法来进行。 
另外，当对非晶质半导体膜添加催化剂元素，进行加热处理，由此结晶化时，可以得到包括微型柱状结晶的集合的结晶质半导体层。控制此时的结晶生长的方向性，由此可以大致控制柱状结晶的方向性。因此，在TFT的半导体层中，沟道区域包括柱状结晶的集合，使各个柱状结晶的生长方向相对于薄膜晶体管中的载流子的移动方向大致平行，由此可以实现具有更高电流驱动能力的TFT。 
优选TFT的半导体层中的至少沟道区域主要包括结晶的<111>晶带面所取向的区域。并且，优选在TFT的半导体层中，至少沟道区域主要包括成为结晶的(110)面或/和(211)面的面方向。具体地说，优选结晶质半导体层的结晶的面取向的比例是<111>晶带面中，特别是(110)面取向和(211)面取向占据整体50％以上的区域。 
当对非晶质半导体膜添加催化剂元素进行加热处理时，根据催化剂元素的强的生长方向依赖性，向<111>方向在横向(与基板平行的方向)上进行结晶生长。其结果是：在得到的结晶质半导体膜的膜表面，成为与<111>方向垂直的面方向的集合。其为<111>晶带面。其中，取向性特别强的面方向是(110)面、(211)面。<111>晶带面存在如下优点：与其它面相比，空穴迁移率非常高，特别可以提高与n沟道型TFT相比性能较差的p沟道型TFT的性能，在使用TFT的半导体电路中易于取得平衡。特别是(110)面、(211)面这2个结晶面，其倾向强。因此，这些结晶面方向在构成TFT方面是非常适合的面方向。 
与此相对，优选TFD的半导体层主要包括成为结晶的(100)面或/和(111)面的面方向。并且，优选TFD的半导体层包括位于n型区域与p形区域之间的本征区域，本征区域主要包括成为结晶的(100)面或/和(111)面的面方向。 
一般在未使用催化剂元素的结晶化中，因为半导体膜基底的绝缘体(特别在非晶质二氧化硅的情况下)的影响，或者半导体层表面(真空界面)的影响，结晶质半导体膜的面取向易于朝向(111)面或/和(100)面。在这种情况下，在TFD中可以得到高的光灵敏度。可以看出如下倾向：图13的(A)所示的暗电流被催化剂元素的存在或者浓度较大地左右，图13的(B)的明电流受结晶方位影响。其结果是：用使同一非晶质半导体膜结晶化而形成的半导体层，可以同时实现TFT以及TFD各自所要求的最适合的元件特性。 
在此，优选在TFT的半导体层的沟道区域中，催化剂元素不析出而以固溶的状态被包含。在半导体层中，浓度超过其固溶度的催化剂元素以硅化物化合物(silicide compound)这种形式析出。在催化剂元素造成的结晶生长中，向硅化物化合物形态的变化是必须的，因此，在结晶生长后必定残留硅化物化合物。但是，这些硅化物化合物在TFT的半导体层中，对电特性，特别是对截止动作时的漏电流施加不良影响，因此，在最终的器件中必须除去。因此，优选本发明的TFT的半导体层的沟道区域包含催化剂元素，这些催化剂元素不析出而是固溶的状态。 
为了实现这种状态，优选TFT的半导体层的源极区域或者漏极区域的催化剂元素浓度高于沟道区域的催化剂元素浓度。另外，优选TFT的半导体层除了源极区域和漏极区域以外，另外具有吸气区域，吸气区域的催化剂元素浓度高于沟道区域、源极区域以及漏极区域的催化剂元素浓度。这样，不把在制造工序中用作吸气区域的区域去除而在TFT完成后也残留，由此不仅在制造工序内，而且在元件完成后也可以继续得到向沟道区域外吸附催化剂元素的作用。 
可以将从包括Ni、Co、Sn、Pb、Pd、Fe、Cu的群中所选的一种或者多种元素用作用于结晶化的催化剂元素。只要是从这些元素所选的一种或者多种元素，就存在以微量来促进非晶质半导体膜的结晶化的效果。在这些元素中，特别是在使用Ni的情况下，可以得到最显著的效果。 
本实施方式的薄膜晶体管可以是n沟道型薄膜晶体管，也可以是p沟道型薄膜晶体管。另外，本实施方式的半导体装置也可以具有包括n沟道型和p沟道型薄膜晶体管的多个薄膜晶体管。另外，本实施方式的半导体装置除了科研具有具有上述各种结晶状态的TFT和TFD以外，也可以具有具有其它结晶状态的TFT、TFD。例如，如一部分TFT使用与TFD同样地不添加催化剂元素而结晶化的半导体层那样，也可以针对多个TFT进行分别制造。 
本实施方式可以适用于例如附带传感器功能的液晶显示装置、有机EL显示装置等电子设备。将本实施方式应用于附带传感器功能的显示装置时，存在如下优点。 
在液晶显示装置、有机EL显示装置中，在同一基板上设置包括像素部的显示区域和驱动电路，由此可以开发更紧凑、更高分辨率的显示装置。并且，采用在该基板上内置存储电路、时钟发生电路等逻辑电路的结构(系统在面板上)时，不仅可以实现显示装置的小型化、轻量化，而且可以削减制造成本，另外还可以提高产品的可靠性。在这种显示装置的像素部，一般将TFT用作开关元件，另外，TFT还用于驱动电路、逻辑电路。作为对这种显示装置附加与以往的显示元件不同的功能进行高性能化的方案的一个例子，可以考虑如下电子设备：在同一基板上将TFD与TFT一起制造，利用 在TFT中无法得到的TFD的器件特性，由此实现在显示区域内外组装有光传感器的附带传感器功能的显示装置等。 
作为这些电子设备中的光传感器的用途，光传感器部也可以是用于调整显示部的亮度的环境传感器，光传感器也可以是显示部的触摸面板传感器。根据这些用途，作为具有显示部和光传感器部的电子设备，可以得到作为商品的高的协同效果，可以应用于较广的应用范围。 
优选当要制造附带传感器功能的显示装置时，将在像素部用作开关元件的TFT、构成驱动电路等的TFT以及用作光传感器的TFD形成在同一基板上。当对非晶质半导体膜用公知的结晶化方法进行结晶化来形成结晶质半导体膜，用该结晶质半导体膜来形成TFT和TFD的半导体层时，可以一体地形成这些元件。但是，采用公知的结晶化方法时，将同一结晶质半导体膜应用于TFT和TFD各自的半导体层，不能根据各个元件所要求的特性分别实现最适化。 
与此相对，根据本实施方式，其是具备具有多个显示部的显示区域和位于显示区域周围的边框区域的显示装置，还具备包括薄膜二极管的光传感器部，各显示部具有电极以及连接到电极的薄膜晶体管，薄膜晶体管和薄膜二极管是在同一基板上形成的，薄膜晶体管包括：半导体层，其包括沟道区域、源极区域以及漏极区域；栅极电极，其控制沟道区域的导电性；以及栅极绝缘膜，其设置在半导体层和栅极电极之间，薄膜二极管具有半导体层，所述半导体层包括n型区域、p型区域以及在n型区域与p型区域之间设置的本征区域，薄膜晶体管的半导体层和薄膜二极管的半导体层是通过使同一非晶质半导体膜结晶化而形成的结晶质半导体层，薄膜晶体管的半导体层中的至少沟道区域是通过添加具有促进非晶质半导体膜的结晶化的功能的催化剂元素且进行加热处理而结晶化的区域，薄膜二极管的半导体层的本征区域的催化剂元素的浓度低于薄膜晶体管的半导体层的沟道区域的催化剂元素的浓度。并且，优选薄膜二极管的半导体层的本征区域实质上不包含催化剂元素。另外，优选薄膜二极管的半导体层的本征区域是通过对非晶质半导体膜照射激光而结晶化的结晶质半导体层。这样，可以将通过催化剂元素而 结晶化的TFT的半导体层和与TFT的半导体层相比催化剂元素浓度低的TFD的半导体层形成在同一基板上，因此，可以将用于具有高电场效应迁移率的像素开关的TFT和用于对外光的明暗比高的光传感器的TFD一体地形成。因此，可以实现保持高显示特性且附加了高性能传感器功能的紧凑的显示装置。 
并且，根据本实施方式，可以用与薄膜晶体管的半导体层和薄膜二极管的半导体层相同的非晶质半导体膜在基板上形成成为电容的单侧电极的结晶质半导体层。成为电容的单侧电极的半导体层的催化剂元素的浓度低于薄膜晶体管的半导体层的沟道区域的催化剂元素的浓度。电容的电极无需具有高结晶性，只要发挥电极的作用即可。当然，微型蚀刻凹陷等表面形状引起构成电容的绝缘膜的覆盖不足，由此担心发生绝缘漏电。因此，采用降低电容部分的催化剂元素浓度或者实质上不包含催化剂元素的结构，由此可以防止催化剂元素造成的不良影响，特别是可以防止硅化物化合物被HF等蚀刻而产生的蚀刻凹陷，可以降低电容的绝缘漏电不良率。 
成为电容的单侧电极的半导体层也可以与薄膜晶体管的半导体层的源极区域或者漏极区域连接。由此，可以实现像素部的布局效率化，可以提高开口率。 
另外，根据本实施方式，其是具备具有多个显示部的显示区域和位于显示区域周围的边框区域的显示装置，还具备包括薄膜二极管的光传感器部，各显示部具有电极以及连接到上述电极的第1薄膜晶体管，在边框区域具有构成驱动电路的第2薄膜晶体管，第1和第2薄膜晶体管以及薄膜二极管是在同一基板上形成的，第1和第2薄膜晶体管包括：半导体层，其包括沟道区域、源极区域以及漏极区域；栅极电极，其控制沟道区域的导电性；以及栅极绝缘膜，其设置在半导体层和上述栅极电极之间，薄膜二极管具有半导体层，所述半导体层包括n型区域、p型区域以及在n型区域和p型区域之间设置的本征区域，第1和第2薄膜晶体管的半导体层和薄膜二极管的半导体层是通过使同一非晶质半导体膜结晶化而形成的结晶质半导体层，第1和第2薄膜晶体管的半导体层中的至少沟道区域是通过添加具有促进非晶质半导体膜的结晶化的功能的催化剂元素 且进行加热处理而结晶化的区域，薄膜二极管的半导体层的本征区域的催化剂元素的浓度低于第1和第2薄膜晶体管的半导体层的沟道区域的催化剂元素的浓度。并且，优选薄膜二极管的半导体层的本征区域实质上不包含催化剂元素。并且，优选薄膜二极管的半导体层的本征区域是通过对非晶质半导体膜照射激光而结晶化的结晶质半导体层。这样，可以将通过催化剂元素而结晶化的TFT的半导体层和与TFT的半导体层相比催化剂元素浓度低的TFD的半导体层形成在同一基板上，因此，可以将用于具有高电场效应迁移率的像素开关的TFT、用于周围驱动电路的TFT以及用于对外光的明暗比高的光传感器的TFD一体地形成。因此，可以实现保持高显示特性且附加了高性能的传感器功能的紧凑的显示装置。 
或者，根据本实施方式，其是具备具有多个显示部的显示区域和位于显示区域周围的边框区域的显示装置，还具备包括薄膜二极管的光传感器部，各显示部具有电极以及连接到电极的第1薄膜晶体管，在边框区域具有构成驱动电路的第2薄膜晶体管，第1和第2薄膜晶体管以及薄膜二极管是在同一基板上形成的，第1和第2薄膜晶体管包括：半导体层，其包括沟道区域、源极区域以及漏极区域；栅极电极，其控制沟道区域的导电性；以及栅极绝缘膜，其设置在半导体层和栅极电极之间，薄膜二极管具有半导体层，所述半导体层包括n型区域、p型区域以及在n型区域和p型区域之间设置的本征区域，第1和第2薄膜晶体管的半导体层以及薄膜二极管的半导体层是通过使同一非晶质半导体膜结晶化而形成的结晶质半导体层，第2薄膜晶体管的半导体层中的至少沟道区域是通过添加具有促进非晶质半导体膜的结晶化的功能的催化剂元素且进行加热处理而结晶化的区域，薄膜二极管的半导体层的本征区域的催化剂元素的浓度以及第1薄膜晶体管的半导体层的沟道区域的催化剂元素的浓度低于第2薄膜晶体管的半导体层的沟道区域的催化剂元素的浓度。并且，优选薄膜二极管的半导体层的本征区域和第1薄膜晶体管的半导体层的沟道区域实质上不包含催化剂元素。并且，优选薄膜二极管的半导体层的本征区域和第1薄膜晶体管的半导体层的沟道区域是通过对非晶质半导体膜照射激光而结晶化的结晶质半导体层。 在本实施方式中，不是用通过催化剂元素而结晶化的半导体膜来构成所有TFT的半导体层，而是仅形成一部分TFT(第2TFT)的半导体层，用与该TFT的半导体层相比催化剂元素浓度低的半导体膜在同一基板上形成其它TFT(第1TFT)的半导体层和TFD的半导体层。由此，在用于周围驱动电路的TFT中，可以实现高电场效应迁移率，在用于像素开关的TFT中，可以极大抑制起因于催化剂元素的TFT截止动作时的漏电流，可以实现低截止电流特性。另外，在光传感器部，用于对外光的明暗比高的光传感器的TFD可以一体地形成。因此，可以实现保持高显示特性且附加了高性能的传感器功能的紧凑的显示装置。 
在此，在边框区域，包括第2薄膜晶体管的驱动电路也可以是驱动连接到各显示部的第1薄膜晶体管的驱动电路。另外，在边框区域，包括第2薄膜晶体管的驱动电路也可以是驱动包括薄膜二极管的光传感器部的驱动电路。或者，也可以是包括这两种电路。 
并且，根据本实施方式，包括电容，其将通过使与第1和第2薄膜晶体管的半导体层以及薄膜二极管的半导体层相同的非晶质半导体膜结晶化而形成的结晶质半导体层用于单侧的电极，成为电容的单侧电极的半导体层的催化剂元素的浓度低于第2薄膜晶体管的半导体层的沟道区域的催化剂元素的浓度。并且，优选成为电容的单侧电极的半导体层实质上不包含催化剂元素。并且，优选成为电容的单侧电极的半导体层是通过对非晶质半导体膜照射激光而结晶化的结晶质半导体层。在此，优选成为电容的单侧电极的半导体层与第1薄膜晶体管的半导体层的源极区域或者漏极区域连接。 
这样，在将TFD用作光传感器的情况下，成为活性层的半导体层需要仅对外光作出反应，与此相对，在透过型液晶显示装置中，背光源成为必需，因此，需要在背光源侧设置遮光层，使得无法检测到来自背光源的光。一般在有源矩阵基板背面侧设有背光源，因此，需要在成为TFD的活性区域的半导体层的下侧设置遮光层。因此，优选本实施方式的薄膜二极管还具备在具有透光性的基板上形成的、在薄膜二极管的半导体层与基板之间配置的遮光层，形成遮光层要使得从基板的背面看时，遮光层与薄膜二极管的半导体层的 至少本征区域重叠。在此，需要遮蔽光，因此，优选金属类材料作为遮光膜。特别优选在后来的制造工序中可以耐受热处理工序的高熔点金属材料。 
本发明的半导体装置的制造方法的实施方式包含如下工序：准备在表面形成非晶质半导体膜的基板；对非晶质半导体膜的一部分有选择地添加促进结晶化的催化剂元素；对有选择地添加了催化剂元素的非晶质半导体膜进行加热处理，使非晶质半导体膜中的添加了催化剂元素的部分结晶化来形成利用催化剂结晶化区域，将未添加催化剂元素的部分原样保持为非晶质区域；得到结晶质半导体膜，所述结晶质半导体膜包括：通过对利用催化剂结晶化区域和非晶质区域照射激光，使利用催化剂结晶化区域进一步结晶化或者再结晶化而形成的高结晶质区域和通过使非晶质区域结晶化而形成的低结晶质区域；以及用结晶质半导体膜的上述高结晶质区域来形成后来成为薄膜晶体管的活性区域的第1岛状半导体层的至少一部分的区域，用结晶质半导体膜的低结晶质区域来形成后来成为薄膜二极管的活性区域的第2岛状半导体层的至少一部分的区域。 
优选在上述制造方法中，用结晶质半导体膜的高结晶质区域来形成后来成为薄膜晶体管的沟道区域的区域。另外，优选用结晶质半导体膜的低结晶质区域来形成后来成为薄膜二极管的本征区域的区域。或者，优选用结晶质半导体膜的高结晶质区域来形成整个第1岛状半导体层。另外，优选用结晶质半导体膜的低结晶质区域来形成整个第2岛状半导体层。 
此外，在此所说的“高结晶质区域”是指利用催化剂元素结晶化后，进一步通过激光而结晶化或者再结晶化所得到的结晶性高的区域。优选高结晶质区域包括连续晶界结晶硅。结晶方向是横向(与基板平行的方向)，各结晶畴的大小是2μm以上8μm以下，比较大。另外，具有上述特有的面方向。另一方面，“低结晶质区域”是不用催化剂元素而结晶化，因此，包括与一般的低温多晶硅相同的多晶硅。结晶方向是从基板侧朝向上方的方向(与基板垂直的方向)，各结晶粒子的大小是50nm以上500nm以下，比较小。 
另外，本发明的半导体装置的制造方法的其它实施方式包含如 下工序：准备在表面形成非晶质半导体膜的基板；对非晶质半导体膜的一部分有选择地添加促进结晶化的催化剂元素；对有选择地添加了催化剂元素的非晶质半导体膜进行加热处理，使非晶质半导体膜中的添加了催化剂元素的部分结晶化来形成第1利用催化剂结晶化区域，并且使其(相对于基板水平的方向)向第1利用催化剂结晶化区域的周围部在横向进行结晶生长来形成第2利用催化剂结晶化区域，将未添加催化剂元素且结晶化区域未到达的部分原样保持为非晶质区域；对第1和第2利用催化剂结晶化区域以及非晶质区域照射激光来得到结晶质半导体膜，其中，通过使第1利用催化剂结晶化区域进一步结晶化或者再结晶化来形成第1高结晶质区域，使第2利用催化剂结晶化区域进一步结晶化或者再结晶化来形成第2高结晶质区域，使非晶质区域结晶化来形成低结晶质区域；以及用结晶质半导体膜的第2高结晶质区域来形成后来成为薄膜晶体管的活性区域的第1岛状半导体层的至少一部分，用结晶质半导体膜的低结晶质区域来形成后来成为薄膜二极管的活性区域的第2岛状半导体层的至少一部分。 
优选在上述制造方法中，用结晶质半导体膜的第2高结晶质区域来形成后来成为薄膜晶体管的沟道区域的区域。另外，优选用结晶质半导体膜的低结晶质区域来形成后来成为薄膜二极管的本征区域的区域。或者，优选用结晶质半导体膜的第2高结晶质区域来形成整个第1岛状半导体层。另外，优选用结晶质半导体膜的低结晶质区域来形成整个第2岛状半导体层。 
并且，也可以用结晶质半导体膜的第1高结晶质区域来形成后来成为薄膜晶体管的源极区域或/和漏极区域的一部分的区域。由此，有选择地导入了催化剂元素的区域也可以用作元件的一部分，元件布局的自由度增加并且可以实现集成化。 
根据上述制造方法，可以分别实现TFT和TFD各自的半导体层以及TFT的沟道区域和TFD的本征区域所要求的最合适的状态。在TFT中，通过高电场效应迁移率，可以得到高驱动能力、开关特性，在TFD中，通过低暗电流，作为光传感器可以得到高明暗比(SN比)。其结果是：用使同一非晶质半导体膜结晶化而形成的半导体 层，可以同时实现TFT和TFD各自所要求的最适合的元件特性。并且，将这2种半导体元件在同一基板上进行制造时，可以不增加其制造工序，以更低的制造成本，来制造本发明的半导体装置。 
另外，在这些制造方法中，也可以用结晶质半导体膜的高结晶质区域(在高结晶质区域包括第1和第2高结晶质区域的情况下是第2高结晶质区域)来形成后来成为电容的单方电极的半导体层。由此，可以抑制起因于催化剂元素析出物的蚀刻凹陷所造成的上层绝缘膜覆盖不良、催化剂元素向绝缘膜扩散造成的耐压降低等不良影响，可以得到高可靠性和高耐压特性的电容。 
另外，本实施方式也可以还包括其它薄膜晶体管(第2薄膜晶体管)。在这种情况下，也可以用结晶质半导体膜的低结晶质区域来形成后来成为第2薄膜晶体管的活性区域的岛状半导体层。即，在一部分薄膜晶体管中，可以通过不用催化剂元素，而用与TFD的半导体层相同的结晶质半导体来进一步降低截止动作时的漏电流。在这种情况下，导通特性降低，因此，根据所应用的显示装置等的规格分开使用即可。 
另外，在这些制造方法中，优选通过对非晶质半导体膜添加促进其结晶化的催化剂元素，进行加热处理而使至少一部分结晶化的工序包括：将具有开口部的掩模膜在非晶质半导体膜上形成的工序以及通过开口部将催化剂元素添加到非晶质半导体膜的所选择的区域的工序。这样，在对非晶质半导体膜有选择地掺杂催化剂元素，进行加热处理中，从有选择地添加了催化剂元素的区域向其周围部在横向进行结晶生长，形成结晶质半导体膜，由此可以得到结晶生长方向在一个方向上大致一致的良好的结晶质半导体膜，可以进一步提高TFT的电流驱动能力。另外，在该在横向上结晶生长了的区域(第2利用催化剂结晶化区域)中，与直接添加催化剂元素的区域(第1利用催化剂结晶化区域)相比，结晶生长后的催化剂元素的膜中浓度可以降低1～2个数量级，因此，可以减少后续工序的负荷和对器件的影响。 
另外，优选在照射激光的工序中，以从不完全重置照射激光前的利用催化剂结晶化区域的结晶状态，且非晶质区域能结晶化的范 围所选的照射能量密度来照射激光。如果是在该范围内，则可以分别最适当地制造TFT和TFD各自的半导体层以及TFT的沟道区域和TFD的本征区域，在TFT中，通过高电场效应迁移率，可以得到高驱动能力、开关特性，在TFD中，通过低暗电流，作为光传感器可以得到高明暗比(SN比)。 
另外，在这些制造方法中，也可以包含如下工序：上述基板是具有透光性的基板，在成为后来形成薄膜二极管的岛状半导体层的区域的下部的部分，形成用于遮蔽来自基板背面的光的遮光层。由此，在例如液晶显示装置中，可以有效地遮蔽从基板背面侧照射的背光源的光，可以仅对TFD上方的光有效地进行传感。 
并且，在本发明的制造方法中，根据上述方法，在形成后来成为薄膜晶体管的活性区域的第1半导体层和后来成为薄膜二极管的活性区域的第2半导体层后，至少包含如下工序：在各个第1岛状半导体层上形成栅极绝缘膜；在第1岛状半导体层上的栅极绝缘膜上形成栅极电极；对第1岛状半导体层的、成为后来的源极区域和漏极区域的区域掺杂杂质元素；对第2岛状半导体层的、成为后来的n型区域的区域掺杂n型杂质元素；以及对第2岛状半导体层的、成为后来的p型区域的区域掺杂p型杂质元素。 
由此，在TFT的半导体层中，形成成为源极区域和漏极区域的n型或者p型杂质，在TFD的半导体层中，形成n型杂质区域和p型杂质区域，使各个器件在同一基板上完成，在此，优选在对第1岛状半导体层的成为后来的源极区域和漏极区域的区域掺杂杂质元素的工序中，对第1岛状半导体层的成为后来的源极区域和漏极区域的区域所掺杂的杂质元素是n型杂质元素，该工序与对第2岛状半导体层的成为后来的n型区域的区域掺杂n型杂质元素的工序同时进行。即，可以将用于形成n沟道型TFT的源极区域和漏极区域的掺杂工序与用于形成TFD的n型杂质区域的掺杂工序作为同一工序来进行，可以简化制造工序。 
另外，优选在对第1岛状半导体层的成为后来的源极区域和漏极区域的区域掺杂杂质元素的工序中，对第1岛状半导体层的成为后来的源极区域和漏极区域的区域所掺杂的杂质元素是p型杂质元 素，该工序与对第2岛状半导体层的成为后来的p型区域的区域掺杂p型杂质元素的工序同时进行。由此，可以将用于形成p沟道型TFT的源极区域和漏极区域的掺杂工序与用于形成TFD的p型杂质区域的掺杂工序作为同一工序来进行，可以简化制造工序。 
第1岛状半导体层是后来成为n沟道型薄膜晶体管的活性区域和p沟道型薄膜晶体管的活性区域的至少多个岛状半导体层，对多个第1岛状半导体层的成为后来的源极区域和漏极区域的区域掺杂杂质元素的工序也可以是对后来成为n沟道型薄膜晶体管的第1岛状半导体层掺杂n型杂质元素，对后来成为p沟道型薄膜晶体管的第1岛状半导体层掺杂p型杂质元素的工序。优选该工序中的对后来成为n沟道型薄膜晶体管的第1岛状半导体层的源极区域和漏极区域掺杂n型杂质元素的工序，与对第2岛状半导体层的成为后来的n型区域的区域掺杂n型杂质元素的工序同时进行，该工序中的对后来成为p沟道型薄膜晶体管的第1岛状半导体层的源极区域和漏极区域掺杂p型杂质元素的工序，与对第2岛状半导体层的成为后来的n型区域的区域掺杂p型杂质元素的工序同时进行。 
由此，在形成CMOS结构的TFT电路的情况下，不仅可以将用于形成该n沟道型TFT的源极区域和漏极区域的掺杂工序与用于形成TFD的n型杂质区域的掺杂工序作为同一工序来进行，而且还可以将用于形成p沟道型TFT的源极区域和漏极区域的掺杂工序与用于形成TFD的p型杂质区域的掺杂工序也作为同一工序来进行，可以较大地简化制造工序。并且，在作为本发明的目的的在同一基板上所形成的TFT和TFD中，均具有结晶质半导体膜，所述结晶质半导体膜具有最适合于各个半导体元件的结晶状态，可以不增加其制造工序而以更低的制造成本来提供具备具有良好特性的TFT和TFD的半导体装置。 
另外，优选在这些制造方法中，进行对第2岛状半导体层的成为后来的n型区域的区域掺杂n型杂质元素的工序以及对第2岛状半导体层的成为后来的p型区域的区域掺杂p型杂质元素的工序，使得在第2岛状半导体层中，在成为n型区域的区域与成为p型区域的区域之间，形成在2个掺杂工序中未进行掺杂的区域(本征区域)。 
(第1实施方式) 
说明本发明的第1实施方式的半导体装置。本实施方式的半导体装置具备在同一基板上形成的n沟道型TFT和TFD，被用作例如具备传感器部的有源矩阵型的显示装置。 
图1是示出本实施方式的半导体装置的一个例子的示意性截面图。本实施方式的半导体装置典型地具有在同一基板上设置的多个TFT和多个TFD，但是在此，图示了仅有单一TFT和单一TFD的结构。 
本实施方式的半导体装置具备在基板101上隔着基底膜103、104而形成的薄膜晶体管126和薄膜二极管127。薄膜晶体管126具有：半导体层109t，其包括沟道区域116、源极区域以及漏极区域114；栅极绝缘膜110，其设置在半导体层109t上；栅极电极111，其控制沟道区域116的导电性；以及电极、配线124，其分别连接到源极区域和漏极区域114。另外，薄膜二极管127具有至少包括n型区域115和p型区域119的半导体层109d以及分别连接到n型区域115和p型区域119的电极、配线125。在图示的例子中，在半导体层109d的n型区域115与p型区域119之间设有本征区域120。 
在薄膜晶体管126和薄膜二极管127上，形成有氮化硅膜122和氧化硅膜123作为层间绝缘膜。另外，在薄膜二极管127的半导体层109d与基板101之间配置有遮光层102。 
薄膜晶体管126的半导体层109t和薄膜二极管127的半导体层109d是使同一非晶质半导体膜结晶化而得到的结晶质半导体层，薄膜晶体管126的半导体层109t和薄膜二极管127的半导体层109d用不同的方法来结晶化，各自的催化剂元素的浓度不同。薄膜二极管127的半导体层109d与薄膜晶体管126的半导体层109t相比，催化剂元素浓度低。 
例如，如下所示制造图1示出的n沟道型薄膜晶体管126和薄膜二极管127。 
图2的(A)～(I)是示出本实施方式的薄膜晶体管126和薄膜二极管127的制造工序的工序截面图，根据(A)～(I)的顺序，顺序进行制造工序。 
如图2的(A)所示，在基板101上形成遮光层102、基底膜103、 104、非晶质半导体膜105以及掩模膜106，并且添加催化剂元素107。 
可以将低碱玻璃基板、石英基板用作基板101。在本实施方式中使用低碱玻璃基板。在这种情况下，也可以用比玻璃变形点低10～20℃程度的温度事先进行热处理。 
在基板101的形成TFT和TFD的表面设置遮光层102。遮光层102在最终产品中，发挥对TFD遮蔽来自基板背面的光的功能。可以将金属膜或者硅膜等用作遮光层102。在使用金属膜的情况下，考虑到后来的制造工序的热处理，优选作为高熔点金属的钽(Ta)、钨(W)以及钼(Mo)等。 
在本实施方式中，通过溅射形成Mo膜，进行图案化，形成图2的(A)所示的遮光层102。遮光层102的厚度是30～200nm，优选是50～150nm，在本实施方式中，例如采用了100nm。 
下面，如图2的(A)所示，为了防止来自基板101的杂质发生扩散，形成氧化硅膜、氮化硅膜或者氮氧化硅膜等基底膜103、104。在本实施方式中，例如用等离子CVD法形成由SiH4、NH3、N2O原料气体所制造的氮氧化硅膜作为下层的第1基底膜103，在其上同样地用等离子CVD法将SiH4、N2O作为原料气体来层叠形成第2基底膜104。第1基底膜103的氮氧化硅膜的厚度是30～400nm，例如采用200nm，第2基底膜104的氧化硅膜的厚度是50～200nm，例如采用100nm。在本实施方式中，使用2层基底膜103、104，但是也可以是例如单层的氧化硅膜。 
下面，以20～150nm(优选30～80nm)的厚度，将具有非晶质结构的硅膜(非晶质硅膜)105用等离子CVD法、溅射法等公知的方法形成为非晶质半导体膜。在本实施方式中，用等离子CVD法形成了厚度是50nm的非晶质硅膜。另外，基底膜103、104与非晶质硅膜105可以用相同的成膜法来形成，因此，也可以连续形成两者。形成基底膜103、104后，不将其一下暴露在大气氛围中，由此可以防止其表面的污染，可以降低所制造的TFT的特性不均匀、阈值电压的变动。 
接着，形成氧化硅膜或者氮化硅膜(厚度：50～400nm，例如200nm)，通过图案化使一部分开口，由此如图2的(A)所示，形 成掩模膜106。在此，通过掩模膜106的开口部，露出非晶质硅膜105中的形成TFT的部分。 
下面，将包含按重量换算为1～10ppm程度、例如5ppm的催化剂元素(在本实施方式中是镍)107的水溶液(乙酸镍水溶液)用旋涂法进行涂敷，形成催化剂元素含有层。催化剂元素107在掩模膜106的开口部有选择地接触非晶质硅膜105，形成催化剂元素添加区域。该状态相当于图2的(A)的状态。除了优选镍(Ni)以外，优选将从包括铁(Fe)、钴(Co)、锡(Sn)、铅(Pb)、钯(Pd)、铜(Cu)的群中所选的一种或者多种元素用作催化剂元素107。虽然与这些元素相比，催化效果小，但是钌(Ru)、铑(Rh)、锇(Os)、铱(Ir)、白金(Pt)、金(Au)等也发挥催化剂元素的功能。此时，所掺杂的催化剂元素的量是极微量的，非晶质硅膜105和掩模膜106表面上的催化剂元素浓度由全反射荧光X线分析(TRXRF)法管理。在本实施方式中，是5×1012atoms/cm2左右。此外，为了提高旋转涂敷时非晶质硅膜105表面的濡湿性，也可以在本工序以前，用臭氧水等使非晶质硅膜105表面稍微氧化。 
此外，在本实施方式中使用了通过旋涂法掺杂镍的方法，也可以采用通过蒸镀法、溅射法等将包含催化剂元素的薄膜(在本实施方式的情况下是镍膜)形成在非晶质硅膜105上的方案。 
下面，如图2的(B)所示，使非晶质硅膜105的一部分结晶化。在本实施方式中，在非活性氛围下，例如在氮氛围中进行加热处理。作为加热处理，优选用500～650℃进行30分钟～4小时的退火处理。在本实施方式中，作为一个例子用600℃进行1小时的加热处理。通过该加热处理，如图2的(B)所示，在非晶质硅膜105中，仅在添加了催化剂元素107的区域，对非晶质硅膜表面所添加的镍扩散到非晶质硅膜105中，并且产生硅化物，以其为核心进行非晶质硅膜105的结晶化。其结果是：该区域的非晶质硅膜105结晶化，成为结晶质硅区域(也称为“利用催化剂结晶化区域”)105a。此时，在掩模膜106上存在的镍107被掩模膜106阻挡，无法到达下层的非晶质硅膜，掩模膜106下部的区域原样保持为非晶质状态(非晶质硅区域105’)。此外，在此通过用炉具进行的加热处理来进行结晶化， 也可以用将灯等用作热源的RTA(Rapid Thermal Annealing：快速热退火)装置来进行结晶化。 
下面，除去掩模膜106后，如图2的(C)所示，对混和存在结晶质硅区域105a和非晶质硅区域105’的硅膜照射激光108。由此，导入了催化剂元素而有选择地结晶化的结晶质硅区域105a通过激光108的照射下的熔融固化过程而减少结晶缺陷，将其一部分作为生长核进行再结晶化，由此成为更高质量的结晶硅区域(也称为“高结晶质区域”)105b。另外，在非晶质区域中，在激光108的照射下的熔融固化过程中，进行结晶化，形成结晶质硅区域(也称为“低结晶质区域”)105c。 
可以将XeCl准分子激光(波长是308nm)、KrF准分子激光(波长是248nm)用作此时的激光。此时激光的光束尺寸在基板101表面成为长条形状，在相对于长条方向垂直的方向上进行顺序扫描，由此进行基板整个面的再结晶化。此时，进行扫描，使得光束的一部分重叠，由此在结晶质硅区域105a和非晶质区域105的任意一点，进行多次激光照射，以提高均一性。在本实施方式中，光束尺寸在基板101表面成为300mm×0.4mm的长条形状，在相对于长条方向垂直的方向上以0.02mm的步幅进行顺序扫描。即，在硅膜的任意一点，进行合计20次的激光照射。除了上述脉冲振荡型或者连续发光型的KrF准分子激光、XeCl准分子激光以外，可以将YAG激光或者YVO4激光等用作此时可以使用的激光。另外，此时的激光照射能量密度是以250～450mJ/cm2、例如350mJ/cm2的能量密度进行照射。当此时的激光的能量密度过高时，在前面工序中所得到的结晶质硅区域105a的结晶状态将被重置。 
这样得到的结晶质硅区域105b的结晶面取向大致由使用催化剂元素的固相结晶化工序决定，主要包括<111>晶带面，其中特别是由(110)面取向和(211)面取向占据整体的50％以上的区域。另外，其平均结晶粒径、结晶畴(大致相同的面方向区域)的畴直径为2～5μm。与此相对，通过照射激光而从非晶质状态结晶化的结晶质硅区域105c的结晶面取向是随机的，特别是经常看到(100)面取向和(111)面取向。(100)面取向和(111)面取向均不进入 <111>晶带面的组。另外，平均结晶粒径为100～300nm。 
其后，如图2的(D)所示，除去结晶质硅区域105b、105c的不需要的区域进行元件间分离。此时，使用通过镍而结晶化的结晶质硅区域105b来形成后来成为TFT的活性区域(源极/漏极区域、沟道区域)的岛状半导体层109t，利用不使用以镍造成的结晶生长，而是仅照射激光而结晶化的区域105c来形成后来成为TFD的活性区域(n+/p+区域、本征区域)的岛状的半导体层109d。 
接着，如图2的(E)所示，形成覆盖这些岛状半导体层109t和109d的栅极绝缘膜110。作为栅极绝缘膜110，优选厚度是20～150nm的氧化硅膜，在此使用了厚度是100nm的氧化硅膜。 
接着，在栅极绝缘膜110上用溅射法或者CVD法等沉积导电膜，将其图案化，形成后来的TFT的栅极电极111。在后来的TFD的岛状半导体层109d上不形成导电膜。优选导电膜包括高熔点金属W、Ta、Ti、Mo或者其合金材料的任一个。另外，优选导电膜的厚度是300～600nm，在本实施方式中，使用了例如厚度是450nm的微量地添加了氮的钽(Ta)膜。 
下面，如图2的(F)所示，在栅极绝缘膜110上形成包括抗蚀剂的掩模112，使其覆盖后来成为TFD的活性区域的岛状半导体层109d的一部分。在这种状态下，从基板101上方对整个面离子掺杂n型杂质(磷)113。进行磷113的离子掺杂，使其穿过栅极绝缘膜110，注入到半导体层109t、109d。根据该工序，对在成为TFD的活性区域的岛状半导体层109d中从抗蚀剂掩模112露出的区域以及在成为TFT的活性区域的岛状半导体层109t中从栅极电极111露出的区域注入磷113。在由抗蚀剂掩模112和栅极电极111覆盖的区域中，不掺杂磷113。由此，在TFT的半导体层109t中，注入了磷113的区域成为后来的TFT的源极区域和漏极区域114，被栅极电极111掩弊而未注入磷113的区域后来成为TFT的沟道区域116。另外，在TFD的岛状半导体层109d中，注入了磷113的区域成为后来的TFD的n+区域115。 
下面，除去在前面工序中所用的抗蚀剂掩模112后，如图2的(G)所示，在栅极绝缘膜108上形成包括抗蚀剂的掩模117，使其 覆盖后来成为TFD的活性区域的岛状半导体层109d的一部分以及后来成为TFT的活性区域的岛状半导体层109t的整个面。并且，在这种状态下，从基板101上方对整个面离子掺杂p型杂质(硼)118。此时进行硼118的离子掺杂，使其穿过栅极绝缘膜110，注入到岛状半导体层109d。根据该工序，对在TFD的岛状半导体层109d中从抗蚀剂掩模117露出的区域注入硼118。对由掩模117覆盖的区域不掺杂硼118。由此，在TFD的岛状半导体层109d中，注入了硼118的区域成为后来的TFD的p+区域119，在前面工序中也未注入磷的区域成为后来的本征区域120。 
其后，除去抗蚀剂掩模118，在非活性氛围下，例如在氮氛围中进行热处理。由此，如图2的(H)所示，在TFT的源极/漏极区域114、TFD的n+区域115和p+区域119中，修复掺杂时所产生的结晶缺陷等掺杂损坏，使分别掺杂的磷和硼活性化。由此，实现TFT的源极/漏极区域114、TFD的n+区域115和p+区域119的低电阻化。并且，在该热处理工序中，TFT的源极/漏极区域114中掺杂的磷提高了该区域中的镍的固溶度，使在沟道区域116中存在的镍从沟道区域向源极/漏极区域在箭头121所示的方向上移动。其结果是：在TFT的源极/漏极区域114中，镍移动过来，因此，这些区域的镍浓度高于沟道区域116的镍浓度，成为1×1018/cm3以上。作为此时的加热处理，也可以使用一般的加热炉，但是更优选使用RTA(Rapid Thermal Annealing：快速热退火)。特别适用对基板表面吹高温非活性气体，瞬间进行升降温的方式。 
接着，如图2的(I)所示，将氧化硅膜或者氮化硅膜形成为层间绝缘膜。在本实施方式中，采用了氮化硅膜122和氧化硅膜123的2层结构。其后，形成接触孔，用金属材料形成TFT的电极、配线124和TFD的电极、配线125。 
最后，用1个气压的氮氛围或者氢混合氛围进行350～450℃的退火，完成图2的(I)所示的薄膜晶体管126和薄膜二极管127。并且根据需要，出于保护它们的目的，也可以在薄膜晶体管126和薄膜二极管127上设置包括氮化硅膜等的保护膜。 
这样，可以分别分开制造TFT和TFD各自的半导体层，以及TFT 的沟道区域和TFD的本征区域。其结果是：可以用使同一非晶质半导体膜结晶化而形成的半导体层来同时实现TFT和TFD各自所要求的最适合的元件特性。在本实施方式中，TFD的半导体层的镍浓度实质上是零，即使用任何测定方式也观测不到。与此相对，在TFT的半导体层中，在源极、漏极区域114中催化剂元素集中起来，如上所述成为1×1018/cm3以上，沟道区域116成为1×1015～1×1016/cm3程度。 
(第2实施方式) 
说明本发明的第2实施方式的半导体装置的制造方法。在此，用不同于上述第1实施方式的方法，在玻璃基板上分开制造TFT的半导体层和TFD的半导体层。 
图3的(A)～(F)是用于说明本实施方式的薄膜晶体管的半导体层210t和薄膜二极管的半导体层210d的制造方法的工序截面图，根据(A)→(F)的顺序，顺序进行制造工序。 
首先，与第1实施方式相同地，在基板(在本实施方式中是玻璃基板)201上设置包括Mo等的遮光层202，并且在其上为了防止来自基板的杂质发生扩散，将例如氮化硅膜层叠形成为下层的第1基底膜203，在其上将氧化硅膜层叠形成为第2基底膜204。下面，形成厚度是30～80nm，例如是50nm的非晶质硅膜205。该工序也可以将基底绝缘膜和非晶质半导体膜不连通大气地连续地形成。 
下面，将包括氧化硅膜的掩模膜206形成为厚度是200nm左右。掩模绝缘膜如图3的(A)所示，具有用于对半导体膜添加催化剂元素的开口部。 
下面，将包括按重量换算为30ppm左右的催化剂元素(在本实施方式中是镍)207的水溶液(醋酸镍水溶液)用旋涂法进行涂敷，形成催化剂元素含有层。催化剂元素含有层的催化剂元素207在掩模膜206的开口部有选择地接触非晶质硅膜205，形成催化剂元素添加区域。该状态相当于图3的(A)。 
另外，在本实施方式中使用了用旋涂法来掺杂镍207的方法，但是也可以采用通过蒸镀法、溅射法等在非晶质硅膜上形成包括催化剂元素的薄膜(在本实施方式的情况下是镍膜)的方案。 
下面，用500～650℃(优选550～620℃)进行1～10小时的加热处理。在本实施方式中，用600℃进行2小时的加热处理。其结果是：如图3的(B)所示，在催化剂元素添加区域产生结晶核，该区域的非晶质硅膜205首先结晶化，成为结晶质硅区域(也称为“第1利用催化剂结晶化区域”)205a。并且，如图3的(C)所示，将结晶化区域即结晶质硅区域205a作为起点在与基板201大致平行的方向(用箭头208示出的方向)上进行结晶化，形成在宏观上结晶生长方向一致的结晶质硅区域(也称为“第2利用催化剂结晶化区域”)205b。此时，在掩模膜206上存在的镍被掩模膜206阻挡，无法到达下层的非晶质硅膜，在开口区域仅通过导入的镍进行非晶质硅膜205的结晶化。另外，向横向的结晶生长未到达的区域残留为非晶质硅区域205c。其后，除去掩模膜(氧化硅膜)206，得到图3的(D)示出的状态。 
下面，如图3的(E)所示，对混和存在结晶质硅区域205a、205b和非晶质硅区域205c的硅膜照射激光209。与第1实施方式相同地，将XeCl准分子激光(波长是308nm)用作此时的激光，光束的一部分重叠地进行扫描，由此在硅膜的任意一点进行多次激光照射，以提高均一性。 
由此，使用催化剂元素有选择地结晶化的结晶质硅区域205a、205b通过激光209的照射下的熔融固化过程，减少结晶缺陷，将其一部分作为生长核进行再结晶化，由此分别成为更高质量的结晶质硅区域205d、205e。特别是在横向上进行结晶生长的结晶质硅区域(也称为“第2高结晶质区域”)205e比结晶质硅区域(也称为“第1高结晶质区域”)205d还要高质量化，成为具有更高结晶性的结晶质硅膜。 
另外，在非晶质硅区域205c中，在激光209的照射下的熔融固化过程中结晶化，形成结晶质硅区域(也称为“低结晶质区域”)205f。此时的激光照射能量密度是以250～450mJ/cm2，例如以350mJ/cm2的能量密度进行照射。另外，此时，当激光的能量密度过高时，在前面工序中得到的结晶质硅区域205b的结晶状态被重置。 
这样得到的结晶质硅区域205e的结晶面取向大致由使用催化剂元素的固相结晶化工序决定，主要包括<111>晶带面，其中特别是由(110)面取向和(211)面取向占据整体的50％以上的区域。另外，其结晶状态包括沿着一个方向的结晶畴(大致相同的面方向区域)，不成为结晶粒这样的概念。另外，结晶质硅区域204d的结晶面取向同样地也主要包括<111>晶带面，(110)面取向和(211)面取向处于优势，但是随机地产生结晶核，形成小于结晶质硅区域205e的结晶畴(1μm～3μm)。通过照射激光，从非晶质状态结晶化的结晶质硅区域205f的结晶面取向是随机的，特别是经常看到(100)面取向和(111)面取向。(100)面取向和(111)面取向均不进入<111>晶带面的组。另外，平均结晶粒径为100～300nm。 
其后，除去结晶质硅区域205e、205f的不需要的区域进行元件间分离。如图3的(F)所示，用在横向上进行结晶生长的高质量的结晶质硅区域205e来形成后来成为TFT的活性区域(源极/漏极区域、沟道区域)的岛状半导体层210t，用结晶质硅区域205f来形成后来成为TFD的活性区域(n+/p+区域、本征区域)的岛状半导体层210d。 
之后，用与实施方式1相同的方法，将这些岛状半导体层210t、210d作为TFT和TFD的活性区域来完成各自的TFT和TFD。根据本实施方式，可以将在横向上进行结晶生长的更高质量的结晶质硅膜用作TFT的半导体层，可以实现具有更高电流驱动能力的TFT。这样，可以分别分开制造TFT和TFD各自的半导体层以及TFT的沟道区域和TFD的本征区域所要求的最适合的状态。其结果是：可以用使同一非晶质半导体膜结晶化而形成的半导体层来同时实现TFT和TFD各自所要求的最适合的元件特性。 
(第3实施方式) 
说明本发明的第3实施方式的半导体装置的制造方法。在此，在玻璃基板上同时制造用于显示的像素TFT及其辅助电容(电容)、用于驱动的CMOS结构的TFT电路以及光传感器TFD。本实施方式的半导体装置可以应用于光传感器内置型有源矩阵型液晶显示装置、有机EL显示装置等。 
图4～图6是用于说明本实施方式的驱动电路用n沟道型薄膜晶体管、p沟道型薄膜晶体管、像素电极驱动用n沟道型薄膜晶体管、与其连接的辅助电容以及光传感器用薄膜二极管的制造方法的截面工序图，根据图4的(A)→图6的(K)的顺序来顺序进行制造工序。 
首先，如图4的(A)所示，在玻璃基板301的形成TFT和TFD的表面，形成金属膜或者硅膜等，其在后来的TFD中发挥用于遮蔽来自基板背面方向的光的遮光层的功能，将其图案化，形成遮光层302。在本实施方式中，通过溅射形成钼(Mo)膜作为金属膜。优选Mo膜的厚度是30～300nm，更优选是50～200nm，例如采用100nm。 
下面，如图4的(B)所示，在玻璃基板301和遮光层302上，例如通过等离子CVD法来形成氧化硅膜、氮化硅膜或者氮氧化硅膜等基底膜。这些基底膜是为了防止来自玻璃基板的杂质发生扩散而设置的。在本实施方式中，形成厚度是100nm左右的氮化硅膜作为下层的第1基底膜303，在其上将厚度是200nm左右的氧化硅膜层叠形成为第2基底膜304。下面，通过等离子CVD法等形成厚度是20～80nm程度、例如40nm的本征(I型)非晶质硅膜(a-Si膜)305。并且，形成氧化硅膜或者氮化硅膜(厚度：50～400nm，例如150nm)，通过图案化，得到使一部分开口的掩模膜306。在掩模膜306的开口部露出非晶质硅膜305。 
接着，对非晶质硅膜305表面添加催化剂元素。对非晶质硅膜305，将包括按重量换算为例如30ppm的催化剂元素(在本实施方式中是镍)307的水溶液(醋酸镍水溶液)用旋涂法进行涂敷，形成催化剂元素含有层。催化剂元素307在掩模膜306的开口部有选择地接触非晶质硅膜305，形成催化剂元素添加区域。该状态相当于图4的(B)的状态。 
除了优选镍(Ni)以外，优选将从包括铁(Fe)、钴(Co)、锡(Sn)、铅(Pb)、钯(Pd)、铜(Cu)的群所选的一种或者多种元素用作催化剂元素。虽然与这些元素相比，催化效果小，但是钌(Ru)、铑(Rh)、锇(Os)、铱(Ir)、白金(Pt)、金(Au)等也 可以发挥催化剂元素的功能。此时，所掺杂的催化剂元素的量是极微量的，非晶质硅膜305的表面上的催化剂元素浓度由全反射荧光X线分析(TRXRF)法来管理。在本实施方式中，是5×1012atoms/cm2左右。此外，为了提高旋转涂敷时的非晶质硅膜305表面的濡湿性，也可以在本工序之前，用臭氧水等使非晶质硅膜305表面稍微氧化。 
此外，在本实施方式中使用了通过旋涂法掺杂镍的方法，也可以采用通过蒸镀法、溅射法等在非晶质硅膜305上形成包括催化剂元素的薄膜(在本实施方式的情况下是镍膜)的方案。 
其后，如图4的(C)所示，在非活性氛围下，例如在氮氛围中进行加热处理，使其结晶化。优选加热处理用550～620℃进行1小时～4小时的退火处理。在本实施方式中，作为一个例子用600℃进行了2小时的加热处理。 
在该加热处理中，在催化剂元素直接接触的区域，对非晶质硅膜305表面所添加的镍扩散到非晶质硅305中，并且产生硅化物，将其作为核心进行非晶质硅膜305的结晶化。其结果是：非晶质硅膜305结晶化，成为结晶质硅区域305a。并且，如图4的(C)所示，以之前结晶化的区域即结晶质硅区域305a为起点在与基板大致平行的方向(用箭头308所示的方向)上进行结晶化，形成在宏观上结晶生长方向一致的结晶质硅区域305b。此时，掩模膜306上存在的镍被掩模膜306阻挡，无法到达下层的非晶质硅膜，仅由导入到掩模膜306的开口部的镍来进行非晶质硅膜305的结晶化。另外，向横向的结晶生长未到达的区域残留为非晶质硅区域305c。此外，在此通过使用炉具的加热处理进行了结晶化，但是也可以用将灯等用作热源的RTA(Rapid Thermal Annealing：快速热退火)装置来进行结晶化。 
下面，除去掩模膜(氧化硅膜)306后，如图4的(D)所示，对整个基板301照射激光309。即，对直接添加催化剂元素而结晶化的结晶质硅区域305a、在横向上生长的结晶质硅区域305b以及横向的结晶生长无法到达的非晶质硅区域305c同样地照射激光309。由此，在导入催化剂元素而有选择地结晶化的结晶质硅区域305a、305b中，通过激光309照射下的熔融固化过程而减少结晶缺陷，将 其一部分作为生长核进行再结晶化，由此分别成为更高质量的结晶质硅区域305x、305y。特别是在横向上进行结晶生长的结晶质硅区域305y进一步高质量化，成为具有更高结晶性的结晶质硅膜。另外，在非晶质硅区域305c中，在激光309照射下的熔融固化过程中结晶化，形成结晶质硅区域305z。 
作为激光，可以适用XeCl准分子激光(波长308nm)、KrF准分子激光(波长248nm)。此时的激光的光束尺寸在基板301的表面成为长条形状，在相对于长条方向垂直的方向上进行顺序扫描，由此进行基板整个面的再结晶化。此时，使得光束的一部分重叠地进行扫描，由此在结晶质硅区域305a、305b、非晶质区域305c的任意一点，进行多次激光照射，以提高均一性。在本实施方式中，光束尺寸在基板301的表面成为300mm×0.4mm的长条形状，在相对于长条方向垂直的方向上以0.02mm的步幅进行顺序扫描。即，在硅膜的任意一点，进行共计20次的激光照射。除了上述脉冲振荡型或者连续发光型的KrF准分子激光、XeCl准分子激光以外，可以将YAG激光或者YVO4激光等用作此时可以使用的激光。 
其后，除去结晶质硅区域305x、305y、305z的不需要的区域，进行元件间分离。此时，如图4的(E)所示，使用用催化剂元素在横向上进行结晶生长的结晶质硅区域305y来形成后来成为构成驱动电路部的n沟道型TFT的活性区域(源极/漏极区域、沟道区域)的岛状半导体层310n以及成为p沟道型TFT的活性区域(源极/漏极区域、沟道区域)的岛状半导体层310p。另外，使用将非晶质区域用激光结晶化的结晶质硅区域305z，来形成后来成为光传感器TFD的活性区域(n+/p+区域、本征区域)的岛状半导体层310d。对于像素电极驱动用n沟道型TFT的活性区域(源极/漏极区域、沟道区域)和与其连接的构成辅助电容的下部电极的岛状半导体层310g，形成后来成为TFT的活性区域的区域，使其包括结晶质硅区域305y，形成成为辅助电容的下部电极的区域，使其包括结晶质硅区域305z，即，在半导体层310g中，部分地存在2种不同的结晶质区域305y、305z。 
在此，也可以对所有这些半导体层或者一部分半导体层，以控 制阈值电压为目的，用1×1016～51×1017/cm3程度的浓度来掺杂硼(B)作为赋予p型的杂质元素。硼(B)的添加也可以用离子掺杂法来实施，也可以在形成非晶质硅膜时同时地进行掺杂。 
下面，如图5的(F)所示，进行栅极绝缘膜311的形成以及n型杂质(磷)313的注入。首先，形成厚度是20～150nm、在此是100nm的氧化硅膜作为栅极绝缘膜311，使其覆盖成为上述活性区域的半导体层310n、310p、310g、310d。当形成氧化硅膜时，在此将TEOS(Tetra Ethoxy Ortho Silicate：正硅酸乙酯)作为原料，与氧一起用基板温度是150～600℃，优选是300～450℃，通过RF等离子CVD法进行分解、沉积。或者也可以将TEOS作为原料，与臭氧氛围一起，通过减压CVD法或者常压CVD法，基板温度是350～600℃，优选是400～550℃，进行形成。另外，成膜后，为了提高栅极绝缘膜自身的整体特性和结晶质硅膜/栅极绝缘膜的界面特性，也可以在非活性氛围下用500～600℃进行1～4小时的退火。另外，在栅极绝缘膜311中，也可以将其它包括硅的绝缘膜以单层或者层叠结构来使用。 
接着，将光致抗蚀剂造成的抗蚀剂掩模312n、312p、312g、312d设置在各自的岛状半导体层310n、310p、310g、310d上。在此，在后来成为n沟道型TFT的活性区域的半导体层310n中，在后来成为沟道区域的中央部设置抗蚀剂掩模312n，露出两端。另外，在后来成为像素TFT的活性区域和辅助电容的下部电极的半导体层310g中，在后来成为像素TFT的活性区域的部分设置抗蚀剂掩模312g，露出后来成为辅助电容的下部电极的部分。在后来成为p沟道型TFT的活性区域的半导体层310p以及成为TFD的活性区域的半导体层310d中，用抗蚀剂掩模312p、312d来覆盖整个半导体层。 
在这种状态下，通过离子掺杂法，将抗蚀剂掩模312n、312p、312g、312d作为掩模，对岛状半导体层310n和310g注入低浓度杂质(磷)313。将磷化氢(PH3)用作掺杂气体，加速电压采用60～90kV，例如70kV，掺杂量采用5×1012～5×1014cm-2，例如5×1013cm-2。根据该工序，在岛状半导体层310n、310g中，对未被抗蚀剂掩模312n、312g覆盖的区域注入低浓度磷313，分别成为低 浓度的n型杂质区域314n、314g。对被抗蚀剂掩模312n、312掩蔽的区域不注入磷313。另外，在岛状半导体层310p和310d中，整个半导体层被抗蚀剂掩模312p、312d分别掩蔽，磷313完全未被注入。 
下面，如图5的(G)所示，通过溅射法沉积高熔点金属来形成导电膜，将其图案化，形成栅极电极315n、315p、315g以及辅助电容的上部电极315s。在此，后来的像素TFT的栅极电极315g以降低像素TFT的截止动作时的漏电流为目的，分割为2个而构成，采用2个TFT串联连接的、所谓的双栅极结构。像素TFT的栅极结构也可以是进一步增加栅极电极315g的个数(TFT的串联连接数)的三栅极、四栅极结构。 
作为高熔点金属，也可以是从包括钽(Ta)或者钨(W)、钼(Mo)、钛(Ti)的群中所选的元素、以上述元素为主要成分的合金、或者将上述元素组合后的合金(代表性的是Mo-W合金、Mo-Ta合金)。另外，也可以将硅化钨、硅化钛、硅化钼用作替代材料。在本实施方式中，形成钨(W)膜(厚度：300～600nm，例如450nm)作为导电膜。此时，为了实现低电阻化，也可以降低在导电膜中含有的杂质浓度，例如使氧浓度为30ppm以下，由此可以实现20μΩcm以下的比电阻值。 
下面，设置光致抗蚀剂造成的掺杂掩模316，使其大一圈地覆盖后来的光传感器TFD的半导体层310d，通过离子掺杂法，将栅极电极315n、315p、315g以及辅助电容的上部电极315s作为掩模对各自的TFT的活性区域注入第2低浓度杂质(磷)317。将磷化氢(PH3)用作掺杂气体，加速电压采用60～90kV，例如70kV，掺杂量采用1×1012～1×1014cm-2，例如2×1013cm-2。通过该工序，在岛状半导体层310n、310p、310g中，对未被栅极电极315n、315p、315g以及辅助电容的上部电极315s覆盖的区域，注入第2低浓度磷317，分别成为第2低浓度n型杂质区域318n、318p、318g。对被栅极电极315n、315p、315g、辅助电容的上部电极315s以及抗蚀剂掩模316掩蔽的区域，不注入杂质317。该状态相当于图5的(G)。 
除去抗蚀剂掩模316后，接着，如图5的(H)所示，设置光致抗蚀剂造成的掺杂掩模319g，使其大一圈地覆盖后来的像素TFT的 栅极电极315g，在后来的p沟道型TFT中，设置光致抗蚀剂造成的掺杂掩模319p，使其更大一圈地覆盖栅极电极315p且使半导体层310p的外缘部露出。另外，在后来的光传感器TFD中，设置光致抗蚀剂造成的掺杂掩模319d，使得半导体层310d的一部分露出。其后，通过离子掺杂法，将后来的n沟道型TFT的栅极电极315n和辅助电容的上部电极315s以及抗蚀剂掩模319p、319g、319d作为掩模，对各个半导体层高浓度地注入杂质(磷)320。将磷化氢(PH3)用作掺杂气体，加速电压采用60～90kV，例如70kV，掺杂量采用1×1015～1×1016cm-2，例如5×1015cm-2。 
通过该工序，在n沟道型TFT的半导体层310n中，对从栅极电极315n露出的区域高浓度地注入杂质(磷)320，相对于栅极电极315n自我调整地形成后来的n沟道型TFT的源极/漏极区域321n。并且，在半导体层310n中，在被栅极电极315n覆盖的、未掺杂高浓度磷320的区域中的在前面工序中低浓度地注入了磷的区域成为与栅极电极315n重叠的LDD、所谓GOLD(Gate Overlapped Lightly Doped Drain：栅极重叠轻掺杂漏极)区域322n，也未注入低浓度磷的栅极电极315n下的区域成为沟道区域328n。通过采用这种结构，可以缓和沟道区域与源极/漏极区域的接合部的电场集中，极大地提高热载流子耐受性，可以较大地提高驱动电路的n沟道型TFT的可靠性。 
在像素TFT方面，是在半导体层310g中，对从抗蚀剂掩模319g露出的区域高浓度地注入杂质(磷)320，形成后来的像素TFT(n沟道型)的源极/漏极区域321g。并且，被抗蚀剂掩模319g覆盖的、未掺杂高浓度磷320的区域中的在前面工序中低浓度地注入了磷的区域成为LDD区域323g，也未注入低浓度磷的栅极电极315g下的区域成为沟道区域328g。在像素TFT中，采用这样在栅极电极的外侧偏置的LDD结构，可以较大地降低TFT截止动作时的漏电流。 
在p沟道型TFT的半导体层310p中，对从抗蚀剂掩模319p露出的区域高浓度地注入杂质(磷)320，形成高浓度n型区域321p。被抗蚀剂掩模319覆盖的、注入了低浓度磷317的区域323p原样保持。另外，在光传感器TFD的半导体层310d中，也对从抗蚀剂掩模319d 露出的区域高浓度地注入杂质(磷)320，形成高浓度n型区域321d。此时的区域321n、321p、321g以及321d的n型杂质元素(磷)320的膜中浓度成为1×1019～1×1021/cm3。另外，n沟道型TFT的GOLD区域322n的n型杂质元素(磷)313的膜中浓度成为5×1017～1×1019/cm3，像素TFT的LDD区域323g的n型杂质元素(磷)317的膜中浓度成为1×1017～5×1018/cm3。当是这种范围时，可以有效地发挥GOLD区域或者LDD区域的功能。 
下面，除去抗蚀剂掩模319p、319g、319d后，如图6的(I)所示，另外重新设置光致抗蚀剂造成的掺杂掩模324n、324g、324d，使其整个面地覆盖n沟道型TFT的半导体层310n以及构成像素TFT及其辅助电容的半导体层310g，且使其覆盖TFD的半导体层310d的一部分。在这种状态下，通过离子掺杂法，将抗蚀剂掩模324n、324g、324d以及p沟道型TFT的栅极电极315p作为掩模，对p沟道型TFT的半导体层310p和TFD的半导体层310d注入赋予p型的杂质(硼)325。将乙硼烷(B2H6)用作掺杂气体，加速电压采用40kV～90kV，例如75kV，掺杂量采用1×1015～1×1016cm-2，例如3×1015cm-2。 
通过该工序，在p沟道型TFT的半导体层310p中，除了栅极电极315p下部以外，高浓度地注入硼325。根据该工序，在区域323p中，使在前面工序中低浓度地注入的n型杂质磷317翻转，成为p型，相对于栅极电极315p自我调整地形成后来的TFT的源极/漏极区域326p。另外，在区域321p中，在前面工序中注入的高浓度磷320的基础上，注入高浓度的硼325，发挥吸气区域327p的功能。在栅极电极315p下面的区域中，未注入高浓度的硼，成为沟道区域328p。 
另外，在光传感器TFD的半导体层310d中，对从抗蚀剂掩模324d露出的区域高浓度地注入硼325，形成后来的TFD的p型区域326d。被抗蚀剂掩模324d和前面工序中的抗蚀剂掩模319d一起掩蔽、高浓度磷、硼均未注入的区域成为后来的TFD的本征区域328d。此时的区域326p、326d、327p的p型杂质元素(硼)325的膜中浓度成为1.5×1019～3×1021/cm3。在上述工序中，n沟道型TFT的半导体层310n和成为像素TFT及其辅助电容的下部电极的半导体层310g被掩模膜324n、324g覆盖整个面，因此，未掺杂硼325。 
接着，除去抗蚀剂掩模324n、324g、324d后，将其在非活性氛围下，例如在氮氛围中进行加热处理。在本实施方式中，使用了将基板逐一地移动到高温氛围中吹高温氮气，由此进行快速升降温的方式的RTA处理。作为处理条件，用超过200℃/分钟的升降温速度来进行升降温，例如用650℃进行10分钟的加热处理。也可以将其它方式用作此时的加热处理，条件由实施者适当设定即可。当然，也可以使用一般的扩散炉(熔炉)、灯加热方式的RTA。根据该热处理工序，如图6的(J)所示，在后来的n沟道型TFT的半导体层310n、像素开关用薄膜晶体管310g中，对源极/漏极区域321n、321g所掺杂的磷提高了在该区域中的镍的固溶度，使在沟道区域328n、328g、GOLD区域322n、LDD区域323g中存在的镍从沟道区域向GOLD区域或者LDD区域以及源极/漏极区域在用箭头329示出的方向上移动。另外，在后来的p沟道型TFT的半导体层310p中，在源极/漏极区域的外侧所形成的吸气区域327p中高浓度地掺杂的磷和硼以及掺杂硼时产生的结晶缺陷等使在沟道区域328p、源极/漏极区域326p中存在的镍从沟道区域向源极/漏极区域以及吸气区域，同样地在用箭头329示出的方向上移动。根据该加热处理工序，在n沟道型TFT和像素TFT的源极/漏极区域321n、321g、p沟道型TFT以及TFD的吸气区域327p中，镍移动过来，因此，这些区域的镍浓度成为1×1018/cm3以上。 
另外，通过该加热处理工序，也可以同时地进行对n沟道型TFT和像素TFT的源极/漏极区域321n、321g、GOLD区域322n、LDD区域323g、辅助电容下部电极区域322g以及TFD的n型区域321d所掺杂的n型杂质(磷)以及对p沟道型TFT的源极/漏极区域326p和TFD的p型区域326d所掺杂的p型杂质(硼)的活性化。其结果是：n沟道型TFT、像素TFT的源极/漏极区域以及TFD的n型区域的方块电阻值成为0.5～1kΩ/□程度，GOLD区域和辅助电容下部电极区域的方块电阻值成为20～60kΩ/□程度，LDD区域的方块电阻值成为40～100kΩ/□。另外，p沟道型TFT的源极/漏极区域以及TFD的p型区域的方块电阻值成为0.7～1.2kΩ/□程度。在吸气区域中，所掺杂的n型杂质元素磷与p型杂质元素硼使载流子(电子和空穴)相 互抵消，当其方块电阻值是数十kΩ/□时，成为不能发挥作为源极/漏极区域功能的值，在p沟道型TFT的半导体层中，配置吸气区域，使其不妨碍载流子的移动，在动作上不成为问题。 
接着，如图6的(K)所示，形成层间绝缘膜331。将氮化硅膜、氧化硅膜或者氮氧化硅膜用400～1500nm(代表性的为600～1000nm)的厚度形成。在本实施方式中，形成厚度是200nm的氮化硅膜330和厚度是700nm的氧化硅膜331，采用2层结构。将等离子CVD法用作成膜方法，氮化硅膜是将SiH4和NH3作为原料气体，氧化硅膜是将TEOS和O2作为原料，连续形成的。当然，层间绝缘膜没有限定于此，也可以将其它包括硅的绝缘膜作为单层或者层叠结构，也可以在上层设置丙烯酸等的有机绝缘膜。 
并且，用300～500℃的温度进行30分钟～4小时程度的热处理，进行将半导体层氢化的工序。该工序是如下工序：向活性区域/栅极绝缘膜的界面供给氢原子，将使TFT特性恶化的不成对结合键(悬空键)进行终端化而非活性化。在本实施方式中，在包含约3％氢的氮氛围下进行400℃、1小时的热处理。当层间绝缘膜(特别是氮化硅膜330)所包含的氢的量充分的情况下，即使用氮氛围进行热处理也可以获得效果。也可以进行等离子氢化(使用被等离子励起的氢)作为氢化的其它方案。 
下面，在层间绝缘膜中形成接触孔，通过金属材料，例如氮化钛和铝的二层膜来形成TFT的电极、配线332n、332p、332g以及332d。氮化钛膜被设为以防止铝扩散到半导体层为目的的阻挡膜。并且，最后进行350℃、1小时的退火，完成图6的(K)示出的驱动器用n沟道型薄膜晶体管333、p沟道型薄膜晶体管334、像素开关用薄膜晶体管335和连接到其的辅助电容336，以及光传感器用薄膜二极管337。在像素TFT中，将ITO等透明导电膜连接到电极、配线332g的单方来形成像素电极。并且根据需要，在栅极电极315n和315p上也设置接触孔，通过配线332将需要的电极之间连接起来。另外，出于保护TFT的目的，也可以在各个TFT上设置包括氮化硅膜等的保护膜。 
根据上面的实施方式制造的各个TFT的电场效应迁移率在n沟 道型TFT中是250～300cm2/Vs，在p沟道型TFT中是120～150cm2/Vs，较高，阈值电压在N型TFT中是1V左右，在P型TFT中是-1.5V左右，显示非常好的特性。另外，在用由通过本实施方式制造的n沟道型TFT和p沟道型TFT互补地构成的CMOS结构电路来形成逆变器链、环形振荡器等电路的情况下，示出了与以往的相比，可靠性高的、稳定的电路特性。并且，TFD的暗电流值与用以往方法与TFT在同一基板上同时形成的情况相比，降低到1/5以下，作为光传感器元件的明暗比提高到5倍以上。这样，对于各个元件分开制造半导体层，可以实现各个器件的特性的最适化。 
(第4实施方式) 
说明本发明的第4实施方式的半导体装置的制造方法。在此，用与第3实施方式不同的方法，在玻璃基板上同时制造成为显示用像素TFT的活性区域及其辅助电容的下部电极的半导体层、构成驱动用CMOS结构TFT电路的n沟道型TFT的半导体层和p沟道型TFT的半导体层以及光传感器TFD的半导体层。 
图7的(A)～(E)是用于说明本实施方式的TFT和TFD的制造方法的截面工序图，按照从图7的(A)到(E)的顺序来顺序进行工序。 
首先，在图7的(A)中，在玻璃基板401的形成TFT和TFD的表面，形成在后来的TFD中用于遮蔽来自基板背面的光的遮光层402。 
下面，如图7的(B)所示，在玻璃基板401和遮光层402上，用与第3实施方式相同的方法，形成氮化硅膜作为下层的第1基底膜403，在其上层叠形成氧化硅膜作为第2基底膜404。然后，通过等离子CVD法等形成厚度是50nm左右的本征(I型)非晶质硅膜405。下面，形成氧化硅膜或者氮化硅膜，通过图案化，形成具有开口部的掩模膜406。在该掩模膜406的开口部，露出非晶质硅膜405。 
接着，用与第3实施方式类似的方法，对非晶质硅膜405和掩模膜406的表面添加催化剂元素407。将镍用作催化剂元素407，形成催化剂元素含有层。此时，催化剂元素407在掩模膜406的开口部有选择地接触非晶质硅膜405，形成催化剂元素添加区域。该状态相 当于图7的(B)的状态。 
接着，如图7的(C)所示，在非活性氛围下，例如在氮氛围中进行加热处理，进行非晶质硅膜405的结晶化。在该加热处理中，在掩模膜406的开口部，将对非晶质硅膜405表面添加的镍作为催化剂，非晶质硅膜405结晶化，成为结晶质硅膜405a。在掩模膜406上存在的镍被掩模膜406阻挡，无法到达下层的非晶质硅膜，残留为非晶质硅区域405c。这样，在开口区域仅通过导入的镍来进行非晶质硅膜405的结晶化。 
下面，除去掩模膜(氧化硅膜)406后，如图7的(D)所示，通过与第3实施方式相同的方法，对整个基板照射激光409。即，对添加催化剂元素而结晶化的区域405a、因为掩模膜而以非晶质状态残留的区域405c同样地照射激光409。由此，导入催化剂元素而有选择地结晶化的结晶质硅区域405a通过激光409照射下的熔融固化过程减少结晶缺陷，将其一部分作为生长核进行再结晶化，由此成为更高质量的结晶质硅区域405x。另外，在非晶质硅区域405c中，在激光409照射下的熔融固化过程中结晶化，形成结晶质硅区域405z。 
其后，如图7的(E)所示，除去结晶质硅区域405x、405z的不需要的区域，进行元件间分离。此时，使用用催化剂元素进行结晶生长的结晶质硅区域405x来形成后来成为构成驱动电路部的n沟道型TFT的活性区域(源极/漏极区域、沟道区域)的岛状半导体层410n以及成为p沟道型TFT的活性区域(源极/漏极区域、沟道区域)的岛状半导体层410p。另外，用通过激光使非晶质区域结晶化的结晶质硅区域405z来形成后来成为光传感器TFD的活性区域(n+/p+区域、本征区域)的岛状半导体层410d。对于像素电极驱动用n沟道型TFT的活性区域(源极/漏极区域、沟道区域)和与其连接的构成辅助电容的下部电极的岛状半导体层410g，形成后来应成为TFT的活性区域的区域，使其包括结晶质硅区域405x，形成应成为辅助电容的下部电极的区域，使其包括结晶质硅区域405z，即，在半导体层410g中，部分地存在2种不同的结晶质区域。 
之后，用与第3实施方式相同的方法，将岛状半导体层410n作 为n沟道型TFT的活性区域，将岛状半导体层410p作为p沟道型TFT的活性区域，将岛状半导体层410g中的利用催化剂元素而结晶化的区域405x作为像素TFT的活性区域，将半导体层410g中的通过照射激光而结晶化的区域405y作为辅助电容的下部电极，将岛状半导体层410d作为TFD的活性区域来完成各个TFT和TFD。 
(第5实施方式) 
说明本发明的第5实施方式的半导体装置的制造方法。在此，用不同于第3和第4实施方式的方法在玻璃基板上同时制造成为显示用像素TFT的活性区域及其辅助电容的下部电极的半导体层、构成驱动用CMOS结构TFT电路的n沟道型TFT的半导体层和p沟道型TFT的半导体层以及光传感器TFD的半导体层。 
图8的(A)～(E)是用于说明本实施方式的TFT和TFD的制造方法的工序截面图，按照从图8的(A)到(E)的顺序来顺序进行工序。 
首先，在图8的(A)中，在玻璃基板501的形成TFT和TFD的表面，形成在后来的TFD中用于遮蔽来自基板背面的光的遮光层502。 
下面，如图8的(B)所示，在玻璃基板501和遮光层502上，用与第3实施方式相同的方法，形成氮化硅膜作为下层的第1基底膜503，在其上层叠形成氧化硅膜作为第2基底膜504。下面，通过等离子CVD法等形成厚度是50nm左右的本征(I型)非晶质硅膜505。 
接着，如图8的(B)所示，形成氧化硅膜或者氮化硅膜，将其图案化而使一部分开口，由此形成掩模膜506。在掩模膜506的开口部露出非晶质硅膜505。 
接着，用与第3实施方式相同的方法，对非晶质硅膜505和掩模膜506的表面添加催化剂元素507。将镍用作催化剂元素507，形成催化剂元素含有层。此时，催化剂元素507在掩模膜506的开口部有选择地接触非晶质硅膜505，形成催化剂元素添加区域。该状态相当于图8的(B)的状态。 
接着，如图8的(C)所示，在非活性氛围下，例如在氮氛围中进行加热处理，使非晶质硅膜505结晶化。在该加热处理中，在 掩模膜506开口的区域，将对非晶质硅膜表面添加的镍作为催化剂，非晶质硅膜505结晶化，成为结晶质硅膜505a。并且，以之前结晶化的区域即结晶质硅区域505a为起点在与基板大致平行的方向(用箭头508示出的方向)上进行结晶化，形成在宏观上结晶生长方向一致的结晶质硅区域505b。此时，在掩模膜506上存在的镍被掩模膜506阻挡，无法到达下层的非晶质硅膜，在开口区域仅通过导入的镍来进行非晶质硅膜505的结晶化。另外，向横向的结晶生长未到达的区域残留为非晶质硅区域505c。 
除去掩模膜(氧化硅膜)506后，如图8的(D)所示，通过与第3实施方式相同的方法，对整个基板照射激光509。即，对直接添加催化剂元素而结晶化的区域505a、将其作为种子在横向上进行结晶生长的结晶质硅区域505b以及通过掩模膜以非晶质状态残留的区域505c同样地照射激光509。由此，导入催化剂元素而有选择地结晶化的结晶质硅区域505a、505b通过激光509照射下的熔融固化过程减少结晶缺陷，将其一部分作为生长核进行再结晶化，由此成为更高质量的结晶质硅区域505x、505y。另外，在非晶质硅区域505c中，在激光509照射下的熔融固化过程中结晶化，形成结晶质硅区域505z。 
其后，如图8的(E)所示，除去结晶质硅区域505x、505y、505z的不需要的区域，进行元件间分离。此时，使用用催化剂元素在横向上进行结晶生长的高质量的结晶质硅区域505y来形成后来成为构成驱动电路部的n沟道型TFT的活性区域(源极/漏极区域、沟道区域)的岛状半导体层510n以及成为p沟道型TFT的活性区域(源极/漏极区域、沟道区域)的岛状半导体层510p。另外，用通过激光使非晶质区域结晶化的结晶质硅区域505z来形成后来成为光传感器TFD的活性区域(n+/p+区域、本征区域)的岛状半导体层510d以及构成像素电极驱动用n沟道型TFT的活性区域(源极/漏极区域、沟道区域)和与其连接的辅助电容的下部电极的岛状半导体层510g的整体。 
之后，用与第3实施方式相同的方法将岛状半导体层510n作为n沟道型TFT的活性区域，将岛状半导体层510p作为p沟道型TFT的活 性区域，将岛状半导体层510g作为像素TFT的活性区域和辅助电容的下部电极，将岛状半导体层510d作为TFD的活性区域来完成各个TFT和TFD。 
在本实施方式中，与上述实施方式不同，使用了如下半导体层：其不用催化剂元素，而对非晶质硅膜直接照射激光，由此使像素TFT的活性区域结晶化。由此，在构成驱动电路的CMOS结构的TFT中，可以实现高电场效应迁移率造成的高驱动能力，在像素TFT中，可以减少截止动作时的漏电流。另外，在TFD中暗电流下降，作为光传感器可以得到高明暗比。其结果是：用使同一非晶质半导体膜结晶化而形成的半导体层，可以同时实现对各个TFT和TFD所要求的最适合的元件特性。 
另外，如上所述，本实施方式优选应用于有机EL显示装置。例如，在用上述方法设有薄膜晶体管和薄膜二极管的基板上，将透明电极层、发光层以及上部电极层按照该顺序形成，由此可以制造底部发光型有机EL显示装置。或者，也可以将透明电极形成为上部电极层来制造顶部发光型有机EL显示装置。在这种情况下，基板不必是透光性的。 
(第6实施方式) 
说明本发明的第6实施方式的半导体装置。本实施方式的半导体装置是具备传感器功能的显示装置。这些显示装置用上述任一实施方式，用形成有TFT和TFD的基板来构成。 
本实施方式的具备传感器功能的显示装置例如是附带触摸传感器的液晶显示装置，具有显示区域和位于显示区域周围的边框区域。显示区域具有多个显示部(像素)和多个光传感器部。各显示部包括像素电极和像素开关用TFT，各光传感器部包括TFD。在边框区域设有用于驱动各显示部的显示用驱动电路，在驱动电路中利用了驱动电路用TFT。像素开关用TFT和驱动电路用TFT以及光传感器部的TFD由用第1～第5实施方式所说明的方法在同一基板上形成。此外，在本发明的显示装置中，用于显示装置的TFT中的至少像素开关用TFT通过上述方法与光传感器部的TFD在同一基板上形成即可，例如驱动电路也可以在其它基板上另外设置。 
在本实施方式中，光传感器部与对应的显示部(例如原色像素)相邻而配置。可以对1个显示部配置1个光传感器部，也可以配置多个光传感器部。或者，也可以对多个显示部组各配置1个光传感器部。例如，可以对包括3原色(RGB)像素的彩色显示像素设置1个光传感器部。这样，显示部的个数所对应的光传感器的个数(密度)可以根据分辨率进行适当选择。 
当在光传感器部的观察者侧设置滤色片时，构成光传感器部的TFD的灵敏度有可能降低，因此，优选在光传感器部的观察者侧，不设置滤色片。 
此外，本实施方式的显示装置的结构没有限定于上述内容。例如，也可以构成如下显示装置：将光传感器用TFD配置在边框区域，附加了根据外光的照度来控制显示亮度的环境传感器。另外，在光传感器部的观察者侧配置滤色片，由光传感器部接收通过滤色片的光，由此可以使光传感器部发挥彩色图像传感器的功能。 
下面，参照附图以具备触摸面板传感器的触摸面板液晶显示装置为例，来说明本实施方式的显示装置的结构。 
图9是示出配置在显示区域的光传感器部的结构的一个例子的电路图。光传感器部具有光传感器用薄膜二极管601、信号存储用电容602、用于取出存储于电容602的信号的薄膜晶体管603。当RST信号进入，RST电位写入到节点604后，因为光所造成的漏电，节点604的电位降低时，薄膜晶体管603的栅极电位变动，TFT栅极开闭。由此，可以取出信号VDD。 
图10是示出有源矩阵方式的触摸面板液晶显示装置的一个例子的示意性截面图。在该例中，对各像素分别配置1个光传感器部。 
图示的液晶显示装置具备液晶模块702和配置在液晶模块702的背面侧的背光源701。在此虽未图示，液晶模块702例如由具有透光性的背面基板、与背面基板相对地配置的前面基板以及在这些基板之间所设置的液晶层构成。液晶模块702具有多个显示部(原色像素)，各显示部具有像素电极(未图示)和连接到像素电极的像素开关用薄膜晶体管705。另外，与各显示部相邻而配置包括薄膜二极管706的光传感器部。虽未图示，在各显示部的观察者侧配置 有滤色片，在光传感器部的观察者侧未设置滤色片。在薄膜二极管706和背光源701之间配置遮光层707，来自背光源701的光被遮光层707遮蔽，无法进入薄膜二极管706，仅外光704射入薄膜二极管706。用薄膜二极管706感应该外光704的入射，实现光感应方式的触摸面板。此外，遮光层707配置为至少背光源701的光不进入薄膜二极管706中的本征区域即可。 
图11是示出有源矩阵方式的触摸面板液晶显示装置的背面基板的一个例子的示意性平面图。本实施方式的液晶显示装置由多个像素(R、G、B像素)构成，但是在此为了简化，仅示出2个像素。 
背面基板1000具备：多个显示部(像素)，其分别具有像素电极22和像素开关用薄膜晶体管24；以及光传感器部，其与各显示部相邻而配置，包括光传感器光敏二极管26、信号存储用电容28以及光传感器用跟随器(follower)薄膜晶体管29。 
薄膜晶体管24具有例如与用第3实施方式所说明的TFT相同的结构、即具有2个栅极电极和LDD区域的双栅极LDD结构。薄膜晶体管24的源极区域连接到像素用源极总线34，漏极区域连接到像素电极22。薄膜晶体管24根据来自像素用栅极总线32的信号来导通、截止。由此，通过像素电极22和在与背面基板1000相对而配置的前面基板中形成的相对电极，对液晶层施加电压，通过改变液晶层的取向状态来进行显示。 
另一方面，光传感器光敏二极管26具有例如与用第3实施方式所说明的TFD相同的结构，具备p+型区域26p、n+型区域26n以及位于这些区域26p、26n之间的本征区域26i。信号存储用电容28将栅极电极层和Si层作为电极，用栅极绝缘膜来形成电容。光传感器光敏二极管26的p+型区域26p连接到光传感器用RST信号线36，n+型区域26n连接到信号存储用电容28的下部电极(Si层)，经过该电容28连接到光传感器用RWS信号线38。并且，n+型区域26n连接到光传感器用跟随器薄膜晶体管29的栅极电极层。光传感器用跟随器薄膜晶体管29的源极和漏极区域分别连接到光传感器用VDD信号线40、光传感器用COL信号线42。 
这样，光传感器光敏二极管26、信号存储用电容28以及光传感 器用跟随器薄膜晶体管29分别与图10示出的驱动电路的薄膜二极管701、电容702以及薄膜晶体管703对应，构成光传感器的驱动电路。下面说明通过该驱动电路感应光时的动作。 
(1)首先，通过RWS信号线38，对信号存储用电容28写入RWS信号。由此，在光传感器光敏二极管26的n+型区域26n侧产生正电场，光传感器光敏二极管26成为逆偏压状态。(2)在存在于基板表面中的光照射区域的光传感器光敏二极管26中，产生光致漏电，电荷向RST信号线36侧跑掉。(3)由此，n+型区域26n侧的电位降低，根据该电位变化，对光传感器用跟随器薄膜晶体管29施加的栅极电压发生变化。(4)对光传感器用跟随器薄膜晶体管29的源极侧通过VDD信号线40施加VDD信号。当如上所述栅极电压变动时，向连接到漏极侧的COL信号线42流入的电流值发生变化，因此，可以从COL信号线42取出该电信号。(5)从COL信号线42将RST信号写入光传感器光敏二极管26，重置信号存储用电容28的电位。一边扫描一边重复上述(1)～(5)的动作，由此光感应成为可能。 
本实施方式的触摸面板液晶显示装置的背面基板的结构没有限定于图11示出的结构。例如，也可以在各像素开关用TFT中设置辅助电容(Cs)。另外，在图示的例子中，与RGB像素分别相邻地设有光传感器部，但是如上所述，也可以对包括RGB像素的3个的像素组(彩色显示像素)配置1个光传感器部。 
在此，再次参照图10。在上述的例子中，从图10示出的截面图可知，将薄膜二极管706配置在显示区域来用作触摸传感器，也可以将薄膜二极管706形成在显示区域以外，用作环境传感器，其用于根据外光704的照度来控制背光源701的亮度。 
图12是示例了附带环境光传感器的液晶显示装置的立体图。液晶显示装置2000具备：LCD基板50，其具有显示区域52、栅极驱动器56、源极驱动器58以及光传感器部54；以及背光源60，其配置在LCD基板50的背面侧。也可以将LCD基板50中的位于显示区域52的周围而设有驱动器56、58、光传感器部54的区域称为“边框区域”。 
背光源60的亮度由背光源控制电路(未图示)来控制。另外，虽未图示，在显示区域52和驱动器56、58中利用了TFT，在光传感 器部54中利用了TFD。光传感器部54生成基于外光照度的照度信号，利用使用了柔性基板的连接将其输入背光源控制电路。在背光源控制电路中，根据该照度信号来生成背光源控制信号，输出到背光源60。 
此外，当适用本发明时，也可以构成附带环境光传感器的有机EL显示装置。这种有机EL显示装置与图12示出的液晶显示装置相同地，可以具有在同一基板上配置显示部和光传感器部的结构，但是无需在基板的背面侧设置背光源60。在这种情况下，将光传感器部54通过设置在基板50中的配线连接到源极驱动器58，将来自光传感器部54的照度信号输入到源极驱动器58。源极驱动器58根据照度信号来改变显示区域52的亮度。 
上面，对本发明的具体实施方式进行了说明，但是本发明没有限定于上述实施方式，可以进行基于本发明的技术思想的各种变形。也可以用本发明的TFT在玻璃基板上同时构成用于进行模拟驱动的电路、用于进行数字驱动的电路。例如，在进行模拟驱动的电路的情况下，具有源极侧驱动电路、像素部以及栅极侧驱动电路，在源极侧驱动电路中，设有移位寄存器、缓冲器以及采样电路(传输门)，另外，在栅极侧驱动电路中，设有移位寄存器、电平变换器以及缓冲器。另外，如果需要，也可以在采样电路和移位寄存器之间设置电平变换电路。另外，如果根据本发明的制造工序，也可以形成存储器、微型处理器。 
根据本发明，可以得到一种半导体装置，其具备在同一基板上所形成的TFT和TFD，该TFT和TFD均具有最适合于各自的半导体元件的半导体膜，具有良好特性。由此，可以将使同一非晶质半导体膜结晶化而形成的半导体层作为各自的活性区域，用同一制造工序来制作TFT和TFD，所述TFT作为用于驱动电路的TFT和用于切换像素电极的TFT，具有高电场效应迁移率和导通/截止比，所述TFD在用作光传感器的情况下暗电流值低，对光的SN比(明暗电流值比)高。特别是在这些半导体层中，对于较大地左右TFT的电场效应迁移率的沟道区域以及较大地影响TFD的光灵敏度的本征区域，分别进行最适化，由此可以得到最适合于各自的半导体元件的元件特 性。并且，用简便的制造方法可以实现上述高性能半导体元件，可以实现产品的紧凑化、高性能化以及低成本化。 
工业上的可利用性
本发明的应用范围极广，可以应用于具备TFT和TFD的半导体装置或者具有这种半导体装置的所有领域的电子设备。例如，实施本发明而形成的CMOS电路、像素部可以用于有源矩阵型液晶显示装置、有机EL显示装置。这种显示装置可以用于例如便携电话、便携游戏机的显示屏、数码相机的取景器等。因此，可以将本发明应用于组装了液晶显示装置、有机EL显示装置的所有电子设备。 
本发明可以特别应用于有源矩阵型液晶显示装置、有机EL显示装置、图像传感器、光传感器等、将它们进行组合的电子设备。特别在利用了TFD的附带光传感器功能的显示装置、具备其的电子设备中应用本发明时是有利的。另外，也可以应用于具备利用了TFD的光传感器以及利用了TFT的驱动电路的图像传感器。 
附图标记说明
101、201：基板；102、202：遮光层；103、203、104、204：基底膜；105、205：非晶质半导体膜；106、206：掩模膜；107、207：催化剂元素；105a、205a、205b：结晶质硅区域(利用催化剂结晶化区域)；105b、205d、205e：结晶质硅区域(高结晶质区域)；105c、205f：结晶质硅区域(低结晶质区域)；109t、210t：薄膜晶体管的半导体层；109d、210d：薄膜二极管的半导体层；110：栅极绝缘膜；111：栅极电极；114：源极、漏极区域115：n型区域；116：沟道区域；119：p型区域124：电极、配线120：本征区域；123：层间绝缘膜125：电极、配线；126：薄膜晶体管；127：薄膜二极管。 

Claims (25)

1.一种半导体装置，其具备薄膜晶体管和薄膜二极管，上述薄膜晶体管具有：半导体层，其包括沟道区域、源极区域以及漏极区域；栅极电极，其控制上述沟道区域的导电性；以及栅极绝缘膜，其设置在上述半导体层和上述栅极电极之间，上述薄膜二极管具有至少包括n型区域和p型区域的半导体层，
上述薄膜晶体管的半导体层和上述薄膜二极管的半导体层是通过使同一非晶质半导体膜结晶化而形成的结晶质半导体层，
上述薄膜晶体管的半导体层包括具有促进上述非晶质半导体膜的结晶化的功能的催化剂元素，
上述薄膜二极管的半导体层不包括上述催化剂元素，
上述半导体膜是硅膜。
2.根据权利要求1所述的半导体装置，
上述薄膜二极管的半导体层主要包括成为结晶的(100)面或/和(111)面的面方向。
3.根据权利要求1所述的半导体装置，
上述薄膜二极管包括上述薄膜二极管的半导体层中的位于上述n型区域和上述p型区域之间的本征区域，上述本征区域主要包括成为结晶的(100)面或/和(111)面的面方向。
4.根据权利要求1～3中的任一项所述的半导体装置，
上述薄膜晶体管的半导体层中的至少上述沟道区域主要包括结晶的<111>晶带面所取向的面方向。
5.根据权利要求4所述的半导体装置，
上述薄膜晶体管的半导体层中的至少上述沟道区域主要包括成为结晶的(110)面或/和(211)面的面方向。
6.根据权利要求1～3中的任一项所述的半导体装置，
上述薄膜晶体管的半导体层中的至少上述沟道区域包括柱状结晶的集合，各个柱状结晶的生长方向与薄膜晶体管中的载流子的移动方向是平行的。
7.根据权利要求1～3中的任一项所述的半导体装置，
在上述薄膜晶体管的半导体层中，上述催化剂元素不析出而以固熔的状态被包含。
8.根据权利要求1～3中的任一项所述的半导体装置，
上述薄膜晶体管的半导体层的上述源极区域或者上述漏极区域的上述催化剂元素的浓度高于上述沟道区域的上述催化剂元素的浓度。
9.根据权利要求1～3中的任一项所述的半导体装置，
上述薄膜晶体管具有在上述薄膜晶体管的半导体层中的上述沟道区域、源极区域以及漏极区域以外的区域所形成的吸气区域，上述吸气区域的上述催化剂元素的浓度高于上述沟道区域、上述源极区域以及漏极区域的上述催化剂元素的浓度。
10.根据权利要求1～3中的任一项所述的半导体装置，
上述薄膜晶体管是包括n沟道型薄膜晶体管和p沟道型薄膜晶体管的多个薄膜晶体管。
11.根据权利要求1～3中的任一项所述的半导体装置，
上述催化剂元素是镍。
12.一种半导体装置的制造方法，其包含如下工序：
(a)准备在表面形成有非晶质半导体膜的基板；
(b)仅对上述非晶质半导体膜的一部分，有选择地添加促进结晶化的催化剂元素；
(c)对有选择地添加了上述催化剂元素的非晶质半导体膜进行加热处理，使上述非晶质半导体膜的一部分结晶化来形成利用催化剂结晶化区域，使其它部分以非晶质区域原样保持；
(d)得到包括高结晶质区域和低结晶质区域的结晶质半导体膜，所述高结晶质区域是通过对上述利用催化剂结晶化区域和上述非晶质区域照射激光，使上述利用催化剂结晶化区域进一步结晶化，或者再结晶化而形成的，所述低结晶质区域是通过使上述非晶质区域结晶化而形成的。
(e)图案化上述结晶质半导体膜，来形成后来成为薄膜晶体管的活性区域的第1岛状半导体层和后来成为薄膜二极管的活性区域的第2岛状半导体层，上述第1岛状半导体层包括上述高结晶质区域，上述第2岛状半导体层包括上述低结晶质区域，
上述半导体膜是硅膜。
13.根据权利要求12所述的半导体装置的制造方法，
在上述工序(c)中，使上述非晶质半导体膜中的添加了上述催化剂元素的部分结晶化来形成上述利用催化剂结晶化区域。
14.根据权利要求12所述的半导体装置的制造方法，
上述工序(c)包括如下工序：
(c1)使上述非晶质半导体膜中的添加了上述催化剂元素的部分结晶化来形成第1利用催化剂结晶化区域；以及
(c2)从上述第1利用催化剂结晶化区域向其周围部横向地进行结晶成长来形成第2利用催化剂结晶化区域，
上述工序(d)包括如下工序：使上述第1利用催化剂结晶化区域进一步结晶化或者再结晶化来形成第1高结晶质区域，并且使上述第2利用催化剂结晶化区域结晶化或者再结晶化来形成第2高结晶质区域，
在上述工序(e)中，上述第1岛状半导体层包括上述第2高结晶质区域。
15.根据权利要求12～14中的任一项所述的半导体装置的制造方法，
上述工序(e)包括如下工序：用上述结晶质半导体膜的上述高结晶质区域来形成上述第1岛状半导体层中的后来成为薄膜晶体管的沟道区域的区域。
16.根据权利要求12～14中的任一项所述的半导体装置的制造方法，
上述工序(e)包括如下工序：用上述结晶质半导体膜的上述低结晶质区域来形成上述第2岛状半导体层中的后来成为薄膜二极管的本征区域的区域。
17.根据权利要求12～14中的任一项所述的半导体装置的制造方法，
上述工序(e)是如下工序：用上述结晶质半导体膜的上述高结晶质区域来形成整个上述第1岛状半导体层。
18.根据权利要求12～14中的任一项所述的半导体装置的制造方法，
上述工序(e)是如下工序：用上述结晶质半导体膜的上述低结晶质区域来形成整个上述第2岛状半导体层。
19.根据权利要求14所述的半导体装置的制造方法，
上述工序(e)是如下工序：用上述结晶质半导体膜的上述第1高结晶质区域来形成上述第1岛状半导体层中的后来成为薄膜晶体管的源极区域或/和漏极区域的区域的至少一部分，用上述第2高结晶质区域来形成上述第1岛状半导体层中的后来成为薄膜晶体管的沟道区域的区域。
20.根据权利要求12～14中的任一项所述的半导体装置的制造方法，
上述工序(e)还包括如下工序：用上述结晶质半导体膜的上述低结晶质区域来形成后来成为电容的单方电极的半导体层。
21.根据权利要求12～14中的任一项所述的半导体装置的制造方法，
上述工序(e)还包括如下工序：用上述结晶质半导体膜的上述低结晶质区域来形成后来成为其它薄膜晶体管的活性区域的岛状半导体层。
22.根据权利要求12～14中的任一项所述的半导体装置的制造方法，
上述工序(b)包括如下工序：
在上述非晶质半导体膜上，形成具有开口部的掩模；以及
通过上述开口部，对上述非晶质半导体膜的被选择了的区域添加上述催化剂元素。
23.根据权利要求12～14中的任一项所述的半导体装置的制造方法，
上述工序(d)包括如下工序：以能不完全重置照射激光前的上述利用催化剂结晶化区域的结晶状态且使上述非晶质区域结晶化的照射能量密度来照射激光。
24.根据权利要求12～14中的任一项所述的半导体装置的制造方法，
上述基板具有透光性，
在上述工序(a)之前还包括如下工序：
在成为形成第2岛状半导体层的区域的下部的部分形成用于遮蔽来自上述基板的背面的光的遮光层，上述第2岛状半导体层在上述基板中后来成为薄膜二极管的活性区域。
25.根据权利要求12～14中的任一项所述的半导体装置的制造方法，
其包含如下工序：
(f)至少在上述第1岛状半导体层上形成栅极绝缘膜；
(g)在上述第1岛状半导体层上的上述栅极绝缘膜上形成栅极电极；
(h)对上述第1岛状半导体层中的成为后来的源极区域和漏极区域的区域，掺杂杂质元素；
(i)对上述第2岛状半导体层中的成为后来的n型区域的区域，掺杂n型杂质元素；以及
(j)对上述第2岛状半导体层中的成为后来的p型区域的区域，掺杂p型杂质元素。
CN200980119066.XA 2008-05-29 2009-05-26 半导体装置及其制造方法 Expired - Fee Related CN102047426B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008-141536 2008-05-29
JP2008141536 2008-05-29
PCT/JP2009/002308 WO2009144915A1 (ja) 2008-05-29 2009-05-26 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN102047426A CN102047426A (zh) 2011-05-04
CN102047426B true CN102047426B (zh) 2013-02-06

Family

ID=41376805

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980119066.XA Expired - Fee Related CN102047426B (zh) 2008-05-29 2009-05-26 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US20110073918A1 (zh)
EP (1) EP2290693A4 (zh)
JP (1) JP5096572B2 (zh)
CN (1) CN102047426B (zh)
WO (1) WO2009144915A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101050467B1 (ko) * 2010-04-14 2011-07-20 삼성모바일디스플레이주식회사 다결정 실리콘층, 그 제조방법, 상기 다결정 실리층을 이용한 박막 트랜지스터 및 상기 박막 트랜지스터를 구비한 유기발광표시장치
JP5512800B2 (ja) * 2010-04-16 2014-06-04 シャープ株式会社 半導体装置
US20130207190A1 (en) * 2010-11-04 2013-08-15 Sharp Kabushiki Kaisha Semiconductor device, and method for producing same
KR20120129592A (ko) * 2011-05-20 2012-11-28 삼성디스플레이 주식회사 평판 표시 장치용 백플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법
JP2013125826A (ja) 2011-12-14 2013-06-24 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
CN104867964B (zh) * 2015-05-18 2019-02-22 京东方科技集团股份有限公司 阵列基板、其制造方法以及有机发光二极管显示装置
CN105552134A (zh) * 2016-01-20 2016-05-04 中国科学院物理研究所 场效应二极管
CN105679769A (zh) * 2016-01-27 2016-06-15 深圳市华星光电技术有限公司 一种tft基板、显示装置以及制造方法
WO2018151085A1 (ja) * 2017-02-20 2018-08-23 シャープ株式会社 アクティブマトリクス基板および液晶表示装置
CN108288621B (zh) * 2018-03-09 2021-01-26 京东方科技集团股份有限公司 阵列基板的制造方法、阵列基板及显示面板
CN111830743B (zh) * 2020-07-10 2023-03-31 Tcl华星光电技术有限公司 一种阵列基板及其制备方法
CN112542386B (zh) * 2020-11-03 2022-07-08 北海惠科光电技术有限公司 显示面板和薄膜晶体管的制造方法及其制造设备
CN113113354B (zh) * 2021-03-18 2022-04-08 武汉华星光电技术有限公司 光学器件及其制备方法、显示面板
CN114203735A (zh) * 2021-12-06 2022-03-18 深圳市华星光电半导体显示技术有限公司 驱动基板及其制作方法、显示面板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1177420A (zh) * 1995-03-03 1998-03-25 惠特克公司 卡连接器组件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3347803B2 (ja) * 1993-03-22 2002-11-20 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
JP3402380B2 (ja) 1993-03-22 2003-05-06 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
JP3329512B2 (ja) 1993-03-22 2002-09-30 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
JP3347804B2 (ja) * 1993-03-22 2002-11-20 株式会社半導体エネルギー研究所 半導体回路の作製方法
US5488000A (en) * 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
JP3675886B2 (ja) * 1995-03-17 2005-07-27 株式会社半導体エネルギー研究所 薄膜半導体デバイスの作製方法
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
US6218219B1 (en) * 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
TW504846B (en) * 2000-06-28 2002-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4413569B2 (ja) * 2003-09-25 2010-02-10 株式会社 日立ディスプレイズ 表示パネルの製造方法及び表示パネル
JP2005235870A (ja) * 2004-02-17 2005-09-02 Sharp Corp 結晶性半導体膜の作製方法、結晶性半導体膜、半導体装置の製造方法、半導体装置、結晶性薄膜ダイオードの製造方法、結晶性薄膜ダイオード、結晶性薄膜トランジスタの製造方法、結晶性薄膜トランジスタおよびディスプレイ装置
US8575614B2 (en) * 2007-04-25 2013-11-05 Sharp Kabushiki Kaisha Display device
JP2009010125A (ja) * 2007-06-27 2009-01-15 Sharp Corp 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1177420A (zh) * 1995-03-03 1998-03-25 惠特克公司 卡连接器组件

Also Published As

Publication number Publication date
US20110073918A1 (en) 2011-03-31
EP2290693A1 (en) 2011-03-02
CN102047426A (zh) 2011-05-04
EP2290693A4 (en) 2013-02-27
JP5096572B2 (ja) 2012-12-12
WO2009144915A1 (ja) 2009-12-03
JPWO2009144915A1 (ja) 2011-10-06

Similar Documents

Publication Publication Date Title
CN102047426B (zh) 半导体装置及其制造方法
CN101663758B (zh) 半导体装置及其制造方法
CN102197485B (zh) 半导体装置及其制造方法以及显示装置
CN1917220B (zh) 制造半导体器件的方法
KR100583346B1 (ko) 반도체 장치 및 그 제조 방법
US7476937B2 (en) Semiconductor device and method of fabricating the same
KR100515279B1 (ko) 반도체 장치 및 그 제조방법
WO2010058532A1 (ja) 半導体装置およびその製造方法、ならびに半導体装置を用いた表示装置
WO2010084725A1 (ja) 半導体装置およびその製造方法ならびに表示装置
JP2008041865A (ja) 表示装置及びその製造方法
KR100631349B1 (ko) 반도체막과 그의 제조방법, 반도체장치 및 그의 제조방법
JP2009010125A (ja) 半導体装置およびその製造方法
US20030094613A1 (en) Crystalline silicon thin film transistor panel for OELD and method of fabricating the same
JP2008300630A (ja) 半導体装置およびその製造方法
US20030085401A1 (en) Crystalline silicon thin film transistor panel for oeld and method of fabricating the same
KR20100070676A (ko) 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
JP4236716B2 (ja) 半導体装置
JP4115153B2 (ja) 半導体装置の製造方法
US6818922B2 (en) Thin film transistor array and driving circuit structure
US8754416B2 (en) Method for fabrication of active-matrix display panels
JP4437404B2 (ja) 半導体装置とその製造方法
US20060270097A1 (en) Organic light emitting display and method of fabricating the same
JP2010177362A (ja) 半導体装置およびその製造方法ならびに表示装置
JP4115441B2 (ja) 半導体装置およびその製造方法
JP4115406B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130206

Termination date: 20210526