WO2016199399A1 - 配線回路基板、半導体装置、配線回路基板の製造方法および半導体装置の製造方法 - Google Patents

配線回路基板、半導体装置、配線回路基板の製造方法および半導体装置の製造方法 Download PDF

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Definitions

  • the present invention relates to a wiring circuit board (interposer) and a semiconductor device, and more particularly to a wiring circuit board interposed between a package substrate and a semiconductor element, and a semiconductor device including a wiring circuit board for connecting the semiconductor elements. is there.
  • a package substrate is used to connect a fine-pitch semiconductor element to an external substrate such as a daughter board.
  • Ceramic or resin is used as the material of the package substrate.
  • the ceramic package substrate uses fired metallization, the resistance value becomes high. Furthermore, ceramic has a high dielectric constant, and it is difficult to mount high-frequency, high-performance semiconductor elements. On the other hand, since the resin package substrate uses copper wiring by plating, the wiring resistance can be lowered, the dielectric constant of the resin is low, and it is relatively easy to mount high-frequency, high-performance semiconductor elements. is there.
  • TSV Through-Silicon Via
  • TGV Through-Glass Via
  • a through electrode formed by this technique is expected to have excellent electrical characteristics such as shortening the wiring length by connecting the front and back surfaces at the shortest distance and increasing the signal transmission speed.
  • the linear expansion coefficient is equal to or close to that of a semiconductor element, a change in the substrate dimensions during heating is reduced, and there is a possibility of realizing higher-density mounting and higher-density wiring.
  • multi-pin parallel connection is possible, it is not necessary to increase the speed of the LSI itself, and excellent electrical characteristics can be obtained, so that low power consumption is expected.
  • glass interposers using glass as a substrate material.
  • One of the major interests in glass interposers is the realization of lower costs.
  • the silicon interposer can only be manufactured in wafer size, whereas the glass interposer is considered to be capable of mass processing with large panels, and so far it has been a major issue for high-end interposers. This is because there is a possibility of solving the cost problem.
  • a method for forming a through hole in a glass substrate examples include a drill or blast method, an etching method using a reactive gas or hydrofluoric acid, and a laser processing method.
  • the glass substrate is an amorphous material and has properties such as low elasticity and easy cracking against material tensile stress, the physical processing such as drilling or blasting may cause microcracks or glass. There is a problem that the substrate itself is broken.
  • a processing method using a UV laser, a CO 2 laser, and a short pulse laser is a method capable of processing a through hole having a small diameter and a high processing speed.
  • the processing speed and the roundness of the hole are in a trade-off relationship.
  • the glass material melts and scatters on the glass substrate surface due to the heat of the laser, and dross in the shape of a bank around the through-hole. Will occur and the smoothness of the glass substrate surface will be reduced. Due to the unevenness of the glass substrate, it is difficult to form fine wiring on the surface of the glass substrate, or stress is concentrated on the wiring at the unevenness portion, resulting in disconnection. Further, after the conductive material is formed on the glass surface by plate plating, the formed conductive layer is thick, so that it can be removed by a CMP (Chemical Mechanical Polishing) method.
  • CMP Chemical Mechanical Polishing
  • the amorphous weak portion of the glass surface is polished by the CMP polishing liquid, and fine irregularities are generated on the glass surface, thereby reducing the smoothness of the glass surface. Also in this case, it is difficult to form fine wiring on the surface of the glass substrate due to the unevenness of the glass substrate, or stress is concentrated on the wiring at the unevenness portion, resulting in disconnection.
  • the height of the dross 21 and the nodule 22 from the glass surface at this time is about 10 ⁇ m.
  • an acidic polish having the solubility of the conductive layer of CMP is used. The liquid is used to polish amorphous weak portions and metal component portions on the glass surface, and fine dents 24 are formed on the glass surface.
  • the depth of the recess 24 from the glass surface is 3 ⁇ m or less.
  • the conductive layer on the glass surface is removed by the CMP method, the conductive layer or the filling resin 14 formed in the through-hole 13 by the physical polishing component made of the filler in addition to the chemical polishing component in the polishing liquid is polished deeper than the glass surface. It will be removed and dishing 23 will occur.
  • the depth of the dishing 23 from the glass surface is about 10 ⁇ m, and even if a conductive layer is formed thereon, the dishing 23 of about 5 ⁇ m remains.
  • the present invention is intended to solve such problems, and in a glass base material in which through holes are formed, the glass base material surface has smoothness by smoothing the glass base material surface. It is an object of the present invention to provide a wired circuit board, a semiconductor device, a method for manufacturing a wired circuit board, and a method for manufacturing a semiconductor device, which can have reliability.
  • One embodiment of the present invention for solving the above problems is a glass substrate having a through hole, an insulating resin layer laminated on the glass substrate and having a conductive via formed thereon, and laminated on the insulating resin layer.
  • a wiring group a first inorganic adhesion layer laminated on the inner diameter surface in the through hole, a through electrode comprising a first conductive layer laminated on the first inorganic adhesion layer, and upper and lower ends of the through electrode
  • the second conductive layer formed on the through electrode and the glass substrate the surface roughness Ra (arithmetic mean roughness) of the glass substrate is 100 nm or less, and the second conductive layer
  • the inside of the first conductive layer may be filled with a hole filling resin, and the upper and lower ends of the through electrode may be covered with the second conductive layer.
  • the inside of the first inorganic adhesion layer may be filled with the first conductive layer.
  • a second inorganic adhesion layer may be formed on the glass substrate and the through electrode, and the second conductive layer may be formed on the second inorganic adhesion layer to form a wiring group.
  • the wiring group may be covered with an insulating resin layer having a higher coefficient of thermal expansion than the material of the second conductive layer.
  • the first or second inorganic adhesion layer may be any one of tin oxide, indium oxide, zinc oxide, nickel, nickel phosphorus, chromium, chromium oxide, aluminum nitride, copper nitride, aluminum oxide, tantalum, titanium, and copper. It may be a single layer or a laminated film including the above.
  • the conductive material forming the first or second conductive layer and the through electrode is copper, silver, gold, nickel, platinum, palladium, ruthenium, tin, tin silver, tin silver copper, tin copper, tin bismuth, Any of tin lead may be included.
  • the filling resin is a powder containing any one of silicon oxide, copper, silver, gold, nickel, platinum, palladium, ruthenium, tin, tin silver, tin silver copper, tin copper, tin bismuth, and tin lead.
  • Epoxy / phenolic resin, polyimide resin, cycloolefin, and PBO resin may be a mixture with any resin material.
  • the material of the insulating resin layer may include any of epoxy / phenolic resin, polyimide resin, cycloolefin, PBO resin, and silicon oxide.
  • another aspect of the present invention is a semiconductor device including the above-described wired circuit board and a semiconductor element stacked on the above-described wired circuit board.
  • a through-hole forming step for forming a through-hole in a glass substrate, and a first inorganic adhesion layer made of an inorganic material on both surfaces of the glass substrate and an inner diameter surface of the through-hole are provided.
  • the second inorganic adhesion layer is formed on the glass substrate and the through electrode, the second conductive layer is formed on the second inorganic adhesion layer to cover the upper and lower ends of the through electrode, and the first wiring group And forming an insulating resin layer so as to cover the first wiring group A resin layer step; a via hole forming step of forming a via hole on the wiring of the first wiring group in the insulating resin layer; and a second wiring group and a conductive via made of a conductive material on the insul
  • a through-hole forming step for forming a through-hole in a glass substrate, and a first inorganic adhesion layer made of an inorganic material on both surfaces of the glass substrate and an inner diameter surface of the through-hole are provided.
  • a forming step an unnecessary layer removing step of removing the first inorganic adhesion layer and the first conductive layer laminated on the glass substrate surface, leaving the through electrode, and a step of polishing only the surface of the glass substrate;
  • a second inorganic adhesion layer is formed on the glass substrate and the through electrode, a second conductive layer is formed on the second inorganic adhesion layer, covering the upper and lower ends of the through electrode, and the first wiring group
  • Via hole forming step for forming a via hole on the wiring of the first wiring group in the insulating resin layer, and a wiring group for forming the second wiring group and the
  • a method for manufacturing a semiconductor device including:
  • the present invention by smoothing the glass substrate surface, fine wiring can be formed on the glass surface, and sufficient reliability can be avoided by avoiding local stress concentration on the fine wiring.
  • FIG. 1 is a sectional view showing a printed circuit board according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention.
  • FIG. 3A is a cross-sectional view illustrating a method for manufacturing a printed circuit board according to an embodiment of the present invention.
  • FIG. 3B is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the embodiment of the present invention.
  • FIG. 3C is a cross-sectional view illustrating a method for manufacturing a printed circuit board according to an embodiment of the present invention.
  • FIG. 3D is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the embodiment of the present invention.
  • FIG. 3E is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the embodiment of the present invention.
  • FIG. 3F is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the embodiment of the present invention.
  • FIG. 3G is a cross-sectional view illustrating a method for manufacturing a printed circuit board according to an embodiment of the present invention.
  • FIG. 3H is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the embodiment of the present invention.
  • FIG. 4A is a cross-sectional view illustrating a method for manufacturing a printed circuit board according to an embodiment of the present invention.
  • FIG. 4B is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the embodiment of the present invention.
  • FIG. 4C is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the embodiment of the present invention.
  • FIG. 4D is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the embodiment of the present invention.
  • FIG. 4E is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the embodiment of the present invention.
  • FIG. 4F is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the embodiment of the present invention.
  • FIG. 4G is a cross-sectional view illustrating a method for manufacturing a printed circuit board according to an embodiment of the present invention.
  • FIG. 4H is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the embodiment of the present invention.
  • FIG. 5A is a cross-sectional view illustrating a method for manufacturing a printed circuit board according to a comparative example.
  • FIG. 5B is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the comparative example.
  • FIG. 5C is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the comparative example.
  • FIG. 5D is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the comparative example.
  • FIG. 5E is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the comparative example.
  • FIG. 5F is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the comparative example.
  • FIG. 5A is a cross-sectional view illustrating a method for manufacturing a printed circuit board according to a comparative example.
  • FIG. 5B is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the comparative example.
  • FIG. 5G is a cross-sectional view illustrating the method for manufacturing the printed circuit board according to the comparative example.
  • FIG. 6 is a cross-sectional view of a printed circuit board according to the prior art.
  • FIG. 7 is a cross-sectional view of a printed circuit board according to the prior art.
  • FIG. 1 is a cross-sectional view of a printed circuit board 100 according to an embodiment of the present invention.
  • the printed circuit board (glass interposer) 100 includes a glass substrate 1, a through electrode 3, a first inorganic adhesion layer 4, a second conductive layer 5, a land 6, The insulating resin layer 7, the wiring group 8, the conductive via 9, and the hole filling resin 14 are provided.
  • the printed circuit board 100 includes a glass substrate 1 having a through-hole 13, an insulating resin layer 7 laminated on the glass substrate 1 and formed with conductive vias 9, and an insulating resin layer 7. And the first inorganic adhesion layer 4 laminated on the inner diameter surface in the through hole 13, and the first conductive layer 2 laminated on the first inorganic adhesion layer 4.
  • the through electrode 3 includes a second conductive layer 5 that is electrically connected to the upper and lower ends of the through electrode 3 and formed on the through electrode 3 and the glass substrate 1.
  • the surface roughness Ra of the glass substrate 1 is 100 nm or less, and the dent amount on the through electrode 3 of the second conductive layer 5 is 5 ⁇ m or less.
  • the inside of the first conductive layer 2 may be filled with the hole filling resin 14, and the upper and lower ends of the through electrode 3 may be covered with the second conductive layer 5.
  • first inorganic adhesion layer 4 may be filled with the first conductive layer 2.
  • a second inorganic adhesion layer may be formed on the glass substrate 1 and the through electrode 3, and the second conductive layer 5 may be formed on the second inorganic adhesion layer to form a wiring group.
  • the wiring group 8 may be covered with an insulating resin layer 7 having a higher coefficient of thermal expansion than the material of the second conductive layer 5.
  • the first inorganic adhesion layer 4 or the second inorganic adhesion layer is made of tin oxide, indium oxide, zinc oxide, nickel, nickel phosphorus, chromium, chromium oxide, aluminum nitride, copper nitride, aluminum oxide, tantalum, It may be a single layer or a laminated film containing either titanium or copper.
  • the conductive material forming the first or second conductive layers 2 and 5 and the through electrode 3 is copper, silver, gold, nickel, platinum, palladium, ruthenium, tin, tin silver, tin silver copper, tin copper. Any of tin bismuth and tin lead may be included.
  • the filling resin 14 contains any one of silicon oxide, copper, silver, gold, nickel, platinum, palladium, ruthenium, tin, tin silver, tin silver copper, tin copper, tin bismuth and tin lead. And a mixture of any one of epoxy / phenolic resin, polyimide resin, cycloolefin, and PBO resin.
  • the material of the insulating resin layer 7 may include any of epoxy / phenolic resin, polyimide resin, cycloolefin, PBO resin, and silicon oxide.
  • the arrangement of the lands 6 on the upper and lower surfaces of the through electrode 3 formed by the first conductive layer 2 and the conductive vias 9 to be laminated is not particularly limited, but the inside of the through hole 13 is formed in the through electrode 3 or the filling resin 14. Thus, a stacked via structure in which the conductive electrode 3 and the conductive via 9 are formed in an overlapping manner is also possible.
  • the glass substrate 1 is a glass substrate (glass substrate) mainly composed of SiO 2 and has a through hole 13.
  • the thermal expansion coefficient of the glass substrate 1 is preferably 3 ppm / ° C. to 4 ppm / ° C. for low expansion glass and 8 ppm / ° C. to 9 ppm / ° C. for soda glass.
  • the manufacturing method and addition of metal components such as Na Therefore, it is possible to control at 3 ppm / ° C. to 9 ppm / ° C.
  • Ra of the glass substrate 1 before forming the through-hole 13 is 100 nm or less.
  • the above-mentioned coefficient of thermal expansion is a value measured by TMA (thermomechanical analysis) according to JIS: R3102 and JIS: K7197.
  • Ra (arithmetic mean roughness) of the above-mentioned glass substrate 1 is a value measured with a stylus type film thickness meter.
  • a method of forming the through hole 13 in the glass substrate for example, a picosecond laser, a femtosecond laser, an excimer laser, electric discharge machining, photosensitive glass, blasting, or the like is used in addition to a CO 2 laser and a UV laser. It can be selected based on the thickness of the glass substrate 1 and the diameter of the through hole 13. Moreover, what is necessary is just to select the method of processing from the single side
  • the material of the first inorganic adhesion layer 4 tin oxide, indium oxide, zinc oxide, nickel (thermal expansion coefficient: 15 ppm / ° C.), which is a material having high adhesion between the glass substrate 1 and the conductive material. ), Nickel phosphorus, chromium (thermal expansion coefficient: 8 ppm / ° C.), chromium oxide, aluminum nitride, copper nitride, aluminum oxide, tantalum (thermal expansion coefficient: 6 ppm / ° C.), titanium (thermal expansion coefficient: 9 ppm / ° C.) ) And copper (coefficient of thermal expansion: 16 ppm / ° C.) can be used.
  • the first inorganic adhesion layer 4 may be formed by using the above-mentioned material alone or two or more composite materials as a single layer, such as an ITO film (thermal expansion coefficient: 9 ppm / ° C.). Is possible.
  • the first inorganic adhesion layer 4 can use two or more types of composite materials such as chromium / copper and titanium / copper in a laminated film of two or more layers.
  • the first inorganic adhesion layer 4 has a higher coefficient of thermal expansion than the glass substrate 1, so that the through electrode 3, the first conductive layer 2, and the glass substrate 1 have a difference in linear expansion coefficient. It is possible to reduce the stress applied between the layers.
  • the film thickness of the first inorganic adhesion layer 4 is not particularly limited, but if it is within the range of 0.1 ⁇ m or more and 1 ⁇ m or less, the effect of reducing the difference between the adhesion with the glass substrate 1 and the thermal expansion coefficient. It is possible to obtain Moreover, although the formation method of the 1st inorganic contact
  • the through electrode 3 is made of a conductive material and is formed in the through hole 13.
  • the through electrode 3 may be formed by filling the inside of the first conductive layer 2 with the hole filling resin 14 or by filling the inside of the first inorganic adhesion layer 4 with the first conductive layer 2.
  • the conductive material forming the through electrode 3 include copper, silver, gold, nickel, platinum, palladium, ruthenium, tin, tin silver, tin silver copper, tin copper, tin bismuth, and tin lead.
  • a single metal, or a laminate or compound of any single metal can be used, and a material having high adhesion to the first inorganic adhesion layer 4 and high electrical connection stability may be selected.
  • the first conductive layer 2 of the through electrode 3 it may be formed in a conformal plating shape or a filled plating shape using an electroless plating method or an electrolytic plating method.
  • the inside of the first conductive layer 2 has a conductive hole-filling resin 14 that is a mixture of at least one metal powder and a resin material among the materials described above. It is also possible to fill and form with. As the density of semiconductor devices is increased, the diameter ⁇ of the wiring and the through electrode 3 is reduced, and there is a region where the through electrode 3 has a high aspect ratio and a filled plating form is impossible.
  • the through electrode 3 may be formed in a conformal plating form in a high aspect ratio region. Further, the through electrode 3 may be formed in a filled plating form such as a low aspect ratio region or a shape in which the upper and lower openings of the through hole 13 are wide.
  • a through-hole-like hole remains in the center of the through-hole 13, and the central through-hole-like hole is filled with a filling resin 14 by a screen printing method or a dispenser. Just do it.
  • the thermal expansion coefficient of the hole filling resin 14 is desirably low, and is 150 ppm / ° C. or less, preferably 100 ppm / ° C. or less in a region of 260 ° C. or less.
  • the surface of the glass substrate 1 can be exposed by polishing and removing the first conductive layer 2 on the surface of the glass substrate 1 and the hole filling resin 14 existing on the glass surface.
  • the CMP polishing solution a chemical solution having the polishing properties of the first conductive layer 2 and the hole-filling resin 14 but having a low selective polishing property with a glass surface polishing property of several tens of nm or less may be used.
  • a polishing liquid having selective polishing properties for example, a chemical liquid made of alumina, silicon oxide, cerium oxide as a polishing liquid for the first conductive layer 2, an organic acid, hydrogen peroxide, an added organic alkali, an alkali, or the like as an additive component; What is necessary is just to mix and use the chemical
  • the second CMP polishing liquid in order to smooth the glass surface recess 24 generated by the first CMP and the dross 21 and nodule 22 made of glass melted and adhered by laser processing, a glass substrate and A chemical solution made of cerium oxide having high smoothness of unevenness by a chemical reaction was used, the smoothness of the glass surface was 100 nm or less, and the dishing amount (dent amount) was 5 ⁇ m or less.
  • a chemical solution having a composition in which the polishing property of the conductive layer and the hole filling resin 14 is suppressed by a chemical solution made of colloidal silica or alumina can be used as the second CMP polishing solution.
  • Ra arithmetic mean roughness
  • surface roughness were measured using a stylus thickness meter or an optical microscope capable of measuring the depth of focus.
  • the core substrate 10 having the through electrodes 3 that are electrically connected to the front and back surfaces of the glass substrate 1 by connecting with the hole filling resin 14 can be formed.
  • the wiring circuit board 100 can be formed by laminating the wiring group 8 and the insulating resin layer 7 on both surfaces of the core substrate 10.
  • the first conductive layer 2 is polished and removed to the surface of the glass substrate 1 by the first CMP in order to form fine wiring.
  • the surface of the glass substrate 1 may be smoothed by the second CMP to reduce the dishing 23 of the through electrode 3.
  • the wiring group 8 may be formed by laminating the second inorganic adhesion layer and the second conductive layer 5 on the glass substrate 1.
  • the second conductive layer 5 is formed of a conductive material, and is disposed on both surfaces of the glass substrate 1 via an inorganic adhesion layer.
  • the conductive material forming the second conductive layer 5 include copper, silver, gold, nickel, platinum, palladium, ruthenium, tin, tin silver, tin silver copper, tin copper, tin bismuth, and tin lead. Any single metal, or a laminate or compound of any single metal can be used, and a material having high adhesion to the inorganic adhesion layer 4 and high electrical connection stability may be selected.
  • the conductive material for forming the second conductive layer 5 electroless plating, electrolytic plating, or sputter film formation can be used.
  • a mixture of at least one metal powder and a resin material among the above-described materials is used.
  • Certain conductive pastes can also be used.
  • the method for forming the second conductive layer 5 is not particularly limited.
  • the method for forming the wiring group 8 is not particularly limited, but after the second CMP, the second conductive layer 5 is formed, a pattern in which a portion to be a wiring circuit is covered with a photosensitive resist is formed, and an uncovered portion is formed. It is possible to form the wiring group 8 by etching away. Alternatively, after the second CMP, a second inorganic adhesion layer is formed, a pattern is formed in the photosensitive resist with an opening in a portion that becomes a wiring circuit, the second conductive layer 5 is formed in the opening, and then the photosensitive layer is exposed. It is also possible to form the wiring group 8 by removing the conductive resist and the second inorganic adhesion layer.
  • the land 6 is formed of the second conductive layer 5 and can be formed with the same diameter as the through electrode 3 or on the upper and lower ends or on the wiring routed from the through electrode 3.
  • the insulating resin layer 7 is formed on the wiring group 8 composed of the second conductive layer 5.
  • the circuit board 100 is not limited to the number of layers in FIG. 1, and is formed by laminating the necessary number of layers of the insulating resin layer 7, the conductive via 9, and the wiring group 8. Set it.
  • the method for forming the wiring group 8 is not particularly limited, but a method of forming a pattern by a semi-additive method or a subtractive method by using an electroless plating or a sputtered film as a seed layer and thickening by electrolytic plating. Use it.
  • the material of the insulating resin layer 7 is a combination of at least two materials such as an epoxy / phenolic resin, a polyimide resin, a cycloolefin, a PBO resin, or an inorganic filler such as silicon oxide.
  • Composite materials can be used.
  • the insulating resin layer 7 is made of a material having a coefficient of thermal expansion of 30 ppm / ° C. to 100 ppm / ° C. which is higher than that of the conductive material and has a higher elastic modulus, thereby covering the wiring group 8.
  • the wiring group 8 is formed on the second inorganic adhesion layer.
  • the conductive via 9 is formed in the insulating resin layer 7 and electrically connects the second conductive layer 5 and the wiring group 8.
  • the conductive via 9 is formed by performing a process of filling the via hole formed in the insulating resin layer 7 with a conductive substance such as conformal plating, filled plating, or filling with a conductive paste.
  • the method of forming the via hole 9 in the insulating resin layer 7 may be selected, for example, depending on the material of the insulating resin layer 7. If the material of the insulating resin layer 7 is a thermosetting resin, a CO 2 laser, It can be formed by processing using a UV laser or the like, and after laser processing, desmear processing may be performed to remove smear generated by laser processing. Further, when the material of the insulating resin layer 7 is a photosensitive resist, it may be formed by a photolithography method.
  • the printed circuit board 100 is a circuit board with a through electrode having a multilayer structure.
  • the printed circuit board 100 can reduce the diameter and pitch of the through electrodes 3 and make the wiring on the surface of the glass substrate 1 finer.
  • the integration degree of the penetration electrode 3 is high between the wiring groups 8 formed on both surfaces of the glass substrate 1, and high conduction reliability can be realized.
  • FIG. 2 is a cross-sectional view of a semiconductor device 200 according to an embodiment of the present invention.
  • the semiconductor device 11 can be formed by connecting the semiconductor element 11 to the printed circuit board 100.
  • the semiconductor device 200 includes a printed circuit board 100 and a semiconductor element 11.
  • the printed circuit board 100 is mounted on a printed circuit board (not shown) using solder balls or conductive bumps.
  • the semiconductor element 11 is mounted on one surface (the upper surface in FIG. 2) of the printed circuit board 100 using a solder ball or a conductive bump (not shown).
  • the shape of the semiconductor element 11 shown in FIG. 2 and the connection method between the semiconductor element 11 and the printed circuit board 100 are merely examples, and are not particularly limited.
  • a multi-pin connection point can be formed between the semiconductor element 11 and the printed circuit board 100 to be connected, and the semiconductor device 200 can be reduced in size.
  • membrane of the wiring group 8 which consists of the 2nd conductive layer 5 are improved by improving the smoothness of the glass base material 1 surface of the wiring circuit board 100, and reducing the level
  • FIGS. 3A to 3H are cross-sectional views illustrating a method for manufacturing a printed circuit board according to the first embodiment
  • FIGS. 4A to 4H are cross-sectional views illustrating a method for manufacturing the printed circuit board according to the second embodiment. .
  • the method for manufacturing a printed circuit board according to the first embodiment includes a through-hole forming step (FIG. 3A) for forming the through-hole 13 in the glass substrate 1, both surfaces of the glass substrate 1, and the inner diameter surface of the through-hole.
  • An inorganic adhesion layer forming step (FIG. 3B) for forming a first inorganic adhesion layer 4 made of an inorganic material on the surface, and forming a first conductive layer 2 made of a conductive material on the first inorganic adhesion layer 4.
  • a through electrode forming step FIG.
  • a wiring group / conductive via forming step for forming the conductive via 9 and a step of forming a predetermined number of insulating resin layers 7 and wiring groups 8 (FIG. 3H) are included.
  • the manufacturing method of the printed circuit board which concerns on 2nd Embodiment is the through-hole formation process (FIG. 4A) which forms the through-hole 13 in the glass base material 1, both the surfaces of the glass base material 1, and the through-hole 13
  • forming a through electrode 3 by filling the inside of the through hole 13 with a conductive material (FIG.
  • Embodiments of the present invention will be described including a method for manufacturing a printed circuit board and a method for manufacturing a semiconductor device.
  • Example 1 Hereinafter, Example 1 will be described with reference to FIGS. 1, 2, and 3A to 3H.
  • the glass substrate low expansion glass (Ra: 100 nm, CTE: 4 ppm / ° C.) having a thickness of 0.3 mm and a size of 200 mm ⁇ 200 mm was used.
  • a fourth long wavelength UV-YAG laser was used to form the through holes 13 in the glass substrate 1.
  • the inner diameter of the through-hole 13 was formed with Top 60 ⁇ m ⁇ and Bottom 40 ⁇ m ⁇ . (FIG. 3A)
  • a 0.05 ⁇ m thick Ti film and a 0.2 ⁇ m thick Cu film are laminated on the surface of the glass substrate 1 and the inside of the through-hole 13 by sputtering. Formed. (Fig. 3B)
  • the 1st conductive layer 2 was formed in the surface of the glass base material 1, and the inside of the through-hole 13 with the film thickness of 6 micrometers by the electrolytic copper plating.
  • the inside of the through hole 13 was formed in a conformal copper plating shape.
  • the inside of the through hole of the conformal copper plating in the through hole 13 was filled with a hole filling resin 14 made of a mixed material of silicon oxide and an epoxy organic resin by screen printing. (Fig. 3C)
  • the first conductive layer 2 on the surface of the glass substrate 1 and the hole-filling resin 14 exposed on the surface are first polished using a polishing liquid made of a mixed liquid of silicon oxide, alumina, and hydrogen peroxide.
  • a polishing liquid made of a mixed liquid of silicon oxide, alumina, and hydrogen peroxide.
  • a second inorganic adhesion layer (not shown) and a second conductive layer 5 were formed on both surfaces of the glass substrate 1, and a wiring group 8 was formed as a core substrate 10.
  • a 0.05 ⁇ m-thick Ti film and a 0.2 ⁇ m-thick Cu film are stacked by sputtering as the second inorganic adhesion layer, and the second inorganic adhesion layer is used as a seed layer.
  • the electrolytic copper plating was formed with a thickness of 4 ⁇ m and the LS value of the wiring group 8 was 4 ⁇ m by a semi-additive method. (Fig. 3F)
  • the insulating resin layer 7 was laminated on both surfaces of the core substrate 10, and the conductive via 9 was formed in the insulating resin layer 7.
  • ABF made of epoxy resin was used as the material for the insulating resin layer 7.
  • the conductive via 9 was formed by conformal plating.
  • a UV-YAG laser was used, and the inner diameter was 20 ⁇ m ⁇ (FIGS. 3G and 3H).
  • a necessary number of wiring groups 8, a new insulating resin layer 7 and conductive vias 9 are stacked on the insulating resin layer 7, and a photosensitive solder resist is formed on the outermost insulating resin layer 7. 12 were laminated, and the conductive pad portion was formed by electroless Ni / Pt / Au plating, thereby forming the circuit board 100 (FIG. 3H).
  • the manufacturing method of the printed circuit board 100 of Example 1 includes a through hole forming step, an inorganic adhesion layer forming step, a conductive layer / through electrode forming step, a land forming step, an insulating resin layer step, and a via hole.
  • a method including a forming step and a wiring group / conductive via forming step was used.
  • the through-hole forming step as shown in FIG. 3A, the through-hole 13 was formed on the glass substrate 1 with a UV-YAG laser.
  • the inorganic adhesion layer forming step As shown in FIG. 3B, a sputtered Ti film and a sputtered Cu film are continuously formed on both surfaces of the glass substrate 1 and the inside of the through hole 13, and the first inorganic adhesion layer is formed. Layer 4 was formed.
  • the conductive layer / penetrating electrode forming step as shown in FIG. 3C, electrolysis using a conductive material on the first inorganic adhesion layer 4 with respect to both surfaces of the glass substrate 1 and the inside of the through hole 13.
  • a first conductive layer 2 made of copper plating was formed.
  • the electrolytic copper plating was configured as a conformal plating, and the interior of the conformal plating was cured after filling the hole filling resin 14 by vacuum printing.
  • the first CMP electrolytic copper plating formed on both surfaces of the glass substrate 1 and the hole-filling resin 14 protruding from the through hole 13 are used. Polishing was performed until the first conductive layer 2 on both surfaces of the substrate 1 was removed by CMP using the glass surface of 1 as a stopper layer. Then, as the second CMP, the surface of the glass substrate 1 was smoothed and polished. Next, as an inorganic adhesion layer for imparting electrical continuity between the upper and lower surfaces of the filling resin 14 in the through hole 13, second inorganic adhesion layers (not shown) are formed on both surfaces of the core substrate 10, and the land 6 is formed by a semi-additive method.
  • a photosensitive resist pattern having an opening was formed, and electrolytic copper plating was formed on the surface of the core substrate 10 to a thickness of 4 ⁇ m. Further, as shown in FIG. 3F, the photosensitive resist was peeled off, and the Ti film and the Cu film of the second inorganic adhesion layer other than the land 6 on the surface of the glass substrate 1 were wet-etched.
  • the insulating resin layer process and the via hole forming process as shown in FIG. 3G, the insulating resin layer 7 is laminated on both surfaces of the core substrate 10 and the UV-YAG laser is applied to the insulating resin layer 7 on the through electrode 3. Via holes were formed.
  • the diameter of the via hole was made smaller than the diameter of the through electrode 3. Further, dust in the via hole generated by the UV-YAG laser processing was cleaned by desmearing with an alkaline aqueous processing solution.
  • electroless copper plating was formed as a seed layer on the insulating resin layer 7. Further, on the seed layer, as shown in FIG. 3H, a resist pattern in which the wiring group 8 part and the conductive via part 9 are opened is formed with a negative resist, and the electrolytic copper plating is formed with a thickness of 4 ⁇ m by a semi-additive method. After the formation, the resist and unnecessary seed layer were removed, and the wiring group 8 and the conductive via 9 were formed.
  • a method including a semiconductor element fixing step of fixing the substrate was used.
  • a photosensitive solder resist 12 was laminated on the glass substrate 1, exposed and developed, and a conductive pad portion was formed by electroless Ni / Pt / Au plating.
  • the semiconductor element fixing step the semiconductor element 11 was fixed on the conductive pad by soldering.
  • Example 1 the number of layers of the single-sided wiring group 8 is two, the surface coating layer is the solder resist 12, and the surface treatment of the conductive pad surface is electroless Ni / Pt / Au plating.
  • the configuration of is not particularly limited.
  • Example 2 Hereinafter, Example 2 will be described using FIGS. 4A to 4H with reference to FIGS.
  • the glass substrate low expansion glass (Ra: 100 nm, CTE: 4 ppm / ° C.) having a thickness of 0.3 mm and a size of 200 mm ⁇ 200 mm was used.
  • a fourth long wavelength UV-YAG laser was used to form the through holes 13 in the glass substrate 1.
  • the inner diameters of the through holes 13 were Top 100 ⁇ m ⁇ and Bottom 80 ⁇ m ⁇ .
  • a Ni—Cr alloy film having a thickness of 0.05 ⁇ m and a 0.2 ⁇ m thickness are formed by sputtering on the surface of the glass substrate 1 and the inside of the through hole 13.
  • a Cu film was laminated and formed (FIG. 4B).
  • the first conductive layer 2 was formed by electrolytic copper plating in a filled plating shape on the surface of the glass substrate 1 and in the through holes 13.
  • the film thickness of the first conductive layer 2 was 15 ⁇ m (FIG. 4C).
  • the first conductive layer 2 on the surface of the glass substrate 1 is subjected to a first CMP by using a polishing liquid composed of a mixed liquid of silicon oxide, alumina, and organic acid. Polished until exposed. At this time, dross 21 was generated on the surface of the glass substrate 1, and dishing 23 was generated on the first conductive layer 2 (FIG. 4D).
  • the surface of the glass substrate 1 was polished by the second CMP using a polishing liquid mainly composed of cerium oxide to smooth the glass substrate 1 (FIG. 4E).
  • a second inorganic adhesion layer (not shown) and a second conductive layer 5 were formed on both surfaces of the glass substrate 1, and a wiring group 8 was formed as a core substrate 10.
  • the wiring group 8 is formed by stacking a 0.05 ⁇ m thick Ni—Cr film and a 0.2 ⁇ m thick Cu film by sputtering as the second inorganic adhesion layer, and using the second inorganic adhesion layer as a seed layer.
  • electrolytic copper plating was formed to a thickness of 4 ⁇ m and the LS value of the wiring group 8 was formed to 4 ⁇ m (FIG. 4F).
  • the insulating resin layer 7 was laminated on both surfaces of the core substrate 10, and the conductive via 9 was formed in the insulating resin layer 7.
  • ABF made of epoxy resin was used as the material for the insulating resin layer 7.
  • the conductive via 9 was formed by conformal plating.
  • a UV-YAG laser was used, and the inner diameter was 20 ⁇ m ⁇ (FIGS. 4G and 4H).
  • a necessary number of wiring groups 8, a new insulating resin layer 7 and conductive vias 9 are stacked on the insulating resin layer 7, and a photosensitive solder resist is formed on the outermost insulating resin layer 7. 12 were laminated and the conductive pad portion was formed by electroless Ni / Au plating to form the circuit board 100 (FIG. 4H).
  • the through-hole forming step as shown in FIG. 4A, the through-hole 13 was formed on the glass substrate 1 with a UV-YAG laser.
  • inorganic adhesion layer forming step As shown in FIG. 4B, a sputtered Ni—Cr film and a sputtered Cu film are continuously formed on both surfaces of the glass substrate 1 and the inside of the through hole 13 to form a first An inorganic adhesion layer 4 was formed.
  • a first conductive layer 2 made of plating was formed.
  • the electrolytic copper plating was a filled plating shape.
  • the land forming step as shown in FIGS. 4D to 4F, as the first CMP, electrolytic copper plating formed on both surfaces of the glass substrate 1 is used as a glass substrate by CMP with the glass surface of the substrate 1 as a stopper layer. Polishing was performed until the conductive layers 5 on both sides of 1 were removed. Then, as the second CMP, the surface of the glass substrate 1 was smoothed and polished. Next, as an inorganic adhesion layer for forming the conductive layer 5 having electrical connection with the through hole 13, a second inorganic adhesion layer (not shown) is formed on both surfaces of the core substrate 10, and the land 6 is formed by a semi-additive method.
  • a photosensitive resist pattern having an open pattern was formed, and electrolytic copper plating was formed on the surface of the core substrate 10 to a thickness of 4 ⁇ m. Further, as shown in FIG. 4F, the photosensitive resist was peeled off, and the Ni—Cr film and the Cu film of the second inorganic adhesion layer other than the land 6 on the surface of the glass substrate 1 were wet-etched.
  • the insulating resin layer process and the via hole forming process as shown in FIG. 4G, the insulating resin layer 7 is laminated on both surfaces of the core substrate 10, and the insulating resin layer 7 on the through electrode 3 is applied to the UV-YAG laser. Via holes were formed. Here, the diameter of the via hole was made smaller than the diameter of the through electrode 3. Further, dust in the via hole generated by the UV-YAG laser processing was cleaned by desmearing with an alkaline aqueous processing solution.
  • electroless copper plating was formed as a seed layer on the insulating resin layer 7. Further, on the seed layer, as shown in FIG. 4H, a resist pattern in which a wiring group 8 part and a conductive via part 9 are opened is formed with a negative resist, and electrolytic copper plating is formed in a thickness of 4 ⁇ m by a semi-additive method. After the formation, the resist and unnecessary seed layer were removed, and the wiring group 8 and the conductive via 9 were formed.
  • a conductive pad forming step for forming a conductive pad on the printed circuit board 100 manufactured by the above-described printed circuit board manufacturing method, and a semiconductor element 11 on the conductive pad are provided.
  • a method including a semiconductor element fixing step of fixing the substrate was used.
  • a photosensitive solder resist 12 was laminated on the printed circuit board 100, exposed and developed, and a conductive pad portion was formed by electroless Ni / Au plating.
  • the semiconductor element fixing step the semiconductor element 11 was fixed on the conductive pad by soldering.
  • Example 2 the number of layers of the wiring group 8 on one side is two, the surface coating layer is the solder resist 12, and the surface treatment of the conductive pad surface is electroless Ni / Au plating. Is not particularly limited.
  • the smoothness Ra of the glass surface after the second CMP can be reduced to 100 nm or less, and the height of the dross 21 and the nodule 22 on the glass surface can be reduced to 5 ⁇ m or less. Is possible. Further, by setting the amount of dishing 23 of the through electrode 3 in the through hole 13 after the second CMP to 5 ⁇ m or less, the dishing amount of the conductive layer 5 formed thereon can be suppressed to 5 ⁇ m or less. As a result, it was confirmed that it is possible to obtain a printed circuit board 100 having a fine wiring group with an L / S of 5 ⁇ m or less on the surface of the glass substrate 1.
  • the line width and film thickness uniformity of the conductive layer 5 are improved, and peeling fracture is avoided in a reliability test involving a temperature change between high temperature and low temperature. It was confirmed that high connection reliability can be obtained.
  • the smoothness Ra (arithmetic mean roughness) of the glass substrate was measured with a stylus thickness meter.
  • the reliability test was evaluated by the thermal shock test (TST) JEDEC, JESD22-A106B, C: 125 ° C. to ⁇ 55 ° C., 400 cycles, and whether there was a disconnection. Table 1 summarizes the data of Examples 1 and 2 and Comparative Example 1 described later.
  • “+” is a survival rate (ratio of wiring circuit boards 100 in which disconnection did not occur) of 60% or more and less than 80%
  • “ ⁇ ” is a survival rate of 20% or more and less than 60%.
  • Examples 1 and 2 is caused by breakage in the through electrode 3, and is not caused by breakage of the conductive layer 5 on the surface of the glass substrate. Further, “ ⁇ ” in the comparative example is due to the breakage of the conductive layer 5 near the glass surface of the through electrode 3 and the glass substrate surface, and the breakage of the conductive layer 5 starting from the glass edge portion of the through hole 13 by the dishing 23. It was.
  • the dishing amount of the through electrode 3 was reduced by the second CMP, and the rising of the glass edge of the through hole became a gentle curved surface, and the effect of reducing stress concentration on the conductive layer 5 was obtained.
  • the reliability of the wiring was improved about twice as compared with the comparative example.
  • 5A to 5G are views showing a method of manufacturing the printed circuit board 100 according to the comparative example.
  • the glass substrate low expansion glass (Ra: 100 nm, CTE: 4 ppm / ° C.) having a thickness of 0.3 mm and a size of 200 mm ⁇ 200 mm was used.
  • a fourth light long wave UV-YAG laser was used to form the through holes 13 in the glass substrate 1.
  • the inner diameter of the through-hole 13 was formed with Top 60 ⁇ m ⁇ and Bottom 40 ⁇ m ⁇ .
  • a 0.05 ⁇ m-thick Ti film is formed on the surface of the glass substrate 1 and the inside of the through hole 13 by sputtering, and 0.2 ⁇ m. A thick Cu film was laminated.
  • the first conductive layer 2 was formed to a thickness of 6 ⁇ m by electrolytic copper plating on the surface of the glass substrate 1 and the inside of the through hole 13.
  • the inside of the through hole 13 was formed in a conformal copper plating shape.
  • the inside of the through hole of the conformal copper plating in the through hole 13 was filled with a hole filling resin 14 made of a mixed material of silicon oxide and an epoxy organic resin by screen printing.
  • the surface of the glass substrate 1 is exposed by the first CMP of the first conductive layer 2 on the surface of the glass substrate 1 and the hole-filling resin 14 exposed on the surface. Until polished. At this time, dross 21 was generated on the surface of the glass substrate 1 and dishing 23 was generated in the hole filling resin 14.
  • a second inorganic adhesion layer (not shown) and a second conductive layer 5 are formed on both surfaces of the glass substrate 1, a wiring group 8 is formed, and the core substrate 10 did.
  • a 0.05 ⁇ m-thick Ti film and a 0.2 ⁇ m-thick Cu film are stacked by sputtering as the second inorganic adhesion layer, and the second inorganic adhesion layer is used as a seed layer.
  • the thickness of the electrolytic copper plating was 4 ⁇ m and the LS value of the wiring group 8 was 4 ⁇ m by a semi-additive method.
  • the insulating resin layer 7 was laminated on both surfaces of the core substrate 10, and conductive vias 9 were formed in the insulating resin layer 7.
  • the conductive via 9 using ABF made of epoxy resin was formed by conformal plating.
  • the conductive via 9 was formed in the insulating resin layer 7 by using a UV-YAG laser and having an inner diameter of 20 ⁇ m ⁇ .
  • a necessary number of wiring groups 8, a new insulating resin layer 7 and conductive vias 9 are further laminated on the insulating resin layer 7, and the outermost insulating resin layer is formed on the insulating resin layer.
  • a photosensitive solder resist 12 was formed, and the conductive pad portion was formed by electroless Ni / Pt / Au plating to form a circuit board.
  • the semiconductor element 11 is fixed on the conductive pad by soldering to the wiring circuit board manufactured by the above-described manufacturing method of the wiring circuit board.
  • the present invention relates to a printed circuit board and a semiconductor device, and is particularly applicable to a printed circuit board interposed between a package substrate and a semiconductor element and a semiconductor device including a printed circuit board for connecting a semiconductor element. .

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Abstract

ガラス基材表面に配線の形成を可能にし、また充分な信頼性を有することが可能な、配線回路基板、半導体装置、配線回路基板の製造方法、半導体装置の製造方法を提供する。配線回路基板は、貫通孔を有するガラス基材と、ガラス基材上に積層され、且つ導通ビアが形成された絶縁性樹脂層と、絶縁性樹脂層に積層された配線群と、貫通孔内の内径面に積層された第１の無機密着層と、第１の無機密着層に積層された第１の導電層により形成される貫通電極と、貫通電極の上下端と電気的に接続され、貫通電極およびガラス基材上に形成された第２の導電層とを含み、ガラス基材の表面粗さＲａが１００ｎｍ以下であり、第２の導電層の貫通電極上のへこみ量が５μｍ以下である。

Description

配線回路基板、半導体装置、配線回路基板の製造方法および半導体装置の製造方法
　本発明は、配線回路基板（インターポーザー）や半導体装置、特に、パッケージ基板と半導体素子との間に介在する配線回路基板や、半導体素子を接続するための配線回路基板を備える半導体装置に関するものである。
　従来、ファインピッチの半導体素子をドータボード等の外部基板と接続するために、パッケージ基板が用いられている。
　パッケージ基板の材料としては、セラミックまたは樹脂が用いられている。
　ここで、セラミックパッケージ基板は、焼成したメタライズを用いるため、抵抗値が高くなる。さらに、セラミックの誘電率は高く、高周波、高性能の半導体素子を搭載することが難しい。
　一方、樹脂製パッケージ基板は、めっきによる銅配線を用いるため、配線抵抗を下げることが可能であり、樹脂の誘電率は低く、高周波、高性能の半導体素子を搭載することが相対的に容易である。
　ここで、パッケージ基板と半導体素子との間にインターポーザー（配線回路基板）を介在させる技術として、例えば、特許文献１～４の技術がある。
　また、近年では、ハイエンド向けのインターポーザーとして、基板の材質にシリコンやガラスを用いたインターポーザーの研究が活発に行われるようになり、大きな注目が集まっている。
　基材としてシリコンやガラスを用いたインターポーザーでは、内部に貫通穴を形成し、その貫通穴を導電性物質で充填するＴＳＶ（Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ　Ｖｉａ）や、ＴＧＶ（Ｔｈｒｏｕｇｈ－Ｇｌａｓｓ　Ｖｉａ）と呼ばれる技術が用いられることが大きな特徴である。この技術により形成された貫通電極は、表裏を最短距離で接続することで配線長が短縮され、信号伝送速度の高速化等、優れた電気特性が期待されている。
　また、線膨張係数が半導体素子と同等、もしくは、半導体素子に近い値となるため、加熱時の基板寸法変化が小さくなり、より高密度な実装・高密度配線を実現する可能性がある。さらに、貫通電極を採用することで、多ピン並列接続が可能となり、ＬＳＩ自体を高速化させる必要が無く、優れた電気特性が得られるため、低消費電力化の実現が期待されている。
　特に、近年では、ガラスを基板の材質として用いたガラスインターポーザーに大きな注目が集まっている。また、ガラスインターポーザーへの大きな関心の一つとして、低コスト化の実現が挙げられる。それは、シリコンインターポーザーが、ウエハサイズでしか製造できないのに対し、ガラスインターポーザーは、大型パネルでの大量処理が可能であると考えられており、これまでハイエンド向けのインターポーザーで大きな課題とされていた、コストの問題を解決できる可能性があるためである。
特開２００１－１０２４７９号公報 特開２００２－２６１２０４号公報 特開２０００－３０２４８８号公報 特開２０００－２４６４７４号公報
　しかしながら、ガラスインターポーザーを設計するにあたり、いくつかの克服すべき課題も多い。
　ガラス基板に貫通孔を形成する方法として、ドリルやブラスト法、反応性ガスやフッ酸によるエッチング法、レーザによる加工法があげられる。しかしながら、ガラス基板は非晶質の材料であり、弾性が低く材料引張応力に対し割れ易いなどの特性を持つ材料であるため、ドリルやブラスト法などの物理的な加工ではマイクロクラックの発生やガラス基板自体が割れてしまうなどの問題がある。
　また、フッ素系の反応性ガスによるエッチング法は分解速度が遅く加工時間がかる、フッ酸によるエッチング法は等方的に反応が進む為小径の貫通孔の加工が対応できない、などの問題がある。
　前記の方法の中で、ＵＶレーザ、ＣＯ２レーザ、短パルスレーザによる加工法が、加工速度が速く、小径の貫通孔の加工が可能な方法である。しかし、加工速度と孔の真円度はトレードオフの関係にあり、加工速度を上げるとレーザによる熱によりガラス基板表面にガラス材が溶融して飛散したノジュールや貫通孔の回りに土手状にドロスが生じ、ガラス基板表面の平滑性が低下してしまう。このガラス基板の凹凸により、ガラス基板表面に微細配線を形成する事が困難であったり、凹凸部で配線に応力が集中し断線が生じたりする。
　また、ガラス表面に導電性の材料をプレートめっきにて形成した後、形成された導伝層の厚みが厚い為、これをＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法で除去する事が可能である。その際ＣＭＰのポリッシュ液にてガラス表面の非晶質の弱い部分が研磨され、ガラス表面に微細な凹凸が生じ、ガラス表面の平滑性が低下してしまう。この場合もこのガラス基板の凹凸により、ガラス基板表面に微細配線を形成する事が困難であったり、凹凸部で配線に応力が集中し断線が生じたりする。
　例えば、図６に示すように、ガラス基材１に上側よりＵＶレーザ、ＣＯ２レーザ等で貫通孔１３を形成した場合、ガラス表面にガラスが溶融付着した土手状のドロス２１やノジュール２２が生じる。このときのドロス２１やノジュール２２のガラス表面からの高さは１０μｍ程度である。
　また、図７に示すように、ガラス表面に導電層の材料をプレートめっきにて形成した後、ＣＭＰ法でガラス表面の導電層を除去する場合、ＣＭＰの導電層の溶解性を有する酸性のポリッシュ液にてガラス表面の非晶質の弱い部分や金属成分部分が研磨され、ガラス表面に微細な凹み２４が生じる。このときの凹み２４のガラス表面からの深さは３μｍ以下である。
　また、ＣＭＰ法でガラス表面の導電層を除去する場合、ポリッシュ液中の化学研磨成分以外にフィラーからなる物理研磨成分により貫通孔１３内に形成した導電層や穴埋め樹脂１４がガラス表面より深く研磨除去されディッシング２３を生じてしまう。ディッシング２３のガラス表面からの深さは１０μｍ程度になり、この上に導電層を形成しても５μｍ程度のディッシング２３が残ってしまう。
　本発明は、このような問題点を解決しようとするものであり、貫通孔を形成したガラス基材において、ガラス基材表面を平滑にすることで、ガラス基材表面に配線を有し充分な信頼性を有することが可能な、配線回路基板、半導体装置、配線回路基板の製造方法、半導体装置の製造方法を提供することを目的とする。
　上記課題を解決するための本発明の一態様は、貫通孔を有するガラス基材と、ガラス基材上に積層され、且つ導通ビアが形成された絶縁性樹脂層と、絶縁性樹脂層に積層された配線群と、貫通孔内の内径面に積層された第１の無機密着層と、第１の無機密着層に積層された第１の導電層からなる貫通電極と、貫通電極の上下端と電気的に接続され、貫通電極およびガラス基材上に形成され第２の導電層と含み、ガラス基材の表面粗さＲａ（算術平均粗さ）が１００ｎｍ以下であり、第２の導電層の貫通電極上のへこみ量が５μｍ以下である、配線回路基板である。
　また、第１の導電層の内側が穴埋め樹脂で充填され、貫通電極の上下端が第２の導電層で被覆されてもよい。
　また、第１の無機密着層は第１の導電層により内側が充填されていてもよい。
　また、ガラス基材及び貫通電極上に第２の無機密着層が形成され、第２の導電層は第２の無機密着層の上に形成され配線群を形成してもよい。
　また、配線群は熱膨張率が第２の導電層の材料より高い絶縁性樹脂層にて被覆されていてもよい。
　また、第１または第２の無機密着層は、酸化錫、酸化インジウム、酸化亜鉛、ニッケル、ニッケルリン、クロム、酸化クロム、チッ化アルミ、チッ化銅、酸化アルミ、タンタル、チタン、銅のいずれかを含む単層または積層の膜であってもよい。
　また、第１または第２の導電層及び貫通電極を形成する導電性材料が、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛のうちいずれかを含んでもよい。
　また、穴埋め樹脂が、酸化ケイ素、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛のうちのいずれかを含む粉体と、エポキシ／フェノール系樹脂、ポリイミド樹脂、シクロオレフィン、ＰＢＯ樹脂のうちいずれかの樹脂材料との混合物であってもよい。
　また、絶縁性樹脂層の材料として、エポキシ／フェノール系樹脂、ポリイミド樹脂、シクロオレフィン、ＰＢＯ樹脂、酸化ケイ素のいずれかを含んでもよい。
　また、本発明の他の態様は、上述の配線回路基板と、上述の配線回路基板に積層された半導体素子とを含む半導体装置である。
　また、本発明の他の態様は、ガラス基材に貫通孔を形成する貫通孔形成工程と、ガラス基材の両表面と貫通孔の内径面とに無機材料からなる第１の無機密着層を形成する無機密着層形成工程と、第１の無機密着層の上に導電性材料からなる第１の導電層を形成するとともに貫通孔内の隙間に穴埋め樹脂を充填して貫通電極を形成する貫通電極形成工程と、貫通電極を残して、ガラス基材表面に積層した第１の無機密着層及び第１の導電層を除去する不要層除去工程と、ガラス基材の表面のみを研磨する工程と、ガラス基材及び貫通電極上に第２の無機密着層を形成し、第２の無機密着層の上に第２の導電層を形成し貫通電極の上下端を被覆するとともに第１の配線群を形成する工程と、第１の配線群を被覆して絶縁性樹脂層を形成する絶縁性樹脂層工程と、絶縁性樹脂層のうち第１の配線群の配線上にビア孔を形成するビア孔形成工程と、絶縁性樹脂層上に導電性物質で第２の配線群及び導通ビアを形成する配線群・導通ビア形成工程と、絶縁性樹脂層と配線群とを所定層数形成する工程とを含む配線回路基板の製造方法である。
　また、本発明の他の態様は、ガラス基材に貫通孔を形成する貫通孔形成工程と、ガラス基材の両表面と貫通孔の内径面とに無機材料からなる第１の無機密着層を形成する無機密着層形成工程と、第１の無機密着層の上に導電性材料からなる第１の導電層を形成し貫通孔内を導電性材料にて充填して貫通電極を形成する貫通電極形成工程と、貫通電極を残して、ガラス基材表面に積層した第１の無機密着層及び第１の導電層を除去する不要層除去工程と、ガラス基材の表面のみを研磨する工程と、ガラス基材及び貫通電極上に第２の無機密着層を形成し、第２の無機密着層の上に第２の導電層を形成し貫通電極の上下端を被覆するとともに第１の配線群を形成する工程と、第１の配線群を被覆して絶縁性樹脂層を形成する絶縁性樹脂層工程と、絶縁性樹脂層のうち第１の配線群の配線上にビア孔を形成するビア孔形成工程と、絶縁性樹脂層上に導電性物質で第２の配線群及び導通ビアを形成する配線群・導通ビア形成工程と、絶縁性樹脂層と配線群とを所定層数形成する工程とを含む配線回路基板の製造方法である。
　また、本発明の他の態様は、上述の配線回路基板の製造方法で製造された配線回路基板に導通パッドを形成する導通パッド形成工程と、導通パッド上に半導体素子を固定する半導体素子固定工程とを含む半導体装置の製造方法である。
　本発明によれば、ガラス基板表面を平滑にする事で、ガラス表面に微細な配線形成が可能になり、且つ微細配線への局所的な応力の集中を避け十分な信頼性を有することが可能な、高密度な配線回路基板、及びこれを使用した半導体装置、配線回路基板の製造方法、半導体装置の製造方法を提供することが可能となる。
図１は、本発明の一実施形態に係る配線回路基板を示す断面図である。 図２は、本発明の一実施形態に係る半導体装置を示す断面図である。 図３Ａは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図３Ｂは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図３Ｃは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図３Ｄは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図３Ｅは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図３Ｆは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図３Ｇは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図３Ｈは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図４Ａは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図４Ｂは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図４Ｃは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図４Ｄは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図４Ｅは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図４Ｆは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図４Ｇは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図４Ｈは、本発明の一実施形態に係る配線回路基板の製造方法を示す断面図である。 図５Ａは、比較例に係る配線回路基板の製造方法を示す断面図である。 図５Ｂは、比較例に係る配線回路基板の製造方法を示す断面図である。 図５Ｃは、比較例に係る配線回路基板の製造方法を示す断面図である。 図５Ｄは、比較例に係る配線回路基板の製造方法を示す断面図である。 図５Ｅは、比較例に係る配線回路基板の製造方法を示す断面図である。 図５Ｆは、比較例に係る配線回路基板の製造方法を示す断面図である。 図５Ｇは、比較例に係る配線回路基板の製造方法を示す断面図である。 図６は、従来技術に係る配線回路基板の断面図である。 図７は、従来技術に係る配線回路基板の断面図である。
　以下、本発明の一実施形態に係る配線回路基板１００および半導体装置２００について、図面を参照しつつ説明する。
（配線回路基板の構成）
　図１は本発明の一実施形態に係る配線回路基板１００の断面図である。図１に示すように、配線回路基板（ガラスインターポーザー）１００は、ガラス基材１と、貫通電極３と、第１の無機密着層４と、第２の導電層５と、ランド６と、絶縁性樹脂層７と、配線群８と、導通ビア９と、穴埋め樹脂１４とを備えている。
　詳細には、配線回路基板１００は、貫通孔１３を有するガラス基材１と、ガラス基材１上に積層され、且つ導通ビア９が形成された絶縁性樹脂層７と、絶縁性樹脂層７に積層された配線群８と、貫通孔１３内の内径面に積層された第１の無機密着層４と、第１の無機密着層４に積層された第１の導電層２により形成される貫通電極３と、貫通電極３の上下端と電気的に接続され、貫通電極３およびガラス基材１上に形成された第２の導電層５とを含む。ガラス基材１の表面粗さＲａは１００ｎｍ以下であり、第２の導電層５の貫通電極３上のへこみ量は５μｍ以下である。
　また、第１の導電層２の内側が穴埋め樹脂１４で充填され、貫通電極３の上下端が第２の導電層５で被覆されてもよい。
　また、第１の無機密着層４は第１の導電層２により内側が充填されていてもよい。
　また、ガラス基材１及び貫通電極３上に第２の無機密着層が形成され、第２の導電層５は第２の無機密着層の上に形成され配線群を形成してもよい。
　また、配線群８は熱膨張率が第２の導電層５の材料より高い絶縁性樹脂層７にて被覆されていてもよい。
　また、第１の無機密着層４または第２の無機密着層は、酸化錫、酸化インジウム、酸化亜鉛、ニッケル、ニッケルリン、クロム、酸化クロム、チッ化アルミ、チッ化銅、酸化アルミ、タンタル、チタン、銅のいずれかを含む単層または積層の膜であってもよい。
　また、第１または第２の導電層２、５及び貫通電極３を形成する導電性材料が、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛のうちいずれかを含んでもよい。
　また、穴埋め樹脂１４が、酸化ケイ素、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛のうちのいずれかを含む粉体と、エポキシ／フェノール系樹脂、ポリイミド樹脂、シクロオレフィン、ＰＢＯ樹脂のうちいずれかの樹脂材料との混合物であってもよい。
　また、絶縁性樹脂層７の材料として、エポキシ／フェノール系樹脂、ポリイミド樹脂、シクロオレフィン、ＰＢＯ樹脂、酸化ケイ素のいずれかを含んでもよい。
　第１の導電層２にて形成する貫通電極３の上下面のランド６と、積層形成する導通ビア９との配置は特に限定しないが、貫通孔１３の内部を貫通電極３ないし穴埋め樹脂１４にて充填することで導通電極３と導通ビア９とを重ねて形成したスタックドビア構成も可能になる。
　ガラス基材１は、ＳｉＯ２を主成分とする、ガラスからなる基板（ガラス基板）であり、貫通孔１３を有している。
　また、ガラス基材１の熱膨張率は、低膨張ガラスで３ｐｐｍ／℃～４ｐｐｍ／℃、ソーダガラスで８ｐｐｍ／℃～９ｐｐｍ／℃が好適であり、製造方法や、Ｎａ等の金属成分の添加により、３ｐｐｍ／℃～９ｐｐｍ／℃の制御が可能である。貫通孔１３形成前のガラス基材１のＲａは１００ｎｍ以下である。
　なお、上述の熱膨張率は、ＪＩＳ：Ｒ３１０２やＪＩＳ：Ｋ７１９７に従い、ＴＭＡ（熱機械分析）にて測定した値である。また、上述のガラス基材１のＲａ（算術平均粗さ）は触針式の膜厚計にて測定した値である。
　ガラス基材１に貫通孔１３を形成する方法としては、例えば、ＣＯ２レーザやＵＶレーザ、の他にピコ秒レーザやフェムト秒レーザ、エキシマレーザや放電加工、感光性ガラスやブラスト加工等を使用可能であり、ガラス基材１の厚さや貫通孔１３の孔径で選択すれば良い。
　また、ガラス基材１の片面から加工して貫通孔１３を形成する方法や、両面から加工して貫通孔１３を形成する方法を選択すれば良い。
　また、第１の無機密着層４の材料としては、ガラス基材１と導電性材料との密着性が高い材料である、酸化錫、酸化インジウム、酸化亜鉛、ニッケル（熱膨張率：１５ｐｐｍ／℃）、ニッケルリン、クロム（熱膨張率：８ｐｐｍ／℃）、酸化クロム、チッ化アルミ、チッ化銅、酸化アルミ、タンタル（熱膨張率：６ｐｐｍ／℃）、チタン（熱膨張率：９ｐｐｍ／℃）、銅（熱膨張率：１６ｐｐｍ／℃）等の材料が使用可能である。
　また、第１の無機密着層４は、上記の材料を、単体、または、ＩＴＯ膜（熱膨張率：９ｐｐｍ／℃）のように、２種類以上の複合材料を単層にて使用する事が可能である。また、第１の無機密着層４は、クロム／銅、チタン／銅のように、２種類以上の複合材料を２層以上の積層膜にて使用することが可能である。
　第１の無機密着層４の使用により、ガラス基材１と貫通電極３及び第１の導電層２との間の密着力を向上させることが可能となる。これに加え、第１の無機密着層４がガラス基材１に比べて熱膨張率が高い事で、貫通電極３及び第１の導電層２とガラス基材１との線膨張係数の差によって発生する、層間にかかる応力を低減することが可能となる。
　また、第１の無機密着層４の膜厚は特に限定しないが、０．１μｍ以上１μｍ以下の範囲内であれば、ガラス基材１との密着性と、熱膨張率の差を緩和する効果を得ることが可能である。
　また、第１の無機密着層４の形成方法は特に限定しないが、スパッタ成膜法、無電解めっき法等を用いることが可能である。
　貫通電極３は、導電性材料で形成されており、貫通孔１３内に形成されている。貫通電極３は、第１の導電層２の内側を穴埋め樹脂１４で充填して形成しても、第１の無機密着層４の内側を第１の導電層２により充填して形成してもよい。
　貫通電極３を形成する導電性材料としては、例えば、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛のうちいずれかの単体金属、または、いずれかの単体金属の積層や化合物が使用可能であり、第１の無機密着層４との密着性や、電気的に接続安定性の高い材料を選定すれば良い。
　また、貫通電極３の第１の導電層２を形成する方法としては、無電解めっき法や電解めっき法を用いて、コンフォーマルめっき形状やフィルドめっき形状で形成すればよい。
　また、例えば、第１の無機密着層４を形成した後に、第１の導電層２の内側を上述した材料のうち少なくとも１つの金属粉と樹脂材料との混合物である導電性を有する穴埋め樹脂１４にて充填し形成することも可能である。
　半導体装置の高密度化により、配線や貫通電極３の径Φが微細化され、貫通電極３が高アスペクト比になりフィルドめっき形態が不可能な領域が存在する。高アスペクト比の領域ではコンフォーマルめっき形態で貫通電極３を形成すれば良い。また低いアスペクト比の領域や貫通孔１３の上下面の開口が広い形状などフィルドめっき形態で貫通電極３を形成すれば良い。
　なお、めっき法で形成するコンフォーマルめっき形態では、貫通孔１３の中央にスルーホール状の孔が残っており、この中央のスルーホール状の孔は穴埋め樹脂１４をスクリーン印刷法やディペンサーなどで充填すれば良い。
　穴埋め樹脂１４の熱膨張率は低いものが望ましく、２６０℃以下の領域で１５０ｐｐｍ／℃以下、望ましくは１００ｐｐｍ／℃以下がよい。
　第１のＣＭＰとして、ガラス基材１表面の第１の導電層２とガラス表面に存在する穴埋め樹脂１４をＣＭＰで研磨除去することで、ガラス基材１表面を露出させることができる。ＣＭＰのポリッシュ液としては第１の導電層２と穴埋め樹脂１４の研磨性を有するが、ガラス表面の研磨性が数十ｎｍ以下と低い選択研磨性を有する薬液を使用すれば良い。
　選択研磨性を有するポリッシュ液として例えば、第１の導電層２向けポリッシュ液としてアルミナや酸化ケイ素や酸化セリウムや添加剤成分として有機酸や過酸化水素ないし添有機アルカリやアルカリなどからなる薬液と、穴埋め樹脂１４向けポリッシュ液として酸化ケイ素や酸化セリウムやアルミナなどからなる薬液を混合して使用すれば良い。
第１のＣＭＰ後で、ガラス表面のＲａは３００ｎｍ、ディッシング量（へこみ量）は１０μｍであった。
　そして、第２のＣＭＰのポリッシュ液として、第１のＣＭＰにより生じたガラス表面の凹み２４や、レーザ加工にて溶融付着したガラスからなるドロス２１及びノジュール２２を平滑化するために、ガラス基板と化学反応により凹凸の平滑化性の高い酸化セリウムからなる薬液を使用し、ガラス表面の平滑性を１００ｎｍ以下、ディッシング量（へこみ量）は５μｍ以下とした。
　また、第２のＣＭＰのポリッシュ液として、コロイダルシリカやアルミナからなる薬液にて導電層や穴埋め樹脂１４の研磨性を抑制した組成の薬液も使用可能である。
　Ｒａ（算術平均粗さ）や表面の凹凸の測定は、触針式の膜厚計や、焦点深度測定が可能な光学顕微鏡を使用した。
　次に、貫通電極３の上下を第２の導電層５を積層形成することで貫通電極３の上下端を第２の導電層５で被覆し、貫通電極３内の第１の導電層２と穴埋め樹脂１４とを接続してガラス基材１の表裏面で電気的導通の得られる貫通電極３を有するコア基板１０を形成することができる。コア基板１０の両面上に配線群８と絶縁性樹脂層７を積層して配線回路基板１００を形成することができる。
　なお、フィルドめっき形態では、第１の導電層２の膜厚が厚くなるので、微細配線を形成する為に第１のＣＭＰで第１の導電層２をガラス基材１の表面まで研磨除去し貫通電極３の上下端を露出させた後、第２のＣＭＰでガラス基材１の表面を平滑化し貫通電極３のディッシング２３を低減すればよい。その後、ガラス基材１に第２の無機密着層と第２の導電層５とを積層し配線群８を形成すればよい。
　第２の導電層５は、導電性材料で形成されており、無機密着層を介して、ガラス基材１の両面に配置されている。
　第２の導電層５を形成する導電性材料としては、例えば、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛のうちいずれかの単体金属、または、いずれかの単体金属の積層や化合物が使用可能であり、無機密着層４との密着性や、電気的に接続安定性の高い材料を選定すれば良い。
　第２の導電層５を形成する導電性材料としては、無電解めっきや電解めっきやスパッタ成膜を用いることができるが、例えば上述した材料のうち少なくとも１つの金属粉と樹脂材料との混合物である導電性ペーストも使用可能である。第２の導電層５を形成する方法としては、特に限定しない。
　配線群８を形成する方法は特に限定しないが、第２のＣＭＰの後、第２の導電層５を形成し配線回路となる部分を感光性レジストにて被覆したパタンを形成し、非被覆部分をエッチング除去して配線群８を形成することが可能である。
　または第２のＣＭＰの後、第２の無機密着層を形成し感光性レジストにて配線回路になる部分が開口したパタンを形成し、開口部に第２の導電層５を形成した後、感光性レジストと第２の無機密着層を除去して配線群８を形成することも可能である。
　ランド６は第２の導電層５にて形成され、貫通電極３と同じ径で形成することや、上下端ないし貫通電極３より引き回した配線上に形成することが可能である。
　絶縁性樹脂層７は、第２の導電層５からなる配線群８上に形成されている。
　また、回路基板１００は、図１の層数に限定するものではなく、絶縁性樹脂層７と導通ビア９と配線群８とを必要な層数を積層してなり、例えば、製品の設計により設定すれば良い。
また、配線群８の形成方法は特に限定しないが、シード層として無電解めっき、または、スパッタ膜を使用し、電解めっきにて厚付けし、セミアディティブ法やサブトラクティブ法によりパタン形成する方法を用いればよい。
　また、絶縁性樹脂層７の材料としては、エポキシ／フェノール系樹脂、ポリイミド樹脂、シクロオレフィン、ＰＢＯ樹脂のうちいずれか一つの材料、または酸化ケイ素などの無機フィラーなど、少なくとも二つの材料を組み合わせた複合材料を用いることが可能である。
　この場合、例えば、絶縁性樹脂層７の材料を、熱膨張率が３０ｐｐｍ／℃～１００ｐｐｍ／℃と導電性材料よりも高く、かつ弾性率が高い材料とすることにより、配線群８を覆うことで配線群８とガラス基材１との層間にかかる応力を減少させて、配線群８の剥離を抑制する効果を付与することが可能となる。
　また、絶縁性樹脂層７の材料としては、例えば、ドライフィルムや液状レジストが使用可能であり、特に限定するものではない。
　配線群８は、第２の無機密着層上に形成されている。
　導通ビア９は、絶縁性樹脂層７に形成されており、第２の導電層５と配線群８とを、電気的に接続させる。
　また、導通ビア９は、絶縁性樹脂層７に形成したビア孔内に、コンフォーマルめっきやフィルドめっき、導電性ペーストの充填等、導電性物質を充填する加工を行って形成する。
　絶縁性樹脂層７にビア孔９を形成する方法は、例えば、絶縁性樹脂層７の材料により選択すれば良く、絶縁性樹脂層７の材料が熱硬化性樹脂であれば、ＣＯ２レーザやＵＶレーザ等を用いた加工により形成可能であり、レーザ加工の後は、レーザ加工で発生したスミアを除去する為にデスミア処理を行えば良い。また、絶縁性樹脂層７の材料が感光性レジストの場合は、フォトリソ法にて形成すれば良い。
　以上説明したように、配線回路基板１００は、多層構造の貫通電極付き回路基板である。また、配線回路基板１００は、貫通電極３の小径化や狭ピッチ化およびガラス基材１表面の配線の微細化が可能となる。また、ガラス基材１の両面に形成した配線群８の間で、貫通電極３の集積度が高く、かつ高い導通信頼性を実現することが可能となる。
（半導体装置の構成）
　図２は本発明の一実施形態に係る半導体装置２００の断面図である。図２に示すように、配線回路基板１００に半導体素子１１を接続し半導体装置２００を形成することができる。
　図２に示すように、半導体装置２００は、配線回路基板１００と、半導体素子１１とを備えている。
　配線回路基板１００は、ハンダボールや導通バンプを用いて、図示しないプリント基板に搭載する。
　半導体素子１１は、図示しないハンダボールや導通バンプを用いて、配線回路基板１００の片面（図２では、上側の面）に搭載する。
　なお、図２に示す半導体素子１１の形状や、半導体素子１１と配線回路基板１００との接続方式は、一例であり、特に限定するものではない。
　以上により、半導体装置２００であれば、接続対象である半導体素子１１や配線回路基板１００との間で接続ポイントの多ピンが可能となり、半導体装置２００の小型化が可能である。
　また、配線回路基板１００のガラス基材１表面の平滑性を向上し、ガラス基材１表面の段差や凹凸を低減することにより、第２の導電層５からなる配線群８の線幅や膜厚の均一性を向上させ、高温－低温の温度変化を伴う信頼性試験において剥離破断を回避し、高い接続信頼性を実現することが可能となる。
（配線回路基板の製造方法）
　次に、本発明の実施形態に係る配線回路基板１００の製造方法ついて、図３Ａ～図３Ｈ及び図４Ａ～４Ｈを参照しつつ説明する。図３Ａ～図３Ｈは第１の実施形態に係る配線回路基板の製造方法を示す断面図であり、図４Ａ～４Ｈは第２の実施形態に係る配線回路基板の製造方法を示す断面図である。
　第１の実施形態に係る配線回路基板の製造方法は、ガラス基材１に貫通孔１３を形成する貫通孔形成工程（図３Ａ）と、ガラス基材１の両表面と貫通孔の内径面とに無機材料からなる第１の無機密着層４を形成する無機密着層形成工程（図３Ｂ）と、第１の無機密着層４の上に導電性材料からなる第１の導電層２を形成するとともに貫通孔内の隙間に穴埋め樹脂１４を充填して貫通電極３を形成する貫通電極形成工程（図３Ｃ）と、貫通電極３を残して、ガラス基材１表面に積層した第１の無機密着層４及び第１の導電層２を除去する不要層除去工程（図３Ｄ）と、ガラス基材１の表面のみを研磨する工程（図３Ｅ）と、ガラス基材１及び貫通電極３上に第２の無機密着層を形成し、第２の無機密着層の上に第２の導電層５を形成し貫通電極３の上下端を被覆するとともに第１の配線群８を形成する工程（図３Ｆ）と、第１の配線群８を被覆して絶縁性樹脂層７を形成する絶縁性樹脂層工程と、絶縁性樹脂層７のうち第１の配線群８の配線上にビア孔９を形成するビア孔形成工程（図３Ｇ）と、絶縁性樹脂層７上に導電性物質で第２の配線群８及び導通ビア９を形成する配線群・導通ビア形成工程と、絶縁性樹脂層７と配線群８とを所定層数形成する工程（図３Ｈ）とを含む。
　また、第２の実施形態に係る配線回路基板の製造方法は、ガラス基材１に貫通孔１３を形成する貫通孔形成工程（図４Ａ）と、ガラス基材１の両表面と貫通孔１３の内径面とに無機材料からなる第１の無機密着層４を形成する無機密着層形成工程（図４Ｂ）と、第１の無機密着層４の上に導電性材料からなる第１の導電層２を形成し貫通孔１３内を導電性材料にて充填して貫通電極３を形成する貫通電極形成工程（図４Ｃ）と、貫通電極３を残して、ガラス基材１表面に積層した第１の無機密着層４及び第１の導電層２を除去する不要層除去工程（図４Ｄ）と、ガラス基材１の表面のみを研磨する工程（図４Ｅ）と、ガラス基材１及び貫通電極３上に第２の無機密着層を形成し、第２の無機密着層の上に第２の導電層５を形成し貫通電極３の上下端を被覆するとともに第１の配線群８を形成する工程（図４Ｆ）と、第１の配線群８を被覆して絶縁性樹脂層７を形成する絶縁性樹脂層工程と、絶縁性樹脂層７のうち第１の配線群８の配線上にビア孔９を形成するビア孔形成工程（図４Ｇ）と、絶縁性樹脂層７上に導電性物質で第２の配線群８及び導通ビア９を形成する配線群・導通ビア形成工程と、絶縁性樹脂層７と配線群８とを所定層数形成する工程（図４Ｈ）とを含む。
　本発明の実施例について、配線回路基板の製造方法と、半導体装置の製造方法とを含めて説明する。
（実施例１）
　以下、実施例１について、図１、図２、図３Ａ～図３Ｈを参照しつつ説明する。
　ガラス基材１は、厚さ０．３ｍｍ、大きさ２００ｍｍ×２００ｍｍ、の低膨張ガラス（Ｒａ：１００ｎｍ、ＣＴＥ：４ｐｐｍ／℃）を使用した。
　はじめに、ガラス基材１への貫通孔１３の形成には、第４光長波のＵＶ－ＹＡＧレーザを使用した。貫通孔１３の内径は、Ｔｏｐ６０μｍΦ、Ｂｏｔｔｏｍ４０μｍΦにて形成した。（図３Ａ）
　次に、第１の無機密着層４として、ガラス基材１の表面と貫通孔１３の内部とにスパッタ成膜にて０．０５μｍ厚のＴｉ膜と、０．２μｍ厚のＣｕ膜を積層して形成した。（図３Ｂ）
　次に、第１の導電層２を、ガラス基材１の表面と貫通孔１３の内部に電解銅めっきにて６μｍの膜厚で形成した。なお、貫通孔１３内はコンフォーマル銅めっき形状にて形成した。
　さらに、貫通孔１３のコンフォーマル銅めっきのスルーホールの内部には、酸化ケイ素とエポキシ系の有機樹脂との混合材料からなる穴埋め樹脂１４をスクリーン印刷により充填した。（図３Ｃ）
　次に、ガラス基材１表面の第１の導電層２と、表面に露出した穴埋め樹脂１４とを、酸化ケイ素とアルミナと過酸化水素の混合液からなるポリッシュ液を使用して、第１のＣＭＰにて、ガラス基材１の表面が露出するまで研磨し除去した。このとき、ガラス基材１の表面にドロス２１が、第１の導電層２や穴埋め樹脂１４にはディッシング２３が発生した（図３Ｄ）。
　次に、酸化セリウムを主成分とするポリッシュ液を使用し、第２のＣＭＰにて、ガラス基材１の表面を研磨しガラス基材１の平滑化を行った。（図３Ｅ）
　次に、ガラス基材１の両面に、図示しない第２の無機密着層と、第２の導電層５とを形成し、配線群８を形成しコア基板１０とした。
　配線群８は、第２の無機密着層としてスパッタ成膜にて０．０５μｍ厚のＴｉ膜と、０．２μｍ厚のＣｕ膜を積層形成し、第２の無機密着層をシード層として使用しセミアディティブ法により電解銅めっきを厚さ４μｍ、配線群８のＬＳ値を４μｍにて形成した。（図３Ｆ）
　次に、絶縁性樹脂層７をコア基板１０の両面に積層し、絶縁性樹脂層７に導通ビア９を形成した。絶縁性樹脂層７の材料には、エポキシ系樹脂からなるＡＢＦを使用した。
　導通ビア９は、コンフォーマルめっきにて形成した。絶縁性樹脂層７への導通ビア９の形成には、ＵＶ－ＹＡＧレーザを使用し、内径は２０μｍΦにて形成した（図３Ｇ、図３Ｈ）。
　次に、絶縁性樹脂層７上にさらに配線群８と新たな絶縁性樹脂層７と導通ビア９とを必要層数積層し、最表面の絶縁性樹脂層７上には感光性のソルダーレジスト１２を積層し、導通パッド部を無電解Ｎｉ／Ｐｔ／Ａｕめっきにて形成し、回路基板１００を形成した（図３Ｈ）。
　実施例１の配線回路基板１００の製造方法としては、貫通孔形成工程と、無機密着層形成工程と、導電層・貫通電極形成工程と、ランド形成工程と、絶縁性樹脂層工程と、ビア孔形成工程と、配線群・導通ビア形成工程とを含む方法を用いた。
　貫通孔形成工程では、図３Ａに示すように、ガラス基材１に対し、ＵＶ－ＹＡＧレーザにて貫通孔１３を形成した。
　無機密着層形成工程では、図３Ｂに示すように、ガラス基材１の両面と貫通孔１３内とに対し、スパッタＴｉ膜とスパッタＣｕ膜とを連続して成膜し、第１の無機密着層４を形成した。
　導電層・貫通電極形成工程では、図３Ｃに示すように、ガラス基材１の両面と貫通孔１３の内部とに対し、第１の無機密着層４の上に、導電性材料を用いた電解銅めっきからなる第１の導電層２を形成した。電解銅めっきはコンフォーマルめっき構成として、コンフォーマルめっきの内部は、穴埋め樹脂１４を真空印刷にて充填させた後に硬化させた。
　ランド形成工程では、図３Ｄから図３Ｆに示すように、第１のＣＭＰとして、ガラス基材１の両面に形成した電解銅めっきと、貫通孔１３から突出した穴埋め樹脂１４とを、ガラス基材１のガラス面をストッパー層としてＣＭＰにて基板１の両面の第１の導電層２を除去するまで研磨した。
　そして、第２のＣＭＰとして、ガラス基板１の表面の平滑化研磨をおこなった。
　次に、貫通孔１３の穴埋め樹脂１４の上下面の電気的導通性を付与する無機密着層として、コア基板１０の両面に図示しない第２の無機密着層を形成し、セミアディティブ法によりランド６のパタンが開口した感光性レジストパタンを形成し、コア基板１０の表面に電解銅めっきを厚さ４μｍで形成した。さらに、図３Ｆに示すように、感光性レジストを剥離しガラス基材１の表面のランド６以外の第２の無機密着層のＴｉ膜とＣｕ膜とをウエットエッチングした。
　絶縁性樹脂層工程及びビア孔形成工程では、図３Ｇに示すように、コア基板１０の両面に絶縁性樹脂層７をラミネートし、貫通電極３上の絶縁性樹脂層７にＵＶ－ＹＡＧレーザにてビア孔を形成した。ここで、ビア孔の径は、貫通電極３の径よりも小径とした。また、ＵＶ－ＹＡＧレーザ加工にて生じたビア孔内の塵を、アルカリ水溶液系の処理液でデスミアしてクリーニングした。
　配線群・導通ビア形成工程では、絶縁性樹脂層７の上に、シード層として無電解銅めっきを形成した。さらに、シード層の上へ、図３Ｈに示すように、ネガ形レジストにて配線群８部と導通ビア部９とが開口したレジストパタンを形成し、セミアディティブ法により電解銅めっきを４μｍ厚で形成した後、レジスト及び不要部分のシード層を除去して、配線群８と導通ビア９とを形成した。
　また、実施例１の半導体装置２００の製造方法としては、上述した配線回路基板の製造方法で製造された配線回路基板１００に導通パッドを形成する導通パッド形成工程と、導通パッド上に半導体素子１１を固定する半導体素子固定工程を含む方法を用いた。
　導通パッド形成工程では、ガラス基材１へ感光性のソルダーレジスト１２を積層して露光及び現像を行い、無電解Ｎｉ／Ｐｔ／Ａｕめっきにて導通パッド部を形成した。
　半導体素子固定工程では、ハンダにより、導通パッド上に半導体素子１１を固定した。
　なお、実施例１では、片面の配線群８の層数を２層とし、表面の被覆層をソルダーレジスト１２とし、導通パッド表面の表面処理を無電解Ｎｉ／Ｐｔ／Ａｕめっきとしたが、これらの構成は、特に限定するものではない。
（実施例２）
　以下、実施例２について、図１、２を参照しつつ、図４Ａ～図４Ｈを用いて説明する。
　ガラス基材１は、厚さ０．３ｍｍ、大きさ２００ｍｍ×２００ｍｍ、の低膨張ガラス（Ｒａ：１００ｎｍ、ＣＴＥ：４ｐｐｍ／℃）を使用した。
　はじめに、ガラス基材１への貫通孔１３の形成には、第４光長波のＵＶ－ＹＡＧレーザを使用した。貫通孔１３の内径は、Ｔｏｐ１００μｍΦ、Ｂｏｔｔｏｍ８０μｍΦにて形成した。（図４Ａ）
　次に、第１の無機密着層４として、ガラス基材１の表面と貫通孔１３の内部とにスパッタ成膜にて、０．０５μｍ厚のＮｉ－Ｃｒの合金膜と、０．２μｍ厚のＣｕ膜とを積層して形成した（図４Ｂ）。
　次に、第１の導電層２を、ガラス基材１の表面と貫通孔１３内にフィルドめっき形状にて電解銅めっきにて形成した。第１の導電層２の膜厚は１５μｍであった（図４Ｃ）。
　次に、ガラス基材１表面の第１の導電層２を、酸化ケイ素とアルミナと有機酸の混合液からなるポリッシュ液を使用して、第１のＣＭＰにて、ガラス基材１の表面が露出するまで研磨し除去した。このとき、ガラス基材１の表面にドロス２１が、第１の導電層２にはディッシング２３が発生した（図４Ｄ）。
　次に、酸化セリウムを主成分とするポリッシュ液を使用して、第２のＣＭＰにて、ガラス基材１の表面を研磨しガラス基材１の平滑化を行った（図４Ｅ）。
　次に、ガラス基材１の両面に、図示しない第２の無機密着層と、第２の導電層５とを形成し、配線群８を形成しコア基板１０とした。
　配線群８は、第２の無機密着層としてスパッタ成膜にて０．０５μｍ厚のＮｉ－Ｃｒ膜と、０．２μｍ厚のＣｕ膜を積層形成し、第２の無機密着層をシード層として使用しセミアディティブ法により電解銅めっきを厚さ４μｍ、配線群８のＬＳ値を４μｍにて形成した（図４Ｆ）。
　次に、絶縁性樹脂層７をコア基板１０の両面に積層し、絶縁性樹脂層７に導通ビア９を形成した。絶縁性樹脂層７の材料には、エポキシ系樹脂からなるＡＢＦを使用した。
　導通ビア９は、コンフォーマルめっきにて形成した。絶縁性樹脂層７への導通ビア９の形成には、ＵＶ－ＹＡＧレーザを使用し、内径は２０μｍΦにて形成した（図４Ｇ、図４Ｈ））。
　次に、絶縁性樹脂層７上にさらに配線群８と新たな絶縁性樹脂層７と導通ビア９とを必要層数積層し、最表面の絶縁性樹脂層７上には感光性のソルダーレジスト１２を積層し、導通パッド部を無電解Ｎｉ／Ａｕめっきにて形成し、回路基板１００を形成した（図４Ｈ）。
　実施例２の配線回路基板１００の製造方法としては、貫通孔形成工程と、無機密着層形成工程と、導電層・貫通電極形成工程と、ランド形成工程と、絶縁性樹脂層工程と、ビア孔形成工程と、配線群・導通ビア形成工程とを含む方法を用いた。
　貫通孔形成工程では、図４Ａに示すように、ガラス基材１に対し、ＵＶ－ＹＡＧレーザにて貫通孔１３を形成した。
　無機密着層形成工程では、図４Ｂに示すように、ガラス基材１の両面と貫通孔１３内とに対し、スパッタＮｉ－Ｃｒ膜とスパッタＣｕ膜とを連続して成膜し、第１の無機密着層４を形成した。
　導電層・貫通電極形成工程では、図４Ｃに示すように、ガラス基材１の両面と貫通孔１３内とに対し、第１の無機密着層４の上に、導電性材料を用いた電解銅めっきからなる第１の導電層２を形成した。電解銅めっきはフィルドめっき形状とした。
　ランド形成工程では、図４Ｄから図４Ｆに示すように、第１のＣＭＰとして、ガラス基材１の両面に形成した電解銅めっきを基板１のガラス面をストッパー層として、ＣＭＰにてガラス基材１の両面の導電層５を除去するまで研磨した。
　そして、第２のＣＭＰとして、ガラス基材１の表面の平滑化研磨をおこなった。
　次に、貫通孔１３と電気的接続を有する導電層５を形成するための無機密着層として、コア基板１０の両面に図示しない第２の無機密着層を形成し、セミアディティブ法によりランド６のパタンが開口した感光性レジストパタンを形成し、コア基板１０の表面に電解銅めっきを厚さ４μｍで形成した。さらに、図４Ｆに示すように、感光性レジストを剥離しガラス基材１の表面のランド６以外の第２の無機密着層のＮｉ－Ｃｒ膜とＣｕ膜とをウエットエッチングした。
　絶縁性樹脂層工程及びビア孔形成工程では、図４Ｇに示すように、コア基板１０の両面に絶縁性樹脂層７をラミネートし、貫通電極３上の絶縁性樹脂層７にＵＶ－ＹＡＧレーザにてビア孔を形成した。ここで、ビア孔の径は、貫通電極３の径よりも小径とした。また、ＵＶ－ＹＡＧレーザ加工にて生じたビア孔内の塵を、アルカリ水溶液系の処理液でデスミアしてクリーニングした。
　配線群・導通ビア形成工程では、絶縁性樹脂層７の上に、シード層として無電解銅めっきを形成した。さらに、シード層の上へ、図４Ｈに示すように、ネガ形レジストにて配線群８部と導通ビア部９とが開口したレジストパタンを形成し、セミアディティブ法により電解銅めっきを４μｍ厚で形成した後、レジスト及び不要部分のシード層を除去して、配線群８と導通ビア９とを形成した。
　また、実施例２の半導体装置２００の製造方法としては、上述した配線回路基板の製造方法で製造された配線回路基板１００に導通パッドを形成する導通パッド形成工程と、導通パッド上に半導体素子１１を固定する半導体素子固定工程を含む方法を用いた。
　導通パッド形成工程では、配線回路基板１００へ感光性のソルダーレジスト１２を積層して露光及び現像を行い、無電解Ｎｉ／Ａｕめっきにて導通パッド部を形成した。
　半導体素子固定工程では、ハンダにより、導通パッド上に半導体素子１１を固定した。
　なお、実施例２では、片面の配線群８の層数を２層とし、表面の被覆層をソルダーレジスト１２とし、導通パッド表面の表面処理を無電解Ｎｉ／Ａｕめっきとしたが、これらの構成は、特に限定するものではない。
（実施例１及び２の評価）
　実施例１と実施例２とに係る製造方法により、第２のＣＭＰ後のガラス表面の平滑性Ｒａを１００ｎｍ以下に、ガラス表面のドロス２１やノジュール２２の高さを５μｍ以下に減少することが可能である。
　また、第２のＣＭＰ後の貫通孔１３内の貫通電極３のディッシング２３量を５μｍ以下にすることで、その上に形成した導電層５のディッシング量を５μｍ以下に抑えることが可能である。これらの結果、ガラス基材１表面にＬ／Ｓが５μｍ以下の微細な配線群を有する配線回路基板１００を得ることが可能であることを確認した。
　また、配線回路基板１００を使用して形成した半導体装置２００にて、導電層５の線幅や膜厚の均一性を向上させ、高温－低温の温度変化を伴う信頼性試験において剥離破断を回避し、高い接続信頼性を得ることができることを確認した。
　ガラス基板の平滑性Ｒａ（算術平均粗さ）は、触針式膜厚計にて測定した。
信頼性試験は、冷熱衝撃試験（ＴＳＴ）　ＪＥＤＥＣ、ＪＥＳＤ２２－Ａ１０６Ｂ、Ｃ：１２５℃～－５５℃、４００サイクルにて、断線の有無で評価した。
　表１に実施例１、２と、後ほど記載する比較例１のデータをまとめた。
Figure JPOXMLDOC01-appb-T000001
　ＴＳＴ後の断線の表記は、「＋」が生存率（断線の発生しなかった配線回路基板１００の割合）６割以上８割未満、「－」が生存率２割以上６割未満である。
　実施例１、２の「＋」は貫通電極３内の破断に起因するものであり、ガラス基板表面の導電層５の破断に起因するものでは無い。また、比較例の「－」は貫通電極３のガラス表面の近傍、ガラス基板表面にて導電層５の破断、ディッシング２３による貫通孔１３のガラスエッジ部起点の導電層５の破断によるものであった。
　また、第２のＣＭＰにより、貫通電極３のディッシング量が低減されるとともに、貫通孔のガラスエッジの立ち上がりがなだらかな曲面状になり導電層５に対し応力集中を低減する効果が得られた。
　本評価にてガラス基材１の表面の平滑性を向上させることにより、比較例に比べ配線の信頼性が約２倍に向上することが確認された。
（比較例）
　以下、比較例について、図１、図２、図３Ａ～図３Ｈ、図４Ａ～図４Ｈを参照しつつ、図５Ａ～図５Ｇを用いて説明する。図５Ａ～図５Ｇは比較例に係る配線回路基板１００の製造方法を示す図である。
　ガラス基材１は、厚さ０．３ｍｍ、大きさ２００ｍｍ×２００ｍｍ、の低膨張ガラス（Ｒａ：１００ｎｍ、ＣＴＥ：４ｐｐｍ／℃）を使用した。
　はじめに、図５Ａに示すように、ガラス基材１への貫通孔１３の形成には、第４光長波のＵＶ－ＹＡＧレーザを使用した。貫通孔１３の内径は、Ｔｏｐ６０μｍΦ、Ｂｏｔｔｏｍ４０μｍΦにて形成した。
　次に、図５Ｂに示すように、第１の無機密着層４として、ガラス基材１の表面と貫通孔１３の内部とにスパッタ成膜にて０．０５μｍ厚のＴｉ膜と、０．２μｍ厚のＣｕ膜を積層して形成した。
　次に、図５Ｃに示すように、第１の導電層２を、ガラス基材１の表面と貫通孔１３の内部に電解銅めっきにて６μｍの膜厚で形成した。なお、貫通孔１３内はコンフォーマル銅めっき形状にて形成した。
　さらに、貫通孔１３のコンフォーマル銅めっきのスルーホールの内部には、酸化ケイ素とエポキシ系の有機樹脂との混合材料からなる穴埋め樹脂１４をスクリーン印刷により充填した。
　次に、図５Ｄに示すように、ガラス基材１表面の第１の導電層２と、表面に露出した穴埋め樹脂１４とを、第１のＣＭＰにて、ガラス基材１の表面が露出するまで研磨し除去した。このとき、ガラス基材１の表面にドロス２１が、穴埋め樹脂１４にはディッシング２３が発生した。
　次に、図５Ｅに示すように、ガラス基材１の両面に、図示しない第２の無機密着層と、第２の導電層５とを形成し、配線群８を形成しコア基材１０とした。配線群８は、第２の無機密着層としてスパッタ成膜にて０．０５μｍ厚のＴｉ膜と、０．２μｍ厚のＣｕ膜を積層形成し、第２の無機密着層をシード層として使用しセミアディティブ法により電解銅めっきの厚さを４μｍ、配線群８のＬＳ値を４μｍにて形成した。
　次に、図５Ｆ、図５Ｇに示すように、絶縁性樹脂層７をコア基板１０の両面に積層し、絶縁性樹脂層７に導通ビア９を形成した。絶縁性樹脂層７の材料には、エポキシ系樹脂からなるＡＢＦを使用した
　導通ビア９は、コンフォーマルめっきにて形成した。絶縁性樹脂層７への導通ビア９の形成には、ＵＶ－ＹＡＧレーザを使用し、内径は２０μｍΦにて形成した。
　次に、図５Ｇに示すように、絶縁性樹脂層７上にさらに配線群８と新たな絶縁性樹脂層７と導通ビア９とを必要層数積層し、最表面の絶縁性樹脂層には感光性のソルダーレジスト１２を形成し、導通パッド部に無電解Ｎｉ／Ｐｔ／Ａｕめっきにて形成し、回路基板を形成した。
　また、比較例の半導体装置を製造する方法では、上述した配線回路基板の製造方法で製造された配線回路基板に対し、ハンダにより導通パッド上に半導体素子１１を固定した。
（比較例の評価）
　比較例に係る製造方法により、ガラス基材１の表面に導電層５を形成し、絶縁性樹脂層７を積層し配線群８を積層形成して配線回路基板を作製することが可能であるが、ガラス基材１の表面のドロス２１やノジュール２２及びガラス表面のへこみ２３などの凹凸により、配線回路基板内で配線巾のバラツキが実施例１、２にくらべ約４倍と大きいことを確認した。
　また導電層５に注目したＴＳＴ信頼性試験後、貫通孔１３のガラス孔のエッジ部での配線段差やガラス基材１表面の凹凸部で生じた配線巾や厚みのバラツキに起因し、実施例１、２に比べ導通の破断が約２倍大きいことを確認した。
　以上説明したように、本発明によれば、充分な信頼性を有する配線回路基板１００及び半導体装置２００を提供することが可能であることを確認した。
　なお、本発明は、以上で開示された特徴の特定の組み合わせには限定されず、各特徴を任意に選択、省略して実施可能である。
　本発明は、配線回路基板及び半導体装置に係り、特に、パッケージ基板と半導体素子との間に介在する配線回路基板や、半導体素子を接続するための配線回路基板を備える半導体装置に利用可能である。
　１　　ガラス基材
　２　　第１の導電層
　３　　貫通電極
　４　　第１の無機密着層
　５　　第２の導電層
　６　　ランド
　７　　絶縁性樹脂層
　８　　配線群
　９　　導通ビアまたはビア孔
　１０　　コア基板
　１１　　半導体素子
　１２　　ソルダーレジスト
　１３　　貫通孔
　１４　　穴埋め樹脂
　２１　　ドロス
　２２　　ノジュール
　２３　　ディッシング（凹み）
　２４　　（ガラス）凹み
　１００　　配線回路基板
　２００　　半導体装置

Claims (13)

  1. 　貫通孔を有するガラス基材と、
    　前記ガラス基材上に積層され、且つ導通ビアが形成された絶縁性樹脂層と、
    　前記絶縁性樹脂層に積層された配線群と、
    　前記貫通孔内の内径面に積層された第１の無機密着層と、
    　前記第１の無機密着層に積層された第１の導電層により形成される貫通電極と、
    　前記貫通電極の上下端と電気的に接続され、前記貫通電極および前記ガラス基材上に形成された第２の導電層とを含み、
    　前記ガラス基材の表面粗さＲａが１００ｎｍ以下であり、
    　前記第２の導電層の前記貫通電極上のへこみ量が５μｍ以下である、配線回路基板。
  2. 　前記第１の導電層の内側が穴埋め樹脂で充填され、前記貫通電極の上下端が前記第２の導電層で被覆された、請求項１に記載した配線回路基板。
  3. 　前記第１の無機密着層は前記第１の導電層により内側が充填されている、請求項１に記載した配線回路基板。
  4. 　前記ガラス基材及び前記貫通電極上には第２の無機密着層が形成され、前記第２の導電層は前記第２の無機密着層の上に形成され配線群を形成する、請求項１から請求項３のいずれかに記載した配線回路基板。
  5. 　前記配線群は熱膨張率が前記第２の導電層の材料より高い絶縁性樹脂層にて被覆されている、請求項１から請求項４のいずれかに記載した配線回路基板。
  6. 　前記第１または第２の無機密着層は、酸化錫、酸化インジウム、酸化亜鉛、ニッケル、ニッケルリン、クロム、酸化クロム、チッ化アルミ、チッ化銅、酸化アルミ、タンタル、チタン、銅のいずれかを含む単層または積層の膜である、請求項１から請求項５のいずれかに記載した配線回路基板。
  7. 　前記第１または第２の導電層及び貫通電極を形成する導電性材料が、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛のうちいずれかを含む、請求項１から請求項６のいずれかに記載した配線回路基板。
  8. 　前記穴埋め樹脂が、酸化ケイ素、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛のうちのいずれかを含む粉体と、エポキシ／フェノール系樹脂、ポリイミド樹脂、シクロオレフィン、ＰＢＯ樹脂のうちいずれかの樹脂材料との混合物である、請求項２に記載した配線回路基板。
  9. 　前記絶縁性樹脂層の材料として、エポキシ／フェノール系樹脂、ポリイミド樹脂、シクロオレフィン、ＰＢＯ樹脂、酸化ケイ素のいずれかを含む、請求項１から請求項８のいずれかに記載した配線回路基板。
  10. 　請求項１から請求項９のいずれかに記載した配線回路基板と、前記配線回路基板に積層された半導体素子とを含む、半導体装置。
  11. 　ガラス基材に貫通孔を形成する貫通孔形成工程と、
    　前記ガラス基材の両表面と前記貫通孔の内径面とに無機材料からなる第１の無機密着層を形成する無機密着層形成工程と、
    　前記第１の無機密着層の上に導電性材料からなる第１の導電層を形成するとともに前記貫通孔内の隙間に穴埋め樹脂を充填して貫通電極を形成する貫通電極形成工程と、
    　前記貫通電極を残して、前記ガラス基材表面に積層した前記第１の無機密着層及び前記第１の導電層を除去する不要層除去工程と、
    　前記ガラス基材の表面のみを研磨する工程と、
    　前記ガラス基材及び前記貫通電極上に第２の無機密着層を形成し、前記第２の無機密着層の上に第２の導電層を形成し前記貫通電極の上下端を被覆するとともに第１の配線群を形成する工程と、
    　前記第１の配線群を被覆して絶縁性樹脂層を形成する絶縁性樹脂層工程と、
    　前記絶縁性樹脂層のうち第１の配線群の配線上にビア孔を形成するビア孔形成工程と、
    　前記絶縁性樹脂層上に導電性物質で第２の配線群及び導通ビアを形成する配線群・導通ビア形成工程と、
    　前記絶縁性樹脂層と前記配線群とを所定層数形成する工程とを含む配線回路基板の製造方法。
  12. 　ガラス基材に貫通孔を形成する貫通孔形成工程と、
    　前記ガラス基材の両表面と前記貫通孔の内径面とに無機材料からなる第１の無機密着層を形成する無機密着層形成工程と、
    　前記第１の無機密着層の上に導電性材料からなる第１の導電層を形成し前記貫通孔内を導電性材料にて充填して貫通電極を形成する貫通電極形成工程と、
    　前記貫通電極を残して、前記ガラス基材表面に積層した前記第１の無機密着層及び前記第１の導電層を除去する不要層除去工程と、
    　前記ガラス基材の表面のみを研磨する工程と、
    　前記ガラス基材及び前記貫通電極上に第２の無機密着層を形成し、前記第２の無機密着層の上に第２の導電層を形成し貫通電極の上下端を被覆するとともに第１の配線群を形成する工程と、
    　前記第１の配線群を被覆して絶縁性樹脂層を形成する絶縁性樹脂層工程と、
    　前記絶縁性樹脂層のうち第１の配線群の配線上にビア孔を形成するビア孔形成工程と、
    　前記絶縁性樹脂層上に導電性物質で第２の配線群及び導通ビアを形成する配線群・導通ビア形成工程と、
    　前記絶縁性樹脂層と前記配線群とを所定層数形成する工程とを含む配線回路基板の製造方法。
  13. 　請求項１２または請求項１３に記載した配線回路基板の製造方法で製造された配線回路基板に導通パッドを形成する導通パッド形成工程と、
    　前記導通パッド上に半導体素子を固定する半導体素子固定工程とを含む、半導体装置の製造方法。
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